KR20030008450A - 볼 그리드 어레이형 적층 패키지 - Google Patents

Abstract

본 발명은 볼 그리드 어레이형의 적층 패키지에 관한 것으로, 볼 그리드 어레이형 패키지 사이에 회로가 형성된 플랙시블(flexible)한 절연 테이프가 개재되며, 그 절연 테이프 위에 볼 그리드 어레이형 패키지를 다층으로 적층하면서, 플랙시블한 절연 테이프가 적층된 패키지들을 서로 연결하여 적층되는 구조를 갖는 것을 특징으로 한다.

본 발명의 적층 패키지는 개별 볼 그리드 어레이형 패키지 사이에 회로가 형성된 절연 테이프가 접착되며, 이 절연 테이프는 상하 절연막과 내부에 회로가 형성된 회로 배선으로 이루어져 있으며, 열적 전도성 접착제가 접착되는 패드 부위에 따라 절연막과 패드가 관통되어 있고, 방열 목적으로 회로가 형성되어 있지 않은 부위에 홀(hole)을 형성한 것을 특징으로 하며, 이 절연 테이프가 상하 개별 패키지들을 연결하고, 좌우의 적층된 패키지 군(group)들을 연결함으로서, 실장 효율을 높일 수 있을 뿐 아니라, 동일한 구조를 계속해서 적층할 수 있는 구조를 가지고 있는 것을 특징으로 한다.

또한, 본 발명의 적층 패키지는 개별화된 볼 그리드 어레이형 패키지와 플렉시블한 절연 테이프를 사용하기 때문에, 다른 형태의 적층 패키지보다 적층 작업이 용이하고, 적층 실장 밀도를 높일 수 있다.

Description

볼 그리드 어레이형 적층 패키지{The stack package of ball grid array type}

본 발명은 볼 그리드 어레이형 적층 패키지에 관한 것으로서, 더욱 상세하게는 반도체 칩 패키지를 플랙시블(flexible)한 절연 테이프를 이용하여 적층 시키고, 반도체 칩 패키지 단자와 연결된 절연 테이프의 회로 배선을 인쇄회로 기판상의 회로에 연결한 적층 패키지에 관한 것이다.

근래의 전자 제품에 사용되는 전자 부품들은 박형화되고 소형화되면서도 큰 실장 밀도를 갖는 특성들이 요구되고 있다. 따라서, 칩의 실장 밀도를 높이기 위해 동일한 반도체 칩 패키지를 수직으로 적층 하거나, 반도체 칩 패키지 내부에 반도체 칩을 수직으로 적층하는 구조가 개발되고 있다. 일반적인 적층형 반도체 칩 패키지는 두 종류의 리드 프레임을 마련하여, 각기 본딩을 진행한 후, 두 리드 프레임을 겹쳐 성형 수지로 밀봉하는 구조를 갖거나, 개별적으로 완성된 반도체 칩 패키지를 수직으로 적층할 때, 그 사이에 별도의 연결 수단을 마련하는 구조를 갖는다. 또한, 최근에는 솔더 범프(solder bump)를 이용한 볼 그리드 어레이형 패키지가 사용되고 있고, 이에 대한 적층 패키지도 등장하고 있다.

종래의 솔더 범프를 사용하는 반도체 칩 패키지의 적층 패키지 형태는 도 1과 같이 기판(11,12; substrate)에 반도체 칩(31)이 장착된 반도체 칩 패키지(10)를 단순 적층하는 구조로 되어 있다. 도 1의 적층 패키지(100)는 반도체 칩(31), 기판상의 회로 배선(60a,60b), 반도체 칩(31)과 회로 배선(60a,60b)을 연결하는 본딩 와이어(32; bonding wire) 및 반도체 칩(31)이 장착된 기판(11, 12)으로 구성된 반도체 칩 패키지(10)를 기판(11, 12) 상부의 회로 배선(60a)과 하부의 회로 배선(60b)을 잇는 비아 홀(70a; via hole)과 솔더 범프(80a)로 기판(11, 12)을 상하로 연결하여 인쇄회로 기판(20)의 회로에 대응되게 적층시킨 구조이다. 기판(11, 12) 상하부의 회로 배선(60a, 60b)를 잇는 비아 홀(70a)을 형성하고, 상부 기판(11) 하부의 회로 배선(60b)과 하부 기판(12) 상부의 회로 배선(60a)을 솔더 범프(80a)에 의해 반도체 칩 패키지(10)들이 상호 연결된다. 여기서 기판(11, 12)은 상하부에 전도성 물질인 회로 배선(60a, 60b), 내부의 절연 물질(63) 및 상하 회로 배선(60a, 60b)을 잇는 비아 홀(70a)로 이루어져 있다.

상기와 같은 실장 방법으로 반도체 칩 패키지(10)의 배열을 2차원적인 면 뿐만 아니라 3차원적인 공간으로 적층하고 연결할 수 있게 되어 실장 밀도를 높임으로서 적은 면적에 큰 메모리 용량과 처리 속도를 빠르게 할 수 있다. 하지만, 반도체 칩 패키지를 적층하기 때문에, 적층 패키지의 두께가 두꺼운 단점을 가지고 있다.

큰 메모리 용량, 빠른 처리 속도, 큰 실장 밀도와 같은 근래의 전자 부품에 요구되는 조건들을 만족하기 위해 반도체 칩의 크기는 증가하고 있고, 반도체 칩 패키지의 크기는 점점 줄어들고 있다. 근래에는 반도체 칩 패키지의 크기가 반도체 칩 크기와 비슷한 정도이다. 이런 반도체 칩 패키지들은 상부에 반도체 칩이 있고 하부에 인쇄 회로 기판의 회로에 대응되는 회로 배선과 단자들을 가지고 있으므로 상기와 같은 실장 방법으로 적층 패키지를 형성하는 것이 불가능하다. 따라서, 상기와 같은 적층 패키지 구조와 다른 적층 패키지 구조가 요구된다.

본 발명의 목적은 주로 반도체 칩 크기와 비슷한 크기의 반도체 칩 패키지인 마이크로 볼 그리드 어레이형이나, 씨에스피(CSP; chip scale package)형의 반도체 칩 패키지를 내부에 회로 배선을 가지는 절연 테이프로 적층하여, 적층 작업을 용이하게 하고, 실장 밀도를 향상시켜, 반도체 소자의 고속화 및 소형화를 이루는데 요구되는 적층 패키지를 제공하는데 있다.

도 1은 종래 기술에 의한 적층 패키지의 단면도,

도 2는 본 발명의 적층 패키지의 적층 단면도,

도 3은 상부의 반도체 칩 패키지가 절연 테이프에 접착되는 단면도,

도 4a는 외부 열 압착에 의한 절연 테이프가 인쇄회로 기판에 접착되는 상태를 보여주는 단면도,

도 4b는 열에 의해 접착된 절연 테이프의 단면도,

도 5는 회로 배선, 회로 배선 단자 및 방열을 목적으로 형성한 홀(hole)을 가지는 절연 테이프의 평면도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

10, 110: 반도체 칩 패키지 11: 상부 기판

12: 하부 기판 20, 200: 인쇄회로 기판

30: 솔더(solder) 31, 131: 반도체 칩

32: 본딩 와이어(bonding wire)

40a: 상부 절연 테이프 40b: 하부 절연 테이프

50: 접착제 51: 히터 블럭(heater block)

60, 160: 회로 배선 60a: 상부 회로 배선

60b: 하부 회로 배선 63: 절연막

70a, 70b, 70c: 비아 홀(via hole)

80a, 180a: 솔더 범프(solder bump) 80b: 솔더 볼(solder ball)

81: 솔더 필렛(solder filet) 82: 홀(hole)

83a, 83c: 기판 패드 83b : 솔더 패드

이와 같은 목적을 달성하기 위한 본 발명에 따른 볼 그리드 어레이형 적층 칩 패키지는 반도체 칩 패키지를 내부에 회로 배선을 가지는 절연 테이프를 이용하여 수직 배열시켜 실장 밀도를 높인 볼 그리드 어레이형 적층 패키지로서,일정한 회로를 가지는 인쇄회로 기판;과 상기 인쇄회로 기판상에 연결되고 적층되는 복수의 솔더 범프가 장착된 반도체 칩 패키지;와 상기 적층되는 반도체 칩 패키지들과 인쇄회로 기판을 상호 연결하고, 상부에는 절연물질로 절연되어 있고, 하부에는 접착제로 이루어진 회로 배선으로 이루어진 플렉시블한 절연 테이프;와 상기 절연 테이프의 회로 배선과 인쇄회로 기판의 회로를 접착하여 연결하는 열적 전도성 접착제;를 포함하는 것을 특징으로 한다.

이하 첨부 도면을 참조하여 본 발명에 따른 반도체 칩 패키지를 적층시켜 반도체 칩 패키지의 실장 밀도를 높인 적층 패키지를 보다 상세하게 설명하고자 한다.

도 2는 본 발명에 따른 반도체 칩 패키지들을 적층시킨 볼 그리드 어레이형 적층 패키지의 실시예를 나타낸 단면도이다.

도 2를 참조하면, 본 발명의 적층 패키지는, 먼저 인쇄회로 기판(200) 상부에 개별화되고, 솔더 범프(180a)를 가진 반도체 칩 패키지(110)를 한 층으로 실장 한다. 반도체 칩 패키지(110)는 상부에 반도체 칩(131)이 있고 하부에 인쇄 회로 기판(200)의 회로에 대응되는 회로 배선(160)을 가진 마이크로 볼 그리드 어레이 혹은 씨에스피(CSP) 형태이다. 반도체 칩 패키지(110)의 상부에 내부에 회로 배선(60)이 형성되고, 접착제(50)가 마련된 플랙시블(flexible)한 구조를 갖는 폴리이미드(polyimide)와 같은 종류의 절연 테이프(40b)가 접착된다. 절연 테이프(40b) 상부에 솔더 범프(180a)가 장착된 반도체 칩 패키지(110)를 절연 테이프(40b)의 오픈된 솔더 패드(83b) 부분과 대응되도록 열적 수단을 이용하여 접착한다. 양쪽에 적층된 반도체 칩 패키지(110)들에 일체형으로 연결되고, 적층 패키지 군(A, B)으로부터 돌출된 절연 테이프(40b)의 오픈된 기판 패드(83a)가 인쇄회로 기판(200)의 회로에 대응되게 마련된 솔더(30)부에 열적 수단에 의해 접착된다.

상기와 같이 이중 적층된 반도체 칩 패키지(110)의 상부에 절연 테이프(40a)를 마련하고, 다른 한 층의 개별 반도체 칩 패키지(110)를 동일한 방법으로 적층시킨다. 개별 반도체 칩 패키지(110)의 접착에 사용된 절연 테이프(40a)와 일체형으로 연결되고, 적층 패키지군(A, B)들로부터 돌출된 절연 테이프의 오픈된 기판 패드(83c) 부분과 인쇄회로 기판(20)의 회로가 서로 대응되도록 배치한다. 솔더(30)에 의해 인쇄회로 기판(200)에 접착된 절연 테이프(40b)의 기판 패드(83a) 상부에 솔더 볼(80b)을 장착하여 상부 절연 테이프(40a)의 기판 패드(83c)를 열적 수단으로 접착하여 3층으로 적층된 반도체 칩 패키지군(A, B)들을 서로 연결한다.

또한, 반도체 칩 패키지를 3층으로 적층하는 방법과 동일한 방법으로 절연 테이프의 상부에 반도체 칩 패키지를 각기 적층하고, 각기 적층된 근접 반도체 칩 패키지들 사이의 절연 테이프에 마련된 솔더 볼과 상부의 절연 테이프를 접착함으로서 다층의 적층 칩 패키지를 구현할 수 있다.

솔더 범프(180a)를 가진 반도체 칩 패키지(110)와 절연 테이프(40)의 회로 배선의 솔더 패드(83b)의 연결을 나타낸 도 3을 참조하면, 반도체 칩 패키지의 솔더 범프(180a)와 대응되는 절연 테이프 내의 회로 배선 부위는 절연막(64)이 오픈되어 솔더 패드(83b)가 외부로 노출되도록 마련되어 있으며, 솔더 패드(83b)에는 단자의 가운데에 솔더 범프(180a)의 접착력을 높이기 위해 비아 홀(70b; via hole)이 형성되어 있다. 하부 반도체 칩 패키지(110)와 절연 테이프(40b)가 접착제(50)에 의해 접착되고, 절연 테이프(40b)의 솔더 패드(83b)와 상부 반도체 칩 패키지(110)의 단자에 연결된 솔더 범프(180a)를 서로 대응되도록 배치하여 열적수단으로 솔더 범프(180a)와 솔더 패드(83b)를 연결한다.

또한, 도 2에서 A군의 적층 패키지와 인근의 B군의 적층 패키지 사이에 배치되고 인쇄회로 기판(200)상의 회로와 대응되는 절연 테이프(40a, 40b)는 개별 반도체 칩 패키지(110)를 접착한 절연 테이프(40a, 40b)와 일체형으로 되어 있으며, 그 내부에 형성된 회로 배선(60)이 서로 연결되어 있다. 절연 테이프(40a, 40b)내의 기판 패드(83a, 83c)를 솔더(30) 및 솔더 볼(80b)로 인쇄회로 기판(200)상의 회로, 하부 절연 테이프(40b)의 기판 패드(83a) 및 상부 절연 테이프(40a)의 기판 패드(83c)를 대응되도록 연결한다. 인쇄회로 기판(200)상의 회로와 접착되는 절연 테이프(40a, 40b)의 기판 패드(83a, 83c)는 상부와 하부의 단자 연결을 위하여, 절연 테이프(40a, 40b) 하부의 접착제(50)와 상부의 절연막(64)이 오픈되고 기판 패드(83a, 83c)에 비아 홀(70c)이 형성되도록 하였다. 또한, 도 5와 같이 절연 테이프(40a, 40b)에는 반도체 칩 패키지(110)와 회로 배선(60)에서 발생되는 열을 방출하기 위해 회로 배선이 형성되지 않는 테이프의 일부에 상하가 관통되도록 홀(82)을 형성한다.

인근하는 반도체 칩 패키지(110)들 사이의 절연 테이프(40a, 40b)의 기판 패드(83a, 83c)에 해당하는 부분의 접착 방법을 도 2 및 도 4a로 설명하면, 먼저 인쇄회로 기판(200)에 마련된 솔더(30) 부분에 회로 배선이 노출된 절연 테이프(40a, 40b)를 히터 블럭(heater block; 51)등의 수단으로 가압하여 접착시키고, 절연 테이프(40b) 상부에 용제(flux)등의 수단을 마련하여 솔더 볼(80b)을 고정한 후, 열적 수단을 이용하여 그 상부에 마련되는 절연 테이프(40a)를 추가로 접착하는 방법을 적용할 수 있다.

또는, 도 4b과 같이 처음부터 인쇄회로 기판(200)에 솔더 필렛(solder filet; 81)으로 고정된 솔더 볼(80b)을 마련한 후, 열적 수단을 이용하여 접착시키는 방법을 적용할 수도 있을 것이다.

따라서 본 발명에 의한 반도체 칩 크기와 비슷한 크기의 반도체 칩 패키지인 마이크로 볼 그리드 어레이형이나, 씨에스피(CSP)형의 반도체 칩 패키지를 내부에 회로 배선을 포함하는 플랙시블한 절연 테이프를 이용하여 적층시키고, 절연 테이프와 인쇄회로 기판의 일련의 회로를 연결함으로서 적층 효율과 반도체 칩 패키지의 실장 밀도를 높일 수 있다.

Claims (6)

1. 반도체 칩 패키지들 사이에 절연 테이프를 개재하여 적층시킨 적층 패키지로서,

   소정의 회로를 가지는 인쇄회로 기판과;

   상기 인쇄회로 기판의 회로와 전기적으로 연결되게 적층되는 복수의 솔더 범프가 장착된 볼 그리드 어레이형 반도체 칩 패키지들과;

   적층된 상기 반도체 칩 패키지들 사이에 개재되어 상기 솔더 범프와 전기적으로 연결되며, 적층된 상기 반도체 칩 패키지들 외측의 상기 인쇄회로 기판의 회로에 대응되게 연장되어 있는 절연 테이프들과;

   상기 반도체 칩 패키지들 외측의 상기 절연 테이프들을 상기 인쇄회로 기판의 회로에 일괄적으로 접속시키는 열적 전도성 접착제;를 포함하는 것을 특징으로 하는 볼 그리드 어레이형 적층 패키지.
2. 제 1항에 있어서, 상기 열적 전도성 접착제는 솔더인 것을 특징으로 하는 볼 그리드 어레이형 적층 패키지.
3. 제 1항에 있어서, 상기 절연 테이프는,

   소정의 두께로 형성된 절연막과;

   상기 절연막 하부면에 형성된 회로 배선으로, 상기 반도체 칩 패키지의 솔더범프가 접합되는 솔더 패드와, 상기 솔더 패드와 각기 연결되며 상기 인쇄회로 기판의 회로와 열적 전도성 접착제로 접합되는 기판 패드를 포함하는 회로 배선과;

   상기 회로 배선을 덮을 수 있도록 상기 절연막 하부면에 형성된 접착제;를 포함하는 것을 특징으로 하는 볼 그리드 어레이형 적층 패키지.
4. 제 3항에 있어서, 상기 솔더 패드에 상기 솔더 범프가 접합될 수 있도록 상기 솔더 패드 상의 절연막은 오픈되어 있으며, 오픈된 상기 솔더 패드의 중심 부분에는 비아 홀이 형성된 것을 특징으로 하는 볼 그리드 어레이형 적층 패키지.
5. 제 3항에 있어서, 상기 인쇄회로 기판의 회로에 상기 절연 테이프의 기판 패드가 열적 전도성 접착제로 접합될 수 있도록, 상기 기판 패드 상하부의 절연막 및 접착제가 오픈되어 있는 것을 특징으로 하는 볼 그리드 어레이형 적층 패키지.
6. 제 3항에 있어서, 회로 배선이 형성되지 않은 상기 절연 테이프 부위에, 방열 목적으로 상하로 관통되는 홀이 형성된 것을 특징으로 포함하는 볼 그리드 어레이형 적층 패키지.