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KR102404114B1 - 슈퍼정션 반도체 장치 및 그 제조 방법 - Google Patents

슈퍼정션 반도체 장치 및 그 제조 방법 Download PDF

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KR102404114B1
KR102404114B1 KR1020150117345A KR20150117345A KR102404114B1 KR 102404114 B1 KR102404114 B1 KR 102404114B1 KR 1020150117345 A KR1020150117345 A KR 1020150117345A KR 20150117345 A KR20150117345 A KR 20150117345A KR 102404114 B1 KR102404114 B1 KR 102404114B1
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region
charge balance
active
semiconductor layer
disposed
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이광원
강혜민
이재길
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온세미컨덕터코리아 주식회사
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Abstract

슈퍼정션 반도체 장치는, 제1 도전형으로 도핑된 제1 반도체층, 및 상기 제1 반도체층 상에 형성되며, 드리프트층(drift layer)을 포함하는 액티브 영역(active region); 및 상기 액티브 영역을 둘러싸도록 배치되며, 상기 드리프트층의 측면 상에 배치되는 하부 에지 영역(first lower edge region) 및 상기 하부 에지 영역 상에 배치되는 상부 에지 영역(first upper edge region)을 포함하는 터미네이션 영역(termination region)을 포함하고, 상기 상부 에지 영역은, 상기 하부 에지 영역 상에 배치되며 상기 제1 도전형과 다른 제2 도전형을 갖는 하부 전하 밸런스 영역, 및 상기 하부 전하 밸런스 영역 상부에 배치되며 상기 제1 도전형을 갖는 상부 전하 밸런스 영역을 포함한다.

Description

슈퍼정션 반도체 장치 및 그 제조 방법{Superjunction semiconductor device and method of manufacturing the same}
본 발명의 기술적 사상은 슈퍼정션 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 교대로 배치되는 도전형의 드리프트층(alternating conductivity type drift layer)을 포함하는 슈퍼정션 반도체 장치 및 그 제조 방법에 관한 것이다.
전력 모스펫 장치(power MOSFET device) 또는 IGBT 장치(insulated gate bipolar transistor device)는 전자 장치들 내에서 스위칭 소자로 사용될 수 있다. 이러한 스위칭 소자는 동작 상태의 낮은 온저항(on-resistance), 높은 항복 전압(breakdown voltage), 및 높은 스위칭 속도가 요구된다. 일반적으로 온저항과 항복전압은 트레이드-오프(trade-off) 관계를 가지므로, 낮은 온저항과 높은 항복 전압을 동시에 만족시키는 스위칭 장치를 구현하는 것은 어렵다. 최근, 전력 모스펫 장치에서, 교대로 배치되는 도전형의 드리프트층을 구비하는 슈퍼정션 구조의 모스펫 장치가 낮은 온저항 및 높은 항복전압을 동시에 구현할 수 있음이 보고되었다. 그러나 교대로 배치되는 도전형의 드리프트층 내의 P형 영역과 N형 영역의 불순물 농도가 낮아질수록(또는 항복 전압이 높아질수록), 이를 둘러싼 터미네이션 영역에 인가되는 높은 전압에 의해 필드 산화물이 손상되는 등 상기 모스펫 장치의 신뢰성이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 성능 및 신뢰성이 향상된 슈퍼정션 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 상기 슈퍼정션 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 슈퍼정션 반도체 장치는, 제1 도전형으로 도핑된 제1 반도체층, 및 상기 제1 반도체층 상에 형성되며, 드리프트층(drift layer)을 포함하는 액티브 영역(active region); 및 상기 액티브 영역을 둘러싸도록 배치되며, 상기 드리프트층의 측면 상에 배치되는 하부 에지영역(first lower edge region) 및 상기 하부 에지 영역 상에 배치되는 상부 에지 영역(first upper edge region) 을 포함하는 터미네이션 영역(termination region)을 포함하고, 상기 상부 에지 영역은, 상기 하부 에지 영역 상에 배치되며 상기 제1 도전형과 다른 제2 도전형을 갖는 하부 전하 밸런스 영역, 및 상기 하부 전하 밸런스 영역 상부에 배치되며 상기 제1 도전형을 갖는 상부 전하 밸런스 영역을 포함한다.
예시적인 실시예들에 있어서, 상기 상부 전하 밸런스 영역은 상기 터미네이션 영역의 전체 면적상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 드리프트층은 상기 제1 반도체층의 상면에 평행한 제1 방향을 따라 연장하며, 교대로 배열되는 상기 제1 도전형을 갖는 제1 부분 및 상기 제2 도전형을 갖는 제2 부분을 구비할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 에지 영역은, 상기 드리프트층의 상기 제1 부분과 상기 제2 부분에 각각 연결되는 제1 에지 필라 및 제2 에지 필라, 및 상기 드리프트층의 일측 상에서 상기 제1 방향으로 연장하며, 상기 드리프트층의 상기 제1 부분 및 상기 제2 부분과 각각 연결되지 않는 제3 에지 필라 및 제4 에지 필라를 포함하고, 상기 제1 및 제3 에지 필라들은 상기 제1 도전형을 갖고 상기 제2 및 제4 에지 필라들은 상기 제2 도전형을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전하 밸런스 영역은 상기 제1 내지 제4 에지 필라들 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 상부 전하 밸런스 영역은 상기 제1 내지 제4 에지 필라들과 수직으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 드리프트층의 상기 제1 부분과 상기 제2 부분의 최상부 측벽들은 상기 상부 전하 밸런스 영역의 측벽과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 및 하부 전하 밸런스 영역들 사이의 계면은 상기 상부 전하 밸런스 영역의 상면으로부터 상기 제1 반도체층의 상면에 수직한 제3 방향으로 이격되어 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전하 밸런스 영역은 제1 불순물 농도를 가지고 상기 드리프트층의 상기 제2 부분은 제2 불순물 농도를 가지며, 상기 제1 불순물 농도는 상기 제2 불순물 농도보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전하 밸런스 영역과 상기 상부 전하 밸런스 영역은 P-N 접합을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 드리프트층은 상기 제1 반도체층의 상면에 수직한 제3 방향을 따라 제1 높이를 가지고 상기 하부 에지 영역은 상기 제3 방향을 따라 제2 높이를 가지며, 상기 제2 높이는 상기 제1 높이의 약 70% 내지 98%일 수 있다.
예시적인 실시예들에 있어서, 상기 드리프트층은 상기 제1 반도체층의 상면에 수직한 제3 방향을 따라 제1 높이를 가지고 상기 하부 에지 영역은 상기 제3 방향을 따라 제2 높이를 가지며, 상기 제2 높이는 상기 제1 높이의 약 85% 내지 95%일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 슈퍼정션 반도체 장치는, 액티브 영역과 상기 액티브 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 액티브 영역은, N형 도전형을 갖는 제1 반도체층, 및 상기 제1 반도체층 상에 배치되는 드리프트층을 포함하고, 상기 터미네이션 영역은, 상기 드리프트층의 일측 상에 배치되며 P형 도전형을 갖는 하부 전하 밸런스 영역, 및 상기 하부 전하 밸런스 영역 상에 배치되며 N형 도전형을 갖는 상부 전하 밸런스 영역을 구비하는 상부 에지 영역을 포함한다.
예시적인 실시예들에 있어서, 상기 상부 전하 밸런스 영역은 상기 터미네이션 영역의 전체 면적 상에 형성되며, 상기 하부 전하 밸런스 영역은 상기 상부 전하 밸런스 영역과 수직으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 드리프트층은 상기 제1 반도체층의 상면에 평행한 제1 방향을 따라 연장하며 서로 교대로 배열하는 복수의 N형 필라들 및 복수의 P형 필라들을 구비할 수 있다.
예시적인 실시예들에 있어서, 상기 드리프트층 측면 상에서, 상기 상부 전하 밸런스 영역 아래에 배치되는 하부 에지 영역을 더 포함하고, 상기 하부 에지 영역은 상기 복수의 N 필라들 및 상기 복수의 P 필라들에 각각 연결되는 복수의 제1 N 에지 필라들 및 복수의 제1 P 에지 필라들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 에지 영역은 상기 제1 방향에 수직한 제2 방향을 따라 상기 복수의 제1 N 에지 필라들 및 상기 복수의 제1 P 에지 필라들의 일측 상에 배치되는 복수의 제2 N 에지 필라들 및 복수의 제2 P 에지 필라들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전하 밸런스 영역은 상기 복수의 제1 N 에지 필라들, 상기 복수의 제2 N 에지 필라들, 상기 복수의 제1 P 에지 필라들 및 상기 복수의 제2 P 에지 필라들 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전하 밸런스 영역은 상기 복수의 제1 P 에지 필라들 상에 위치하는 제1 영역 및 제2 영역을 포함하며, 상기 제1 영역이 상기 제2 영역보다 상기 드리프트층에 더 가깝게 위치하며, 상기 제1 영역의 제3 불순물 농도는 상기 제2 영역의 제4 불순물 농도와 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전하 밸런스 영역은 상기 복수의 제2 P 에지 필라들 중 두 개의 제2 P 에지 필라들 상에 각각 위치하는 제3 영역 및 제4 영역을 포함하며, 상기 제3 영역이 상기 제4 영역보다 상기 드리프트층에 더 가깝게 위치하며, 상기 제3 영역의 제5 불순물 농도는 상기 제4 영역의 제6 불순물 농도와 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전하 밸런스 영역은 상기 복수의 제1 P 에지 필라들 상에 위치하는 제1 영역 및 제2 영역을 포함하며, 상기 제1 영역이 상기 제2 영역보다 상기 드리프트층에 더 가깝게 위치하며, 상기 제1 영역의 제3 불순물 농도는 상기 제2 영역의 제4 불순물 농도보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전하 밸런스 영역은 상기 복수의 제2 P 에지 필라들 중 두 개의 제2 P 에지 필라들 상에 각각 위치하는 제3 영역 및 제4 영역을 포함하며, 상기 제3 영역이 상기 제4 영역보다 상기 드리프트층에 더 가깝게 위치하며, 상기 제3 영역의 제5 불순물 농도는 상기 제4 영역의 제6 불순물 농도보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전하 밸런스 영역은 제5 영역 및 제6 영역을 포함하고, 상기 제5 영역이 상기 제6 영역보다 상기 드리프트층에 더 가깝게 위치하며, 상기 제5 영역은 상기 제1 반도체층의 상면에 수직한 제3 방향을 따라 제1 두께를 가지며, 상기 제6 영역은 상기 제3 방향을 따라 상기 제1 두께보다 작은 제2 두께를 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 슈퍼정션 반도체 장치의 제조 방법은, 액티브 영역과 터미네이션 영역을 포함하는 제1 반도체층 내에 복수의 제1 액티브 필라들 및 복수의 제1 에지 필라들을 형성하는 단계; 상기 제1 반도체층 상에 제2 반도체층을 형성하는 단계; 상기 제2 반도체층 내에 복수의 제2 액티브 필라들 및 복수의 예비 전하 밸런스층들을 형성하는 단계; 및 상기 복수의 제1 액티브 필라 및 상기 복수의 제2 액티브 필라 내에 주입된 불순물들이 확산하여 상기 복수의 제1 액티브 필라 및 상기 복수의 제2 액티브 필라가 서로 연결되도록 상기 제1 및 제2 반도체층을 어닐링하는 단계;를 포함한다.
예시적인 실시예들에 있어서, 상기 복수의 제2 액티브 필라들 및 상기 복수의 예비 전하 밸런스층들을 형성하는 단계에서, 제2 이온 주입 마스크를 사용하여 상기 제2 반도체층의 상기 액티브 영역 및 상기 터미네이션 영역 내에 각각 불순물을 주입하여 상기 복수의 제2 액티브 필라들 및 상기 복수의 예비 전하 밸런스층들을 형성하며, 상기 제2 이온 주입 마스크는 제1 방향으로 연장하는 스트라이프 형상의 복수의 제1 트렌치들 및 상기 제1 방향 및 상기 제1 방향과 수직한 제2 방향으로 이격된 복수의 개구부들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제1 액티브 필라들 및 상기 복수의 제1 에지 필라들을 형성하는 단계에서, 제1 이온 주입 마스크를 사용하여 상기 제1 반도체층의 상기 액티브 영역 및 상기 터미네이션 영역 내에 각각 불순물을 주입하여 상기 복수의 제1 액티브 필라들 및 상기 복수의 제1 에지 필라들을 형성하며, 상기 제1 이온 주입 마스크는 상기 제1 방향으로 연장하는 스트라이프 형상의 복수의 제2 트렌치들 및 상기 제1 방향으로 연장하는 스트라이프 형상의 복수의 제3 트렌치들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 어닐링하는 단계에서 상기 복수의 제1 에지 필라 및 상기 복수의 예비 전하 밸런스층 내에 주입된 불순물들이 확산하여 상기 복수의 제1 에지 필라 및 상기 복수의 예비 전하 밸런스층이 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 어닐링하는 단계에서, 상기 복수의 예비 전하 밸런스층 내에 주입된 불순물들이 확산하여 상기 복수의 예비 전하 밸런스층 중 인접한 예비 전하 밸런스층들이 서로 연결되어 하부 전하 밸런스 영역을 형성할 수 있다.
상기 슈퍼정션 반도체 장치는, 터미네이션 영역 중 상부 에지 영역에서 P형 도전형을 갖는 하부 전하 밸런스 영역과, 상기 하부 전하 밸런스 영역 상의 N형 도전형을 갖는 상부 전하 밸런스 영역을 포함한다. 상기 하부 및 상부 전하 밸런스 영역들이 수직 방향으로 배치되는 P-N 접합 영역을 구성하며, 상기 P-N 접합 계면이 상기 터미네이션 영역의 상부 표면으로부터 소정의 깊이만큼 이격되어 배치될 수 있다. 따라서, 상기 슈퍼정션 반도체 장치의 오프 상태에서, 높은 항복 전압에 의하여 유도되는 높은 전계에 의한 스트레스가 상기 터미네이션 영역의 상부 표면에 국부적으로 집중되는 현상이 방지될 수 있고, 상기 터미네이션 영역의 상부 표면 상에 형성되는 필드 산화막이 높은 전계에 의해 손상되는 것이 방지될 수 있다. 상기 슈퍼정션 반도체 장치는 우수한 신뢰성을 가질 수 있다.
도 1a는 예시적인 실시예들에 따른 슈퍼정션 반도체 장치의 개략적인 구성을 나타내는 사시도이고 도 1b는 도 1a의 1B-1B' 선을 따른 단면도이다.
도 2는 예시적인 실시예들에 따른 슈퍼정션 반도체 장치를 나타내는 단면도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 슈퍼정션 반도체 장치를 나타내는 상면도들이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 슈퍼정션 반도체 장치의 실험예 1에 따른 시뮬레이션 결과를 나타낸다.
도 5a는 예시적인 실시예들에 따른 슈퍼정션 반도체 장치의 개략적인 구성을 나타내는 사시도이고 도 5b는 도 5a의 5B-5B' 선을 따른 단면도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 슈퍼정션 반도체 장치의 실험예 2에 따른 시뮬레이션 결과를 나타낸다.
도 7은 예시적인 실시예들에 따른 슈퍼정션 반도체 장치의 표면 전계 프로파일을 나타내는 그래프이다.
도 8a 내지 도 18은 예시적인 실시예들에 따른 슈퍼정션 반도체 장치의 제조 방법을 나타내는 도면들이다.
도 19a 내지 도 20은 예시적인 실시예들에 따른 슈퍼정션 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도이다.
도 21a 내지 도 23은 예시적인 실시예들에 따른 슈퍼정션 반도체 장치의 제조 방법을 나타내는 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 발명의 실시예들은 주로 슈퍼정션 MOSFET 장치들의 일 예시와 함께 설명된다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 본 발명의 기술적 사상은 IGBT 장치, 쇼트키 정류기, 여러가지 형태의 바이폴라 스위치들, 여러가지 형태의 사이리스터들 및 정류기들을 포함하는 다른 형태의 전력 스위치 기술들에도 적용될 수 있다. 또한 본 발명의 실시예들은 예시적으로 n-채널 MOSFET을 포함하는 것으로 설명된다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며 본 발명의 기술적 사상은 반대의 도전형을 갖는 장치들에서도 적용될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 예시적인 실시예들에 따른 슈퍼정션 반도체 장치(100)의 개략적인 구성을 나타내는 사시도이고 도 1b는 도 1a의 1B-1B' 선을 따른 단면도이다. 도 1a에는 설명의 편의를 위하여 필드 플레이트(188), 게이트 전극(190) 등 일부 구성들이 생략되어 도시된다.
도 1a 및 도 1b를 참조하면, 슈퍼정션 반도체 장치(100)는 액티브 영역(AR)과 액티브 영역(AR)을 둘러싸는 터미네이션 영역(TR)을 포함할 수 있다. 터미네이션 영역(TR)은 액티브 영역(AR)의 측벽을 둘러싸며 액티브 영역(AR)과 동일한 레벨 상에 위치할 수 있다.
액티브 영역(AR)은 제1 반도체층(110)과 제1 반도체층(110) 상에 배치되는 드리프트층(120)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체층(110)은 N형 불순물이 고농도로 도핑된 반도체 기판의 일부분일 수 있다. 이와는 달리, 도시되지는 않았으나, 제1 반도체층(110)은 N형 불순물이 고농도로 도핑된 반도체 기판과, 상기 반도체 기판 상에 형성된 N형 불순물이 고농도로 도핑된 에피택셜층을 통틀어 지칭할 수도 있다.
예시적인 실시예들에 있어서, 드리프트층(120)은 N형 불순물이 포함된 제1 부분(122) 및 P형 불순물이 포함된 제2 부분(124)이 제1 반도체층(110) 상면에 평행한 일 방향(예를 들어, 도 1a의 X 방향)을 따라 교대로 배치되는 슈퍼정션 구조를 가질 수 있다. 여기서, 제1 부분(122)과 제2 부분(124)은 상기 일 방향으로 소정의 폭을 가지며, 상기 일 방향에 수직한 방향(예를 들어 도 1a의 Y 방향)으로 연장하는 스트라이프 형상을 가질 수 있다. 도 1a에는 액티브 영역(AR)에서 세 개의 제1 부분(122) 및 네 개의 제2 부분(124)이 서로 교대로 배치되는 것이 예시적으로 도시되었으나, 제1 부분(122) 및 제2 부분(124)의 폭들 및 개수들은 슈퍼정션 반도체 장치(100)의 기능, 사이즈 및 사용 전압 등에 따라 달라질 수 있다.
예시적인 실시예들에 있어서, 제1 부분(122)의 N형 불순물 농도가 제2 부분(124)의 P형 불순물 농도와 동일하고 제1 부분(122)의 X 방향을 따른 제1 폭이 제2 부분(124)의 X 방향을 따른 제2 폭과 동일할 수 있다. 이러한 경우에 드리프트층(120) 내부의 제1 부분(122)에 포함되는 N형 전하와 제2 부분(124)에 포함되는 P형 전하가 밸런스를 유지할 수 있다. 다른 실시예들에 있어서, 제1 부분(122)의 N형 불순물 농도가 제2 부분(124)의 P형 불순물 농도보다 더 높고, 제1 부분(122)의 X 방향을 따른 제1 폭이 제2 부분(124)의 X 방향을 따른 제2 폭보다 더 작을 수 있다. 이러한 경우에도 드리프트층(120) 내부의 제1 부분(122)에 포함되는 N형 전하와 제2 부분(124)에 포함되는 P형 전하가 밸런스를 유지할 수 있도록 상기 N형 및 P형 불순물 농도들과 상기 제1 및 제2 폭들이 적절히 선택될 수 있다. 또 다른 실시예들에 있어서, 제1 부분(122)의 N형 불순물 농도가 제2 부분(124)의 P형 불순물 농도보다 더 낮고, 제1 부분(122)의 X 방향을 따른 제1 폭이 제2 부분(124)의 X 방향을 따른 제2 폭보다 더 클 수도 있다.
예시적인 실시예들에 있어서, 드리프트층(120)의 제2 부분(124) 상에는 드리프트층(120) 상부 표면에 인접한 P-바디 영역(170)이 배치되며, P-바디 영역(170) 내부에는 P+ 영역(172)이 배치될 수 있다. P+ 영역(172) 내에는 드리프트층(120) 상부 표면으로부터 소정의 깊이를 가지며 서로 이격되는 두 개의 N+ 영역(174)이 배치될 수 있다. 드리프트층(120)의 제1 부분(122) 상에는 게이트 유전막(176)이 배치되고, 게이트 유전막(176) 상에 액티브 폴리게이트층(178)이 배치될 수 있다. 액티브 폴리게이트층(178) 상에는 예를 들어 실리콘 질화물로 구성된 스페이서(180)가 콘포말하게 배치될 수 있고, 스페이서(180) 상에 절연층(182)이 배치될 수 있다. 절연층(182) 상에는 소스 전극(184)이 배치될 수 있고, 소스 전극(184)은 P+ 영역(172)의 상면과 접촉할 수 있다.
터미네이션 영역(TR)은 제1 반도체층(110) 상에서 드리프트층(120)을 둘러싸도록 배치될 수 있다. 터미네이션 영역(TR)은 드리프트층(120)의 하측 일부분(lower portion)과 실질적으로 동일한 레벨 상에 위치하는 하부 에지 영역(130) 및 하부 에지 영역(130) 상에서 드리프트층(120)을 둘러싸는 상부 에지 영역(140)을 포함할 수 있다.
하부 에지 영역(130)은 제1 반도체층(110) 상에서 도 1a의 X 방향을 따라 교대로 배치되는 N형 필라와 P형 필라를 포함할 수 있다. 하부 에지 영역(130)이 N형 필라와 P형 필라가 교대로 배치되는 슈퍼정션 구조를 가짐에 따라 슈퍼정션 반도체 장치(100)의 항복전압이 증가할 수 있다.
예시적인 실시예들에 있어서, 하부 에지 영역(130)은 제1 내지 제4 에지 필라들(132, 134, 136, 138)을 포함할 수 있다. 제1 에지 필라(132) 및 제2 에지 필라(134)는 N형 필라의 일부분 및 P형 필라의 일부분일 수 있고, 제1 에지 필라(132) 및 제2 에지 필라(134)는 각각 드리프트층(120)의 제1 부분(122) 및 제2 부분(124)과 연결될 수 있다. 제3 에지 필라(136) 및 제4 에지 필라(138)는 각각 액티브 영역(AR)과 연결되지 않으며 Y 방향으로 연장하는 N형 필라 및 P형 필라일 수 있다.
예시적인 실시예들에 있어서, 제1 에지 필라(132)의 X 방향을 따른 폭은 드리프트층(120)의 제1 부분(122)의 제1 폭과 실질적으로 동일할 수 있고, 제2 에지 필라(134)의 X 방향을 따른 폭은 드리프트층(120)의 제2 부분(124)의 제2 폭과 실질적으로 동일할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 또한, 제3 에지 필라(136) 및 제4 에지 필라(138)의 X 방향을 따른 폭들은 제1 에지 필라(132) 및 제2 에지 필라(134)의 X 방향을 따른 폭들과 각각 동일할 수도 있고, 서로 다를 수도 있다. 제3 에지 필라(136) 및 제4 에지 필라(138)의 X 방향을 따른 폭들은 슈퍼정션 반도체 장치(100)의 기능, 사이즈 및 사용 전압 등에 따라 적절히 선택될 수 있다.
상부 에지 영역(140)은 하부 전하 밸런스 영역(150) 및 상부 전하 밸런스 영역(160)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상부 전하 밸런스 영역(160)은 도 1a에 예시적으로 도시된 것과 같이 터미네이션 영역(TR)의 전체 면적에 걸쳐 배치될 수 있다. 예를 들어, 상부 전하 밸런스 영역(160)은 하부 에지 영역(130)의 제1 내지 제4 에지 필라들(132, 134, 136, 138)과 수직 방향으로 오버랩되도록 배치될 수 있다. 상부 전하 밸런스 영역(160)은 N형 불순물이 포함된 N형 영역일 수 있다.
예시적인 실시예들에 있어서, 하부 전하 밸런스 영역(150)은 상부 전하 밸런스 영역(160)과 하부 에지 영역(130) 사이에 배치될 수 있다. 하부 전하 밸런스 영역(150)의 바닥면은 하부 에지 영역(130)의 제1 내지 제4 에지 필라들(132, 134, 136, 138)의 상면들과 접촉할 수 있다. 하부 전하 밸런스 영역(150)은 P형 불순물이 포함된 P형 영역일 수 있다. 하부 전하 밸런스 영역(150)은 X-Y 면 상에서 다양한 P형 불순물 농도 프로파일을 가질 수 있다. 예를 들어, 하부 전하 밸런스 영역(150)은 X-Y 면 상에서 일정한 P형 불순물 농도 프로파일을 가질 수 있다. 이와는 달리, 하부 전하 밸런스 영역(150)은 각각 X 방향 및 Y 방향을 따라 불순물 농도의 주기적인 증가 및 감소를 갖는 주기형 농도 프로파일(periodic concentration profile)을 가질 수 있다. 하부 전하 밸런스 영역(150)의 불순물 농도 프로파일은 이후에 도 4b 및 도 6b를 참조로 더욱 상세히 설명하도록 한다.
예시적인 실시예들에 있어서, 하부 전하 밸런스 영역(150)과 상부 전하 밸런스 영역(160) 사이의 계면은 제1 내지 제4 에지 필라들(132, 134, 136, 138)과 수직 방향으로 오버랩되도록 터미네이션 영역(TR)의 실질적으로 전체 면적에 걸쳐 배치될 수 있다. 예를 들어, 하부 전하 밸런스 영역(150)과 상부 전하 밸런스 영역(160) 사이의 상기 계면은 X-Y 면 상에서 연속적으로 형성되는 평탄면일 수 있다. 하부 및 상부 전하 밸런스 영역들(150, 160)은 수직 방향으로 배치되는 P-N 접합 구조를 형성할 수 있고, 이에 따라 슈퍼정션 반도체 장치(100)의 오프 상태에서 P-N 접합 구조의 접합면(또는 하부 및 상부 전하 밸런스 영역들(150, 160) 사이의 상기 계면)에 가해지는 높은 전계가 상부 전하 밸런스 영역(160)의 상면으로부터 Z 방향으로 소정의 깊이만큼 이격되어 위치할 수 있다. 따라서 상부 전하 밸런스 영역(160) 표면에 인가되는 전계가 감소될 수 있고, 상부 전하 밸런스 영역(160) 상에 배치되는 필드 산화막(186)에 높은 전계에 의한 스트레스가 인가되는 것이 방지되어 슈퍼정션 반도체 장치(100)의 항복 전압이 증가될 수 있다.
도 1a에 예시적으로 도시된 것과 같이, 드리프트층(120)은 Z 방향을 따라 제1 높이(H1)를 가지며, 하부 에지 영역(130)은 Z 방향을 따라 제2 높이(H2)를 가질 수 있고, 하부 에지 영역(130)의 제2 높이(H2)는 드리프트층(120)의 제1 높이(H1)보다 작을 수 있다. 예를 들어, 드리프트층(120)의 바닥면과 하부 에지 영역(130)의 바닥면은 서로 동일한 레벨 상에 위치하며, 드리프트층(120)의 상면은 하부 에지 영역(130)의 상면보다 높은 레벨 상에 위치할 수 있다. 예시적인 실시예들에 있어서, 하부 에지 영역(130)의 제2 높이(H2)는 드리프트층(120)의 제1 높이(H1)의 70%보다 크거나 같고 98%보다 작거나 같을 수 있다. 예를 들어, 하부 에지 영역(130)의 제2 높이(H2)는 드리프트층(120)의 제1 높이(H1)의 85%보다 크거나 같고 95%보다 작거나 같을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
하부 에지 영역(130)의 제2 높이(H2)가 작을수록 하부 에지 영역(130)에서 교대로 배치되는 N형 필라와 P형 필라의 높이들이 작아지며, 이에 따라 슈퍼정션 반도체 장치(100)의 항복 전압이 작아질 수 있다. 예를 들어, 제2 높이(H2)를 달리한 시뮬레이션 결과에 따르면, 제2 높이(H2)가 제1 높이(H1)의 약 92%인 경우 720V의 항복 전압이 얻어졌으며, 제2 높이(H2)가 제1 높이(H1)의 약 85%인 경우 672V의 항복 전압이 얻어졌다. 즉, 슈퍼정션 반도체 장치(100)의 항복 전압을 증가시키기 위하여 N형 필라와 P형 필라의 높이들을 큰 값으로 선택하는 것이 바람직할 수 있다.
반면, 하부 에지 영역(130)의 제2 높이(H2)가 너무 큰 경우(예를 들어 하부 에지 영역(130)의 제2 높이(H2)와 드리프트층(120)의 제1 높이(H1) 사이의 차이가 너무 작은 경우), 상부 에지 영역(140)의 높이가 상대적으로 작아질 수 있고 이에 따라 상부 에지 영역(140) 내에서 하부 및 상부 전하 밸런스 영역들(150, 160)이 수직 방향으로 배치되는 P-N 접합 구조를 안정적으로 형성하기 어려울 수 있다. 특히, 하부 및 상부 전하 밸런스 영역들(150, 160) 사이의 상기 계면과 상부 전하 밸런스 영역(160)의 상면 사이의 Z 방향에 따른 이격 거리를 충분히 확보하기 어려우므로, 슈퍼정션 반도체 장치(100)의 오프 상태에서 상부 전하 밸런스 영역(160)의 표면에 높은 전계가 인가될 수 있다.
도 1a에 예시적으로 도시된 것과 같이, 하부 에지 영역(130)의 제1 및 제2 에지 필라들(132, 134)은 액티브 영역(AR) 내부에 위치하는 드리프트층(120)의 제1 및 제2 부분들(122, 124)과 서로 연결되어, 제1 에지 필라(132) 및 제1 부분(122)이 함께 N형 필라를 구성하고 제2 에지 필라(134) 및 제2 부분(124)이 함께 P형 필라를 구성할 수 있다. 상기 N형 필라 및 상기 P형 필라는 도 1a의 Y 방향을 따라 연장할 수 있다. 따라서, 액티브 영역(AR)에 인가되는 전계는 Y 방향, 즉 상기 N형 필라 및 상기 P형 필라의 연장 방향들을 따라 상대적으로 빠른 속도로 터미네이션 영역(TR)의 외측벽(또는 액티브 영역(AR)으로부터 가장 먼 거리에 위치하는 터미네이션 영역(TR)의 측벽 부분)에 도달할 수 있다. 그러나 X 방향에 따른 전계 전달의 경우에, 복수의 N형 필라 및 P형 필라가 X 방향으로 교대로 배치되고 이들이 슈퍼정션 구조를 가짐에 따라 액티브 영역(AR)에 인가되는 전계는 X 방향을 따라 상대적으로 느린 속도로 터미네이션 영역(TR)의 외측벽에 도달할 수 있다. 즉, 하부 에지 영역(130)에서는 X 방향과 Y 방향을 따라 전계의 비대칭 전달 현상이 일어날 수 있고, 여기서 N형 및 P형 필라들의 연장 방향(즉, Y 방향)을 따른 전계의 전달이 더욱 빠를 수 있다.
반면, 상부 에지 영역(140)에서는, 터미네이션 영역(TR)에서 N형 필라 및 P형 필라가 연장되지 않는다. 상부 에지 영역(140)과 동일 레벨 상에 위치하는 드리프트층(120)의 제1 부분(122)은 수직 방향으로 배열되는 하부 및 상부 전하 밸런스 영역들(150, 160)과 접촉할 수 있다. 또한, 상부 에지 영역(140)과 동일 레벨 상에 위치하는 드리프트층(120)의 제2 부분(124)은 수직 방향으로 배열되는 하부 및 상부 전하 밸런스 영역들(150, 160)과 접촉할 수 있다. 하부 및 상부 전하 밸런스 영역들(150, 160)은 수직 방향으로 P-N 접합을 구성하며, 하부 및 상부 전하 밸런스 영역들(150, 160)의 X 방향에 따른 불순물 농도 또는 수직 방향 두께는 하부 및 상부 전하 밸런스 영역들(150, 160)의 Y 방향에 따른 불순물 농도 및 수직 방향 두께와 실질적으로 동일하다. 따라서, 액티브 영역(AR)에 인가되는 전계가 X 방향과 Y 방향을 따라 실질적으로 동일한 속도로 터미네이션 영역(TR)의 외측벽까지 전달될 수 있다. 즉, 상부 에지 영역(140)에서는 X 방향과 Y 방향을 따른 전계의 비대칭 전달 현상이 방지될 수 있다.
일반적으로, 스트라이프 형상의 N형 및 P형 필라들을 구비하는 슈퍼정션 구조의 반도체 장치에서는 터미네이션 영역의 최상부(uppermost portion)에서도 스트라이프 형상의 N형 및 P형 필라들이 연장되는 구조를 갖는다. 예를 들어 Y 방향을 따라 상기 N형 및 P형 필라들이 연장되는 구조의 반도체 장치를 고려할 때, 상기 N형 및 P형 필라들의 연장 방향, 즉 Y 방향을 따른 전계의 전달 속도가 X 방향을 따른 전계의 전달 속도보다 훨씬 빠를 수 있다. 이는, N형 또는 P형 필라의 연장 방향(Y 방향)을 따라 전자 또는 정공 캐리어의 일 방향 이동에 의하여 전계가 쉽게 전달될 수 있는 반면, 상기 연장 방향에 수직한 방향(X 방향)을 따라 P형 영역 및 N형 영역이 교대로 배치됨에 따라 X 방향을 따른 공핍(depletion)에 의해 전계가 완만히 전달된다. 따라서, N형 또는 P형 필라의 연장 방향(Y 방향)을 따라 배치되는 터미네이션 영역 부분은 국부적으로 높은 전계가 인가되는 취약 부분이 될 수 있는 반면, 상기 연장 방향에 수직한 방향(X 방향)을 따라 배치되는 터미네이션 영역 부분에서는 상대적으로 낮은 전계가 균일하게 인가될 수 있다. 상기 취약 부분 상에 배치되는 필드 산화막 등이 높은 전계에 의해 손상되거나 파괴되기 쉬우며, 이에 의해 반도체 장치 전체의 항복 전압이 낮아지거나 반도체 장치의 고장 또는 파괴가 발생하기 쉽다.
이와는 달리, 본 발명에 따른 슈퍼정션 반도체 장치(100)에서는 필드 산화막(186)과 인접하게 배치되는 상부 에지 영역(140)에 N형 및 P형 필라들이 형성되지 않으므로, 상기 필라들에 의한 전계의 비대칭 전달 현상이 방지되고 이에 따라 상부 에지 영역(140) 전체 면적에 걸쳐 상대적으로 낮은 전계가 균일하게 인가될 수 있다.
또한, 일반적으로 터미네이션 영역과 액티브 영역 사이의 연결 영역에 연결 영역 필라들로서 라운드진 사각형 형상의 P형 및 N형 필라를 구비하는 슈퍼정션 구조의 반도체 장치에서는 상기 연결 영역 필라들이 액티브 영역의 외주 부분의 외부에서 액티브 영역을 둘러싸도록 배치되는 구조를 갖는다. 이 경우 상기 연결 영역 필라들의 모서리 부분 또는 상기 연결 영역 필라들과 액티브 영역 내의 필라들 사이의 국부적인 전하 불균형이 발생하기 쉽다. 이러한 전하 불균형 발생 부분들은 반도체 장치의 고장 또는 파괴를 유발하는 취약 부분이 될 수 있다. 따라서 연결 영역 필라들 간의 전하 밸런스를 확보하기 위하여, 또는 연결 영역 필라들과 액티브 영역 내의 필라들이 서로 인접한 부분에서의 전하 밸런스를 확보하기 위하여 연결 영역 필라들의 형상, 폭, 배치 또는 불순물 농도 등을 조절하는 것도 용이하지 않다.
그러나, 본 발명에 따른 슈퍼정션 반도체 장치(100)에서는 상부 에지 영역(140)에 N형 및 P형 필라들이 형성되지 않으며, 하부 전하 밸런스 영역(150)이 터미네이션 영역(TR)의 실질적으로 전체 면적에 걸쳐 형성될 수 있다. 특히, 하부 전하 밸런스 영역(150)을 형성하기 위한 공정에서, 개구부들이 매트릭스 형상으로 규칙적으로 배열된 이온 주입 마스크를 사용하여 P형 불순물들을 이온 주입하고 이를 확산시키기 위한 열처리 공정에 의해 터미네이션 영역(TR)의 실질적으로 전체 면적 상에 하부 전하 밸런스 영역(150)이 형성될 수 있다. 따라서, 액티브 영역(AR)과 하부 전하 밸런스 영역(150)이 서로 인접한 부분에서도 우수한 전하 밸런스가 얻어질 수 있다. 또한, 이에 따라 액티브 영역(AR)과 터미네이션 영역(TR)의 계면 부분에서 안정적인 전계 전달이 가능할 수 있다.
상부 전하 밸런스 영역(160) 상에는 필드 산화막(186)이 소정의 두께로 배치될 수 있고, 필드 산화막(186) 상에 필드 플레이트(188)가 배치될 수 있다. 게이트 전극(190)은 소스 전극(184)과 이격되어 절연층(182) 상에 형성될 수 있고, 필드 플레이트(188)와 전기적으로 연결될 수 있다. 필드 산화막(186) 상에는 게이트 전극(190)과 이격되어 플로팅 전극(194)이 배치될 수 있다. 플로팅 전극(194)은 터미네이션 영역(TR) 끝에 위치하여 전계를 멈추게 하는 필드 스탑층(field-stop layer)으로 기능할 수 있다.
전술한 슈퍼정션 반도체 장치(100)는 터미네이션 영역(TR)의 전체 면적 상에 형성되는 상부 전하 밸런스 영역(160) 및 상부 전하 밸런스 영역(160) 아래에 배치되는 하부 전하 밸런스 영역(150)를 포함할 수 있다. 슈퍼정션 반도체 장치(100)의 오프 상태에서 터미네이션 영역(TR)에서 P-N 접합의 계면이 상부 전하 밸런스 영역(160) 상부 표면으로부터 소정의 깊이만큼 이격되어 형성될 수 있고, 상부 전하 밸런스 영역(160) 표면에 인가되는 전계가 감소될 수 있다. 따라서 상기 슈퍼정션 반도체 장치(100)는 높은 항복 전압 및 우수한 신뢰성을 가질 수 있다.
도 2는 예시적인 실시예들에 따른 슈퍼정션 반도체 장치(100A)를 나타내는 단면도이다. 도 2는 도 1a의 1B-1B' 선을 따른 단면에 대응하는 단면도이다. 도 2에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다
도 2를 참조하면, 액티브 영역(AR)과 터미네이션 영역(TR) 사이에 전이 영역(transition region)이 더 형성될 수 있다. 상기 전이 영역 내에 P형 필라(124A)와 N형 필라(122A)가 X 방향을 따라 교대로 배열될 수 있다. 상기 전이 영역 내의 복수 개의 P형 필라들(124A)은 확산 영역(192)을 통하여 서로 연결될 수 있다.
상기 전이 영역의 폭은 확산 영역(192)의 폭에 의해 결정될 수 있다. 상기 전이 영역 내의 N형 필라(122A) 및 P형 필라(124A) 각각의 폭 및 불순물 농도는 액티브 영역(AR)의 제1 부분(122) 및 제2 부분(124) 각각의 폭 및 불순물 농도와 같을 수 있다. 이러한 경우에 상기 전이 영역 내부의 N형 필라(122A) 및 P형 필라(124A)가 전하 밸런스를 유지할 수 있다. 다른 실시예들에 있어서, 상기 전이 영역 내의 N형 필라(122A)의 N형 불순물 농도가 P형 필라(124A)의 P형 불순물 농도보다 더 낮고, N형 필라(122A)의 X 방향 폭이 P형 필라(124A)의 X 방향 폭보다 더 클 수 있다. 이러한 경우에도 상기 전이 영역 내부의 N형 필라(122A) 및 P형 필라(124A)가 전하 밸런스를 유지할 수 있도록 상기 N형 및 P형 불순물 농도들과 상기 폭들이 적절히 선택될 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 슈퍼정션 반도체 장치(100B)를 나타내는 상면도들이다. 도 3a는 도 1a의 3A-3A' 선을 따른 단면에 대응하는 단면도이며, 도 3b는 도 1a의 3B-3B' 선을 따른 단면에 대응하는 단면도이다. 도 3a 및 도 3b에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다. 도 3a 및 도 3b에 따른 슈퍼정션 반도체 장치(100B)는 특히 하부 전하 밸런스 영역(150)의 P형 불순물 농도 프로파일이 다른 것을 제외하면 도 1a 및 도 1b를 참조로 설명한 슈퍼정션 반도체 장치(100)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 3a 및 도 3b를 참조하면, 드리프트층(120)은 제1 부분(122) 및 제2 부분(124)을 포함할 수 있고, 하부 에지 영역(130)은 제1 내지 제4 에지 필라들(132, 134, 136, 138)을 포함할 수 있다. 제1 및 제2 에지 필라들(132, 134)은 각각 제1 부분(122) 및 제2 부분(124)과 연결될 수 있다, 제3 및 제4 에지 필라들(136, 138)은 액티브 영역(AR) 외부에서 Y 방향으로 연장할 수 있고, 제1 부분(122) 및 제2 부분(124)과 연결되지 않는다.
하부 전하 밸런스 영역(150)은 하부 에지 영역(130)의 제1 내지 제4 에지 필라들(132, 134, 136, 138)과 수직 방향(도 3b의 Z 방향)으로 오버랩되도록 배치될 수 있다. 하부 전하 밸런스 영역(150)은 드리프트층(120)의 제1 및 제2 부분들(122, 124)과 동일한 레벨 상에 위치하며, 제1 및 제2 부분들(122, 124)을 둘러싸도록 배치될 수 있다.
예시적인 실시예들에 있어서, 하부 전하 밸런스 영역(150)은 제1 영역(152) 및 제2 영역(154)을 포함할 수 있고, 제1 영역(152) 및 제2 영역(154)은 하부 에지 영역(130)의 제2 에지 필라(134)와 수직으로 오버랩되는 하부 전하 밸런스 영역(150)의 일부분일 수 있다. 여기서, 제1 영역(152)과 액티브 영역(AR) 사이의 제1 거리(D1)가 제2 영역(154)과 액티브 영역(AR) 사이의 제2 거리(D2)보다 더 작을 수 있다. 예를 들어, 제2 영역(154)보다 제1 영역(152)이 드리프트층(120)의 측벽에 더 가깝게 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 영역(152)의 P형 불순물 농도는 제2 영역(154)의 P형 불순물 농도와 실질적으로 동일할 수 있다. 예를 들어, 제2 에지 필라(134)와 수직으로 오버랩되는 하부 전하 밸런스 영역(150) 부분은 드리프트층(120)으로부터 멀어지는 방향을 따라 일정한 P형 불순물 농도를 가질 수 있다. 즉, 제2 에지 필라(134)와 수직으로 오버랩되는 하부 전하 밸런스 영역(150) 부분은 도3b의 Y 방향을 따라 일정하거나 실질적으로 동일한 P형 불순물 농도 프로파일을 가질 수 있다.
다른 실시예들에 있어서, 제2 에지 필라(134)와 수직으로 오버랩되는 하부 전하 밸런스 영역(150) 부분은 드리프트층(120)으로부터 멀어지는 방향을 따라 주기적인 증감을 갖는 P형 불순물 농도 프로파일을 가질 수 있다. 이러한 경우에, P형 불순물 농도 프로파일에서 주기별로 세분화된 구간들 중 제1 구간에서 얻어진 평균 불순물 농도가 제2 구간에서 얻어진 평균 불순물 농도와 실질적으로 동일할 수 있다. 예시적인 실시예들에 있어서, 매트릭스 형상으로 규칙적으로 배열된 개구부들을 포함하는 이온 주입 마스크를 사용하여 N형 에피택시층에 P형 불순물을 이온 주입하고, 후속적인 열처리 공정에 의해 상기 주입된 P형 불순물들을 측방 확산시켜 하부 전하 밸런스 영역(150)을 형성할 수 있고, 이러한 경우에 하부 전하 밸런스 영역(150)은 주기적인 증감을 갖는 P형 불순물 농도 프로파일을 가질 수 있다.
또 다른 실시예들에 있어서, 제1 영역(152)의 P형 불순물 농도는 제2 영역(154)의 P형 불순물 농도보다 높을 수 있다. 예를 들어, 제2 에지 필라(134)와 수직으로 오버랩되는 하부 전하 밸런스 영역(150) 부분은 드리프트층(120)으로부터 멀어지는 방향을 따라 점진적으로 감소하는 P형 불순물 농도를 가질 수 있다. 즉, 제2 에지 필라(134)와 수직으로 오버랩되는 하부 전하 밸런스 영역(150) 부분은 도3b의 Y 방향을 따라 감소하는 P형 불순물 농도 프로파일을 가질 수 있고, 이에 따라 하부 전하 밸런스 영역(150)은 액티브 영역(AR)에 가까이 위치하며 더욱 P-리치한 제1 영역(152)과, 액티브 영역(AR)으로부터 멀리 위치하며 더욱 N-리치한 제2 영역(154)을 포함할 수 있다. 드리프트층(120)의 제1 부분(122) 및 제2 부분(124)이 Y 방향으로 연장하며, 제1 영역(152)은 드리프트층(120)의 제2 부분(124)에 가깝게 배치될 수 있다. P-리치한 제1 영역(152)이 드리프트층(120)의 제2 부분(124)에 인접하게 배치됨에 따라, 액티브 영역(AR)과 터미네이션 영역(TR)의 경계 부근에서 발생하는 급격한 캐리어 이동도 차이(예를 들어 제2 부분(124)의 P형 캐리어 이동도와 제1 영역(152)의 P형 캐리어 이동도의 차이)가 감소될 수 있고, 상기 캐리어 이동도 차이에 의하여 상기 경계 부근에 전계가 집중되는 현상이 방지될 수 있다. 따라서, 하부 전하 밸런스 영역(150)에 상대적으로 낮은 전계가 인가될 수 있다. 이러한 P-리치한 제1 영역(152)에 의한 전계 감소 효과는 이후에 도 7을 참조로 상세히 설명하도록 한다.
예시적인 실시예들에 있어서, 하부 전하 밸런스 영역(150)은 제3 영역(156) 및 제4 영역(158)을 포함할 수 있고, 제3 영역(156) 및 제4 영역(158)은 하부 에지 영역(130)의 복수의 제4 에지 필라들(138) 중 두 개의 제4 에지 필라(138) 상에 각각 위치할 수 있고, 여기서 제3 영역(156)과 액티브 영역(AR) 사이의 제3 거리(D3)가 제4 영역(158)과 액티브 영역(AR) 사이의 제4 거리(D4)보다 더 작을 수 있다. 예를 들어, 제4 영역(158)보다 제3 영역(156)이 드리프트층(120)의 측벽에 더 가깝게 배치될 수 있다.
예시적인 실시예들에 있어서, 제3 영역(156)의 P형 불순물 농도는 제4 영역(158)의 P형 불순물 농도와 실질적으로 동일할 수 있다. 예를 들어, 제4 에지 필라(138)와 수직으로 오버랩되는 하부 전하 밸런스 영역(150) 부분은 드리프트층(120)으로부터 멀어지는 방향을 따라 일정한 P형 불순물 농도를 가질 수 있다. 즉, 두 개의 제4 에지 필라들(138) 각각 상에 배치되는 제3 영역(156)과 제4 영역(158)은 서로 동일한 P형 불순물 농도를 가질 수 있다.
도 3a 및 도 3b에는 도시 편의성을 위하여 12개의 제2 부분들(124)이 액티브 영역(AR) 내에 배치되고, 액티브 영역(AR)의 양 측에 각각 2개씩의 제4 에지 필라(139)가 배치되는 것을 예시적으로 도시하였다. 그러나, 상기 제2 부분들(124)의 개수 및 폭. 터미네이션 영역(TR)에 형성되는 제4 에지 필라(139)의 폭 및 개수는 슈퍼정션 반도체 장치(100)의 사이즈, 기능 및 사용 전압에 따라 달라질 수 있음을 이해할 수 있을 것이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 슈퍼정션 반도체 장치의 실험예 1에 따른 시뮬레이션 결과를 나타낸다.
도 4a에는 도 1a 및 도 1b를 참조로 설명한 슈퍼정션 반도체 장치(100)에서 제3 및 제4 에지 필라들(136, 138)의 각각의 폭, 높이 및 개수를 달리한 실험예 1의 단면도가 도시된다. 도 4a에 도시된 실험예 1에 따르면, 하부 에지 영역(130)의 제2 높이(H2)는 드리프트층(120)의 제1 높이의 약 92%이다.
도 4b에는 도 4a의 4B-4B' 선을 따른 하부 전하 밸런스 영역(150)의 P형 불순물 농도 프로파일이 도시된다. 도 4b를 참조하면, 하부 전하 밸런스 영역(150)은 4B-4B' 선을 따라 주기적인 증감을 갖는 불순물 농도 프로파일을 가질 수 있다. 상기 불순물 농도 프로파일에서, 각각의 주기 내에서의 최대 농도는 하부 전하 밸런스 영역(150) 아래에 배치되는 제4 에지 필라들(138)의 중앙부의 위치에 대응될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
전술한 바와 같이, 매트릭스 형상으로 규칙적으로 배열된 개구부들을 포함하는 이온 주입 마스크를 사용하여 N형 에피택시층에 P형 불순물을 이온 주입하고, 후속적인 열처리 공정에 의해 상기 주입된 P형 불순물들을 측방 확산시켜 하부 전하 밸런스 영역(150)을 형성할 수 있고, 이러한 경우에 하부 전하 밸런스 영역(150)은 주기적인 증감을 갖는 P형 불순물 농도 프로파일을 가질 수 있다. 여기서, 상기 개구부들의 위치가 불순물 농도 프로파일 내의 각각의 주기에서의 최대 농도 지점에 대응될 수 있다. 따라서, 제4 에지 필라들(138)의 상기 중앙부와 상기 이온 주입 마스크의 상기 개구부가 수직으로 오버랩되지 않는 경우에, 불순물 농도 프로파일 내의 각각의 주기에서의 최대 농도 지점이 제4 에지 필라들(138)의 상기 중앙부의 위치에 대응되지 않을 수 있다.
또한, 상기 불순물 농도 프로파일에서, 평균 불순물 농도(C(mean))는 하부 전하 밸런스 영역(150)의 4B-4B' 선을 따른 전체 길이를 통틀어 실질적으로 일정한 값으로 유지됨을 확인할 수 있다. 또한, 하부 전하 밸런스 영역(150)의 제3 영역(156)의 제3 농도(C3(156))는 제4 영역(158)의 제4 농도(C4(158))과 실질적으로 동일한 값을 가짐을 확인할 수 있다. 상기 이온 주입 마스크의 상기 개구부들의 폭이 동일한 경우, 불순물 농도 프로파일에서의 평균 불순물 농도(C(mean))가 일정하게 유지될 수 있다.
도 4c에는 도 4a의 실험예 1에 대하여 오프 상태의 전계 분포를 도시한 시뮬레이션 결과 이미지이다. 도 4c를 참조하면, 터미네이션 영역(TR) 전체 면적을 통해 상대적으로 낮은 전계가 인가됨을 확인할 수 있다. 특히, 상부 전하 밸런스 영역(160) 및 하부 전하 밸런스 영역(150) 사이의 접촉 계면을 따라 상대적으로 높은 전계가 집중된다. 그러나, 실험예 1에 따르면 상부 전하 밸런스 영역(160) 및 하부 전하 밸런스 영역(150) 사이의 접촉 계면이 상부 전하 밸런스 영역(160)의 상면으로부터 소정의 깊이만큼 이격되어 배치되고, 상기 접촉 계면이 상부 전하 밸런스 영역(160) 표면에 형성되지 않으므로 상부 전하 밸런스 영역(160) 표면에는 낮은 전계가 인가됨을 확인할 수 있다.
도 5a는 예시적인 실시예들에 따른 슈퍼정션 반도체 장치(100C)의 개략적인 구성을 나타내는 사시도이고 도 5b는 도 5a의 5B-5B' 선을 따른 단면도이다. 도 5a 및 도 5b에 있어서, 도 1a 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a 및 5b를 참조하면, 상부 에지 영역(140A)은 하부 전하 밸런스 영역(150A) 및 상부 전하 밸런스 영역(160A)을 포함할 수 있다. 하부 전하 밸런스 영역(150A)은 제1 영역(152A) 및 제2 영역(154A)을 포함할 수 있고, 제2 영역(154A)과 액티브 영역(AR) 사이의 거리가 제1 영역(152A)과 액티브 영역(AR) 사이의 거리보다 클 수 있다. 제1 영역(152A) 및 제2 영역(154A)은 수직 방향을 따라 각각 제1 두께(T1) 및 제2 두께(T2)를 가질 수 있고, 제2 두께(T2)가 제1 두께(T1)보다 작을 수 있다. 도 5a에 예시적으로 도시된 것과 같이, 액티브 영역(AR)으로부터 멀어질수록 하부 전하 밸런스 영역(150A)의 두께는 점진적으로 감소할 수 있으나, 이에 한정되는 것은 아니다. 또한, 도 5a에 예시적으로 도시된 것과 같이, 상부 전하 밸런스 영역(160) 및 하부 전하 밸런스 영역(150) 사이의 접촉 계면은 X-Y 면에 대하여 소정의 각도로 기울어질 수도 있다.
전술한 바와 같이, 매트릭스 형상으로 규칙적으로 배열된 개구부들을 포함하는 이온 주입 마스크를 사용하여 N형 에피택시층에 P형 불순물을 이온 주입하고, 후속적인 열처리 공정에 의해 상기 주입된 P형 불순물들을 측방 확산시켜 하부 전하 밸런스 영역(150A)을 형성할 수 있고, 이러한 경우에 하부 전하 밸런스 영역(150A)의 두께는 상기 개구부들의 폭 또는 이격거리에 따라 달라질 수 있다. 특히, 액티브 영역(AR)으로부터 멀어질수록 개구부들의 폭이 감소하는 경우, 및/또는 액티브 영역(AR)으로부터 멀어질수록 개구부들의 이격거리가 증가하는 경우에 도 5에 예시적으로 도시된 것과 같이 액티브 영역(AR)으로부터 멀어질수록 하부 전하 밸런스 영역(150A)의 두께가 감소할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 슈퍼정션 반도체 장치의 실험예 2에 따른 시뮬레이션 결과를 나타낸다.
도 6a에는 도 5a 및 도 5b를 참조로 설명한 슈퍼정션 반도체 장치(100C)에서 제3 및 제4 에지 필라들(136, 138)의 각각의 폭, 높이 및 개수를 달리한 실험예 2의 단면도가 도시된다. 도 6a에 도시된 실험예 2에 따르면, 하부 에지 영역(130)의 제2 높이(H2)는 드리프트층(120)의 제1 높이의 약 92%이다.
도 6b에는 도 6a의 6B-6B' 선을 따른 하부 전하 밸런스 영역(150A)의 P형 불순물 농도 프로파일이 도시된다. 도 6b를 참조하면, 하부 전하 밸런스 영역(150A)은 6B-6B' 선을 따라 주기적인 증감을 갖는 불순물 농도 프로파일을 가질 수 있다. 상기 불순물 농도 프로파일에서, 평균 불순물 농도(C(mean))는 액티브 영역(AR)으로부터 멀어질수록 점진적으로 감소함을 확인할 수 있다. 또한, 하부 전하 밸런스 영역(150A)의 제3 영역(156A)의 제3 농도(C3(156A))는 제4 영역(158A)의 제4 농도(C4(158A))보다 큰 값을 가짐을 확인할 수 있다.
도 7은 예시적인 실시예들에 따른 슈퍼정션 반도체 장치의 표면 전계 프로파일을 나타내는 그래프이다.
도 7에는 도 6a 및 도 6b를 참조로 설명한 실험예 2와 비교예에 대한 오프 상태의 시뮬레이션에 의한 표면 전계 프로파일이 도시된다. 비교예(710)는 터미네이션 영역에 복수의 N형 필라 및 P형 필라가 교대로 배치되며, 상기 터미네이션 영역에서의 전계의 급격한 변화를 방지하기 위하여 필드 산화막 상에 복수의 폴리 필드 플레이트들이 배치된 구조를 사용하였다.
도 7을 참조하면, 비교예(710)에는 급격히 높은 표면 전계가 주기적으로 인가되는 반면, 실시예(720)에는 상대적으로 낮은 전계가 전체 표면에 걸쳐 완만히 인가되는 것을 확인할 수 있다.
이는, 전술한 것과 같이, 실시예(720)에서 하부 및 상부 전하 밸런스 영역들이 수직 방향으로 배치되는 P-N 접합 구조를 형성할 수 있고, P-N 접합 구조의 접합면(또는 하부 및 상부 전하 밸런스 영역들 사이의 상기 계면)에 가해지는 높은 전계가 상부 전하 밸런스 영역의 상면으로부터 이격되어 위치하기 때문에, 상부 전하 밸런스 영역 표면에 인가되는 전계가 감소되는 것으로 이해될 수 있다.
또한, 전술한 바와 같이, 비교예(710)의 터미네이션 영역에서 N형 필라와 P형 필라가 교대로 배치되며 일 방향으로 연장되고 상기 연장 방향을 따른 전계 전달이 상당히 빠르기 때문에(즉, 전계의 비대칭 전달 현상에 의해), 상기 연장 방향을 따라 배치되는 터미네이션 영역 부분은 국부적으로 높은 전계가 인가되는 취약 부분이 될 수 있다. 반면, 실시예(720)의 상부 표면에는 P형 및 N형 필라들이 형성되지 않으므로 상기 필라들에 의한 전계의 비대칭 전달 현상이 방지되고 상부 전하 밸런스 영역 전체 표면에 대하여 상대적으로 낮은 전계가 균일하게 인가되는 것으로 이해될 수 있다.
또한, 전술한 바와 같이, 비교예(710)의 터미네이션 영역에서 연결 영역 필라들이 액티브 영역의 N형 필라와 P형 필라를 둘러싸도록 배치되므로, 국부적인 전하 불균형에 의하여 취약 부분이 발생할 수 있다. 반면, 실시예(720)에서는, 개구부들이 규칙적으로 배열된 이온 주입 마스크를 사용하여 P형 불순물들을 이온 주입하고 이를 확산시키기 위한 열처리 공정에 의해 터미네이션 영역의 실질적으로 전체 면적 상에 하부 전하 밸런스 영역이 형성될 수 있다. 따라서, 액티브 영역 주위에서도 우수한 전하 밸런스가 얻어질 수 있으므로, 액티브 영역과 터미네이션 영역의 계면 부분에서 안정적인 전계 전달이 가능하기 때문인 것으로 이해될 수 있다.
도 8a 내지 도 18은 예시적인 실시예들에 따른 슈퍼정션 반도체 장치(100)의 제조 방법을 나타내는 도면들이다. 구체적으로, 도 8a, 도 9 내지 도 13, 도 14a, 도 15 내지 도 18은 도 1a의 1B-1B' 선을 따른 단면에 대응되는 단면도들이며, 도 8b, 도 14b는 도 8a 및 도 14a에서 설명되는 마스크들(210_1, 210_7)을 나타내는 상면도들이다.
도 8a 및 도 8b를 참조하면, 액티브 영역(AR)과 터미네이션 영역(TR)으로 구분된 제1 반도체층(110) 상에 제1 에피택셜층(120_1)이 형성될 수 있고, 제1 에피택셜층(120_1) 상에 제1 마스크(210_1)가 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 반도체층(110)은 N형 불순물이 도핑된 반도체 기판의 일부분일 수 있고, 이와는 달리 제1 반도체층(110)은 반도체 기판과, 상기 반도체 기판 상에 형성된 N형 불순물이 도핑된 에피택셜층을 포함할 수도 있다.
제1 에피택셜층(120_1)은 N형 불순물이 포함된 반도체층일 수 있다. 제1 에피택셜층(120_1)의 성장 공정에서 예를 들어 비소(As) 또는 인(P)과 같은 N형 불순물이 도핑될 수 있다.
제1 마스크(210_1)는 복수의 제1 액티브 트렌치들(TR1A) 및 복수의 제1 에지 트렌치들(TR1B)을 포함할 수 있다. 복수의 제1 액티브 트렌치들(TR1A)은 액티브 영역(AR)의 제1 에피택셜층(120_1) 상면을 노출할 수 있고, 복수의 제1 에지 트렌치들(TR1B)은 터미네이션 영역(TR)의 제1 에피택셜층(120_1) 상면을 노출할 수 있다.
도 9를 참조하면, 제1 이온 주입 공정(S10)을 수행하여 제1 마스크(210_1)에 의해 커버되지 않는 제1 에피택셜층(120_1) 부분에 보론(B) 등과 같은 P형 불순물을 소정의 도즈로 주입할 수 있다. 이에 따라, 복수의 제1 액티브 트렌치들(TR1A)에 의해 노출된 액티브 영역(AR)의 제1 에피택셜층(120_1) 상측(upper portion)에 복수의 제1 예비 액티브 필라층들(AP1)이 형성되고, 복수의 제1 에지 트렌치들(TR1B)에 의해 노출된 터미네이션 영역(TR)의 제1 에피택셜층(120_1) 상측에 복수의 제1 예비 에지 필라층들(TP1)이 형성될 수 있다.
이후, 제1 마스크(210_1)는 제거될 수 있다.
도 10을 참조하면, 복수의 제1 예비 액티브 필라층들(AP1) 및 복수의 제1 예비 에지 필라층들(TP1)이 형성된 제1 에피택셜층(120_1) 상에 제2 에피택셜층(120_2)이 형성될 수 있다. 제2 에피택셜층(120_2)은 제1 에피택셜층(120_1)과 동일한 공정을 수행하여 형성될 수 있다. 제2 에피택셜층(120_2)은 제1 에피택셜층(120_1)의 두께와 동일한 두께로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 11을 참조하면, 제2 에피택셜층(120_2) 상에 제2 마스크(210_2)가 배치될 수 있다. 제2 마스크(210_2)는 도 8a를 참조로 설명한 제1 마스크(210_1)와 유사할 수 있다. 제2 마스크(210_2)는 복수의 제2 액티브 트렌치들(TR2A) 및 복수의 제2 에지 트렌치들(TR2B)을 포함할 수 있다.
도 12를 참조하면, 제2 이온 주입 공정(S20)을 수행하여 제2 마스크(210_2)에 의해 커버되지 않는 제2 에피택셜층(120_2) 부분에 보론(B) 등과 같은 P형 불순물을 소정의 도즈로 주입할 수 있다. 이에 따라, 복수의 제2 액티브 트렌치들(TR2A)에 의해 노출된 액티브 영역(AR)의 제2 에피택셜층(120_2) 상측에 복수의 제2 예비 액티브 필라층들(AP2)이 형성되고, 복수의 제2 에지 트렌치들(TR2B)에 의해 노출된 터미네이션 영역(TR)의 제2 에피택셜층(120_2) 상측에 복수의 제2 예비 에지 필라층들(TP2)이 형성될 수 있다.
이후, 제2 마스크(210_2)는 제거될 수 있다.
도 10 내지 도 12를 참조로 설명한 공정들을 수 회 반복하여 도 13에 도시된 구조를 얻을 수 있다.
도 13을 참조하면, 제1 내지 제6 에피택셜층들(120_1, 120_2, 120_3, 120_4, 120_5, 120_6)에 각각 제1 내지 제6 예비 액티브 필라층들(AP1, AP2, AP3, AP4, AP5, AP6) 및 제1 내지 제6 예비 에지 필라층들(TP1, TP2, TP3, TP4, TP5, TP6)이 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 제6 에피택셜층(120_6) 상에 제7 에피택셜층(120_7)이 형성될 수 있다. 제7 에피택셜층(120_7) 상에 제7 마스크(210_7)가 배치될 수 있다.
제7 마스크(210_7)는 복수의 제7 액티브 트렌치들(TR7A) 및 복수의 에지 개구부들(TR7B)을 포함할 수 있다.
복수의 제7 액티브 트렌치들(TR7A)은 제1 마스크(210_1)의 제1 액티브 트렌치(TR1A)와 유사할 수 있다. 복수의 제7 액티브 트렌치들(TR7A)은 일 방향으로 연장하는 라인 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 복수의 에지 개구부들(TR7B)은 매트릭스 형상으로 규칙적으로 배열되는 복수의 홀들일 수 있다. 도 14a에는 복수의 에지 개구부들(TR7B)이 수평 방향을 따라 원형 단면을 갖는 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 복수의 에지 개구부들(TR7B)은 타원형, 사각형, 직사각형, 정사각형, 마름모꼴, 삼각형, 오각형, 육각형, 팔각형 등 다양한 수평 단면 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 복수의 에지 개구부들(TR7B) 각각의 사이즈는 복수의 제7 액티브 트렌치들(TR7A)의 폭에 따라 결정될 수 있다. 예를 들어, 복수의 에지 개구부들(TR7B)이 원형 단면을 가질 때, 제2 단위셀(UC2) 내에 하나의 에지 개구부(TR7B)가 배치되고 제1 단위셀(UC1) 내에 배치되는 제7 액티브 트렌치(TR7A)의 면적(UC1A)이 제2 단위셀(UC2) 내에 배치되는 에지 개구부(TR7B)의 면적(UC2B)과 동일하도록 에지 개구부(TR7B)의 제1 반지름(R1)이 결정될 수 있다. 구체적으로, 제1 단위셀(UC1)의 한 변의 길이를 셀 피치(cell pitch)(Pcell)라고 정의하고, 제7 액티브 트렌치(TR7A)가 트렌치 폭(WTR)을 가질 때 에지 개구부(TR7B)의 제1 반지름(R1)은 다음의 수식을 만족할 수 있다.
π × R1 2 = Pcell × WTR
전술한 바와 같이, 액티브 영역과 터미네이션 영역 사이의 경계 부근에서 전하 불균형에 의해 취약 부분이 발생할 수 있으나 본 발명과 같이 단위셀들(UC1, UC2) 내에서 복수의 에지 개구부들(TR7B)이 제7 액티브 트렌치(TR7A)와 동일한 면적을 갖도록 배치되는 경우에 전하 밸런스가 효과적으로 얻어질 수 있다. 또한, 복수의 에지 개구부들(TR7B)이 원형 단면을 갖는 경우에 제2 단위셀(UC2) 중심에 복수의 에지 개구부들(TR7B)의 중심들을 배치시킴에 의해, 전하 밸런스를 얻기 위한 에지 개구부(TR7B)의 제1 반지름(R1), 셀 피치(Pcell) 등이 용이하게 계산될 수 있다.
도 15를 참조하면, 제7 이온 주입 공정(S70)을 수행하여 제7 마스크(210_7)에 의해 커버되지 않는 제7 에피택셜층(120_7) 부분에 보론(B) 등과 같은 P형 불순물을 소정의 도즈로 주입할 수 있다. 이에 따라, 복수의 제7 액티브 트렌치들(TR7A)에 의해 노출된 액티브 영역(AR)의 제7 에피택셜층(120_7) 상측에 복수의 제7 예비 액티브 필라층들(AP7)이 형성되고, 복수의 에지 개구부들(TR7B)에 의해 노출된 터미네이션 영역(TR)의 제7 에피택셜층(120_7) 상측에 복수의 예비 전하 밸런스층(TP7)이 형성될 수 있다.
예시적인 실시예들에 있어서, 복수의 에지 개구부들(TR7B)은 셀 피치(Pcell)보다 큰 제1 반지름(R1)을 가질 수 있고, 도 15에 예시적으로 도시된 것과 같이 복수의 예비 전하 밸런스층(TP7) 각각의 폭은 복수의 제7 예비 액티브 필라층들(AP7)의 트렌치 폭(WTR)보다 클 수 있다.
이후, 제7 마스크(210_7)가 제거될 수 있다.
도 16을 참조하면, 제7 에피택셜층(120_7) 상에 제8 에피택셜층(120_8)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제8 에피택셜층(120_8)의 두께는 제7 에피택셜층(120_7)의 두께보다 작게 형성될 수 있다.
도 17을 참조하면, 제8 에피택셜층(120_8)이 형성된 구조물 상에 어닐링 공정을 수행하여 상기 구조물 내에 형성된 제1 내지 제7 예비 액티브 필라층들(AP1, AP2, ..., AP6, AP7)(도 16 참조), 제1 내지 제6 예비 에지 필라층들(TP1, TP2, ..., TP5, TP6)(도 16 참조) 및 예비 전하 밸런스층(TP7)(도 16 참조) 내에 주입된 불순물들을 확산시킬 수 있다.
예시적인 실시예들에 있어서, 액티브 영역(AR) 내에 위치하는 제1 내지 제8 에피택셜층(120_1, 120_2, ..., 120_7, 120_8) 부분들은 드리프트층(120)으로 칭해질 수 있고, 터미네이션 영역(TR) 내에 위치하는 제1 내지 제6 에피택셜층(120_1, 120_2, ..., 120_5, 120_6) 부분들은 하부 에지 영역(130)으로 칭해질 수 있다.
예시적인 실시예들에 있어서, 상기 어닐링 공정에 의해 상기 불순물들은 수평 방향으로 및/또는 수직 방향으로 소정의 거리만큼 확산할 수 있고, 이에 따라 제1 내지 제7 예비 액티브 필라층들(AP1, AP2, ..., AP6, AP7)이 수직 방향을 따라 서로 연결되어 일 방향으로 연장하는 제2 부분(124)을 형성할 수 있다. 또한 인접한 2 개의 제2 부분들(124) 사이에 위치하는 드리프트층(120) 부분은 제1 부분(122)으로 칭해질 수 있다.
또한, 상기 어닐링 공정에 의해 제1 내지 제6 예비 에지 필라층들(TP1, TP2, ..., TP5, TP6)이 수직 방향을 따라 서로 연결되어 하부 에지 영역(130) 내에 P형 에지 필라들을 형성할 수 있다. 상기 P형 에지 필라들 사이에 위치하는 하부 에지 영역(130) 부분은 N형 에지 필라들로 칭해질 수 있다.
또한, 예비 전하 밸런스층(TP7) 내에 주입된 불순물들이 수평 방향으로, 및/또는 수직 방향으로 확산하여 인접한 예비 전하 밸런스층(TP7) 내에 주입된 불순물들과 서로 오버랩되어 하부 전하 밸런스 영역(150)이 형성될 수 있다. 하부 전하 밸런스 영역(150) 상에 배치되는 제8 에피택셜층(120_8) 부분은 상부 전하 밸런스 영역(160)으로 칭해질 수 있다. 예시적인 실시예들에 있어서, 하부 전하 밸런스 영역(150)은 터미네이션 영역(TR)의 실질적으로 전체 면적에 걸쳐 형성될 수 있고, 상부 전하 밸런스 영역(160)은 터미네이션 영역(TR)의 실질적으로 전체 면적에 걸쳐 하부 전하 밸런스 영역(150)과 수직 오버랩될 수 있다.
상기 어닐링 공정에 의한 불순물의 수평 방향 확산에 의해 하부 전하 밸런스 영역(150) 내에 포함된 P형 불순물 농도는 액티브 영역(AR)의 제1 부분(122) 내에 포함된 P형 불순물 농도보다 작을 수 있다. 또한, 상기 어닐링 공정에 의한 불순물의 수평 방향 확산에 의해 하부 전하 밸런스 영역(150)이 형성됨에 따라 하부 전하 밸런스 영역(150)은 주기적인 증감을 갖는 P형 불순물 농도 프로파일을 가질 수 있다.
일반적으로, 터미네이션 영역 내의 불순물 농도가 작을수록 반도체 장치의 항복 전압이 증가할 수 있고, 이에 따라 액티브 영역의 P형 필라 내에 포함되는 불순물 농도보다 터미네이션 영역 내의 불순물 농도가 작은 것이 항복 전압 향상에 유리할 수 있다. 동일한 레벨 상에 위치하는 액티브 영역과 터미네이션 영역에 서로 다른 불순물 농도를 갖는 불순물 영역들을 형성하기 위하여, 일반적으로 서로 다른 이온 주입 도즈를 사용한 두 번의 이온 주입 공정이 필요할 수 있다. 그러나, 본 발명에서는 액티브 영역(AR)을 위한 스트라이프 형상의 트렌치(TR7A)와 터미네이션 영역(TR)을 위한 원형의 개구부(TR7B)를 포함하는 제7 마스크(210_7)를 사용하여 한 번의 이온 주입 공정으로도 서로 다른 불순물 농도를 갖는 액티브 영역과 터미네이션 영역을 동시에 형성할 수 있다. 따라서, 공정이 단순해지며 제조비용이 절감될 수 있다.
도 18을 참조하면, 액티브 영역(AR)에 P-바디 영역(170), P+ 영역(172) 및 N+ 영역(174)을 형성하기 위한 추가적인 이온 주입 공정들을 수행할 수 있다. 상기 이온 주입 공정들 전에, 또는 이후에, 또는 상기 이온 주입 공정들 사이에 게이트 유전막(176) 및 필드 산화막(186)을 형성하기 위한 산화 공정, 액티브 폴리게이트층(178) 및 필드 플레이트(188)를 형성하기 위한 증착 및 패터닝 공정, 스페이서(180) 및 절연층(182)를 형성하기 위한 증착 및 패터닝 공정, 소스 전극(184), 게이트 전극(190) 및 플로팅 전극(194)을 형성하기 위한 증착 및 패터닝 공정 등이 수행될 수 있다.
전술한 공정들을 수행하여 도 18에 도시된 슈퍼정션 반도체 장치(100)가 완성될 수 있다.
도 19a 내지 도 20은 예시적인 실시예들에 따른 슈퍼정션 반도체 장치(100)의 제조 방법을 나타내는 도면들이다. 상기 제조 방법은 제7 마스크(210_7A)의 형상을 제외하면 도 8a 내지 도 18을 참조로 설명한 슈퍼정션 반도체 장치(100)의 제조 방법과 유사하다.
도 19a를 참조하면, 제7 마스크(210_7A)는 복수의 제7 액티브 트렌치들(TR7C) 및 복수의 에지 개구부들(TR7D)을 포함할 수 있다.
예시적인 실시예들에 있어서, 복수의 에지 개구부들(TR7D)은 매트릭스 형상으로 규칙적으로 배열되는 복수의 홀들일 수 있다. 복수의 에지 개구부들(TR7D)은 도 14a를 참조로 설명한 제7 마스크(210_7)에 형성된 에지 개구부들(TR7D)보다 작은 반지름을 갖도록 형성될 수 있다.
예를 들어, 제1 단위셀(UC1) 내에 배치되는 제7 액티브 트렌치(TR7C)의 면적(UC1CA)이 제2 단위셀(UC2) 내에 배치되는 에지 개구부(TR7D)의 면적(UC2D)과 동일하도록 에지 개구부(TR7D)의 제2 반지름(R2)이 결정될 수 있다. 구체적으로, 제7 액티브 트렌치(TR7C) 사이의 간격 및 제7 액티브 트렌치(TR7C)의 트렌치 폭(WTR)의 합을 셀 피치(cell pitch)(Pcell)라고 정의하고, 제7 액티브 트렌치(TR7C)가 트렌치 폭(WTR)을 가질 때, 에지 개구부(TR7D)의 제2 반지름(R2)은 다음의 수식을 만족할 수 있다.
π × R2 2 = Pcell /2 × WTR /2
전술한 바와 같이, 액티브 영역과 터미네이션 영역 사이의 경계 부근에서 전하 불균형에 의해 취약 부분이 발생할 수 있으나 본 발명과 같이 단위셀들(UC1, UC2) 내에서 복수의 에지 개구부들(TR7D)이 제7 액티브 트렌치(TR7C)와 동일한 면적을 갖도록 배치되는 경우에 전하 밸런스가 효과적으로 얻어질 수 있다. 또한, 복수의 에지 개구부들(TR7D)이 원형 단면을 갖는 경우에 제2 단위셀(UC2) 중심에 복수의 에지 개구부들(TR7D)의 중심들을 배치시킴에 의해, 전하 밸런스를 얻기 위한 에지 개구부(TR7D)의 제2 반지름(R2), 셀 피치(Pcell) 등이 용이하게 계산될 수 있다.
도 19b를 참조하면, 제7 마스크(210_7A)를 사용하여 제7 이온 주입 공정(S70A)을 수행함으로써 액티브 영역(AR)에 복수의 제7 예비 액티브 필라층들(AP7A)이 형성되고, 터미네이션 영역(TR)에 복수의 예비 전하 밸런스층(TP7A)이 형성될 수 있다.
도 20을 참조하면, 복수의 제7 예비 액티브 필라층들(AP7A) 및 복수의 예비 전하 밸런스층(TP7A)이 형성된 구조물 상에 어닐링 공정을 수행할 수 있다.
상기 어닐링 공정에 의해 예비 전하 밸런스층(TP7A)에 주입된 불순물들이 수평 방향으로, 및/또는 수직 방향으로 확산하여 인접한 예비 전하 밸런스층(TP7A) 내에 주입된 불순물들과 서로 오버랩되어 하부 전하 밸런스 영역(150B)이 형성될 수 있다. 예시적인 실시예들에 있어서, 하부 전하 밸런스 영역(150B)은 터미네이션 영역(TR)의 실질적으로 전체 면적에 걸쳐 형성될 수 있다. 하부 전하 밸런스 영역(150B) 상에 배치되는 제8 에피택셜층(120_8) 부분은 상부 전하 밸런스 영역(160B)으로 칭해질 수 있다.
이후, 도 18을 참조로 설명한 공정을 수행하여, 슈퍼정션 반도체 장치(100)가 완성될 수 있다.
도 21a 내지 도 23은 예시적인 실시예들에 따른 슈퍼정션 반도체 장치(100D)의 제조 방법을 나타내는 도면들이다. 상기 제조 방법은 제7 마스크(210_7B)의 형상을 제외하면 도 8a 내지 도 18을 참조로 설명한 슈퍼정션 반도체 장치(100)의 제조 방법과 유사하다.
도 21a를 참조하면, 제7 마스크(210_7B)는 복수의 제7 액티브 트렌치들(TR7E) 및 복수의 에지 개구부들(TR7F)을 포함할 수 있다.
예시적인 실시예들에 있어서, 복수의 에지 개구부들(TR7F)은 복수의 제7 액티브 트렌치들(TR7E)로부터 멀어질수록 점진적으로 작아지는 제3 반지름(R3)을 갖는 원형 단면을 가질 수 있다.
이에 따라, 제7 마스크(210_7B)는 복수의 제7 액티브 트렌치들(TR7E)로부터의 거리가 멀어지는 방향을 따라 순차적으로 배치되는 제1 에지 마스크 영역(R1), 제2 에지 마스크 영역(R2) 및 제3 에지 마스크 영역(R3)을 포함할 수 있다. 제1 에지 마스크 영역(R1)은 P형 불순물 농도가 상대적으로 높은 P-리치 영역을 형성하기 위한 마스크 영역이고, 제3 에지 마스크 영역(R3)은 N형 불순물 농도가 상대적으로 높은 N-리치 영역을 형성하기 위한 마스크 영역일 수 있다.
도 21b를 참조하면, 제7 마스크(210_7B)를 사용하여 제7 이온 주입 공정(S70B)을 수행함으로써 액티브 영역(AR)에 복수의 제7 예비 액티브 필라층들(AP7B)이 형성되고, 터미네이션 영역(TR)에 복수의 예비 전하 밸런스층(TP7B)이 형성될 수 있다. 한편, 제1 에지 마스크 영역(R1)에 의해 노출된 예비 전하 밸런스층(TP7B) 부분은 P형 불순물 농도가 상대적으로 높은 P-리치 영역이 될 수 있고, 제3 에지 마스크 영역(R3)에 의해 노출된 예비 전하 밸런스층(TP7B) N형 불순물 농도가 상대적으로 높은 N-리치 영역이 될 수 있다.
도 22를 참조하면, 복수의 제7 예비 액티브 필라층들(AP7B) 및 복수의 예비 전하 밸런스층(TP7B)이 형성된 구조물 상에 어닐링 공정을 수행할 수 있다.
상기 어닐링 공정에 의해 예비 전하 밸런스층(TP7B)에 주입된 불순물들이 수평 방향으로, 및/또는 수직 방향으로 확산하여 인접한 예비 전하 밸런스층(TP7B) 내에 주입된 불순물들과 서로 오버랩되어 하부 전하 밸런스 영역(150C)이 형성될 수 있다. 예시적인 실시예들에 있어서, 액티브 영역(AR)으로부터 거리가 멀어질수록 예비 전하 밸런스층(TP7B)에 포함된 P형 불순물 농도가 점진적으로 낮아짐에 따라, 하부 전하 밸런스 영역(150C)은 액티브 영역(AR)으로부터 거리가 멀어질수록 점진적으로 작아지는 두께를 가질 수 있다.
이후, 도 18을 참조로 설명한 공정을 수행하여, 슈퍼정션 반도체 장치(100D)가 완성될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 제1 반도체층 120: 드리프트층
130: 하부 에지 영역 140: 상부 에지 영역
150: 하부 전하 밸런스 영역 160: 상부 전하 밸런스 영역
170: P-바디 영역 172: P+ 영역
174: N+ 영역 176: 게이트 유전막
178: 액티브 폴리게이트층 180: 스페이서
182: 절연층 184: 소스 전극
186: 필드 산화막 188: 필드 플레이트
190: 게이트 전극 192: 확산 영역
194: 플로팅 전극

Claims (28)

  1. 제1 도전형으로 도핑된 제1 반도체층,
    상기 제1 반도체층 상에 형성되며, 드리프트층(drift layer)을 포함하는 액티브 영역(active region); 및
    상기 액티브 영역을 둘러싸도록 배치되며, 상기 드리프트층의 측면 상에 배치되는 하부 에지 영역(first lower edge region) 및 상기 하부 에지 영역 상에 배치되는 상부 에지 영역(first upper edge region)을 포함하는 터미네이션 영역(termination region)을 포함하고,
    상기 상부 에지 영역은, 상기 하부 에지 영역 상에 배치되며 상기 제1 도전형과 다른 제2 도전형을 갖는 하부 전하 밸런스 영역, 및 상기 하부 전하 밸런스 영역 상에 배치되며 상기 제1 도전형을 갖는 상부 전하 밸런스 영역을 포함하고,
    상기 하부 에지 영역은 제1 필라 및 제2 필라를 포함하고, 상기 제1 필라 및 제2 필라 둘 다 상기 제1 반도체층의 상면에 수직한 방향을 따라 정렬되고, 상기 제1 필라는 제1 도전형을 가지고 상기 제2 필라는 제2 도전형을 가지는 것을 특징으로 하는 슈퍼정션 반도체 장치(superjunction semiconductor device).
  2. 제1항에 있어서,
    상기 상부 전하 밸런스 영역은 상기 터미네이션 영역의 전체 면적상에 배치되는 것을 특징으로 하는 슈퍼정션 반도체 장치.
  3. 제1항에 있어서,
    상기 드리프트층은 상기 제1 반도체층의 상면에 평행한 방향을 따라 연장하는 상기 제1 도전형을 갖는 제1 부분 및 상기 제2 도전형을 갖는 제2 부분을 구비하고,
    상기 제1 필라 및 상기 제2 필라는 상기 드리프트층의 제1 부분과 제2 부분에 각각 연결되고,
    상기 하부 전하 밸런스 영역은 적어도 상기 제1 필라 상에 배치되며,
    상기 상부 전하 밸런스 영역은 적어도 상기 제1 필라와 수직으로 오버랩는 것을 특징으로 하는 슈퍼정션 반도체 장치.
  4. 제3항에 있어서,
    상기 드리프트층의 상기 제1 부분과 상기 제2 부분의 최상부 측벽들은 상기 상부 전하 밸런스 영역의 측벽과 접촉하고,
    상기 상부 전하 밸런스 영역과 상기 하부 전하 밸런스 영역 사이의 계면은 상기 상부 전하 밸런스 영역의 상면으로부터 상기 제1 반도체층의 상면에 수직한 방향으로 이격되어 배치되는 것을 특징으로 하는 슈퍼정션 반도체 장치.
  5. 액티브 영역과 상기 액티브 영역을 둘러싸는 터미네이션 영역을 포함하며,
    상기 액티브 영역은,
    N형 도전형을 갖는 제1 반도체층, 및
    상기 제1 반도체층 상에 배치되는 드리프트층을 포함하고,
    상기 터미네이션 영역은,
    상기 드리프트층의 일측 상에 배치되며 P형 도전형을 갖는 하부 전하 밸런스 영역과 상기 하부 전하 밸런스 영역 상에 배치되며 N형 도전형을 갖는 상부 전하 밸런스 영역을 구비하는 상부 에지 영역, 및
    제1 필라 및 제2 필라를 포함하는 하부 에지 영역으로서, 상기 제1 필라 및 제2 필라 둘 다 상기 제1 반도체층의 상면에 수직한 방향을 따라 정렬되고, 상기 제1 필라는 N형 도전형을 가지고 상기 제2 필라는 P형 도전형을 가지는, 하부 에지 영역을 포함하는 것을 특징으로 하는 슈퍼정션 반도체 장치.
  6. 제5항에 있어서,
    상기 상부 전하 밸런스 영역은 상기 터미네이션 영역의 전체 면적 상에 형성되며,
    상기 하부 전하 밸런스 영역은 상기 상부 전하 밸런스 영역과 수직으로 오버랩되며,
    상기 드리프트층은 상기 제1 반도체층의 상면에 평행한 방향을 따라 연장하는 N형 필라 및 P형 필라를 구비하는 것을 특징으로 하는 슈퍼정션 반도체 장치.
  7. 액티브 영역과 터미네이션 영역을 포함하는 제1 반도체층 내에 복수의 제1 액티브 필라들 및 복수의 제1 에지 필라들을 형성하는 단계;
    상기 제1 반도체층 상에 제2 반도체층을 형성하는 단계; 및
    상기 제2 반도체층 내에 복수의 제2 액티브 필라들 및 복수의 예비 전하 밸런스층들을 형성하는 단계를 포함하고,
    상기 복수의 제1 액티브 필라 및 상기 복수의 제2 액티브 필라가 서로 연결되도록 확산된 불순물들을 상기 복수의 제1 액티브 필라 및 상기 복수의 제2 액티브 필라가 가지는 슈퍼정션 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 복수의 예비 전하 밸런스층들 각각은 상기 복수의 제2 액티브 필라들의 트렌치의 폭보다 크거나 작은 폭을 가지는 슈퍼정션 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 복수의 예비 전하 밸런스층들은 상기 복수의 제2 액티브 필라들로부터의 거리로 감소된 폭을 가지는 슈퍼정션 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 제2 반도체층 상에 제3 반도체층을 형성하는 단계를 더 포함하고, 상기 제3 반도체층은 상기 제2 반도체층의 두께보다 작은 두께를 가지는 슈퍼정션 반도체 장치의 제조 방법.
  11. 액티브 영역과 터미네이션 영역을 포함하는 제1 반도체층 내에 복수의 제1 필라들 및 복수의 에지 필라들을 형성하는 단계;
    상기 제1 반도체층 상에 제2 반도체층을 형성하는 단계; 및
    상기 제2 반도체층 내에 복수의 제2 액티브 필라들 및 복수의 예비 전하 밸런스층들을 형성하는 단계를 포함하며,
    상기 복수의 예비 전하 밸런스층들이 확산되고, 상기 복수의 예비 전하 밸런스층들 중 인접한 예비 전하 밸런스층들이 연결되어서 하부 전하 밸런스 영역을 형성하는 방법.
  12. 액티브 영역 주위에 터미네이션 영역을 형성하는 단계;
    제1 도전형을 갖는 반도체층 상에 배치되는 드리프트층을 상기 액티브 영역에 형성하는 단계; 및
    상부 에지 영역을 상기 터미네이션 영역에 형성하는 단계를 포함하고,
    상기 상부 에지 영역은
    상기 드리프트층의 일측 상에 배치되고, 제2 도전형을 가지며, 테이퍼형이거나 또는 테이퍼형이 아닌, 하부 전하 밸런스 영역, 및
    상기 하부 전하 밸런스 영역 상에 배치되고 제1 도전형을 갖는 상부 전하 밸런스 영역을 포함하는 방법.
  13. 제1 도전형으로 도핑된 반도체층;
    상기 반도체층 상에 형성되고 드리프트층을 포함하는 액티브 영역; 및
    상기 액티브 영역 주위에 배치된 터미네이션 영역을 포함하고,
    상기 터미네이션 영역은
    상기 드리프트층의 측면 상에 배치되는 하부 에지 영역, 및
    상기 하부 에지 영역 상에 배치되는 상부 에지 영역을 포함하고,
    상기 상부 에지 영역은
    상기 하부 에지 영역 상에 배치되고, 상기 제1 도전형과 상이한 제2 도전형을 가지고, 상기 액티브 영역으로부터 이격된 거리로 감소된 두께를 갖는 하부 전하 밸런스 영역, 및
    상기 하부 전하 밸런스 영역 상에 배치되고 제1 도전형을 갖는 상부 전하 밸런스 영역을 포함하는 슈퍼정션 반도체 장치.
  14. 제13항에 있어서,
    상기 액티브 영역과 상기 터미네이션 영역 사이에 배치된 전이 영역(transition region)을 더 포함하고, 상기 전이 영역은 상기 액티브 영역을 적어도 부분적으로 둘러싸며, 상기 터미네이션 영역은 상기 전이 영역을 적어도 부분적으로 둘러싸는, 슈퍼정션 반도체 장치.
  15. 액티브 영역, 및 상기 액티브 영역 주위에 배치된 터미네이션 영역을 포함하고,
    상기 액티브 영역은,
    제1 도전형을 가지는 반도체층, 및
    상기 반도체층 상에 배치된 드리프트층을 포함하고,
    상기 터미네이션 영역은 상부 에지 영역을 포함하고,
    상기 상부 에지 영역은
    상기 드리프트층의 일측 상에 배치되고, 제2 도전형을 가지며, 테이퍼형인 하부 전하 밸런스 영역, 및
    상기 하부 전하 밸런스 영역 상에 배치되고, 제1 도전형을 갖는 상부 전하 밸런스 영역을 포함하는 슈퍼정션 반도체 장치.
  16. 액티브 영역과 터미네이션 영역을 포함하는 제1 반도체층 내에 복수의 제1 액티브 필라들 및 복수의 제1 에지 필라들을 형성하는 단계;
    상기 제1 반도체층 상에 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층 내에 복수의 제2 액티브 필라들 및 복수의 예비 전하 밸런스층들을 형성하는 단계; 및
    상기 복수의 제1 액티브 필라들 및 상기 복수의 제2 액티브 필라들 내에 주입된 불순물들이 확산하여 상기 복수의 제1 액티브 필라들 및 상기 복수의 제2 액티브 필라들이 서로 연결되도록 상기 제1 및 제2 반도체층들을 어닐링하는 단계를 포함하는 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102404114B1 (ko) * 2015-08-20 2022-05-30 온세미컨덕터코리아 주식회사 슈퍼정션 반도체 장치 및 그 제조 방법
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
JP7073698B2 (ja) * 2017-12-07 2022-05-24 富士電機株式会社 半導体装置および半導体装置の製造方法
US11056585B2 (en) * 2018-04-20 2021-07-06 Ipower Semiconductor Small pitch super junction MOSFET structure and method
KR102554248B1 (ko) * 2019-02-28 2023-07-11 주식회사 디비하이텍 수퍼 정션 반도체 장치 및 이의 제조 방법
CN113808944A (zh) * 2020-06-12 2021-12-17 芯恩（青岛）集成电路有限公司 超结功率器件及其制备方法
CN111933691B (zh) * 2020-10-12 2021-01-29 中芯集成电路制造(绍兴)有限公司 超结器件及其制造方法
KR20220121391A (ko) * 2021-02-25 2022-09-01 주식회사 디비하이텍 슈퍼정션 반도체 소자 및 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090236697A1 (en) 2008-03-24 2009-09-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103199017B (zh) 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
JP2006005275A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
US8084815B2 (en) 2005-06-29 2011-12-27 Fairchild Korea Semiconductor Ltd. Superjunction semiconductor device
KR101630734B1 (ko) * 2007-09-21 2016-06-16 페어차일드 세미컨덕터 코포레이션 전력 소자
JP5439969B2 (ja) * 2009-06-18 2014-03-12 富士電機株式会社 半導体装置
WO2012149195A1 (en) * 2011-04-27 2012-11-01 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
JP5915076B2 (ja) * 2011-10-21 2016-05-11 富士電機株式会社 超接合半導体装置
US9431249B2 (en) * 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
KR20150055509A (ko) * 2013-11-13 2015-05-21 주식회사 케이이씨 전력 반도체 디바이스
CN104183627B (zh) * 2014-08-29 2017-05-03 电子科技大学 一种超结功率器件终端结构
KR102404114B1 (ko) * 2015-08-20 2022-05-30 온세미컨덕터코리아 주식회사 슈퍼정션 반도체 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090236697A1 (en) 2008-03-24 2009-09-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

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