[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101199807B1 - 프린트 배선판의 제조 방법 및 프린트 배선판 - Google Patents

프린트 배선판의 제조 방법 및 프린트 배선판 Download PDF

Info

Publication number
KR101199807B1
KR101199807B1 KR1020117000630A KR20117000630A KR101199807B1 KR 101199807 B1 KR101199807 B1 KR 101199807B1 KR 1020117000630 A KR1020117000630 A KR 1020117000630A KR 20117000630 A KR20117000630 A KR 20117000630A KR 101199807 B1 KR101199807 B1 KR 101199807B1
Authority
KR
South Korea
Prior art keywords
transfer
substrate
forming
wiring board
printed wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020117000630A
Other languages
English (en)
Other versions
KR20110017912A (ko
Inventor
도시키 후루타니
다케시 후루사와
Original Assignee
이비덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이비덴 가부시키가이샤 filed Critical 이비덴 가부시키가이샤
Publication of KR20110017912A publication Critical patent/KR20110017912A/ko
Application granted granted Critical
Publication of KR101199807B1 publication Critical patent/KR101199807B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/428—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates having a metal pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/0542—Continuous temporary metal layer over metal pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/166—Alignment or registration; Control of registration
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16—Inspection; Monitoring; Aligning
    • H05K2203/167—Using mechanical means for positioning, alignment or registration, e.g. using rod-in-hole alignment
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/421—Blind plated via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

과제
접속 불량이 없는 필드 비아를 형성할 수 있는 프린트 배선판의 제조 방법, 및 그 프린트 배선판을 제공한다.
해결 수단
비아용 개구 (60) 의 내벽에 무전해 도금막 (62) 을 형성한 후, 절연성 수지 기재 (56) 에 전해 도금을 실시하고, 비아용 개구 (60) 에 도금 금속을 충전시켜 필드 비아 (68) 를 형성한다. 이 때문에, 전해 도금시에 비아용 개구 (60) 의 저부에 추가하여, 비아용 개구 (60) 측벽의 무전해 도금막 (62) 으로부터도 도금 금속이 석출된다. 그 결과, 전해 도금에 의해 비아용 개구 (60) 를 완전히 충전시켜, 접속 불량이 없는 필드 비아 (68) 를 형성할 수 있다.

Description

프린트 배선판의 제조 방법 및 프린트 배선판{METHOD FOR MANUFACTURING PRINTED WIRING BOARD AND PRINTED WIRING BOARD}
본 발명은, 필드 비아에 의해 절연성 수지층의 표층과 이층 (裏層) 을 접속시키는 프린트 배선판, 및 그 프린트 배선판의 제조 방법에 관한 것으로, 특히 전사법에 의해 도체 회로를 절연성 수지층에 전사하는 프린트 배선판에 바람직하게 사용할 수 있는 프린트 배선판, 및 그 프린트 배선판의 제조 방법에 관한 것이다.
프린트 배선판에 있어서, 층간 접속을 실시하는 방법으로서, 전자 기기의 소형화의 요청에서, 스루홀을 대신하여 비아가 많이 사용되게 되었다. 또한, 프린트 배선판의 파인 피치화의 요청에서, 도체 회로의 형성에, 전사용 기재에 형성된 도체 회로를 절연성 수지층에 전사하는 전사법이 실용화되고 있다. 전사법에 의한 프린트 배선판의 제조에 관하여, 예를 들어, 특허문헌 1, 2 가 있다.
특허문헌 1, 2 에서는, 전사법에 의해 절연재에 도체 회로가 매립되고, 소정 지점에 비아용 개구가 형성된다. 그리고, 보텀 업 도금에 의해 비아용 개구에 필드 비아가 형성된다.
US7,297,562B1 공보 일본 공개특허공보 2005-39233호
그러나, 도금에서는, 도금 금속의 석출 속도가 불균일해지기 쉽다. 보텀 업 도금에서는, 비아용 개구 저부의 도체 회로에 통전되어, 그 저부로부터 금속이 석출된다. 석출된 금속이, 비아용 개구의 상부에 인접하는 도체 회로에 접촉하면, 그 도체 회로에 전류가 흐른다. 즉, 복수의 필드 비아가 동시에 형성되는 경우, 일부의 비아용 개구에 있어서 도금 금속의 석출이 빠르고, 석출된 금속이 비아용 개구의 상부에 인접하는 도체 회로에 접촉하면, 그 도체 회로에 전류가 흐르기 시작한다. 이로써, 비아용 개구의 상부에 인접하는 도체 회로에 전류가 주로 흘러, 비아용 개구 저부의 도체 회로에 흐르는 전류가 감소한다. 이것은, 비아용 개구 저부의 도체 회로의 표면적이, 비아용 개구의 상부에 인접하는 도체 회로의 표면적에 비해 작기 때문이다. 그 결과, 도금 금속의 석출이 느린 비아용 개구에 도금 금속이 잘 석출되지 않게 되어, 비아용 개구의 상부에 인접하는 도체 회로까지 도금 금속이 잘 석출되지 않게 된다. 그 때문에, 도금 금속의 석출이 느린 비아용 개구에 있어서 도통이 불완전해져 접속 불량이 발생할 가능성이 있다.
본원 발명은, 상기 서술한 과제를 해결하기 위해 이루어진 것으로, 그 목적으로 하는 바는, 접속 불량이 없는 필드 비아를 형성할 수 있는 프린트 배선판의 제조 방법, 및 그 프린트 배선판을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본원 발명의 프린트 배선판의 제조 방법은, 제 1 표면과, 그 제 1 표면의 반대면인 제 2 표면을 갖는 절연성 수지 기재를 준비하는 공정과 ;
상기 절연성 수지 기재의 제 1 표면과 그 제 2 표면에 도체 회로를 매립하여 기판을 형성하는 공정과 ;
상기 제 1 표면 및 제 2 표면 중 일방의 표면으로부터, 타방의 표면에 매립된 도체 회로에 도달하는 비아용 개구를 형성하는 공정과 ;
상기 기판에 무전해 도금을 실시하여, 상기 비아용 개구의 내벽에 무전해 도금막을 형성하는 공정과 ;
상기 기판에 전해 도금을 실시하고, 상기 비아용 개구에 금속을 충전시켜 필드 비아를 형성하는 공정을 갖는 것을 기술적 특징으로 한다.
또, 본원 발명의 프린트 배선판은,
제 1 표면과, 그 제 1 표면의 반대면인 제 2 표면을 갖는 절연성 수지 기재와 ;
상기 절연성 수지 기재의 상기 제 1 표면과 상기 제 2 표면에 매립된 도체 회로와 ;
상기 제 1 표면 및 제 2 표면 중 일방의 표면으로부터, 타방의 표면에 매립된 도체 회로에 도달하는 비아용 개구의 내벽에 형성된 무전해 도금막, 및 상기 비아용 개구 내에 충전된 전해 도금막으로 이루어지는 필드 비아를 갖는 것을 기술적 특징으로 한다.
본원 발명에서는, 기판에 무전해 도금을 실시하여, 비아용 개구의 내벽에 무전해 도금막을 형성한 후, 기판에 전해 도금을 실시하고, 비아용 개구에 금속을 충전시켜 필드 비아를 형성한다. 이 때문에, 비아용 개구의 저부에 추가하여, 비아용 개구 측벽의 무전해 도금막으로부터도 도금이 석출되고, 전해 도금에 의해 비아용 개구를 완전히 충전시켜 접속 불량이 없는 필드 비아를 형성할 수 있다.
도 1 의 (A) ～ (E) 는 본 발명의 제 1 실시형태에 관련된 프린트 배선판의 제조 방법을 나타내는 공정도이다.
도 2 의 (A) ～ (D) 는 제 1 실시형태에 관련된 프린트 배선판의 제조 공정을 나타내는 단면도이다.
도 3 의 (A) ～ (D) 는 제 1 실시형태에 관련된 프린트 배선판의 제조 공정을 나타내는 단면도이다.
도 4 의 (A) ～ (E) 는 제 1 실시형태에 관련된 프린트 배선판의 제조 공정을 나타내는 단면도이다.
도 5 의 (A) ～ (D) 는 제 1 실시형태에 관련된 프린트 배선판의 제조 공정을 나타내는 단면도이다.
도 6 의 (A) ～ (D) 는 본 발명의 제 2 실시형태에 관련된 프린트 배선판의 제조 공정을 나타내는 단면도이다.
도 7 의 (A) 및 (B) 는 본 발명의 실시형태의 변경예에 관련된 프린트 배선판의 제조 공정을 나타내는 단면도이다.
발명을 실시하기 위한 형태
[제 1 실시형태]
본 발명의 제 1 실시형태에 관련된 프린트 배선판 (10) 의 구성에 대해, 도 1 ～ 도 5 를 참조하여 설명한다. 도 5(C) 는 그 프린트 배선판 (10) 의 단면도를 나타내고 있다. 도 5(D) 는 도 5(C) 에 나타내는 프린트 배선판 (10) 의 상하를 반전시켜, 그 배선판 (10) 에 전자 부품으로서의 IC 칩 (90) 을 장착함과 함께, 프린트 배선판 (10) 을 도터 보드 (94) 에 재치한 상태를 나타내고 있다. 도 5(C) 에 나타내는 바와 같이 절연성 수지 기재 (56) 의 제 1 표면으로서의 상면과, 제 1 표면의 반대면인 제 2 표면으로서의 하면에는, 도체 회로 (42) 가 매립되어 있다. 절연성 수지 기재 (56) 의 상면에 매립된 제 1 비아 랜드 (40) 와, 그 기재 (56) 의 하면에 매립된 제 2 비아 랜드 (44) 가, 필드 비아 (68) 에 의해 접속되어 있다. 그 절연성 수지 기재 (56) 의 상면 및 하면 상에는, 솔더 레지스트층 (70) 이 형성되어 있다. 솔더 레지스트층 (70) 의 개구 (70a) 에는, 땜납 범프 (76U, 76D) 가 형성되어 있다. 도 5(D) 에 나타내는 바와 같이, 땜납 범프 (76U) 에 의해 프린트 배선판 (10) 과 IC 칩 (90) 의 패드 (92) 가 접속되고, 땜납 범프 (76D) 에 의해 그 배선판 (10) 과 도터 보드 (94) 의 패드 (96) 가 접속되어 있다. 도시하지 않지만, 그 프린트 배선판 (10) 과 IC 칩 (90) 은 수지에 의해 몰드되어 있다.
도 1 ～ 도 5 를 참조하여 제 1 실시형태의 프린트 배선판의 제조 방법에 대해 설명한다.
(1) 절연성 수지층 (30) 의 양면 상에 도체박으로서의 동박 (32), 박리층 (33) 및 전사용 기재 (34) 가 순서대로 적층된 전사용 적층체 (35) 를 준비한다 (도 1(A)). 각 전사용 기재 (34) 의 둘레 가장자리부를, 초음파 처리에 의해 동박 (32) 에 용접시킨다. 초음파 용접부 (35a) 의 외측에, 전사용 적층체 (35) 를 관통하는, 얼라이먼트 마크로서의 기준공 (孔) (35b) 을 형성한다.
(2) 전사용 적층체 (35) 의 양면의 전사용 기재 (34) 상에, 상기 기준공 (35b) 을 기준으로서 사용하여 소정 패턴을 갖는 도금 레지스트 (38) 를 형성한다. 구체적으로는, 전사용 적층체 (35) 의 양면에 위치하는 전사용 기재 (34) 상에 감광성 드라이 필름 (37) 을 적층시킨다. 또한, 전사용 적층체 (35) 의 상면 상에 마스크 (39A) 를 배치하고 노광을 실시한다 (도 1(B)). 감광성 드라이 필름 (37) 과 마스크 (39A) 는 서로 이간되어 있다. 마스크 (39A) 는, 제 1 비아 랜드 (40) 를 갖는 도체 회로 (42) 와 얼라이먼트 마크 (46) 에 대응하는 흑색 패턴을 갖는다. 마스크 (39A) 는 또한, 전사용 적층체 (35) 의 기준공 (35b) 에 대응하는 얼라이먼트 마크 (39c) 를 갖는다. 마스크 (39A) 의 배치시에는, 기준공 (35b) 의 위치와 얼라이먼트 마크 (39c) 의 위치를 맞춘다.
마스크 (39A) 를 제거한 후, 전사용 적층체 (35) 의 하면 상에 마스크 (39B) 를 배치하고 노광을 실시한다 (도 1(C)). 감광성 드라이 필름 (37) 과 마스크 (39B) 는 서로 이간되어 있다. 마스크 (39B) 는, 제 2 비아 랜드 (44) 를 갖는 도체 회로 (42) 에 대응하는 흑색 패턴을 갖는다. 마스크 (39B) 는 또한, 전사용 적층체 (35) 의 기준공 (35b) 에 대응하는 얼라이먼트 마크 (39c) 를 갖는다. 마스크 (39B) 의 배치시에는, 기준공 (35b) 의 위치와 얼라이먼트 마크 (39c) 의 위치를 맞춘다.
마스크 (39B) 를 제거한 후, 현상 처리를 실시하여, 전사용 적층체 (35) 의 양면 상에 도금 레지스트 (38) 를 형성한다. 그리고, 전해 도금에 의해 전해 도금막 (36) 을 각 전사용 기재 (34) 상에 형성한다 (도 1(D)).
(3) 도금 레지스트 (38) 를 제거함으로써, 절연성 수지 기재 (56) 의 상면용의 전사용 기재 (34) 상에, 제 1 비아 랜드 (40) 를 갖는 도체 회로 (42) 및 얼라이먼트 마크 (46) 를 형성한다. 동시에, 절연성 수지 기재 (56) 의 하면용의 전사용 기재 (34) 상에, 제 2 비아 랜드 (44) 를 갖는 도체 회로 (42) 를 형성한다 (도 1(E)). 얼라이먼트 마크 (46) 는, 원과 그 원의 중앙의 점으로 구성되어 있다. 제 1 비아 랜드 (40) 는 개구 (40a) 를 갖고 있고, 제 2 비아 랜드 (44) 는 판 형상으로 형성된다.
(4) 각 전사용 기재 (34) 상의 도체 회로 (42) 의 표면을 보호층 (50) 으로 피복한다 (도 2(A)).
(5) 드릴 (52) 로 전사용 적층체 (35) 에 구멍을 형성한다 (도 2(B)). 드릴 (52) 에 의한 구멍 형성은, 전사용 적층체 (35) 에 있어서의 초음파 용접부 (35a) 의 내측에서 실시한다. 구멍은, 각 전사용 기재 (34) 를 관통하는 기준공 (34a) 과, 절연성 수지층 (30), 동박 (32) 및 박리층 (33) 을 관통하는 구멍 (30a) 으로 구성되어 있다 (도 2(C)).
(6) 초음파 용접부 (35a) 와 각 전사용 기재 (34) 의 기준공 (34a) 사이에서 전사용 적층체 (35) 를 재단 (裁斷) 함으로써, 전사용 적층체 (35) 로부터 전사용 기재 (34) 를 박리한다 (도 2(D)). 이 때에는, 박리층 (33) 에 의해 전사용 기재 (34) 를 용이하게 박리할 수 있다.
(7) 전사용 기재 (34) 로부터 보호층 (50) 을 박리한다 (도 3(A)). 또, 프리프레그로 구성되어 있는 절연성 수지 기재 (56) 를 준비한다. 각 전사용 기재 (34) 의 상하를 반전시켜, 절연성 수지 기재 (56) 의 상하 양면에 각각 적층시킨다. 그리고, 각 전사용 기재 (34) 상의 도체 회로 (42) 가 절연성 수지 기재 (56) 에 매립되도록 전사용 기재 (34) 를 절연성 수지 기재 (56) 의 상면 및 하면에 프레스하여, 기판 (56b) 을 형성한다 (도 3(B)). 전사용 기재 (34) 의 적층 전에, 절연성 수지 기재 (56) 에 있어서 각 전사용 기재 (34) 의 기준공 (34a) 에 대응하는 지점에 기준공 (56a) 을 미리 형성한다. 그리고, 전사용 기재 (34) 의 적층시에, 위치 결정 핀 (54) 을 각 기준공 (34a) 및 그 기준공 (34a) 에 대응하는 기준공 (56a) 에 삽입함으로써, 각 전사용 기재 (34) 상에 형성된 도체 회로 (42) 의 위치를 맞춘다. 기판 (56b) 의 형성 후에 위치 결정 핀 (54) 을 제거한다. 기판 (56b) 의 둘레 가장자리를 트리밍하여, 기판 (56b) 으로부터 비어져 나온 수지를 제거한다 (도시 생략).
(8) 소프트 에칭에 의해 각 전사용 기재 (34) 의 두께를 얇게 한다. 소프트 에칭 후, X 선의 투영에 의해 얼라이먼트 마크 (46) 의 위치를 외측에서 확인하고, 그 마크 (46) 를 관통하는 구멍 (56c) 을 기판 (56b) 에 형성한다 (도 3(C)). 이어서, 전사용 기재 (34) 의 표면에 흑화 처리를 실시한다.
(9) 상기 구멍 (56c) 을 기준으로 하여, 레이저 가공에 의해, 절연성 수지 기재 (56) 에, 그 기재 (56) 의 상면에서 제 2 비아 랜드 (44) 에 도달하는 비아용 개구 (60) 를 형성한다 (도 3(D)). 제 1 비아 랜드 (40) 의 개구 (40a) 는 비아용 개구 (60) 에 대응하고 있고, 그 비아 랜드 (40) 를 마스크로 하여 레이저 가공에 의해 비아용 개구 (60) 를 형성한다.
(10) 각 전사용 기재 (34) 의 표면에, 팔라듐 핵을 부여하는 약액 처리를 무전해 도금용 전처리로서 실시한 후, 무전해 도금에 의해, 비아용 개구 (60) 의 내벽에 무전해 도금막 (62) 을 형성한다 (도 4(A)). 이 무전해 도금막 (62) 은, 각 전사용 기재 (34) 의 표면 상에도 형성된다.
(11) 비아용 개구 (60) 에 대응하는 개구 (64a) 를 갖는 도금 레지스트 (64A) 를 기판 (56b) 의 상면 상에 형성하고, 도금 레지스트 (64B) 를 기판 (56b) 의 하면 상에 형성한다 (도 4(B)). 도금 레지스트 (64A) 의 개구 (64a) 는 비아용 개구 (60) 에 비해 크게 형성되어 있다.
(12) 전해 도금을 실시하여, 비아용 개구 (60) 내에 전해 도금막 (66) 을 형성하여 필드 비아 (68) 를 형성한다 (도 4(C)). 이 때, 도금 레지스트 (64A) 의 개구 (64a) 가 비아용 개구 (60) 보다 크므로, 개구 (64a) 와 비아용 개구 (60) 사이에서 노출되어 있는 무전해 도금막 (62) 상에도 전해 도금막 (66) 이 형성된다. 그 때문에, 형성된 필드 비아 (68) 에는, 상기 노출된 무전해 도금막 (62) 을 통과하는 평면에서 상방으로 돌출되어 있는 돌출부가 형성된다.
(13) 필드 비아 (68) 의 표면을 에칭하여, 그 필드 비아 (68) 의 돌출부를 제거한다 (도 4(D)).
(14) 도금 레지스트 (64A, 64B) 를 제거한 후, 소프트 에칭에 의해 각 전사용 기재 (34) 를 제거한다. 얼라이먼트 마크 (46) 를 갖는 영역의 내측에서 기판 (56b) 을 재단하여, 프린트 배선판 (10) 을 형성한다 (도 4(E)). 이 때, 필드 비아 (68) 의 표면과 절연성 수지 기재 (56) 의 표면이 실질적으로 동일 평면 상에 위치한다.
(15) 프린트 배선판 (10) 의 상면 및 하면에, 소정의 개구 (70a) 를 갖는 솔더 레지스트층 (70) 을 형성한다 (도 5(A)).
(16) 솔더 레지스트층 (70) 의 개구 (70a) 에, 니켈 도금막 (72) 및 금 도금막 (74) 으로 구성되는 내식층을 형성한다 (도 5(B)).
(17) 솔더 레지스트층 (70) 의 개구 (70a) 에, 땜납 페이스트를 인쇄하고 리플로우함으로써, 땜납 범프 (76U, 76D) 를 형성한다 (도 5(C)).
(18) 프린트 배선판 (10) 의 상하를 반전시킨 후, 땜납 범프 (76U) 를 개재하여 IC 칩 (90) 을 프린트 배선판 (10) 에 실장하고, 땜납 범프 (76D) 를 개재하여 프린트 배선판 (10) 을 도터 보드 (94) 에 장착한다 (도 5(D)).
제 1 실시형태에서는, 절연성 수지 기재 (56) 에 무전해 도금을 실시하여, 비아용 개구 (60) 의 내벽에 무전해 도금막 (62) 을 형성한다. 이어서, 절연성 수지 기재 (56) 에 전해 도금을 실시하고, 비아용 개구 (60) 에 도금 금속을 충전시켜 필드 비아 (68) 를 형성한다. 즉, 필드 비아 (68) 는, 비아용 개구 (60) 의 내벽 상에 형성된 무전해 도금막 (62) 과, 그 무전해 도금막 (62) 상에 형성된 전해 도금막 (66) 으로 구성되어 있다. 이 때문에, 전해 도금시에 비아용 개구 (60) 의 저부로부터 뿐만 아니라, 비아용 개구 (60) 측벽의 무전해 도금막 (62) 으로부터도 도금 금속이 석출된다. 그 결과, 전해 도금에 의해 비아용 개구 (60) 를 완전히 충전시켜, 제 2 비아 랜드 (44) 와 제 1 비아 랜드 (40) 사이에서 접속 불량이 없는 필드 비아 (68) 를 형성할 수 있다.
제 1 실시형태에서는, 전사용 적층체 (35) 의 각 전사용 기재 (34) 상에 도체 회로 (42) 를 형성한다. 그 때문에, 절연성 수지 기재 (56) 의 상면용 도체 회로 (42) 와 하면용 도체 회로 (42) 를 동시에 형성할 수 있다. 그 결과, 절연성 수지 기재 (56) 의 상면 및 하면에 매립된 도체 회로 (42) 의 두께 및 조성을 서로 동일하게 할 수 있고, 도체 회로 (42) 의 신뢰성을 높일 수 있다.
또한, 절연성 수지층 (30), 동박 (32), 박리층 (33) 및 전사용 기재 (34) 로 전사용 적층체 (35) 를 구성함으로써, 그 적층체 (35) 를 두껍게 형성할 수 있다. 그 때문에, 전사용 적층체 (35) 의 단면 (端面) 만의 지지에 의해 그 적층체 (35) 를 반송하고, 전사용 기재 (34) 상의 도체 회로 (42) 에 예를 들어 반송 롤러가 접촉하는 것을 방지하여 도체 회로 (42) 를 보호할 수 있다.
제 1 실시형태에서는, 각 전사용 기재 (34) 의 도체 회로 (42) 상에 보호층 (50) 을 적층시킨다. 그리고, 전사용 적층체 (35) 로부터 전사용 기재 (34) 를 박리하는 공정 후에, 각 전사용 기재 (34) 로부터 보호층 (50) 을 박리한다. 보호층 (50) 으로 도체 회로 (42) 를 보호함으로써, 예를 들어 드릴 (52) 로 각 전사용 기재 (34) 에 기준공 (34a) 을 형성할 때에 도체 회로 (42) 에 흠집을 낼 가능성이 저하되어, 도체 회로 (42) 의 신뢰성을 높일 수 있다.
또한, 보호층 (50) 이 전사용 기재 (34) 를 지지함으로써, 전사용 적층체 (35) 로부터의 전사용 기재 (34) 의 박리시 및 박리 후에, 얇은 전사용 기재 (34) 가 휘거나 둥그렇게 되거나 하는 것을 방지하여 그 기재 (34) 상의 도체 회로 (42) 를 보호할 수 있다.
제 1 실시형태에서는, 전사용 적층체 (35) 의 기준공 (35b) 을 기준으로서 사용하여 도금 레지스트 (38) 가 형성된다. 이로써, 각 전사용 기재 (34) 상에 형성되는 도체 회로 (42) 끼리의 위치를 맞출 수 있어, 도체 회로 (42) 의 위치 정밀도를 높일 수 있다.
또한, 전사용 적층체 (35) 의 각 전사용 기재 (34) 상에 도체 회로 (42) 를 형성한 후, 각 전사용 기재 (34) 를 관통하는 기준공 (34a) 을 형성한다. 그리고, 각 전사용 기재 (34) 에 형성된 기준공 (34a) 에 위치 결정 핀 (54) 을 삽입함으로써, 각 전사용 기재 (34) 상에 형성된 도체 회로 (42) 의 위치를 맞춘다. 기준공 (34a) 은, 각 전사용 기재 (34) 상에 형성된 도체 회로 (42) 끼리의 위치를 맞춘 상태에서 형성된다. 이 때문에, 기준공 (34a) 의 위치 정밀도를 높일 수 있다. 그 결과, 절연성 수지 기재 (56) 의 상면에 매립된 도체 회로 (42) 에 대한, 절연성 수지 기재 (56) 의 하면에 매립된 도체 회로 (42) 의 위치가 어긋나지 않아, 그 도체 회로 (42) 의 위치 정밀도가 높다.
또한, 전사용 적층체 (35) 를 관통하는 구멍을 형성함으로써, 각 전사용 기재 (34) 에 동시에 기준공 (34a) 을 형성할 수 있다. 그 때문에, 각 기준공 (34a) 의 위치 정밀도를 높여 도체 회로 (42) 의 위치 정밀도를 더욱 높일 수 있다.
제 1 실시형태에서는, 전사용 기재 (34) 에 얼라이먼트 마크 (46) 가 형성되어 있다. 그 때문에, 그 얼라이먼트 마크 (46) 를 기준으로 하여 비아용 개구 (60) 를 형성할 수 있어, 비아용 개구 (60) 의 위치 정밀도를 높일 수 있다.
제 1 실시형태에서는, 무전해 도금막 (62) 을 형성하는 공정 후에, 각 전사용 기재 (34) 상에 전해 도금용 도금 레지스트 (64A, 64B) 를 형성한다. 그리고, 전해 도금을 실시하여 필드 비아 (68) 를 형성하는 공정 후에, 도금 레지스트 (64A, 64B) 를 제거함과 함께 전사용 기재 (34) 를 제거한다. 무전해 도금의 전 (前) 단계에서 약액 처리를 실시함으로써, 팔라듐 핵 등이 각 전사용 기재 (34) 의 표면에 남는다. 그러나, 전해 도금 후에 전사용 기재 (34) 를 제거함으로써, 팔라듐 핵이 절연성 수지 기재 (56) 의 표면에 남지 않아, 프린트 배선판 (10) 의 신뢰성을 높일 수 있다.
제 1 실시형태에서는, 전해 도금에 의해 필드 비아 (68) 를 형성하는 공정 후, 또한 도금 레지스트 (64A) 를 제거하는 공정 전에, 필드 비아 (68) 의 표면에 에칭을 실시한다. 즉, 도금 레지스트 (64A) 가 남아 있는 상태에서, 필드 비아 (68) 의 표면에 에칭을 실시한다. 이 때문에, 필드 비아 (68) 의 돌출부를 선택적으로 제거하여, 필드 비아 (68) 표면의 평탄성을 높일 수 있다.
제 1 실시형태에서는, 제 1 비아 랜드 (40) 를 마스크로 하여 레이저 가공에 의해 비아용 개구 (60) 를 형성한다. 이 때문에, 비아용 개구 (60) 의 위치 정밀도를 높일 수 있다.
제 1 실시형태에서는, 프린트 배선판 (10) 에 있어서 제 2 비아 랜드 (44) 가 매립되어 있는 표면 상에 IC 칩 (90) 이 실장되어 있다. 즉, 프린트 배선판 (10) 에 있어서 제 2 비아 랜드 (44) 가 매립되어 있는 표면이 IC 칩 (90) 의 실장면을 구성하고 있다. 프린트 배선판 (10) 에 있어서, 제 2 비아 랜드 (44) 가 매립되어 있는 표면의 평탄성은, 제 1 비아 랜드 (40) 가 매립되어 있는 표면에 비해 높다. 이것은, 에칭에 의해 필드 비아 (68) 표면의 중앙이 내측으로 약간 움푹 패이기 때문이다. 평탄성이 높은 표면이 IC 칩 (90) 의 실장면을 구성하고 있으므로, IC 칩 (90) 이 실장된 프린트 배선판 (10) 의 신뢰성을 높일 수 있다.
[제 2 실시형태]
도 6 을 참조하여 제 2 실시형태에 관련된 프린트 배선판의 제조 방법에 대해 설명한다.
도 6(A) 에 나타내는 절연성 수지 기재 (112) 의 표면에, 레이저 가공에 의해, 도체 회로 및 얼라이먼트 마크에 대응하는 오목부 (114) 를 형성한다 (도 6(B)). 다음으로, 도금 금속을 오목부 (114) 에 충전시켜 도체 회로 (42) 및 얼라이먼트 마크 (46) 를 형성한다. 구체적으로는, 절연성 수지 기재 (112) 의 표면에 팔라듐 핵을 부여하는 약액 처리를 실시한 후, 무전해 도금에 의해 오목부 (114) 의 내벽에 무전해 도금막 (116) 을 형성한다 (도 6(C)). 이 때, 절연성 수지 기재 (112) 의 표면 상에도 무전해 도금막 (116) 이 형성된다. 전해 도금을 실시하여, 오목부 (114) 내에 전해 도금막 (118) 을 형성하고 오목부 (114) 에 도금 금속을 충전시켜, 각 비아 랜드 (40, 44) 를 갖는 도체 회로 (42) 및 얼라이먼트 마크 (46) 를 형성한다 (도 6(D)). 이 때, 절연성 기재 (112) 의 표면 상에도 전해 도금막 (118) 이 형성된다. 이후의 공정은, 도 3(C) ～ 도 5 를 참조하며 상기 서술한 제 1 실시형태와 동일하기 때문에, 설명을 생략한다.
제 2 실시형태에서는, 절연성 수지 기재 (112) 의 표면에 도체 회로 (42) 를 직접 형성한다. 이 때문에, 제 1 실시형태에 있어서의 전사용 적층체 (35) 의 준비에서 도체 회로 (42) 의 절연성 수지 기재 (56) 에 대한 전사까지의 일련의 공정 (상기 공정 (1) ～ (7)) 을 생략할 수 있다.
본 발명은 상기 각 실시형태에 관련된 구성에 한정되는 것이 아니며, 각 실시형태에 관련된 구성은 이하에 기재한 바와 같이 변경되어도 된다.
제 1 실시형태에 있어서, 절연성 수지층 (30), 동박 (32) 및 박리층 (33) 을 생략하고, 각 전사용 기재 (34) 가 서로 독립된 상태에서, 각 전사용 기재 (34) 상에 도체 회로 (42) 를 각각 형성해도 된다.
제 2 실시형태에 있어서, 무전해 도금막 (116) 및 전해 도금막 (118) 에 의해 도체 회로 (42) 를 형성하는 대신에, 금속 입자를 함유하는 충전제를 오목부 (114) 내에 충전시킨 후에 고화시킴으로써 도체 회로 (42) 를 형성해도 된다. 또, 무전해 도금만으로 도체 회로 (42) 를 형성해도 된다.
각 실시형태에 있어서, 도금 레지스트 (64A) 의 개구 (64a) 를 비아용 개구 (60) 와 실질적으로 동일한 크기로 형성한 경우에는, 전해 도금 후의 필드 비아 (68) 의 표면과 기판 (56b) 의 표면을 실질적으로 동일 평면 상에 위치시킬 수 있다. 이 경우에는, 필드 비아 (68) 표면의 에칭을 생략해도 된다.
각 실시형태에 있어서, 예를 들어 도금 레지스트 (64B) 를 무전해 도금 전에 형성해도 된다 (도 7(A)).
각 실시형태에 있어서, 프린트 배선판 (10) 의 상하를 반전시키지 않고, 그 배선판 (10) 에 IC 칩 (90) 을 실장해도 된다 (도 7(B)). 즉, 프린트 배선판 (10) 에 있어서 제 1 비아 랜드 (40) 가 매립되어 있는 표면이 IC 칩 (90) 의 실장면을 구성해도 된다.
각 실시형태에 있어서, 얼라이먼트 마크 (46) 를 생략하고, 그 마크 (46) 대신에, 절연성 수지 기재 (56) 에 매립된 도체 회로 (42) 를 기준으로서 사용하여 비아용 개구 (60) 를 형성해도 된다. 또, 기판 (56b) 으로부터 얼라이먼트 마크 (46) 를 갖는 영역을 제거하지 않아도 된다.
실시예
이하에, 실시예를 들어 본 발명을 더욱 구체적으로 설명하는데, 본 발명은 실시예의 범위에 한정되는 것은 아니다.
(1) 두께 0.2 ～ 0.8 ㎜ 의 유리 에폭시 수지 또는 BT (비스말레이미드트리아진) 수지로 구성되는 절연성 수지층 (30) 의 양면 상에 동박 (32), 박리층 (33) 및 전사용 기재 (34) 가 순서대로 적층된 전사용 적층체 (35) 를 준비한다 (도 1(A)). 예를 들어, 전사용 적층체 (35) 로서, 동박 (32) 의 두께가 5 ㎛ 임과 함께, 전사용 기재 (34) 가 두께 18 ㎛ 의 동박으로 구성되어 있는, 히타치 화성 주식회사 제조의 상품명 MCL-E679FG(R) 을 준비한다. 이 경우, 절연성 수지층 (30) 은 두꺼워, 이후의 공정에서의 레지스트 형성이 용이하다. 각 전사용 기재 (34) 의 둘레 가장자리부를, 초음파 처리에 의해 동박 (32) 에 용접시킨다. 초음파 처리 (초음파 용접) 는 혼의 진폭 : 약 12 ㎛, 혼의 진동수 : f ＝ 28 ㎑, 혼의 압력 : p ＝ 약 0 ～ 12 kgf, 혼의 이동 속도 : v ＝ 약 10 ㎜/sec 로 실시하고, 동박 (32) 과 전사용 기재 (34) 를 프레임 형상으로 용접시킨다. 이로써, 초음파 용접부 (35a) 의 내측에 있어서, 액 처리 공정에서의 동박 (32) 과 전사용 기재 (34) 사이에 대한 약액 침입을 방지한다. 초음파 용접부 (35a) 의 외측에, 전사용 적층체 (35) 를 관통하는, 얼라이먼트 마크로서의 기준공 (35b) 을 형성한다.
(2) 전사용 기재 (34) 의 표면에 에칭액 (멕 주식회사 제조의 상품명 Cz8101) 을 분사하여 조면화 (粗面化) 처리를 실시한 후, 전사용 적층체 (35) 를 수세하고 건조시킨다. 이어서, 전사용 적층체 (35) 의 양면에 위치하는 전사용 기재 (34) 상에, 시판되는 감광성 드라이 필름 (37) 을 적층시킨다. 또한, 전사용 적층체 (35) 의 상면 상에 마스크 (39A) 를 배치하고 100 mJ/㎠ 로 노광을 실시한다 (도 1(B)). 감광성 드라이 필름 (37) 과 마스크 (39A) 는 서로 이간되어 있다. 마스크 (39A) 는, 제 1 비아 랜드 (40) 를 갖는 도체 회로 (42) 와 얼라이먼트 마크 (46) 에 대응하는 흑색 패턴을 갖는다. 마스크 (39A) 는 또한, 전사용 적층체 (35) 의 기준공 (35b) 에 대응하는 얼라이먼트 마크 (39c) 를 갖는다. 마스크 (39A) 의 배치시에는, 기준공 (35b) 의 위치와 얼라이먼트 마크 (39c) 의 위치를 맞춘다. 기준공 (35b) 과 얼라이먼트 마크 (39c) 의 위치 맞춤은, 예를 들어 전사용 적층체 (35) 의 하면으로부터 기준공 (35b) 내에 광을 조사한 상태에서, 그 광을 얼라이먼트 마크 (39c) 로 차단하도록 마스크 (39A) 를 배치함으로써 실시한다.
마스크 (39A) 를 제거한 후, 전사용 적층체 (35) 의 하면 상에 마스크 (39B) 를 배치하고 100 mJ/㎠ 로 노광을 실시한다 (도 1(C)). 감광성 드라이 필름 (37) 과 마스크 (39B) 는 서로 이간되어 있다. 마스크 (39B) 는, 제 2 비아 랜드 (44) 를 갖는 도체 회로 (42) 에 대응하는 흑색 패턴을 갖는다. 마스크 (39B) 는 또한, 전사용 적층체 (35) 의 기준공 (35b) 에 대응하는 얼라이먼트 마크 (39c) 를 갖는다. 마스크 (39B) 의 배치시에는, 기준공 (35b) 의 위치와 얼라이먼트 마크 (39c) 의 위치를 맞춘다. 기준공 (35b) 과 얼라이먼트 마크 (39c) 의 위치 맞춤은, 예를 들어 전사용 적층체 (35) 의 상면으로부터 기준공 (35b) 내에 광을 조사한 상태에서, 그 광을 얼라이먼트 마크 (39c) 로 차단하도록 마스크 (39B) 를 배치함으로써 실시한다.
마스크 (39B) 를 제거한 후, 0.8 ％ 탄산나트륨으로 현상 처리를 실시하여, 두께 25 ㎛ 의 소정 패턴의 도금 레지스트 (38) 를 형성한다. 계속해서, 하기 조건에서 전해 구리 도금을 실시하여, 두께 18 ㎛ 의 전해 구리 도금막 (36) 을 각 전사용 기재 (34) 상에 형성한다 (도 1(D)).
〔전해 구리 도금액〕
황산 2.24 ㏖/ℓ
황산구리 0.26 ㏖/ℓ
첨가제 19.5 ㎖/ℓ
(아토테크 재팬사 제조, 큐프라시드 GL)
〔전해 구리 도금 조건〕
전류 밀도 1 A/d㎡
시간 70 분
온도 22 ± 2 ℃
(3) 50 ℃ 의 40 g/ℓ 의 NaOH 수용액으로 도금 레지스트 (38) 를 제거함으로써, 절연성 수지 기재 (56) 의 상면용의 전사용 기재 (34) 상에, 제 1 비아 랜드 (40) 를 갖는 도체 회로 (42) 및 얼라이먼트 마크 (46) 를 형성한다. 동시에, 절연성 수지 기재 (56) 의 하면용의 전사용 기재 (34) 상에, 제 2 비아 랜드 (44) 를 갖는 도체 회로 (42) 를 형성한다 (도 1(E)). 각 도체 회로 (42) 및 얼라이먼트 마크 (46) 의 두께는 18 ㎛ 이다. 얼라이먼트 마크 (46) 는, 원과 그 원의 중앙의 점으로 구성되어 있다. 제 1 비아 랜드 (40) 는 개구 (40a) 를 갖고 있고, 제 2 비아 랜드 (44) 는 원판 형상으로 형성된다. 이어서, 도체 회로 (42) 및 얼라이먼트 마크 (46) 에 에칭액 (멕사 제조의 상품명 Cz8101) 을 분사하여 조면화 처리를 실시한다.
(4) 그 전사용 기재 (34) 상의 도체 회로 (42) 를 PET 등의 수지로 이루어지는 보호층 (50) 으로 피복한다 (도 2(A)).
(5) 드릴 (52) 로 전사용 적층체 (35) 에 복수의 구멍을 형성한다 (도 2(B)). 드릴 (52) 에 의한 구멍 형성은, 전사용 적층체 (35) 에 있어서의 초음파 용접부 (35a) 의 내측에서 실시한다. 이들 구멍은, 각 전사용 기재 (34) 를 관통하는 기준공 (34a) 과, 절연성 수지층 (30), 동박 (32) 및 박리층 (33) 을 관통하는 구멍 (30a) 으로 구성되어 있다 (도 2(C)).
(6) 루터 가공에 의해 초음파 용접부 (35a) 와 각 전사용 기재 (34) 의 기준공 (34a) 사이에서 전사용 적층체 (35) 를 재단하여, 전사용 적층체 (35) 로부터 전사용 기재 (34) 를 박리한다 (도 2(D)).
(7) 전사용 기재 (34) 로부터 보호층 (50) 을 박리한다 (도 3(A)). 각 전사용 기재 (34) 의 상하를 반전시키고, 2 장 적층시킨 프리프레그 (히타치 공업 주식회사 제조의 상품명 GEA-679FG GSZPE) 로 구성되는 두께 36 ㎛ 의 절연성 수지 기재 (56) 의 상하 양면에 각각 적층시킨다. 진공 라미네이터 장치를 사용한 진공 프레스에 의해, 각 전사용 기재 (34) 를 절연성 수지 기재 (56) 에 진공 프레스한다. 이 때, 각 전사용 기재 (34) 의 도체 회로 (42) 가 절연성 수지 기재 (56) 에 매립되어 기판 (56b) 이 형성된다 (도 3(B)). 전사용 기재 (34) 의 적층 전에, 절연성 수지 기재 (56) 에 있어서 각 전사용 기재 (34) 의 기준공 (34a) 에 대응하는 지점에 드릴로 기준공 (56a) 을 미리 형성한다. 그리고, 전사용 기재 (34) 의 적층시에 위치 결정 핀 (54) 을, 각 기준공 (34a) 및 그 기준공 (34a) 에 대응하는 기준공 (56a) 에 삽입함으로써, 각 전사용 기재 (34) 상에 형성된 도체 회로 (42) 의 위치를 맞춘다. 기판 (56b) 의 형성 후에 위치 결정 핀 (54) 을 제거한다. 기판 (56b) 의 둘레 가장자리를 트리밍하여, 기판 (56b) 으로부터 비어져 나온 수지를 제거한다 (도시 생략).
(8) 소프트 에칭에 의해, 각 전사용 기재 (34) 의 두께를 5 ㎛ 까지 얇게 한다. 소프트 에칭에서는, 황산과 과산화수소를 함유하는 에칭액, 또는 과황산나트륨을 함유하는 에칭액을 사용한다. 소프트 에칭 후, X 선의 투영에 의해 얼라이먼트 마크 (46) 의 위치를 외측에서 확인하고, 그 마크 (46) 를 관통하는 구멍 (56c) 을 기판 (56b) 에 형성한다 (도 3(C)). 전사용 기재 (34) 의 표면에 흑화 처리를 실시하여 그 표면을 흑화시킨다.
(9) 상기 구멍 (56c) 을 기준으로 하여, CO2 레이저 사이클 가공에 의해, 절연성 수지 기재 (56) 에, 그 기재 (56) 의 상면에서 제 2 비아 랜드 (44) 에 도달하는 비아용 개구 (60) 를 형성한다 (도 3(D)). 구체적으로는, 전사용 기재 (34) 의 표면에 CO2 레이저를 조사하고, 제 1 비아 랜드 (40) 를 마스크로서 사용하여 비아용 개구 (60) 를 형성한다. CO2 레이저 사이클 가공의 조건은, 파장 10.4 ㎛, 펄스폭 15 ㎲ 및 쇼트수 5 shots 이다. 비아용 개구 (60) 의 형성 후, 예를 들어 크롬산, 과망간산, 칼륨의 수용액에 기판 (56b) 을 침지시키거나, O2 플라즈마, CF4 플라즈마, 혹은 O2 와 CF4 의 혼합 가스의 플라즈마를 사용하거나 하여, 비아용 개구 (60) 내의 수지 잔류물을 제거한다.
(10) 각 전사용 기재 (34) 의 표면에 팔라듐 촉매 (아토테크 제조) 를 부여하는 약액 처리를 실시한다. 이어서, 무전해 도금에 의해, 비아용 개구 (60) 의 내벽에 두께 0.45 ㎛ 의 무전해 도금막 (62) 을 형성한다 (도 4(A)). 구체적으로는, 기판 (56b) 을 하기 조성으로 이루어지는 30 ℃ 의 무전해 구리 도금액 중에 침지시켜 무전해 구리 도금막 (62) 을 형성한다. 이 때, 각 전사용 기재 (34) 의 표면 상에도 무전해 구리 도금막 (62) 이 형성된다.
〔무전해 구리 도금액〕
CuSO4?5H2O 10 g/ℓ
HCHO 8 g/ℓ
NaOH 5 g/ℓ
로셸염 45 g/ℓ
첨가제 30 ㎖/ℓ
(11) 무전해 구리 도금막 (62) 이 형성된 기판 (56b) 을 수세하고 건조시킨 후, 그 기판 (56b) 의 상하 양면에 시판되는 감광성 드라이 필름을 붙인다. 드라이 필름 상에 마스크를 배치하고, 210 mJ/㎠ 로 노광하고, 0.8 ％ 탄산나트륨 수용액으로 현상 처리한다. 이들 일련의 처리에 의해, 개구 (64a) 를 갖는 도금 레지스트 (64A) 를 기판 (56b) 의 상면 상에 형성하고, 도금 레지스트 (64B) 를 기판 (56b) 의 하면 상에 형성한다 (도 4(B)). 도금 레지스트 (64A) 의 개구 (64a) 는 비아용 개구 (60) 에 비해 크게 형성되어 있다.
(12) 하기 조건에서 전해 도금을 실시하여, 비아용 개구 (60) 내에 전해 구리 도금막 (66) 을 형성하여 필드 비아 (68) 를 형성한다 (도 4(C)). 이 때, 필드 비아 (68) 에는 상기 돌출부가 형성된다.
〔전해 구리 도금액〕
황산 2.24 ㏖/ℓ
황산구리 0.26 ㏖/ℓ
첨가제 19.5 ㎖/ℓ
(아토테크 재팬사 제조, 큐프라시드 GL)
〔전해 구리 도금 조건〕
전류 밀도 0.55 A/d㎡
시간 156 분
온도 22 ± 2 ℃
(13) 염화 제 2 구리를 주성분으로 하는 에칭액을 사용한 에칭에 의해 필드 비아 (68) 의 돌출부를 제거하여 그 필드 비아 (68) 의 표면을 평탄화한다 (도 4(D)).
(14) 50 ℃ 의 40 g/ℓ 의 NaOH 수용액을 사용하여 도금 레지스트 (64A, 64B) 를 제거한 후, 전술한 에칭액을 사용한 소프트 에칭에 의해 전사용 기재 (34) 를 제거한다. 얼라이먼트 마크 (46) 를 갖는 영역의 내측에서 기판 (56b) 을 재단하여, 프린트 배선판 (10) 을 형성한다 (도 4(E)).
(15) 프린트 배선판 (10) 의 상면 및 하면에, 시판되는 솔더 레지스트 조성물 (70) 을 20 ㎛ 의 두께로 도포한다. 솔더 레지스트 조성물 (70) 의 건조 처리를 실시한 후, 솔더 레지스트 (70) 의 개구 (70a) 에 대응하는 패턴이 묘화된 두께 5 ㎜ 의 포토 마스크를 솔더 레지스트층 (70) 에 밀착시킨다. 이어서 1000 mJ/㎠ 의 자외선으로 노광하고, DMTG 용액으로 현상 처리하여, 솔더 레지스트층 (70) 에 직경 200 ㎛ 의 개구 (70a) 를 형성한다 (도 5(A)).
그리고, 80 ℃ 에서 1 시간, 100 ℃ 에서 1 시간, 120 ℃ 에서 1 시간, 150 ℃ 에서 3 시간의 조건에서 각각 가열 처리를 실시하여 솔더 레지스트층 (70) 을 경화시키고, 개구 (70a) 를 가짐과 함께 두께가 15 ～ 25 ㎛ 인 솔더 레지스트 패턴층 (70) 을 형성한다.
(16) 다음으로, 솔더 레지스트층 (70) 을 형성한 프린트 배선판 (10) 을, 염화니켈 (2.3 × 10-1 ㏖/ℓ), 차아인산나트륨 (2.8 × 10-1 ㏖/ℓ), 시트르산나트륨 (1.6 × 10-1 ㏖/ℓ) 을 함유하는 pH ＝ 4.5 의 무전해 니켈 도금액에 20 분간 침지시켜, 개구 (70a) 에 두께 5 ㎛ 의 니켈 도금층 (72) 을 형성한다. 또한, 프린트 배선판 (10) 을 시안화금칼륨 (7.6 × 10-3 ㏖/ℓ), 염화암모늄 (1.9 × 10-1 ㏖/ℓ), 시트르산나트륨 (1.2 × 10-1 ㏖/ℓ), 차아인산나트륨 (1.7 × 10-1 ㏖/ℓ) 을 함유하는 무전해 금 도금액에 80 ℃ 의 조건에서 7.5 분간 침지시켜, 니켈 도금층 (72) 상에 두께 0.03 ㎛ 의 금 도금층 (74) 을 형성한다 (도 5(B)). 니켈-금층 이외에도, 주석, 귀금속층 (금, 은, 팔라듐, 백금 등) 의 단층을 형성해도 된다.
(17) IC 칩 (90) 에 대응하는 솔더 레지스트층 (70) 의 개구 (70a) 에, 주석-납을 함유하는 땜납 페이스트를 인쇄하고, 도터 보드 (94) 에 대응하는 솔더 레지스트층 (70) 의 개구 (70a) 에 주석-안티몬을 함유하는 땜납 페이스트를 인쇄한다. 그리고, 200 ℃ 에서 리플로우함으로써 땜납 범프 (땜납체) (76U, 76D) 를 형성한다 (도 5(C)).
(18) 프린트 배선판 (10) 의 상하를 반전시킨 후, 땜납 범프 (76U) 를 개재하여 IC 칩 (90) 을 프린트 배선판 (10) 에 실장하고, 땜납 범프 (76D) 를 개재하여 그 배선판 (10) 을 도터 보드 (94) 에 장착한다 (도 5(D)).
산업상 이용가능성
상기 서술한 실시형태에서는, 절연성 수지 기재의 양면에 도체 회로가 매립된 프린트 배선판을 예시하였지만, 본원 발명의 필드 비아의 형성 방법은, 도체 회로가 매립된 절연성 수지 기재의 양면에 추가로 절연성 수지 기재가 적층되는 다층 프린트 배선판에도 적용할 수 있음은 말할 필요도 없다.
10 : 프린트 배선판
30 : 절연성 수지층
32 : 동박
34 : 전사용 기재
35 : 전사용 적층체
42 : 도체 회로
50 : 보호층
56 : 절연성 수지 기재
60 : 비아용 개구
62 : 무전해 도금막
64A, 64B : 도금 레지스트
66 : 전해 도금막
68 : 필드 비아

Claims (15)

  1. 제 1 표면과, 그 제 1 표면의 반대면인 제 2 표면을 갖는 절연성 수지 기재를 준비하는 공정과 ;
    상기 절연성 수지 기재의 제 1 표면과 제 2 표면에 도체 회로를 매립하여 기판을 형성하는 공정과 ;
    상기 제 1 표면 및 제 2 표면 중 일방의 표면으로부터, 타방의 표면에 매립된 도체 회로에 도달하는 비아용 개구를 형성하는 공정과 ;
    상기 기판에 무전해 도금을 실시하여, 상기 비아용 개구의 내벽에 무전해 도금막을 형성하는 공정과 ;
    상기 기판에 전해 도금을 실시하고, 상기 비아용 개구에 금속을 충전시켜 필드 비아를 형성하는 공정을 갖으며,
    상기 기판을 형성하는 공정은 :
    절연성 수지층과, 그 절연성 수지층의 양면 상에 도체박 및 박리층을 개재하여 적층된 전사용 기재를 갖는 전사용 적층체를 준비하는 공정과 ;
    상기 전사용 적층체의 각 전사용 기재 상에 도체 회로를 형성하는 공정과 ;
    상기 전사용 적층체로부터 각 전사용 기재를 박리하는 공정과 ;
    상기 전사용 기재 상의 상기 도체 회로가 상기 절연성 수지 기재에 매립되도록, 각 전사용 기재를 상기 절연성 수지 기재의 제 1 표면 및 제 2 표면에 프레스하는 공정을 갖는, 프린트 배선판의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 기판을 형성하는 공정은 : 추가로,
    상기 전사용 적층체의 각 전사용 기재 상에 도체 회로를 형성하는 공정 후에, 각 전사용 기재 상의 도체 회로 상에 보호층을 적층시키는 공정과 ;
    상기 전사용 적층체로부터 각 전사용 기재를 박리하는 공정 후에, 상기 보호층을 각 전사용 기재로부터 박리하는 공정을 갖는, 프린트 배선판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 기판을 형성하는 공정은 : 추가로,
    상기 전사용 적층체의 각 전사용 기재 상에 도체 회로를 형성하는 공정 후에, 상기 각 전사용 기재를 관통하는 기준공 (孔) 을 형성하는 공정을 갖고,
    상기 각 전사용 기재를 상기 절연성 수지 기재에 프레스하는 공정에 있어서, 상기 각 전사용 기재에 형성된 상기 기준공에 핀을 삽입함으로써 각 전사용 기재 상에 형성된 도체 회로의 위치를 맞추는, 프린트 배선판의 제조 방법.
  5. 제 4 항에 있어서,
    상기 기준공을 형성하는 공정은,
    상기 전사용 적층체를 관통하는 구멍을 형성함으로써 각 전사용 기재에 기준공을 동시에 형성하는 공정을 갖는, 프린트 배선판의 제조 방법.
  6. 제 1 항에 있어서,
    전사용 기재에는, 비아용 개구 형성용의 얼라이먼트 마크가 형성되어 있는, 프린트 배선판의 제조 방법.
  7. 제 1 항에 있어서,
    상기 전사용 적층체의 각 전사용 기재 상에 도체 회로를 형성하는 공정은 :
    상기 전사용 적층체에 얼라이먼트 마크를 형성하는 공정과 ;
    상기 얼라이먼트 마크를 기준으로 하여 각 전사용 기재 상에 전해 도금용 도금 레지스트를 형성하는 공정과 ;
    상기 각 전사용 기재에 전해 도금을 실시하여 도체 회로를 형성하는 공정과 ;
    상기 도금 레지스트를 제거하는 공정을 갖는, 프린트 배선판의 제조 방법.
  8. 제 1 항에 있어서,
    상기 프린트 배선판의 제조 방법은 추가로,
    상기 무전해 도금막을 형성하는 공정 전에, 무전해 도금 용의 전처리를 실시하는 공정과 ;
    상기 무전해 도금막을 형성하는 공정 후에, 상기 전사용 기재 상에 상기 전해 도금용 도금 레지스트를 형성하는 공정과 ;
    상기 필드 비아를 형성하는 공정 후에, 상기 도금 레지스트를 제거하는 공정과 ;
    상기 전사용 기재를 제거하는 공정을 갖는, 프린트 배선판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 프린트 배선판의 제조 방법은 추가로,
    상기 필드 비아를 형성하는 공정 후, 또한 상기 도금 레지스트를 제거하는 공정 전에, 상기 필드 비아의 표면에 에칭을 실시하는 공정을 갖는, 프린트 배선판의 제조 방법.
  10. 제 1 항에 있어서,
    상기 기판을 형성하는 공정은 :
    상기 비아용 개구에 대응하는 개구를 갖는 도체 회로를 절연성 수지 기재에 매립하는 공정을 갖고,
    상기 비아용 개구를 형성하는 공정은, 상기 개구를 갖는 도체 회로를 마스크로 하여 레이저 가공에 의해 비아용 개구를 형성하는 공정을 갖는, 프린트 배선판의 제조 방법.
  11. 제 1 항에 있어서,
    상기 필드 비아는, 비아용 개구의 내벽 상에 형성된 무전해 도금막과, 그 무전해 도금막 상에 형성된 전해 도금막으로 구성되어 있는, 프린트 배선판의 제조 방법.
  12. 삭제
  13. 제 1 항 및 제 3 항 내지 제 11 항 중 적어도 어느 하나의 제조 방법으로 제조된 프린트 배선판으로서,
    제 1 표면과, 그 제 1 표면의 반대면인 제 2 표면을 갖는 절연성 수지 기재와 ;
    상기 절연성 수지 기재의 상기 제 1 표면과 상기 제 2 표면에 매립된 도체 회로와 ;
    상기 제 1 표면 및 제 2 표면 중 일방의 표면으로부터, 타방의 표면에 매립된 도체 회로에 도달하는 비아용 개구의 내벽에 형성된 무전해 도금막, 및 상기 비아용 개구 내에 충전된 전해 도금막으로 이루어지는 필드 비아를 갖는, 프린트 배선판.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 비아용 개구는, 제 1 표면으로부터 제 2 표면에 매립된 도체 회로에 도달하도록 형성되고, 제 2 표면은 전자 부품의 실장면을 구성하고 있는, 프린트 배선판.
KR1020117000630A 2008-09-30 2009-08-21 프린트 배선판의 제조 방법 및 프린트 배선판 Active KR101199807B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US10136108P 2008-09-30 2008-09-30
US61/101,361 2008-09-30
US12/533,454 US8365402B2 (en) 2008-09-30 2009-07-31 Method for manufacturing printed wiring board
US12/533,454 2009-07-31
PCT/JP2009/064616 WO2010038559A1 (ja) 2008-09-30 2009-08-21 プリント配線板の製造方法及びプリント配線板

Publications (2)

Publication Number Publication Date
KR20110017912A KR20110017912A (ko) 2011-02-22
KR101199807B1 true KR101199807B1 (ko) 2012-11-09

Family

ID=42056171

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117000630A Active KR101199807B1 (ko) 2008-09-30 2009-08-21 프린트 배선판의 제조 방법 및 프린트 배선판

Country Status (7)

Country Link
US (2) US8365402B2 (ko)
JP (1) JP5223926B2 (ko)
KR (1) KR101199807B1 (ko)
CN (1) CN102124826B (ko)
MY (1) MY153822A (ko)
TW (1) TW201018344A (ko)
WO (1) WO2010038559A1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009038674B4 (de) * 2009-08-24 2012-02-09 Epcos Ag Trägervorrichtung, Anordnung mit einer solchen Trägervorrichtung sowie Verfahren zur Herstellung eines mindestens eine keramische Schicht umfassenden struktururierten Schichtstapels
JP5603600B2 (ja) 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
CN102791083A (zh) * 2011-05-18 2012-11-21 何忠亮 电路板连通工艺
CN103096646B (zh) * 2011-10-31 2016-01-20 健鼎（无锡）电子有限公司 内埋元件的多层基板的制造方法
US8502391B2 (en) 2011-12-08 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of making single layer substrate with asymmetrical fibers and reduced warpage
KR20140083580A (ko) * 2012-12-26 2014-07-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
TWM457319U (zh) * 2013-01-21 2013-07-11 Dawning Leading Technology Inc 一種微動式電子元件結構
CN105208799A (zh) * 2014-06-23 2015-12-30 欣兴电子股份有限公司 多层软性线路结构的制作方法
US10515884B2 (en) * 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin
JP6659247B2 (ja) * 2015-06-16 2020-03-04 デクセリアルズ株式会社 接続体、接続体の製造方法、検査方法
TWI578872B (zh) * 2015-07-22 2017-04-11 乾坤科技股份有限公司 印刷電路板之多層導線結構、磁性元件及其製造方法
US9691699B2 (en) * 2015-11-03 2017-06-27 Unimicron Technology Corp. Circuit structure and method for manufacturing the same
KR101922884B1 (ko) 2017-10-26 2018-11-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102021772B1 (ko) * 2017-12-11 2019-09-17 주식회사 심텍 양면 임베디드 회로를 갖는 인쇄회로기판 및 그 제조 방법
KR102538182B1 (ko) 2018-11-01 2023-05-31 삼성전자주식회사 반도체 패키지
WO2020144960A1 (ja) * 2019-01-10 2020-07-16 パナソニックＩｐマネジメント株式会社 メッキ用パターン版及び配線基板の製造方法
JP7313894B2 (ja) 2019-04-26 2023-07-25 新光電気工業株式会社 配線基板及び配線基板の製造方法
KR102806933B1 (ko) * 2019-05-20 2025-05-14 미쓰이금속광업주식회사 캐리어를 구비하는 금속박 그리고 그 사용 방법 및 제조 방법
JP2023509622A (ja) 2020-01-03 2023-03-09 エルジー イノテック カンパニー リミテッド プリント回路基板コネクタおよびこれを含むモジュール装置
JP7382835B2 (ja) * 2020-01-08 2023-11-17 コネクテックジャパン株式会社 半導体装置の配線形成方法
JPWO2022202547A1 (ko) * 2021-03-22 2022-09-29

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041029A (ja) * 2004-07-23 2006-02-09 Shinko Electric Ind Co Ltd 配線基板及びその製造方法ならびに電子装置
JP2007317823A (ja) 2006-05-25 2007-12-06 Cmk Corp プリント配線板とその製造方法
KR100857165B1 (ko) * 2007-04-13 2008-09-05 삼성전기주식회사 회로기판 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224553A (ja) * 1993-01-22 1994-08-12 Fujitsu Ltd 多層印刷配線板の製造方法
JP3671986B2 (ja) 1994-11-28 2005-07-13 イビデン株式会社 プリント配線板の製造方法
JP2943767B2 (ja) * 1997-06-12 1999-08-30 日本電気株式会社 多層配線基板の製造方法
JP3619421B2 (ja) 1999-03-30 2005-02-09 京セラ株式会社 多層配線基板の製造方法
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
JP2007081423A (ja) * 2001-10-26 2007-03-29 Matsushita Electric Works Ltd 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
JP2004179540A (ja) 2002-11-28 2004-06-24 Fujikura Ltd 無接着剤フレキシブル金属積層体の製造方法
JP4488187B2 (ja) 2003-06-27 2010-06-23 Ｔｄｋ株式会社 ビアホールを有する基板の製造方法
JP2007129180A (ja) * 2005-10-03 2007-05-24 Cmk Corp プリント配線板、多層プリント配線板及びその製造方法
JP2007221068A (ja) * 2006-02-20 2007-08-30 Canon Components Inc フラッシュプリント配線板およびその製造方法ならびにフラッシュプリント配線板からなる多層プリント配線板。
JP4508140B2 (ja) 2006-03-28 2010-07-21 パナソニック電工株式会社 部品内蔵モジュール
KR20090002718A (ko) 2007-07-04 2009-01-09 삼성전기주식회사 캐리어 및 인쇄회로기판 제조방법
JP2009060076A (ja) * 2007-08-31 2009-03-19 Samsung Electro Mech Co Ltd 多層プリント基板の製造方法
US8225503B2 (en) 2008-02-11 2012-07-24 Ibiden Co., Ltd. Method for manufacturing board with built-in electronic elements
CN101683006B (zh) 2008-03-27 2012-04-18 揖斐电株式会社 电子部件内置线路板及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041029A (ja) * 2004-07-23 2006-02-09 Shinko Electric Ind Co Ltd 配線基板及びその製造方法ならびに電子装置
JP2007317823A (ja) 2006-05-25 2007-12-06 Cmk Corp プリント配線板とその製造方法
KR100857165B1 (ko) * 2007-04-13 2008-09-05 삼성전기주식회사 회로기판 제조방법

Also Published As

Publication number Publication date
CN102124826B (zh) 2013-08-14
US8365402B2 (en) 2013-02-05
US8772648B2 (en) 2014-07-08
CN102124826A (zh) 2011-07-13
KR20110017912A (ko) 2011-02-22
WO2010038559A1 (ja) 2010-04-08
US20100078213A1 (en) 2010-04-01
TW201018344A (en) 2010-05-01
MY153822A (en) 2015-03-31
JPWO2010038559A1 (ja) 2012-03-01
US20120199389A1 (en) 2012-08-09
JP5223926B2 (ja) 2013-06-26

Similar Documents

Publication Publication Date Title
KR101199807B1 (ko) 프린트 배선판의 제조 방법 및 프린트 배선판
US7929313B2 (en) Method of manufacturing multilayer printed circuit board
US8973259B2 (en) Method for manufacturing a multilayered circuit board
US8499441B2 (en) Method of manufacturing a printed circuit board
US9907164B2 (en) Printed circuit board and method for manufacturing the same
JP4022405B2 (ja) 半導体チップ実装用回路基板
JP4673207B2 (ja) 多層プリント配線板およびその製造方法
JP4376891B2 (ja) 半導体モジュール
JP4376890B2 (ja) 半導体チップ実装用回路基板
KR100894180B1 (ko) 인쇄회로기판 제조방법
KR101231343B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP2005235980A (ja) 配線基板の製造方法と配線基板、および半導体パッケージ

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

Patent event date: 20110110

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20120102

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20120912

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20121105

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20121105

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20151016

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20161019

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20171018

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20171018

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20181018

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20181018

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20201015

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20221017

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20231004

Start annual number: 12

End annual number: 12