KR100735825B1

KR100735825B1 - 다층 패키지 구조물 및 그의 제조방법

Info

Publication number: KR100735825B1
Application number: KR1020060020636A
Authority: KR
Inventors: 권영세; 육종민
Original assignee: 한국과학기술원
Priority date: 2006-03-03
Filing date: 2006-03-03
Publication date: 2007-07-06
Anticipated expiration: 2026-03-03
Also published as: JP2009528707A; EP1992207A4; EP1992207A1; WO2007100173A1; US20090175022A1

Abstract

본 발명은 반도체 공정을 이용해 제작된 금속 핀을 이용하여 다층 구조의 패키지에서 층간의 전기적 연결을 쉽게 이루기 위한 방법으로 하부 기판에 높은 높이를 갖는 금속 핀을 형성하고, 상부 기판에는 이 물질을 관통하는 비아 홀을 형성한 뒤 제작된 하층의 금속 핀을 상층의 비아 홀에 끼워 넣고 접착하여 두층 간의 전기적 연결을 이루는 것을 특징으로 한다. 이때 하부 기판에 형성되는 금속 핀은 두꺼운 PR(Photo Resist)의 패터닝과 도금 방법을 이용하여 제작하는 방법과 패터닝 된 폴리머 핀의 표면을 도금하여 형성된 폴리머 코어를 갖는 금속 핀 모두를 포함하고, 신호 선과 금속 핀과의 전기적 연결과 접착을 위해서는 솔더 또는 금을 이용한 본딩을 이용한다. 이러한 다층 기판의 전기적 연결 방법은 기존의 다층구조 패키지 방법들과 비교해 제조 공정이 간단하며, 또한 3층 이상의 칩을 적층하기 위해 하나의 기판에 금속 핀과 비아 홀을 동시에 형성하여 적층할 경우 기존의 적층된 구조물의 위치가 핀에 의해 고정되므로 추가 되는 층에 의해 정렬이 흐트러트리지 않는 안정된 패키지를 구현할 수 있다는 장점이 있다.

금속 핀, 비아 홀, 3차원 패키지, 멀티 칩 패키지, 다층 구조 연결

Description

다층 패키지 구조물 및 그의 제조방법{Multi-layer package structure and fabrication method thereof}

도 1은 높은 단차비의 금속 핀을 갖는 하층기판의 구조를 나타내는 단면도로서, 구체적으로 도 1a는 완전 도체로 구성된 금속 핀을 갖는 하층기판의 구조를, 도 1b는 폴리머를 코어로 갖는 금속 핀을 갖는 하층기판의 구조를, 도 1c는 두 번의 반복 공정을 통해 형성된 계단 형태의 구조를 갖는 금속 핀을 갖는 하층기판의 구조를 보여주는 단면도들이다.

도 2a와 2b는 도 1의 구조를 갖는 하층기판의 금속 핀을 끼워 넣기 위한 비아 홀이 형성된 상부 기판의 구조를 나타내는 단면도 이다.

도 3a와 3b는 상층기판과 하층기판의 결합 시 전기적 연결을 이루기 위한 본 발명의 제1 실시예에 따르는 연결부재의 단면도이다.

도 4a와 4b는 상층기판과 하층기판의 결합 시 전기적 연결을 이루기 위한 본 발명의 제2 실시예에 따르는 연결부재의 단면도이다.

도 5는 상층기판과 하층기판의 결합 시 전기적 연결을 이루기 위한 본 발명의 제3 실시예에 따르는 연결부재의 단면도이다.

도 6a와 6b는 도 1a, 1c에서 제안된 하층기판의 금속 핀 구조와, 도 2a에서 제안된 상층기판의 비아 홀 구조를 이용해 3층의 구조로 적층시킨 다층구조 패키지 모듈의 단면도를 나타낸다.

본 발명은 반도체 장치의 패키징에 관한 것으로서, 보다 상세하게는, 높은 단차비를 갖는 금속핀을 이용한 다층 패키지 구조물 및 그의 제조방법에 관한 것이다.

반도체 소자의 제조공정에서 패키징(packaging) 공정은 반도체 칩을 외부 환경으로부터 보호하고, 사용이 용이하도록 반도체 칩을 형상화시키고, 반도체 칩에 구성된 동작기능을 보호함으로써 반도체 소자의 신뢰성을 향상시키는 작업이다.

최근 반도체 소자의 집적도가 향상되고, 반도체 소자의 기능이 다양해짐에 따라 패키징 공정의 추세는 점차 패키지 핀이 적은 공정에서 많은 공정인 다핀화 공정으로 옮겨가고 있으며, 인쇄회로기판(Printed Circuit Board: PCB)에 패키지를 끼우는 구조에서 표면에 실장하는 방식의 표면 실장형 형태(Surface Mounting Device)로 전환되고 있다. 이러한 표면 실장형 형태의 패키지는 SOP(Small Outline Package), PLCC(Plastic Leaded Chip Carrier), QFP(Quad Flat Package), BGA(Ball Grid Array) 및 CSP(Chip Scale Package) 등 많은 종류가 소개되고 있다.

전자제품의 경박단소화와 관련한 기술적 요구 중 하나는 칩이나 배선들을 작은 면적 내에 고밀도로 실장해야 하는 것이다. 이러한 요구를 만족시키기 위하여 반도체 칩과 배선들을 다층 구조로 패키징하는 다층 패키지가 제안되었다.

종래의 다층 패키지는 베이스 층 위에 적층되는 적어도 하나의 상부 층에 다수의 비아(via) 홀들을 형성하고, 이 비아홀들 내에 전도성 물질을 채워넣고, 이 전도성 물질을 솔더나 스터드 등을 이용하여 그의 상/하부에 형성된 신호선들과 전기적으로 연결한다.

그러나, 상기한 종래의 연결방법은 범프의 퍼짐 및 미끌어짐으로 인하여 전기적 연결 밀도가 낮고, 공정이 너무 복잡하여, 제조단가가 높다. 또한, 다층간이 그들 사이에 개재된 접착제에 의해서만 서로 결합되므로, 구조적으로 불안정한 단점이 있다.

본 발명은 상기한 종래기술의 제반 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일 목적은 칩의 적층시 층간의 전기적 연결을 쉽게 하여 다층구조 패키지에서의 가격 경쟁력을 확보할 수 있는 다층 구조물 및 그의 제조방법을 제공하는데 있다.

본 발명의 다른 목적은 기존에 솔더 범프를 이용한 전기적 연결에서 범프의 퍼짐 및 미끌어짐으로 인하여 낮았던 전기적 연결 밀도를 개선할 수 있는 다층 패키지 구조물 및 그의 제조방법을 제공하는데 있다.

본 발명의 또 다른 목적은 적어도 하나의 상부층을 접착제 뿐만아니라 금속핀에 의하여 고정하므로써 구조적으로 안정한 다층 패키지 구조물 및 그의 제조방 법을 제공하는데 있다.

상기한 목적들을 달성하기 위하여, 본 발명의 일측면에 따르는 다층 패키지 구조물은, 그의 상부에 형성된 제1 신호선과, 상기 제1 신호선과 연결되고 높은 단차비를 갖는 적어도 하나의 금속핀을 갖는 하부기판; 상기 하부기판의 상부에 적층되고, 그의 상부에 형성된 제2 신호선과, 상기 하부기판의 금속핀이 삽입되는 적어도 하나의 비아홀을 가지는 상부기판; 상기 비아홀에 삽입된 상기 금속핀을 상기 제2 신호선에 연결하는 솔더부를 포함한다.

상기 금속핀은 상기 제1 신호선 위에 형성된 도전성 지지부와, 상기 지지부의 상부에 위치하는 연결부를 포함할 수 있다.

선택적으로, 상기 금속핀은 상기 제1 신호선 상에 폴리머로 형성된 코어부와, 상기 코어부의 외표면에 도금된 연결부를 포함할 수 있다.

선택적으로, 상기 지지부 또는 코어부는 계단식 구조를 갖는다.

상기 제2 신호선은 상기 비아홀의 위치에 형성된 범퍼를 포함할 수 있다.

상기 하부기판은 상기 상부기판과의 정렬을 위한 정렬 패턴을 더 포함하고, 상기 상부기판은 상기 정렬 패턴이 삽입되는 관통된 제2 비아홀을 더 포함할 수 있다.

본 발명의 다른 측면에 따르면, 다층 패키지 구조물은, 그의 상부에 형성된 제1 신호선과, 상기 제1 신호선과 연결되고 높은 단차비를 갖는 적어도 하나의 제1 금속핀을 갖는 하부기판; 상기 하부기판의 상부에 적층되고, 그의 상부에 형성된 제2 신호선과, 상기 하부기판의 제1 금속핀이 삽입되는 적어도 하나의 제1 비아홀과, 그의 상부에 적어도 하나의 제2 금속핀을 가지는 상부기판; 상기 상부기판의 상부에 적층되고, 그의 상부에 형성된 제3 신호선과, 상기 상부기판의 제2 금속핀이 삽입되는 적어도 하나의 제2 비아홀을 가지는 상부기판; 상기 제1, 제2 비아홀들에 각각 삽입된 상기 제1, 제2 금속핀을 상기 제2, 제3 신호선들에 각각 연결하는 솔더부를 포함한다.

상기 하부기판과 상기 상부기판은 상기 하부기판의 상부면에 MEMS, IC 소자를 포함하는 요소들을 실장하기 위한 요홈부를 각각 가질 수 있다.

상기 제1 금속핀은 상기 상부기판의 하부면과 접촉하여 상기 상부기판을 지지하는 제1 부분, 상기 제1 부분보다 작은 면적을 갖고서 상기 제1 부분 상에 적층된 제2 부분, 및 상기 제2 부분 위에 적층된 솔더부를 포함하는 계단식 구조를 가지고, 상기 하부기판은 상기 제1 금속핀의 제1 부분에 의하여 확보된 공간 내의 상기 하부기판 상에 실장된 MEMS, IC를 포함하는 소자들을 더 포함할 수 있다.

본 발명의 또 다른 측면에 따르면, 다층 패키지 구조물의 제조방법은, 그의 상부에 형성된 제1 신호선과, 상기 제1 신호선과 연결되고 높은 단차비를 갖는 적어도 하나의 금속핀을 갖는 하부기판을 준비하는 단계; 그의 상부에 형성된 제2 신호선과, 상기 하부기판의 금속핀이 삽입되는 적어도 하나의 비아홀을 가지는 상부기판을 준비하는 단계; 상기 하부기판의 금속핀을 상기 상부기판의 비아홀에 삽입하는 단계; 및 상기 비아홀에 삽입된 상기 금속핀을 상기 제2 신호선에 연결하는 단계를 포함한다.

상기 금속핀은 그의 단부에 솔더 도금층 또는 금과 같은 금속 직접 접합층을 가지고, 상기 금속 핀을 상기 비아 홀에 삽입한 후 상기 솔더 도금층을 리플로우시켜 상기 금속핀을 상기 제2 신호선에 연결할 수 있다.

상기 금속핀은 그의 단부에 솔더 도금층을 가지고, 상기 금속 핀을 상기 비아 홀에 삽입한 후 상기 삽입된 금속핀에 열과 압력을 가하여 상기 금속핀을 상기 제2 신호선에 연결할 수 있다.

상기 제2 신호선은 상기 비아홀의 위치에 형성된 범퍼를 포함하고, 상기 금속 핀을 상기 비아 홀에 삽입한 후 상기 범프에 열과 압력을 가하여 상기 금속핀을 상기 제2 신호선에 연결할 수 있다.

상기 금속핀은 폴리머로 형성된 코어부와, 상기 코어부의 외표면에 도금된 연결부를 포함하고, 상기 금속핀은, 폴리머를 패터닝 한뒤 플라즈마로 처리하여 표면을 거칠게 만들고 SiO₂를 포함하는 유전체 막을 이용해 마스킹하고 도금하는 것에 의하여 형성될 수 있다.

상기 하부기판은 상기 상부기판과의 정렬을 위한 정렬 패턴을 더 포함하고, 상기 상부기판은 상기 정렬 패턴이 삽입되는 관통된 제2 비아홀을 더 포함하며, 상기 제1기판과 상기 상부기판을 결합하기 전에, 상기 정렬 패턴을 이용하여 상기 하부기판과 상기 상부기판을 정렬하는 단계를 더 포함할 수 있다.

이와 같이 이루어진 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 1a 내지 1c는 본 발명에 따른 금속 핀을 가진 하부기판(100)의 구조들을 나타내는 도면이다.

먼저, 도 1a를 참조하면, 하부기판(100)은 전기 신호선(4)이 상부에 형성된 베이스 기판(2)과, 베이스 기판(2)의 상부면 상에 형성되어 높은 단차비(aspect ratio)를 갖는 금속핀(10)을 포함한다. 금속핀(10)은 지지부(6)와 연결부(8)를 포함한다.

금속 핀(10)을 만들기 위해서, 신호선(4)이 제작된 베이스 기판(2) 상에 두꺼운 감광막(Photoresist film)을 이용해 도금할 영역을 패터닝하고 구리를 도금하여 금속 핀(10)의 지지부(6)를 형성한다. 그 후, 니켈, 솔더(또는 금)를 순차적으로 도금하여 금속 핀(10)의 연결부(8)를 형성하여, 도 1a와 같은 높은 단차비를 갖는 금속 핀(10)을 형성한다.

도 1b는 도 1a의 변형예로서, 폴리머를 코어로 갖는 금속 핀의 구조를 나타낸다.

도 1b를 참조하면, 하부기판(110)은 신호선(4)이 상부에 형성된 베이스 기판(2)과, 금속 핀(20)을 포함하고, 상기 금속 핀(20)은 폴리머로 이루어진 코어부(12)와 상기 코어부(12)의 외표면 상에 형성된 연결부(14)를 포함한다.

금속 핀(20)은 패터닝이 가능한 두꺼운 폴리머 물질을 이용해 핀 구조를 형성한 뒤 폴리머의 표면을 플라즈마를 이용하여 거칠게 만들고, 스퍼터 코팅을 이용해 전면에 금속 막을 입히게 된다. 이렇게 되면 거친 면을 따라 모든 면에 금속 막이 형성되게 되고 여기에 SiO₂와 같은 절연 마스크 물질을 증착한 뒤 구리, 니켈, 솔더 또는 금을 도금하게 되면 표면이 거칠어진 폴리머 부분만 선택적으로 도금이 되게 되어 도 1b와 같은 금속 핀(20)을 제작할 수 있다.

도 1c에 도시된 하부기판(120)은 도 1a의 금속핀(10)의 지지부(6)가 계단식 구조를 갖는 예로서, 하부기판(120)의 지지부(22)는 제1 부분(24)과 제2 부분(26)을 포함한다.

도 1c에 도시된 하부기판(120)은 앞서 언급된 도 1a의 제작 방법을 반복적으로 이용하여 제작되는데, 먼저 PR을 이용한 2회의 패터닝을 통하여 구리 막을 두껍게 도금하여 지지부(22)의 제1, 제2 부분들(24, 26)을 형성하고, 니켈, 솔더 또는 금을 순차적으로 도금하여 연결부(28)를 형성하므로써, 계단 형태의 금속 핀(30)을 형성한다.

이러한 계단 구조는 폴리머를 코어로 갖는 금속 핀을 반복 제작하여 구현하는 방법 또는 완전 금속으로 이루어진 구조와 폴리머를 코어로 갖는 금속 구조를 혼합하여 제작하는 방법, 지지부의 제1 부분을 유전체로 형성하는 방법 모두에 적용될 수 있다.

지지부의 제1 부분을 유전체로 형성하는 경우에는 형성된 유전체(24) 위에 금속막을 형성하고 PR을 이용한 패터닝을 통하여 도금을 수행함으로써 지지부의 제 2부분(26)과 연결부(28)를 형성하게 된다.

도 2a는 본 발명에 따른 본딩 범퍼와 비아 홀이 형성된 상부 기판의 도면을 나타낸다.

도 2a를 참조하면, 상부 기판(220)을 제작하기 위해서는, 먼저 전기적 신호선(204)이 형성된 기판(202)의 상부면에 도금을 위한 금속 막을 형성하고, 패터닝과 도금을 이용해 본딩시 상층과 하층의 전기적 연결이 이루어지는 비아 홀 위치에 본딩 시 열과 압력을 가하기 위한 범프(206)를 형성한다. 상부 기판(202)의 상부면에 대한 공정이 마무리 되면 이 기판을 뒤집어 플라즈마 또는 화학적 식각 방법 등을 이용하여 범프(206)의 대응 위치에 비아 홀(208)이 형성 되도록 한다. 필요한 경우, 스크린 프린팅 또는 디스펜서를 통해 이면에 접합을 위한 에폭시(210)를 도포할 수도 있다.

도 2b는 도 2a의 범프(206)가 없이 비아 홀(208)이 완전히 관통된 구조를 갖는 상부 기판(230)의 구조를 나타낸다. 이 구조는 도 2a의 제작 방법과 유사하게 기판(202) 상에 신호 선(214)을 형성한 뒤 이 기판(202)을 뒤집어 비아 홀(208)이 완전히 관통되도록 플라즈마, 화학적 식각방법, 레이저, 기계적인 드릴 등의 방식으로 형성하고 필요한 경우 에폭시(210)를 도포하여 구조를 제작한다.

도 3a와 3b는 도 1a와 2b구조로 제작된 하부 기판과 상부 기판을 적층하고 전기적 연결을 형성하기 위한 본 발명의 제1 실시 예에 따르는 다층 패키지 구조물을 나타낸다.

도 3a를 참조하면, 먼저 적층을 위해 금속 핀(10)이 형성된 하부 기판(100)과 비아 홀(208)이 형성된 상부 기판(230)을 정렬하여 하부 기판(100)을 상부 기판(230)에 끼워 넣고 필요한 경우 에폭시(210)에 의해 접합이 잘 이루어 질수 있도록 압력을 가한다. 이때 금속 핀(10)은, 비아 홀(208)의 외부로 연결부(14), 즉 솔더 부분이 돌출 할 수 있도록 비아 홀(208)의 깊이보다 충분히 높아야 한다.

이렇게 돌출된 솔더 부분(8)에 리플로우 공정을 처리하게 되면 도 3b에 도시된 것처럼, 솔더 부분(8)은 볼 형태(8')로 변형되면서 상층의 신호선(214)과 연결되게 된다.

도 4a와 4b는 도 3a와 3b에 설명된 연결방법의 변형예로서, 솔더 또는 금과 같은 금속 직접 접합 층 부분에 열과 기계적인 힘을 가해 전기적 접합을 이루는 것을 보여준다. 이 방법은 도 1a 내지 도 1c에서 제안된 모든 금속 핀에 대해서 적용이 가능하며, 특히 도 1b의 구조를 갖는 금속 핀의 경우에 효과적으로 사용될 수 있는 방법이다.

이 방법 역시 앞서 언급된 방법처럼, 폴리머로 된 코어부(12)를 내부에 갖는 금속 핀(20)을 비아 홀(208)에 잘 정렬하여 끼워 넣은 후 솟아난 금속 핀(20)의 단부에 열과 기계적 압력을 가해 핀이 주변의 전극과 전기적 연결을 이루게 한다.

도 5는 도 1a와 도 2a의 구조를 갖는 상부 기판과 하부 기판을 이용해 다층 결합 시 전기적 연결을 이루도록 하는 본 발명의 또 다른 실시 예를 나타낸다. 이 경우, 두 기판들을 적층하기 위한 정렬시 하부 기판(300)의 금속 핀(60)이 보이지 않는 문제점을 해결하기 위하여, 하부 기판(300)은 정렬을 위한 추가적인 정렬 패 턴(62)을 가지고, 이 정렬 패턴(62)이 삽입되는 상부기판의 비아 홀(78)은 관통된 구조를 가지어, 그 관통된 비아 홀(78)로부터 하층의 정렬 패턴(62)이 보이도록 한다. 여기서 하층의 정렬 패턴(62)은 상부 기판(240)과 하부 기판(300)의 결합을 위해 사용될 수 있을 뿐만 아니라 결합 이후 두 구조를 안정적으로 유지 할 수 있는 지지대로서의 역할도 동시에 수행한다. 상부 기판(240)과 하부 기판(300)을 정렬하여 적층한 뒤에 상부 기판(240)의 상단에 열과 압력을 가하게 되면 금속 핀(60)이 삽입된 비아 홀(82)의 상부 범퍼(76)로부터 열과 압력이 금속 핀(60)에 전달되게 되고 금속핀의 연결부(58)가 용융되어 상부 기판(240)의 전기 신호선(74)과 하부 기판(300)의 금속 핀(60)은 전기적인 연결을 이루게 된다.

도 6a와 6b는 앞서 언급된 도 5의 실시예의 방법을 이용해 3층의 구조를 적층한 예를 보여준다.

도 6a의 경우 MEMS(430)와 IC(420)를 하부 기판(400)의 내부에 삽입하기 위하여 하부 기판(400)과 제1 상부 기판(500) 사이에 홈(404, 510)을 형성하였고, 도 6b의 경우 하부 기판(400)을 도 1c에서 제안했던 금속 핀 구조를 이용함으로서 층간의 공간을 생성하고, 이 공간에 MEMS(430)와 IC 소자(420)를 삽입하여 다층 구조체를 형성하였다.

구체적으로, 도 6b에서, 제1 금속핀(450)은 상부기판(520)의 하부면과 접촉하여 상부기판(520)을 지지하는 제1 부분(452), 제1 부분(452)보다 작은 면적을 갖고서 제1 부분 상에 적층된 제2 부분(454), 및 제2 부분(454) 위에 적층된 솔더부(456)를 포함하는 계단식 구조를 가진다.

제1 상부 기판(520)은 그 상부에 적층된 제2 상부 기판(600)과의 전기적 연결을 위하여 그 위에 제2 금속핀(520)을 가지고, 제2 금속핀(520)은 상기 제2 상부 기판(600)의 대응 위치에 형성된 제2 비아홀을 통하여 삽입된다.

이상에서 설명한 바와 같이, 본 발명에 따른 금속 핀을 이용한 다층간 전기적 연결 방법은 기존의 비아 홀을 금속으로 채운 뒤 솔더나 스터드(stud) 범프 등을 이용하여 수행해왔던 다층 간 전기적 연결 방법과 비교해 훨씬 공정이 간단하다. 따라서 다층 구조를 갖는 패키지에 있어 그 제조 단가를 크게 줄일 수 있고, 또한 금속 핀을 이용해 적층할 할 경우 금속 핀이 구조체를 고정 시켜주는 역할을 할 수 있기 때문에 구조적으로도 안정된 다층 패키지의 구현이 가능 할 것이다.

Claims

그의 상부에 형성된 제1 신호선과, 상기 제1 신호선과 연결되고 높은 단차비를 갖는 적어도 하나의 금속핀을 갖는 하부기판;

상기 하부기판의 상부에 적층되고, 그의 상부에 형성된 제2 신호선과, 상기 하부기판의 금속핀이 삽입되는 적어도 하나의 비아홀을 가지는 상부기판;

상기 비아홀에 삽입된 상기 금속핀을 상기 제2 신호선에 연결하는 상기 금속핀 단부의 연결부를 포함하고, 상기 연결부는 솔더부 또는 금속 직접 접합부인 것을 특징으로 하는 다층 패키지 구조물.
제1 항에 있어서,

상기 금속핀은 상기 제1 신호선 위에 형성된 도전성 지지부와, 상기 지지부의 상부에 위치하는 상기 연결부를 포함하는 것을 특징으로 하는 다층 패키지 구조물.
제1 항에 있어서,

상기 금속핀은 상기 제1 신호선 상에 폴리머로 형성된 코어부와, 상기 코어부의 외표면에 도금된 연결부를 포함하는 것을 특징으로 하는 다층 패키지 구조물.
제2 항 또는 제3 항에 있어서,

상기 지지부 또는 코어부는 계단식 구조를 갖는 것을 특징으로 하는 다층 패키지 구조물.
제2 항 또는 제3 항에 있어서,

상기 지지부 또는 코어부는 계단식 구조를 가지며 계단식 구조의 아래 부분이 유전체인 것을 특징으로 하는 다층 패키지 구조물.
제1 항에 있어서,

상기 제2 신호선은 상기 비아홀의 위치에 형성된 범퍼를 포함하는 것을 특징으로 하는 다층 패키지 구조물.
제1 항에 있어서,

상기 하부기판은 상기 상부기판과의 정렬을 위한 정렬 패턴을 더 포함하고, 상기 상부기판은 상기 정렬 패턴이 삽입되는 관통된 제2 비아홀을 더 포함하는 것을 특징으로 하는 다층 패키지 구조물.
제1 항에 있어서,

상기 하부기판의 금속핀은 상기 상부기판의 하부면과 접촉하여 상기 상부기판을 지지하는 제1 부분, 상기 제1 부분보다 작은 면적을 갖고서 상기 제1 부분 상에 적층된 제2 부분, 및 상기 제2 부분 위에 적층된 연결부를 포함하는 계단식 구조를 가진 것을 특징으로 하는 다층 패키지 구조물.
그의 상부에 형성된 제1 신호선과, 상기 제1 신호선과 연결되고 높은 단차비를 갖는 적어도 하나의 제1 금속핀을 갖는 하부기판;

상기 하부기판의 상부에 적층되고, 그의 상부에 형성된 제2 신호선과, 상기 하부기판의 제1 금속핀이 삽입되는 적어도 하나의 제1 비아홀과, 그의 상부에 적어도 하나의 제2 금속핀을 가지는 상부기판;

상기 상부기판의 상부에 적층되고, 그의 상부에 형성된 제3 신호선과, 상기 상부기판의 제2 금속핀이 삽입되는 적어도 하나의 제2 비아홀을 가지는 제3 기판;

상기 제1, 제2 비아홀들에 각각 삽입된 상기 제1, 제2 금속핀을 상기 제2, 제3 신호선들에 각각 연결하는 연결부를 포함하는 것을 특징으로 하는 다층 패키지 구조물.
제9 항에 있어서,

상기 하부기판과 상기 상부기판은 상기 하부기판의 상부면에 MEMS, IC 소자를 포함하는 반도체 소자나 SMD를 실장하기 위한 요홈부를 각각 갖는 것을 특징으로 하는 다층 패키지 구조물.
제9 항에 있어서,

상기 하부기판은 상기 제1 금속핀의 제1 부분에 의하여 확보된 공간 내의 상기 하부기판 상에 실장된 MEMS, IC를 포함하는 반도체 소자나 SMD를 더 포함하는 것을 특징으로 하는 다층 패키지 구조물.
제8 항에 있어서,

상기 제1 부분이 유전체인 것을 특징으로 하는 다층 패키지 구조물.
제10 항 또는 제11 항에 있어서,

상기 하부기판은 상기 상부기판과의 정렬을 위한 정렬 패턴을 더 포함하고, 상기 상부기판은 상기 정렬 패턴이 삽입되는 관통된 제2 비아홀을 더 포함하는 것을 특징으로 하는 다층 패키지 구조물.
그의 상부에 형성된 제1 신호선과, 상기 제1 신호선과 연결되고 높은 단차비를 갖는 적어도 하나의 금속핀을 갖는 하부기판을 준비하는 단계;

그의 상부에 형성된 제2 신호선과, 상기 하부기판의 금속핀이 삽입되는 적어도 하나의 비아홀을 가지는 상부기판을 준비하는 단계;

상기 하부기판의 금속핀을 상기 상부기판의 비아홀에 삽입하는 단계; 및

상기 비아홀에 삽입된 상기 금속핀을 상기 제2 신호선에 연결하는 단계를 포함하는 것을 특징으로 하는 다층 패키지 구조물의 제조방법.
제14 항에 있어서,

상기 금속핀은 그의 단부에 솔더 도금층을 가지고, 상기 금속 핀을 상기 비아 홀에 삽입한 후 상기 솔더 도금층을 리플로우시켜 상기 금속핀을 상기 제2 신호선에 연결하는 것을 특징으로 하는 다층 패키지 구조물의 제조방법.
제14 항에 있어서,

상기 제2 신호선은 상기 비아홀의 위치에 형성된 범퍼를 포함하고, 상기 금속 핀을 상기 비아 홀에 삽입한 후 상기 범프에 열과 압력을 가하여 상기 금속핀을 상기 제2 신호선에 연결하는 것을 특징으로 하는 다층 패키지 구조물의 제조방법.
제14 항에 있어서,

상기 금속핀은 폴리머로 형성된 코어부와, 상기 코어부의 외표면에 도금된 연결부를 포함하고,

상기 금속핀은, 폴리머를 패터닝 한뒤 플라즈마로 처리하여 표면을 거칠게 만들고 SiO₂ 같은 유전체 막을 이용해 마스킹하고 도금하는 것에 의하여 형성되는 것을 특징으로 하는 다층 패키지 구조물의 제조방법.
제14 항에 있어서,

상기 하부기판은 상기 상부기판과의 정렬을 위한 정렬 패턴을 더 포함하고, 상기 상부기판은 상기 정렬 패턴이 삽입되는 관통된 제2 비아홀을 더 포함하며, 상기 제1기판과 상기 상부기판을 결합하기 전에, 상기 정렬 패턴을 이용하여 상기 하부기판과 상기 상부기판을 정렬하는 단계를 더 포함하는 것을 특징으로 하는 다층 패키지 구조물의 제조방법.