KR100468887B1 - 철도 신호 장비 시리얼 데이터 통신 감시 시스템 - Google Patents
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Abstract
본 발명은 철도 신호 장비 시리얼 데이터 통신 감시 시스템에 관한 것으로, 보다 상세하게는 철도 신호 장비간의 시리얼 데이터 통신 회로에 원칩화된 회로를 추가하여 통신 데이터의 코드 검사와 전기적인 시리얼 통신 회로의 고장 검출을 수행하는 회로에 관한 것이다.
본 발명은 CPU에서 송신된 시리얼 데이터를 송수신하는 제 1시리얼 어댑터(21)와; 상기 제 1시리얼 어댑터(21)를 통하여 송수신되는 시리얼 데이터를 궤환시켜 주는 제 2시리얼 어댑터(22)와; 상기 제 1시리얼 어댑터(21) 및 제 2시리얼 어댑터(22)와 상기 CPU(40) 사이에 연결되어 송수신되는 시리얼 데이터의 오류를 검출하는 감시부(30)를 포함하는 것을 특징으로 하는 철도 신호 장비 시리얼 데이터 통신 감시 시스템을 제공한다.
Description
본 발명은 철도 신호 장비 시리얼 데이터 통신 감시 시스템에 관한 것으로, 보다 상세하게는 철도 신호 장비간의 시리얼 데이터 통신 회로에 원칩화된 회로를 추가하여 통신 데이터의 코드 검사와 전기적인 시리얼 통신 회로의 고장 검출을 수행하는 회로에 관한 것이다.
종래의 시리얼 통신회로는 도 1과 같이 구성된다. 수신된 데이터를 시리얼 어댑터(11)를 사용하여 디지털 신호로 변환 후 CPU(13)와 인터페이스하기 위한 병렬 데이터로 변환하는 UART(12)를 거쳐 수신한다.
반대로 데이터의 송신은 데이터 라인을 통한 병렬 데이터를 UART(12)를 거쳐 직렬 형태의 디지털 신호로 변환 후에 시리얼 어댑터(11)를 거쳐 전기적인232/422/485의 전기적인 신호로 변환된다.
상기와 같은 종래의 시리얼 통신은 데이터가 전달되는 매체의 특성과 환경적인 요인에 따라 노이즈에 의한 데이터의 변형이 발생할 수 있다.
이러한 데이터의 변형을 감시하기 위하여 마이크로프로세서에서 수행되는 어플리케이션 소프트웨어에 CRC 체크 등의 기법을 사용하여 데이터의 오류를 검사하고 정정하는 여러 가지코드 기법을 사용하고 있다.
그러나 이러한 기법은 소프트웨어에 종속적인 방법으로써 알고리즘의 오류에 의해 시스템 전체가 오동작을 할 수 있으며, 시리얼 데이터를 송수신하는 물리적인 디바이스인 시리얼 어댑터나 UART의 고장은 검지할 수 없다.
송신하는 데이터는 궤환을 받지 않고 통신을 하는 상대 시스템으로부터 응답함으로써 정상 동작을 판단하기 때문에 송신 데이터가 변질되었는지, 상대 시스템이 오동작을 하였는지를 확인할 수 없으며, 결함의 검출에 걸리는 시간도 길어져서 시스템 전체의 신뢰도를 떨어뜨리는 요인이 된다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해소하기 위한 것으로, 철도 신호 장비간의 데이터 통신에 대한 신뢰성을 보장하고, 송신된 데이터를 궤환받아 검사하여 소프트웨어에 의한 잘못된 데이터 송신을 실시간으로 검출하며, 수신된 전문의 내용을 테이블과 비교하고 암호화 또는 복호화에 필요한 코드 연산을 고속으로 수행하는 기능을 가지는 철도 신호 장비 시리얼 데이터 통신 감시 시스템을 제공하는데 있다.
도 1은 종래의 시리얼 데이터 통신 회로를 설명하기 위한 블록도.
도 2는 본 발명에 따른 철도 신호 장비 시리얼 데이터 통신 감시 시스템의 구성을 설명하기 위한 블록도.
본 발명은 상기한 목적을 달성하기 위하여, 도 2에 나타낸 바와 같이, 상대 시스템과 송수신되는 시리얼 데이터를 인터페이스 하는 제 1 및 제 2시리얼 어댑터(21, 22)와 CPU(40) 사이에 연결되어 송수신되는 시리얼 데이터의 오류를 감시하는 감시부(30)로 구성된다.
상기 제 1 및 제 2시리얼 어댑터(21, 22)는 232/422/485에 해당하는 전기 신호를 디지털 시리얼 데이터 신호와 인터페이스 하는 회로로써 송수신 이중화되어 있다.
상기 감시부(30)는 Rx 데이터 CMP/TDC(31), Rx/Tx 데이터 CMP/TDC(32), FDC(34), 코드 체커 데이터 테이블 CMP(35)로 구성된다.
상기 Rx 데이터 CMP/TDC(31)는 상기 제 1시리얼 어댑터(21)의 특성에 의한 미세 시간 차이를 조절하며, 이중화된 상기 제 1시리얼 어댑터(21)의 결함을 검출한다. 이러한 동작은 CMP/TDC(31)내부에 존재하는 비교회로에 의해 이중화된 시리얼 어댑터(21)출력신호를 평가하며, 소자의 물리적인 특성에 의한 결함발생을 제외시키기 위해 시간지연 검출회로(TDC : Time delay Detection Circuit)에 의해 데이터의 전송속도에서 허용하는 지연시간 범위를 초과하는 데이터 불일치를 고장으로 판단한다.
상기 Rx/Tx 데이터 CMP/TDC(32)는 검사 로직에 의한 상기 제 2시리얼 어댑터(22)의 시리얼 데이터의 미세 시간 차이를 조절하며, 송신된 데이터와 궤환된 데이터를 비교하여 송신 데이터 실제출력 전압의 결함을 검출한다.
상기 UART(33)는 시리얼 데이터를 병렬 데이터로 변환 또는 그 반대 동작을 하는 회로로 이중화되어 있으며, 자기 검사 특성을 가진다.
상기 FDC(34) 즉, Fault Detection Circuit는 상기 Rx 데이터 CMP/TDC(31) 및 Rx/Tx 데이터 CMP/TDC(32)에서 나온 모든 결함 발생 신호를 종합하는 역할을 수행한다.
상기 코드 체커 데이터 테이블 CMP(35)는 상기 UART(33)에 의하여 병렬로 전환된 수신 데이터의 데이터 부분만을 발췌하여 입력된 데이터 양식과 비교하는 역할을 수행한다.
상기와 같이 구성된 본 발명의 동작을 시리얼 데이터의 송신과 수신으로 나누어 설명한다.
시리얼 데이터의 송신 과정은 다음과 같다.
CPU(40)에서는 일반 UART를 제어하는 방식으로 상기 UART(33)에 송신 데이터를 전송한다.
상기 UART(33)는 미리 입력된 데이터 테이블에 송신하려는 데이터가 존재하는지를 검사한 후에 제 1시리얼 어댑터(21)를 사용하여 데이터를 송신한다.
이 때, 송신 출력이 이중화된 제 2시리얼 어댑터(22)의 수신 입력으로 연결되어 송신된 데이터가 상기 감시부(30)로 궤환된다.
이 데이터는 다시 상기 UART(33)를 거쳐 병렬 데이터로 변환된 후에 내부 버퍼에 저장된 송신 데이터와 비교하는 과정을 거친다.
궤환된 데이터가 송신한 데이터와 서로 다른 경우에 상기 제 1시리얼어댑터(21)의 결함으로 간주하여 시스템이 고장 경보를 전송한다.
일반적인 시리얼 데이터 통신에서는 1바이트 단위의 시리얼 데이터를 붙여서 약 128바이트 정도씩 전송을 한다.
이러한 전문 양식을 하드웨어 구조로만 설계된 본 발명에 따른 철도 신호 장비 시리얼 데이터 통신 감시 시스템을 이용하여 각각의 바이트를 고속으로 감시한다.
한편, 시리얼 데이터의 수신 과정은 다음과 같다.
외부에서 들어 온 데이터는 이중화된 어댑터와 비교기를 거치는 동안 어댑터와 비교기의 결함을 검출한다.
이중화된 어댑터와 비교기에서 동일한 결과로 출력된 시리얼 데이터는 마찬가지로 이중화된 UART(33)를 거쳐 병렬 데이터로 변환되며, 변환된 결과 값도 비교되어 UART(33)의 결함을 검출한다.
시리얼 데이터의 수신은 물리적인 소자에 해당하는 어댑터의 아날로그적인 특성에 따라 약간의 시간차를 가진다. 따라서 본 회로에 사용된 비교기는 데이터의 시작을 동기화시키는 하강 신호 검출 회로(Falling Edge Detector)를 내장하고 있어서 시간차를 고려한 시리얼 데이터의 비교를 가능하게 한다.
이렇게 비교되고 검증된 데이터는 미리 입력된 데이터 테이블에서 데이터가 존재하는 지를 비교하고, 검증이 완료된 데이터는 시스템 버스를 통하여 CPU(40)에 전달된다.
상기와 같이 이루어지는 본 발명은 시리얼 데이터 통신 제어 외에도 이더넷통신에도 응용이 가능하며, 철도 신호 장비 외에도 데이터의 포맷이 표준화되어 있는 다른 데이터 통신의 데이터 검증에도 적용할 수 있다.
상기와 같이 이루어진 본 발명은 하드웨어 논리 회로를 사용하여 시리얼 데이터 송수신 하드웨어의 결함 검출 시간을 최소화할 수 있고, 송신 데이터를 궤환받아 송신한 데이터와 궤환된 데이터를 병렬 데이터로 비교하므로 실제로 송신된 데이터를 검증할 수 있다.
그리고, 하드웨어를 사용하여 데이터의 오류 검출 및 정정을 하므로 시스템의 신뢰성을 향상시켜 주며, 원칩화된 모듈 설계로 기존의 시리얼 데이터 통신 회로에 용이하게 추가하여 구성할 수 있다.
Claims (2)
- CPU에서 송신된 시리얼 데이터를 송수신하는 제 1시리얼 어댑터와;상기 제 1시리얼 어댑터를 통하여 송수신되는 시리얼 데이터를 궤환시켜 주는 제 2시리얼 어댑터와;상기 제 1시리얼 어댑터 및 제 2시리얼 어댑터와 상기 CPU 사이에 연결되어 송수신되는 시리얼 데이터의 오류를 검출하는 감시부를 포함하는 것을 특징으로 하는 철도 신호 장비 시리얼 데이터 통신 감시 시스템.
- 제 1항에 있어서, 상기 감시부는 상기 제 1시리얼 어댑터의 특성에 의한 미세 시간 차이를 조절하며, 이중화된 상기 제 1시리얼 어댑터의 결함을 검출하는 Rx 데이터 CMP/TDC와; 상기 제 2시리얼 어댑터의 시리얼 데이터의 미세 시간 차이를 조절하며, 송신된 데이터와 궤환된 데이터를 비교하여 송신 데이터의 결함을 검출하는 Rx/Tx 데이터 CMP/TDC와; 시리얼 데이터를 병렬 데이터로 변환 또는 그 반대 동작을 하는 회로로 이중화되어 있으며, 자기 검사 특성을 가지는 UART와; 상기 Rx 데이터 CMP/TDC 및 Rx/Tx 데이터 CMP/TDC에서 나온 모든 결함 발생 신호를 종합하는 역할을 수행하는 FDC와; 상기 UART에 의하여 병렬로 전환된 수신 데이터의 데이터 부분만을 발췌하여 입력된 데이터 양식과 비교하는 역할을 수행하는 상기 코드 체커 데이터 테이블 CMP를 포함하는 것을 특징으로 하는 철도 신호 장비 시리얼 데이터 통신 감시 시스템.
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