[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100380701B1 - 표면장착용반도체장치제조방법및표면장착용반도체장치 - Google Patents

표면장착용반도체장치제조방법및표면장착용반도체장치 Download PDF

Info

Publication number
KR100380701B1
KR100380701B1 KR1019960701653A KR19960701653A KR100380701B1 KR 100380701 B1 KR100380701 B1 KR 100380701B1 KR 1019960701653 A KR1019960701653 A KR 1019960701653A KR 19960701653 A KR19960701653 A KR 19960701653A KR 100380701 B1 KR100380701 B1 KR 100380701B1
Authority
KR
South Korea
Prior art keywords
slice
semiconductor
semiconductor device
package leads
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019960701653A
Other languages
English (en)
Other versions
KR960705353A (ko
Inventor
데커 로날드
고데프리두스 헨리쿠스 마스 라파엘
요하네스 피터 마르티누스 페르스레이젠 게라르두스
Original Assignee
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리케 필립스 일렉트로닉스 엔.브이.
Publication of KR960705353A publication Critical patent/KR960705353A/ko
Application granted granted Critical
Publication of KR100380701B1 publication Critical patent/KR100380701B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/4822—Beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76289—Lateral isolation by air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Manufacture Of Macromolecular Shaped Articles (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 표면 장착용 반도체 장치(1)의 제조 방법에 관한 것이다. 본 발명에 따라, 반도체 재료의 슬라이스 상에서 상기 반도체 장치들은 패키지화되며, 동시에 상기 반도체 재료로부터 패키지 리드들이 형성된다. 본 발명에 따른 방법에서, 반도체 장치들은 리드 프레임, 본딩 와이어, 또는 금속 패키지 리드들의 필요 없이도 제조된다. 포토리소그래피, 에칭 등의 웨이퍼 레벨에서의 IC기술 덕택에, 본 발명에 따른 방법은 반도체 장치들을 가능한 한 매우 작은 치수로 만들 수 있다. 부가해서, 수 많은 패키지 리드들을 가진 집적 회로들이, 필요로 되는 추가의 단계 없이도 간단한 방법으로 제조될 수 있다. 본 발명에 따른 방법은 그래서 비교적 저렴하다.

Description

표면 장착용 반도체 장치 제조 방법 및 표면 장착용 반도체 장치
본 발명은 표면 장착용 반도체 장치 제조 방법 및 표면 장착용 반도체 장치에 관한 것이다.
그러한 장치는 맥-그로우-힐 북 컴퍼니에서 1988년에 2판으로 간행한 에스. 엠. 스제의 "VLSI 기술", 132장, 569쪽(S.M. Sze: "VLSI Technology", Chapter 13, p. 569, 2nd edition, Mc-Graw-Hill Book Company 1988)에 공지되어 있다. 표면 장착용 장치들 또는 "표면 장착된 장치(surface mounted devices)"(SMDs)는 종래의 구성성분들 보다는 이점이 있는데, 그것은 SMDs는, 종래의 구성성분들을 구비하고 있는 경우에서와 같이, 인쇄 회로 보드(printed circuit board) 내의 구멍들을 통과해야 하는 페키지 리드를 갖지 않고서도 인쇄 회로 보드의 표면상에 제공된다는 점이다. 반도체 소자를 포함하는 반도체 몸체가 금속 패키지 리드를 구비한 금속 리드 프레임 상에 장착되고, 그후 반도체 소자의 접촉 표면들은 본딩 와이어들에 의해 패키지 리드들에 접속되는 식으로 SMDs가 제조된다. 그런 다음, 반도체 몸체 및 패키지 리드들의 일부는 에폭시 수지 코팅으로 엔벨로프된다. 보통, SMDs는 인쇄 회로 보드의 표면상에 접착제로 고정되고, 그후 패키지 리드들과 인쇄 회로 보드상의 컨덕터 트랙들 사이의 전기 접속이 땜납에 의해 이루어진다. 공지된 SMD 의 금속 패키지 리드들은 예를 들어 굴곡형(bent shape) 또는 "갈매기 날개형(gull wing)"으로 적응되어, 컨덕터 트랙과 패키지 리드간의 접속을 더 양호하게 해준다.
종래의 방법은 반도체 장치를 적은 치수로 실현한다는 것이 어렵고, 또한 집적 회로들과 패키지 리드들간에 많은 접속이 이루어져야 하기 때문에 매우 많은 패키지 리드들을 갖는 집적 회로들을 구비하는 반도체 장치는 상대적으로 비싸다는 단점이 있다.
본 발명의 목적은 특히, 표면 장착용 소규모 반도체 장치들이 비교적 비용이 적게 드는 방법으로 제조될 수 있는 방법을 제공하는 것이다.
본 발명에 따라, 상기 목적을 위한 방법은, 반도체 재료의 슬라이스가 그 양 측면 중 제1 측면에서 반도체 소자들 및 리드 영역들을 구비하며, 상기 제1 측면에서 반도체 소자들과 리드 영역들 사이에 컨덕터 트랙들이 제공되며, 상기 슬라이스의 제1 측면은 코팅을 구비하며, 상기 리드 영역들은 상기 반도체 소자들과 분리되며, 상기 슬라이스는 패키지 리드들을 갖는 개개의 반도체 장치들로 재분할되며 상기 패키지 리드들은 리드 영역들이 존재하는 슬라이스의 부분들을 포함하고, 제2 측면은 표면 장착에 적합한 것을 특징으로 한다.
본 발명에 따른 방법에 의해 제조된 반도체 장치들에서, 제1 측면상의 컨덕터 트랙들은, 예를 들어 반도체 소자의 접촉 면들과 반도체 재료의 패키지 리드들 사이의 전기 접속을 달성한다. 이것은 접촉 면들과 금속 패키지 리드들 사이의 접속을 본딩 와이어로 달성하는 종래의 반도체 장치들과는 대조적이다.
제1 측면상의 코팅은 주변 영향들로부터 반도체 소자와 컨덕터 트랙을 보호하며, 그래서 반도체 소자와 컨덕터 트랙이 부식되거나 저하되는 것을 방지한다. 반도체 소자들과 리드 영역들은 상호적으로 분리되어 있어서, 예를 들어 반도체 재료는 제거되거나 또는 반도체 소자들과 리드 영역들 사이를 절연시키고, 또한 슬라이스는 개개의 반도체 장치들로 재분할된다. 이 경우에 패키지 리드들은 반도체 재료로부터 직접 형성된다. 패키지 리드들은 리드 영역들을 구비하며 이 영역들은 컨덕터 트랙과 제2측면 사이의 양호한 전기 접속을 보장한다. 반도체 장치의 제2측면은 비교적 평면으로 되어 있어서 반도체 장치가 표면 장착되기에 적절하다. 그런 다음 마지막으로 반도체 장치는 예를 들어 인쇄 회로 보드 상에 장치의 제2측면을 이용해서 장착된다. 그래서 패키지 리드들은 인쇄 회로 보드 상에서 컨덕터 트랙과 전기적 및 열적 접촉(electrical and thermal contacts)을 이루게 된다. 이 목적을 위해 패키지 리드의 제2측면을 예를 들어 금속층 또는 전도 접착층과 같은 금속성의 전도층을 구비할 수 있다.
본 발명의 방법에 의하면, 예를 들어, 반도체 소자들이 제공되는 슬라이스의 부분들로부터 추가의 패키지 리드들을 제조할 수 있다. 그런 다음 반도체 소자 일부는 직접적으로, 즉 컨덕터 트랙을 사용하지 않고서, 인쇄회로 보드상에 장착된 후 컨덕터 트랙과 전기적 또는 열적 접촉이 된다.
본 발명에 따른 방법에서, 반도체 장치들은 리드 프레임, 본명 와이어들, 또는 금속 패키지 리드들의 필요 없이 제조된다. 공지된 SMDs는 기계적 접합 기계(mechanical bonding machines)에 의해 최종 장착되며 이것은 공지된 SMDs 의 치수들이 비교적 커야만 한다는 것을 의미한다. 본 발명에 따른 반도체 장치들의 제조는, 장치들이 여전히 반도체 재료의 슬라이스에 제공될 때 발생한다. 포토리소그래피, 에칭 등의 웨이퍼 수준에서의 IC 기술로 인해, 본 발명에 따른 방법은 반도체 장치들을 가능한 매우 작은 치수로 만들 수 있게 한다. 또한 반도체 장치들은 부가적인 단계들이 필요 없는 간단한 방법으로 수많은 패키지 리드들을 포함하는 집적 회로를 구비할 수 있다. 본 발명에 따른 방법은 그래서 상대적으로 비용이 들지 않는다.
제1 측면이 절연층을 구비하고 절연층 위에 컨덕터 트랙들이 제공되며, 그 후 코팅이 제공되고 이 후 슬라이스에 대해 슬라이스의 제2측면의 전체 표면 영역에 걸쳐 벌크 감소 처리(bulk reducing treatment)를 실시하고, 리드 영역들은 반도체 소자로부터 분리되고, 재료는 제2측면으로부터 선택적으로 슬라이스로부터 제거되며, 절연층은 이 동안에 스토퍼층(stopper layer)으로서 사용될 때, 추가의 이점이 얻어진다. 상기 슬라이스는 제2측면으로부터 벌크 감소 처리에 의해 얇아지는데, 예를 들어 슬라이스는 종래 방법에 따른 두께로 얇아지거나 에칭되어, 수 내지 수십 마이크로미터의 두께로 양호하게 얇아진다. 그러한 얇은 슬라이스는 반도체 소자의 부분들과 슬라이스의 벌크 사이의 반도체 소자에서 캐패시턴스 값들이 비교적 낮도록 보장하고, 그래서 반도체 소자는 고 주파수들에 적절하다. 또한, 제1 측면으로부터 제2측면으로의 패키지 리드들의 직렬 저항은 얇은 슬라이스에서 비교적 작다. 코팅은 얇은 슬라이스를 비교적 기계적으로 강화시켜 용이하게 취급될 수 있도록 한다. 또한 얇은 슬라이스에서 리드 영역들과 반도체 소자들 사이의 분리를 제공하는 것도 비교적 간단하다. 재료의 선택적 제거는 예를 들어, 에칭 마스크를 이용한 에칭을 통하여 또는 레이저를 이용한 선택적 증발을 통하여 이루어질 수 있다. 절연층의 재료는, 반도체 재료는 제거되지만 절연층은 제거되지 않는 반도체재료에 의존해서 선택된다. 반도체 재료와 절연층의 그러한 조합들은 공지되어 있는데, 예를 들면 다음과 같은 재료 조합이 사용될 수 있다: GaAs 와 실리콘 질화물; 실리콘 및 실리콘 산화물 또는 실리콘 질화물, 양호하게, 실리콘이 반도체 재료로서 사용된다. 그런 다음 절연층은 예를 들어, 질화물 또는 산과 질화물 층이 될 수 있다. 양호하게, 실리콘 산화물 층이 절연층으로서 제공된다. 그러면 반도체 장치의 제조 공정은 절연층을 제공하는데 필요한 추가적인 단계들 없이도 현재의 제조 공정들에 용이하게 병합될 수 있다.
양호하게, 반도체 소자들과 리드 영역들 사이의 반도체 재료를 제거하기 위해 제2측면에 마스크가 양호하게 제공된다. 이 마스크는 예를 들어 티타늄/텅스텐과 같은 합금을 포함할 수 있다. 본 발명의 방법에서 제2측면에 금을 함유하는 층이 양호하게 제공되며, 상기 층은 포토리소그래피 기술로 패턴화되며, 그 후 리드 영역들과 반도체 영역들은 반도체 재료의 에칭 을 통해 분리되며, 금을 함유하는 패턴화된 층은 에칭 마스크로서 사용된다. 포토리소그래피 마스크는 얼라인(align)되며, 예를 들어 마스크, 슬라이스, 코팅을 통해 볼 수 있도록 적외선이 사용된다.
금을 함유하는 층은 에칭 마스크로서 매우 적절한데 왜냐하면 연장된, 비교적 강한 에칭 동작들(prolong, comparatively strongly etching: operations)의 사용을 가능하게 하기 때문이다. 금을 함유하는 패턴화된 층은 또한 패키지 리드를 금속화시키는 역할을 할 수 있으며, 그래서 패키지 리드는 예를 들어 인쇄 회로 보드에 직접 땜납될 수 있다.
양호하게, 반도체 재료는 실리콘을 포함하며, 리드 영역은 KOH에서 슬라이스에칭을 통해 반도체 소자로부터 분리된다. KOH를 이용하는 에칭은 리드 및 접촉 영역의 잘 규정된 엣지들(well-defined edges), 즉 제2측면에 대해 대략 55° 의 경사를 갖는 엣지들을 유도한다.
상기 코닝은 비교적 두꺼우며 기계적으로 경직되이 있어서, 반도체 장치가 비교적 기계적으로 강하게 되도록 할 수 있다. 코팅이 비교적 경직된 덮개판(cover plate)(또는 유리판)을 포함할 때 이점이 있다. 예를 들어, 그러한 덮개판으로서 실리콘 슬라이스나 세라믹판이 이용될 수 있다. 덮개판은 예를 들어 웨이퍼 접합 또는 접착에 의해 제공된다. 열 셋팅 접착제(thermosetting glue)를 사용하면 반도체 슬라이스와 덮개판 사이의 접속이 상승된 온도에서도 안정하다는 이점이 있다. 양호하게, 상기 코팅은 절연 덮개판을 구비한다. 그러한 덮개판은, 컨덕터 트랙과 덮개판 사이에 용량성 결합(capacitive coupling)이 없기 때문에 반도체 장치의 고주파 특성들이 양호하게 영향을 받는다는 이점이 있다. 양호하게, 본 발명에 따른 방법은 UV(적외선 방사)경화 접착제가 절연 덮개판과 같은 유리판을 갖는 코팅으로서 제공되고, 그 후 상기 접착제가 유리판을 통해 UV 방사에 의해 경화되는 것을 특징으로 한다. UV경화 접착제는 실내 온도에서 단시간에 경화된다. 상기 접착제는, 용매가 그 안에 없으므로, 그래서 유리판과 반도체 슬라이스 사이의 접착층에 공동들(cavities)이 생기지 않는다는 이점이 있다. 유리판은 슬라이스와 동시에 분리됨으로써 반도체 장치 각각은 그것의 제1 측면에서 유리판의 일부를 구비한다. 유리판을 사용하면 많은 이점이 있다. 유리는 값이 싸고 딱딱하며 폭넓게 유용하고 외부의 영향에 대해 반도체 장치를 보호하며 매끄러운 표면을 갖고 있다. 유리판의응용으로 인해, 반도체 재료를 슬라이스의 제2측면으로부터 제거하는 동안 반도체 장치는 더욱 튼튼하게 되고 제조가 종료된 후에는, 동작들 동안 발생하는 불량은 적어질 것이다. UV 경화 접착제는 또한 투명하기 때문에, 유리판과 접착을 통해 반도체 소자들을 볼 수 있으며 그래서 반도체 소자들과 리드 영역들의 분리나 슬라이스를 개개의 장치로 재분할하기 위한 얼라인먼트와 같은 동작이 간단하다.
컨덕터 트랙들이 제공되기 전에, 제1층에 인접하고 1019/㎤ 이상의 도판트 원자량을 포함하는 접촉 영역들이 반도체 소자들 및/또는 리드 영역 들에 구비될 때 추가의 이점이 얻어진다. 컨덕터 트랙과 이와 같은 비교적 강하게 도핑된 접촉 영역 사이에는 낮은 오옴 접촉(low-ohmic contact)이 이루어질 수 있다. 양호하게, 제1측면에서 제2측면으로 연장하는 리드 영역들은 1019/㎤ 의 도판트 원자량을 포함한다. 이 때 패키지 리드들은 비교적 낮은 오옴이기 때문에, 상기 슬라이스의 제1 측면과 제2측면에서의 컨턱터 트랙들간에 우수한 전기 접속이 생성된다. 반도체 장치는 상기 제2측면을 이용해서 인쇄 회로 보드상에 장착된다. 그런 다음 반도체 소자와 인쇄 회로 보드 사이에 양호한 전기 접속이 이루어진다. 예를 들어 반도체 소자가 제1 측면의 컨덕터 트랙과 슬라이스의 반도체 재료 사이에 쇼트키 다이오드를 구비한다면, 강하게 도핑된 접촉 영역을 항상 사용할 필요가 없다.
본 발명은 또한 표면 장착용 반도체 장치에 관한 것이다. 본 발명에 따라, 반도체 장치는 덮개판을 구비하며 이 덮개판 위에서 반도체 재료의 몸체와 패키지 리드들은 자신들의 두 측면 중 제1 측면을 각각 구비하면, 상기 리드들은 상기 몸체로부터 절연되고 반도체 재료로 만들어지며, 동시에 상기 몸체는 상기 제1 측면에서 반도체 소자를 구비하며 상기 반도체 소자는 컨덕터 트랙을 통해 패키지 리드들의 제1 측면에 접속되고, 제1 측면의 반대에 있는 패키지 리드들의 제2측면은 하나의 평면에 놓인다. 본 발명에 따른 반도체 장치는 상술한 바와 같은 방법에 의해 매우 작은 치수들로 제조될 수 있다. 부가하여 수많은 패키지 리드들을 갖는 집적 회로를 구비하는 반도체 장치들은 예를 들어 많은 본딩 와이어를 쓰는 것과 같은 부가의 단계를 거치지 않고서도 간단히 만들어질 수 있다. 그래서 본 발명에 따른 반도체 장치는 비교적 저렴하다.
본 발명은 첨부된 도면을 참조하고 예를 들어 보다 상세히 후술한다.
제1도 내지 제 6도는 본 발명에 따른 방법에 의해 여러 제조 단계에서 제조되는 다이오드 반도체 장치의 단면도이다.
제 7 도 내지 제 9 도는 본 발명에 따라 제조된 트랜지스터 반도체 장치이며, 제 7 도는 제1측면의 평면도이고 제 8 도는 제2측면의 배면도이고 제 9 도는 단면도이다.
제 10 도 및 제 11 도는 본 발명에 따라 제조된, 수많은 패키지 리드들을 갖는 집적 회로를 포함하는 반도체 장치이며, 제 10 도는 단면도이고 제 11 도는 제 1 측면의 평면도이다.
도면들은 개략도이고 축척으로 도시된 것이 아니며, 도면에서 동일한 부분은 일반적으로 동일한 참조 부호를 붙였다.
제 6 도는 반도체 재료의 패키지 리드들(2, 12)을 갖는 반도체 장치(1)이다.제1 도 내지 제 6도는 그러한 반도체 장치(1)의 제조 방법을 도시한다. 이 목적을 위해 반도체 재료의 슬라이스(3)는 그것의 두 측면(4, 5)(제1 도 참조) 중 제1 측면에서 반도체 소자(6)를 구비한다. 두개의 반도체 소자들(6)이 도시되어 있다. 실제로 많은 반도체 소자들(6)이 슬라이스(3)에 제공된다. 이 실시예에서 상기 슬라이스(3)는 에피텍셜적으로 제공된(두께 3μm, 도핑 1015/㎤) n-형 층을 구비하는 n+기판 (도핑 1019/㎤)을 포함하는 실리콘 슬라이스이다. 슬라이스(3)에 공지된 방법으로 다이오드반도체 소자(6)가 제공되는데, 확산에 의해 p+영역(17)(도핑 1020/㎤)이 제공되고 p+영역(17)과 n-에피택셜 층 사이에 pn 접합이 형성된다.
리드 영역(8)은 1019/㎤ 이상의 도판트 원자량을 가진 접촉 영역(19)을 구비한다. 그런 다음 나중에 제공되는 컨덕터 트랙(7)과 비교적 강하게 도핑된 접촉 영역(19) 사이에 비교적 낮은 오옴 접촉이 만들어진다. 동시에 이 실시예에서 p+영역(17)은 반도체 소자(6)용 접촉 영역으로 작용한다. 양호하게, 제1 측면(4)에서 제2측면(5)으로 연장하는 리드 영역(8)은 1019/㎤ 이상의 도판트 원자량을 포함한다. 이 실시예에서, 리드 영역(8)은 n+영역(19)과 슬라이스(3)의 n+기판에 의해 형성된다. 이 때 리드 영역(8)은 비교적 낮은 오옴이므로, 슬라이스의 제1 측면(4)과 제2측면(5) 사이에 우수한 전기 접속이 생성된다.
제1 측면(4)은 절연층(10)이 구비한다. 실리콘이 반도체 재료로서 사용될 때예를 들어 실리콘 질화물 또는 실리콘 산화 질화물이 절연층(10)으로 사용될 수 있다. 이 실시예에서, 상기 실리콘 산화물 층이 절연층(10)으로 제공된다. 그런 다음 반도체 장치(1)의 제조 공정은 절연층(10)을 준비하기 위한 추가의 단계가 필요 없이, 현재의 제조 공정에 용이하게 변합된다. 이 실시예에서 실리콘 층인 절연층(10)은 소위 LOCOS 형이다. 그러한 절연층(10)을 제공하기 위해, 슬라이스(3)를 1000℃ 에서 5 시간동안 습기 산소(wel oxygen)에 노출시켜 슬라이스(3)의 실리콘을 실리콘 질화물 마스크를 통해 공지된 방법으로 산화시킨다. 이에 의해 1μm 의 두꺼운 실리콘 산화물 층(10)이 생성된다.
반도체 소자(6)와 리드 영역(8) 사이의 절연층(10) 상에 컨덕터 트랙이 제공된다(제2도 참조). 컨덕터 트랙(7)은 절연층(10)의 접촉홀을 통해 반도체 소자(5) 및 리드 영역(8)과 전기 접속된다. 컨덕터 트랙(7)은 금을 함유한다. 표면(4) 위에 스퍼터링 공정으로 0.1μm Ti 층, 0.1μm Pt 층, 및 1.0μm Au 층이 제공된다. 이들 층들은 이후 포토리소그래피 기술에 의해 공지된 방법으로 패턴화된다. 컨덕터 트랙들 상에 공지된 방법으로 실리콘 질화물의 안티-스크래치 층(anti-scratch layer)(20)이 제공된다. 그런 다음 슬라이스의 제1 측면(4)은 코팅(9)을 구비한다(제 3 도 참조). 반도체 장치(1)를 기계적으로 충분히 강하게 만들기 위해, 예를 들어, 유리 구체(glass globules)와 같은 세라믹 재료가 채워진 비교적 얇은 합성 수지층, 또는 두꺼운 합성 수지층의 사용을 통해, 코팅(9)은 비교적 두껍거나 또는 기계적으로 비교적 충분히 경직되게 취해질 수 있다. 코팅(9)이 비교적 경직된 덮개판(13)을 구비할 때 이점이 있다. 그러한 덮개관(13)을 위해, 예를 들어 실리콘슬라이스 또는 세라믹 판이 취해질 수 있다. 덮개판은 예를들어 웨이퍼 본딩 또는 접착층(glue layer)(11)에 의해 제공된다. 절연 덮개판(13)은, 컨덕터 트랙들과 덮개판 사이에는 용량성 결합(capacitive coupling)이 없기 때문에 반도체 장치의 고 주파수 특성들이 양호하게 될 수 있는 이점을 갖는다. 상기 접착층(11)을 위해 열셋팅 접착(thermosetting glue)을 취하는 이점이 있다. 그러한 접착은 상승된 온도에서 연화되지 않거나 거의 연화되지 않기 때문에, 상승된 온도에서 접속도 안정적이다. 양호하게, 본 발명에 따른 방법에서 UV 경화 접착제가, 유리판(13)을 갖는 코팅(9)으로서 제공되고, 상기 접착층(11)은 유리판(13)을 통해 UV 방사로 경화된다. 이에 의해 반도체 장치(1)는 슬라이스(3)의 제2측면(5)으로부터 반도체 재료의 제거동안 및 제거 완료 후에 매우 강하며 이 동작들 동안의 불량률이 낮다. UV 경화 접착제는 실내 온도에서 단시간에 경화될 수 있다. UV 경화 접착제는 용매가 없으므로, 용매의 증발로 인한 유리판(13)과 반도체 슬라이스(3) 사이의 접착층에 공동들이 형성되지 않는다는 이점을 갖는다. 또한 이 접착제는 산소가 없을 때 딱딱해지기만 한다. 이것은 제조동안 유리판(13)과 슬라이스(3) 사이와는 다른 위치들에서 존재할 수 있는 접착제가 용이하게 제거될 수 있다는 것을 의미하는데, 왜냐하면 이 접착제는 공기 중에 산소가 있기 때문에 경화되지 않기 때문이다. 에폭시 또는 아크릴레이트 접착제와 같은 합성 수지 접착제는 UV 경화 접착체로서 사용될 수 있다. 본 실시예에서, 헥사네디올레 디아크릴레이트(hexanediole diacrylate) 1.6 이 사용된다.
두께가 1mm 인 파이렉스판(Pyrex plate)은 본 실시예에서 유리판으로 사용된다. 대안적으로, 예를 들어 덮개판(13)으로서 세라믹 판이 사용될 수 있다. 덮개판이 UV 방사에 비교적 낮은 투과성을 가지면 충분하다. UV 경화 접착제는 소량의 UV 방사만으로 경화될 수 있다. 대안적으로, 상승 온도에서의 처리로 UV 경화 접착제를 경화시킬 수 있다. 그렇지만, UV 방사에 의한 경화는 상승된 온도에서의 경화보다 더 간단하다. 덮개판은 팽창 계수를 갖는데 이 팽창 계수는 슬라이스(3)의 반도체 재료의 팽창 계수와는 다르다. 연속적인 공정 단계들에서 커다란 온도 변화들이 사용되지 않으므로 덮개판(13)과 슬라이스(3) 사이의 팽창 차는 작게 될 것이고 접착층(11)에 의해 보상될 것이다.
실제로, 반도체 재료의 슬라이스(3)는 덮개(9)가 제공된 후에 얇게 만들어지며 재료는 슬라이스(3)의 제2측면으로부터 제거된다. 이 실시예에서, 슬라이스(3)의 두께는 감소되어 제2측면(5)으로부터의 그라인딩(grinding)을 통해 약 10μm 가 된다.
제 4도, 5도 및 6도는 리드 영역(8)이 반도체 소자(6)로부터 어떻게 분리되는지를 도시하는데, 재료는 제2측면(5)에서 슬라이스(3)로부터 선택적으로 제거되며, 절연층(10)은 본 발명에 따른 스토퍼 층으로서 사용된다. 얇아진 슬라이스(3)는 이 목적을 위해 제2측면(5)에서 컨덕터 층을 구비하며, 상기 층은 마스크에 의해 패턴화된다. 마스크는 얼라인되며 마스크, 슬라이스, 및 덮개판을 통해 볼 수 있도록 적외선이 사용된다. 제 4도 및 제 5 도는 패턴화된 금속층(15)이 이후 리드 영역(8)과 반도체 소자(6)를 분리하는데 어떻게 마스크로서 사용되는지를 도시한다. 금속층(15)은 포토리소그래피에 의해 얻어진 보통 마스크 보다 훨씬 더 안정적인 마스크이다. 가능한 비교적 높은 온도에서 강한 에칭 동작들의 사용을 허용하며, 동시에 이 금속층은 제2측면(5)에서 금속피복(metallization)의 역할을 한다.
패턴화된 금속층(15)이 금을 함유할 때 제2측면(5)에서의 반도체 소자(6)와 리드 영역(8)의 분리에서 추가의 이점이 얻어진다. 본 실시예에서, 스퍼터링 공정에서 제2측면상에 0.1um Ti 층, 0. 1μ m Pt 층, 및 1.0μm Au 층이 제공된다. 그런 다음 이들 층들은 포토리소그래피 기술에 의해 공지된 방법으로 패턴화된다. 리드 영역(8)은 이후 KOH에서 슬라이스의 에칭을 통해 반도체 소자(6)로부터 분리된다. 패턴화된 금속층(15)의 금은 KOH 에 대해 높은 내성이 있다. KOH에 의한 에칭은 리드와 접촉 영역들이 잘 규정된 엣지들, 즉 제2측면(5)에 대해 54.75° 의 경사(16)를 갖는 에지들을 유도한다(제 5 도 및 제 6 도 참조). 에칭은 절연층(10)에 도달하는 순간 자동적으로 중지된다. 패키지 리드들은 그래서 매우 정확하게 규정될 수 있다.
그런 다음 코팅(9)을 갖는 반도체 슬라이스(3)는 반도체 소자(6)가 제공되는 슬라이스(3)의 부분들(2)과 리드 영역(8)이 제공되는 슬라이스(3)의 부분들(12)에 의해 형성된 패키지 리드들(2, 12)을 갖는 개별의 반도체 장치들(1)로 분할된다(제 6 도 참조). 덮개판(13)은 슬라이스(3)와 동시에 분리되고, 그래서 각각의 반도체 장치(1)는 그것의 제1 측면(4)에서 덮개판(13)의 부분을 구비한다.
그러한 방법은 표면 장착용 반도체 장치, 소위 표면 장착 장치 또는 SMDs의 제조에 특히 유용하다. 그러한 반도체 장치의 치수들은 SMDs를 위한 표준 치수들과 일치할 수 있도록 적응될 수 있다. 반도체 장치의 높이는 그래서 덮개판(13)의 두께를 달리함으로써 적응될 수 있다. 본 실시예의 반도체 장치는 SMDs의 표준 치수 0402 (치수 0.04 × 0.02 × 0.02 인치, 1 x0.5 x 0.5mm)로 제조된다. 반도체 장치(1)는 표면 장착의 경우에 인쇄 회로 보드 상에 제2측면(5)을 이용해서, 즉 금을 함유하는 금속층(15)을 이용해서 장착된다. 이에 의해 반도체 소자(6)와 인쇄 회로 보드 사이에 양호한 전기 접속이 이루어진다.
제 7도 내지 제 9도는 제2실시예에 의한 반도체 소자로서 트랜지스터를 갖는 반도체 장치를 도시한다. 이 트랜지스터는 제1 도 내지 제 6 도의 제1 실시예에서의 다이오드 제조 방법에 대해 유사하게 제조된다. 제 7도는 제1 측면(4)에서의 평면도이고, 제 8 도는 제2측면(5)에서의 배면도이며, 제 9 도는 상기 트랜지스터의 측면 확장도이다. 그러한 트랜지스터는 n-에피택셜층을 갖는 n+기판을 포함하는 실리콘의 슬라이스(3)로부터 제조된다. 이 슬라이스(3)는 공지된 방법으로 포토리소그래피 방법에 의해 리드영역(28, 38)용 접촉 홀들(contact holes)을 구비한다. 그런 다음, 영역(28, 38)은, 이들 접촉 홀들을 통해 공지된 방법으로 n 형 도판트 원자의 확산에 의해 형성된다. 측면(4)에서 측면(5)으로 계속되는 N+영역들은 이에의해 형성된다. 다음 단계에서, LOCOS 영역들(10), p 형 베이스 영역(25), p+형 베이스 접촉 영역(24), 및 n+에미터 영역들(26)이 산화, 주입, 및 확산과 같은 공지된 표준 제조 기술에 의해 형성된다. 이후, 제1실시예에서와 같이 제1 측면(4)상에 Ti/Pt/Au 층이 스퍼터링된다. 이 층은 패턴화되며, 이에 의해 컨덕터 트랙들(27,37)이 형성된다. 트랙(21)은 베이스 접촉 영역들(24)과 리드 영역(28)을 접속시키며, 트랙(37)은 에미터 영역들(26)과 리드 영역(38)을 접속시킨다. 이들 컨덕터 트랙들(27, 37)에 걸쳐 실리콘 질화물 안티-스크래치 층(20)이 제공된다. 그런 다음 이 실시예에서 헥사네디올레 디아크릴레이트 1.0 인 UV 경화 접착제(11)와 두께가 1mm 인 파이렉스 유리의 덮개판(13)이 제1 측면(4)상에 제공된다. 접착제(11)는 유리판(13)을 통해 UV 로 방사된다. 그런 다음 슬라이스(3)는 그라인딩 공정에서 제2측면(5)으로부터 약 100μm 두께로 얇아진다. 파이렉스 유리판(13)은 슬라이스(3)가 그라인딩 동안 파단(break)되지 않도록 한다. 그런 다음 Ti/Pr/Au 층은 제1 실시예에서와 같이 제2측면(5)상에 스퍼터링된다. 이 층은 마스크에 의해 패턴화되고, 3개의 영역들(15)은 각각의 반도체 소자용으로 생성된다(제 8 도 및 제 9 도 참조). 그런 다음 이 슬라이스(3)는 KOH로 에칭 처리된다. 이 유리판(13)은 상기 동작동안 반도체 장치의 제1 측면(4)을 스크린한다. 개개의 패키지 리드들(22, 32, 42)은 이에 의해 생성되며, 즉 각각의 반도체 소자에 대해 베이스용 한 리드(22), 에미터용 한 리드(33), 및 콜렉터용 다른 리드(42)로 생성된다. 그런 다음 제 7 도 내지 제 9 도에 도시된 바와 같이 개개의 반도체 장치는 슬라이스(3)의 와이어-소잉(wire-sawing)에 의해 형성된다. 소잉(sawing) 공정을 위한 얼라인먼트는, 유리판(13)과 접착제(11)를 통해 반도체 소자를 볼 수 있기 때문에 매우 간단하다. 형성된 반도체 장치는 제2 측면들에 의해 인쇄 기판 보드, 포일(foil), 및 다른 유사한 것으로 직접 장착될 수 있다.
제 3 실시예로서, 본 발명에 따른 집적 회로를 갖는 반도체 장치가 도시되어있다. 제10 도는 덮개판(13)을 구비하는 표면 장착용 반도체 장치를 도시하며, 덮개판에 대향하여 반도체 재료의 몸체(42)와 반도체 재료로 만들어진 패키지 리드들(12)은 자신들의 두 측면(4, 5) 중 제1 측면(4)을 구비하며, 몸체(42)는 그것의 제1측면에서 접촉 영역들(50)을 찾는 반도체 소자(6)를 구비하며, 상기 접촉 영역(50)은 컨덕터 트랙들(7)을 통해 패키지 리드들(12)의 제1 측면에 접속되며, 패키지 리드들의 제2측면들(5)은 하나의 평면(60) 내에 위치한다. 이 실시예에서, 반도체 소자(6)는 집적 회로(IC, 제10, 11 도에는 도시되지 않음)를 포함한다. 패키지 리드들(12)은 n+형 도핑을 구비하며 집적 회로(6)를 갖는 몸체(42)와 같이 반도체 슬라이스로부터 제조된다. 본 발명의 제 3 실시예의 반도체 장치의 배치(arrangement) 및 제조는 제 1 실시예의 그것들과 유사하다. 본 실시예에서, 몸체(42)는 그것의 제2측면(5)에서 패키지 리드들(12)보다 더 에칭백된다. 반도체 장치는 인쇄 회로 보드 상에 그것의 제2측면을 이용해서 장착되며, 예를 들어, 전도 접착제의 드롭(drop)은 패키지 리드(12)의 제2측면(5)상에 제공되며 그런 다음 반도체 장치는 인쇄 회로 보드 상에 위치된다. 패키지 리드들(12)은 평면(60)에 놓여 있으므로, 반도체 장치는 모든 그것의 패키지 리드들(12)을 갖는 인쇄 회로 보드 상에서 컨덕터 트랙들과 접촉할 수 있다. 반도체 소자(6)가 제공되는 슬라이스(3)의 부분(42)은 장착된 후에 인쇄 회로 보드와 열적 또는 전기적 접촉을 갖지 않는다.
특정한 기술들이 위의 실시예들에서 사용되었지만, 본 발명으로부터 벗어남이 없이 대안적 기술이 사용될 수 있음은 자명하다. 그래서 도판트 원자의 유입이, 도핑된 층으로부터의 확산을 통해, 또는 처리후의 주입을 통해 일어날 수 있다. 습식-화학적 방법(wet-chemical method)에 의한 반도체 재료의 애칭은 플라즈마에서의 에칭으로 대체될 수 있다. 슬라이스(3)의 소잉(sawing)에 대안으로, 스크라이빙(scribing) 및 브레이킹(breaking)이 사용될 수 있다. 공지된 기술에 관한 보다 상세한 설명은 맥-그로우-힐 북 컴퍼니에서 간행한 에스. 엠 스제의 "VLSI 기술"(S.M. Sze:"VLSI Technology", Mc-Graw-Hill Book Company) 및 래티스 프레스에서 1,2권으로 간행한 에스 울프의 "VLSI 에러에 대한 실리콘 프로세싱"(S, Wolf."Silicon Processing for the VLSI Era", vols.1,2, Lattice Press)의 핸드북들에 개시되어 있다.
실시예들에서, 반도제 장치들은 다이오드들 또는 트랜지스터들 또는 집적 회로들(IC)을 구비한다. 예를 들어 다이리스터 등과 같은 다른 반도체 소자들을 대안적으로 제조할 수 있다. 가능한 한, 반도체 소자를 구비하는 몇몇 추가의 패키지 리드들이 제공될 수 있거나, 리드 영역을 구비하는 패키지 리드들에 부가해서 반도체 장치마다 제조될 수 있다.
상기 리드 영역들은 제2측면으로부터 부분적으로 제공될 수 있기도 하고 또는 제공되지 않을 수도 있다. 그래서 예를 들면, 먼저 제1 측면(4)에 인접하는 강하게 도핑된 접촉 영역(19)이 형성될 수 있으며, 나중에 제2측면(5)에 인접하고 접촉 영역(19)을 오버래핑하는 강하게 도핑된 영역이, 컨덕터 트래과 코팅이 제공되고 또한 슬라이스가 더 얇아진 후, 확산 또는 주입에 의해 제2측면으로부터 제공될수 있다. 서로 인접한 여러 개의 패키지 리드들이 제공될 수 있다. 그래서 매우 많은 패키지 리드들을 구비하는 복잡한 집적 회로가 제공될 수 있다. 컨덕터 트랙(7)은 대안적으로 멀티레이어와이어링(multilayer wiring)과 같이 구성될 수 있으므로 크로싱 트렉들(crossing tracks)이 가능하다. 광이 투과될 수 없는 층을 구비한, 유리로 구성된 덮개판(13)이 제공될 수 있으므로, 광에 민감한 반도체 소자도 또한 본 발명에 따른 방법에 의해 제조될 수 있다.
본 발명에 따른 반도체 장치들은 예를 들어, 인쇄 회로 기판들, 포일들, 세라믹 기판들 등의 수많은 형태의 기판들 상에 장착될 수 있다.
또한 추가의 절연층들을 반도체 장치들에 제공할 수도 있다. 그래서, 예를 들어 반도체 표면은, 반도체 소자들과 리드 영역들이 분리된 후 반도체 소자들과 리드 영역들 사이의 에칭된 공동들(etched cavities)에 에폭시 또는 유리를 도포하여 보호될 수 있다.

Claims (13)

  1. 표면 장착용 반도체 장치(1)를 제조하는 방법에 있어서,
    제1 전도형 및 도처에 제1 도핑 농도를 갖는 반도체 재료의 슬라이스(3)를 제공하는 단계로서, 상기 슬라이스(3)는 제1 측면(4) 및 제2 측면(5)을 갖는 상기 슬라이스(3) 제공 단계;
    상기 제1측면(4)에, (i) 상이한 도핑 레벨의 제1 전도형 및 (ii) 상기 제1 전도형과 반대의 제2전도형 중 적어도 하나를 포함하는 적어도 하나의 반도체 소자(6)를 제공하는 단계;
    상기 제1 측면(4)에, 상기 제1 도핑 농도보다 더 높은 도핑 농도를 갖는 상기 제1전도형의 별개의 리드 영역들(8)을 형성하는 단계로서, 상기 별개의 리드 영역들(8)은 상기 제1측면(4)으로부터 상기 제2 측면(5)으로 상기 슬라이스(3)를 통해 연장하는, 상기 별개의 리드 영역들(8) 형성 단계;
    상기 제1 측면(4) 상에 절연층(10)을 형성하는 단계;
    상기 절연층(10)위에, 상기 리드 영역들(8)과 상기 반도체 소자들(6)중 대응하는 소자들을 접속하는 컨덕터 트랙들(7)을 형성하는 단계;
    상기 절연층(10)에 덮개판(rigid plate;13)을 고정시키는 단계;
    반도체 슬라이스(3)의 제2 측면(5) 상에 , 대응하는 리드 영역들(8)에 상기 제2 측면(5)에서 접속된 전도성 접촉들(15)을 형성하는 단계;
    성기 전도성 접촉들(15)을 마스크로서 그리고 상기 절연층(10)을 스토퍼층으로서 사용해서 상기 슬라이스(3)의 반도체 재료를 상기 제2 측면(5)으로부터 에칭하는 단계로서, 각각의 상기 전도성 접촉(15)으로부터 상기 절연층(10)까지 연장하는 상기 리드 영역들(8)을 포함하는 반도체 재료의 칼럼들(2, 12)을 형성하며, 상기 칼럼들(2, 12) 사이는 비워 있는, 상기 에칭 단계; 및
    상기 전도성 접촉들(15)을 지탱하는 반도체 재료의 칼럼들로 구성되는 패키지 리드들(2, 12)을 갖는 개개의 장치들(1)로 상기 슬라이스(3)를 재분할하는 단계(subdividing)를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 전도성 접촉들(15)은 금을 포함하는, 반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 재료는 실리콘을 포함하며, 상기 절연층(10)은 실리콘 산화물을 포함하는, 반도체 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 에칭 단계는 KOH로 행해지며, 상기 칼럼들(2, 12) 각각은 대향 측면들을 가지며, 측면들 각각은 상기 반도체 슬라이스(3)의 상기 제2 측면(5)에 대해 대략 55도의 경사(16)를 갖는, 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 덮개판(13)을 상기 절연층(10)에 고정시키는 단계 후, 상기 제2 측면(5)은 제2 측면(5) 전체에 대한 벌크 감소 프로세스(bulk reducing process)에 의해 두께가 감소되는, 반도체 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 덮개판(13)은 세라믹, 유리, 또는 실리콘 슬라이스 중 하나를 포함하는, 반도체 장치 제조 방법.
  7. 제 5 항에 있어서,
    상기 슬라이스의 상기 두께는 수십 마이크론과 수 마이크론 사이로 감소되며, 상기 리드 영역들은 상기 제1측면으로부터 상기 제2측면으로 연장하며 적어도 1019/㎤의 도핑 농도를 갖는, 반도체 장치 제조 방법.
  8. 표면 장착용 반도체 장치에 있어서,
    제 1 측면(4) 및 상기 제1 측면(4)에 대향하는 제2 측면(5)을 구비하고, 반도체 소자(6)를 포함하는 몸체(2, 42);
    제1 측면(4) 및 상기 제1 측면(4)에 대향하는 제2 측면(5)을 구비하고, 반도체 재료로 이루어지며, 상기 몸체(2, 42)와 절연되는 패키지 리드들(12, 22, 32)로서, 상기 패키지 리드들(12, 22, 32)의 제1 측면(4)은 상기 몸체(2, 12)의 제1 측면(4)과 동일한 면에 위치하고, 상기 패키지 리드들(12, 22, 32)의 제2 측면(5)은 일 평면(60)에 위치하는, 상기 패키지 리드들(12, 22, 32);
    상기 몸체(2, 42)와 상기 패키지 리드들(12, 22, 32)의 제1 측면(4)에 존재하고, 상기 반도체 소자(6)를 상기 패키지 리드(12)에 연결하는 컨덕터 트랙들(7);및
    상기 몸체(2, 42)와 상기 패키지 리드들(12, 22, 32)의 제1 측면(11)에 존재하는 덮개판(13)을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 덮개판은 상기 몸체(2, 42) 및 상기 패키지 리드들(12, 22, 32)에 접착층(11)을 이용해서 제공되는 것을 특징으로 하는, 반도체 장치.
  10. 제 8항에 있어서,
    상기 콘덕트 트랙들(7)은 상기 몸체(2, 42)와 상기 패키지 리드(12, 22, 32) 사이의 상기 제1 측면(4)에 절연층(10)을 이용해서 제공되는 것을 특징으로 하는, 반도체 장치.
  11. 제 8항에 있어서,
    상기 몸체(42)는 집적 회로를 포함하는 것을 특징으로 하는, 반도체 장치.
  12. 제 8항에 있어서,
    상기 몸체(2, 42)는 추가의 리드로서 제조되며, 그 제2 측면(5)에 전도성 접촉(15)을 구비하는 것을 특징으로 하는, 반도체 장치.
  13. 제 8항에 있어서,
    상기 패키지 리드들(12, 22, 32)은 자신들의 제2 측면들(5)에 전도성 접촉들(15)을 구비하는 것을 특징으로 하는, 반도체 장치.
KR1019960701653A 1994-07-26 1995-07-05 표면장착용반도체장치제조방법및표면장착용반도체장치 Expired - Fee Related KR100380701B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP94202182 1994-07-26
EP94202182.5 1994-07-26

Publications (2)

Publication Number Publication Date
KR960705353A KR960705353A (ko) 1996-10-09
KR100380701B1 true KR100380701B1 (ko) 2003-07-22

Family

ID=8217069

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960701653A Expired - Fee Related KR100380701B1 (ko) 1994-07-26 1995-07-05 표면장착용반도체장치제조방법및표면장착용반도체장치

Country Status (7)

Country Link
US (1) US5753537A (ko)
EP (2) EP0721661B1 (ko)
KR (1) KR100380701B1 (ko)
AT (2) ATE225985T1 (ko)
DE (2) DE69528515T2 (ko)
TW (1) TW345728B (ko)
WO (1) WO1996003772A2 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1097852C (zh) * 1995-05-10 2003-01-01 皇家菲利浦电子有限公司 表面安装的小型半导体器件和适合于其制造的载体杆
EP0860876A3 (de) * 1997-02-21 1999-09-22 DaimlerChrysler AG Anordnung und Verfahren zur Herstellung von CSP-Gehäusen für elektrische Bauteile
KR100390897B1 (ko) * 1997-12-29 2003-08-19 주식회사 하이닉스반도체 칩 크기 패키지의 제조방법
DE19818036B4 (de) * 1998-04-22 2005-05-19 Siemens Ag Verfahren zur Herstellung eines elektrotechnischen Bauteils mit einer kunststoffpassivierten Oberfläche, derartiges Bauteil und Anwendung dieses Bauteils
KR100294449B1 (ko) * 1998-07-15 2001-07-12 윤종용 본딩패드하부에형성되는커패시터를구비한반도체집적회로장치
US6429036B1 (en) * 1999-01-14 2002-08-06 Micron Technology, Inc. Backside illumination of CMOS image sensor
EP1116277A1 (en) 1999-06-03 2001-07-18 Koninklijke Philips Electronics N.V. Connection arrangement for a semiconductor device and method of manufacturing same
JP2003504876A (ja) 1999-07-10 2003-02-04 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体デバイス及びその製造方法
US6538328B1 (en) * 1999-11-10 2003-03-25 Em Microelectronic Metal film protection of the surface of a structure formed on a semiconductor substrate during etching of the substrate by a KOH etchant
JP2001185519A (ja) * 1999-12-24 2001-07-06 Hitachi Ltd 半導体装置及びその製造方法
DE60141459D1 (de) 2000-03-30 2010-04-15 Nxp Bv Halbleiterbauelement und dessen herstellungsverfahren
US6642127B2 (en) * 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
FR2871291B1 (fr) 2004-06-02 2006-12-08 Tracit Technologies Procede de transfert de plaques
CN100555589C (zh) * 2005-06-29 2009-10-28 皇家飞利浦电子股份有限公司 制造半导体组件的方法
WO2009117815A1 (en) * 2008-03-25 2009-10-01 Glen Sheldon Gerald Collard Apparatus for sanitizing oral appliances
TW201025522A (en) * 2008-12-18 2010-07-01 Memchip Technology Co Ltd MEMS packaging structure and manufacturing method thereof
KR102652261B1 (ko) * 2016-12-07 2024-03-27 엘지디스플레이 주식회사 유기발광소자를 이용한 조명장치

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1058296A (en) * 1963-06-28 1967-02-08 Rca Corp Composite insulator-semiconductor wafer and method of making same
US3475664A (en) * 1965-06-30 1969-10-28 Texas Instruments Inc Ambient atmosphere isolated semiconductor devices
US3493820A (en) * 1966-12-01 1970-02-03 Raytheon Co Airgap isolated semiconductor device
NL153947B (nl) * 1967-02-25 1977-07-15 Philips Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen, waarbij een selectief elektrolytisch etsproces wordt toegepast en halfgeleiderinrichting verkregen met toepassing van de werkwijze.
US3521128A (en) * 1967-08-02 1970-07-21 Rca Corp Microminiature electrical component having integral indexing means
US3616348A (en) * 1968-06-10 1971-10-26 Rca Corp Process for isolating semiconductor elements
DE1927876C3 (de) * 1969-05-31 1979-09-27 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Halbleiteranordnung
US3623219A (en) * 1969-10-22 1971-11-30 Rca Corp Method for isolating semiconductor devices from a wafer of semiconducting material
US3823469A (en) * 1971-04-28 1974-07-16 Rca Corp High heat dissipation solder-reflow flip chip transistor
US4070230A (en) * 1974-07-04 1978-01-24 Siemens Aktiengesellschaft Semiconductor component with dielectric carrier and its manufacture
JPS5252582A (en) * 1975-10-25 1977-04-27 Toshiba Corp Device and production for semiconductor
GB1542084A (en) * 1976-08-31 1979-03-14 Standard Telephones Cables Ltd Thin silicon semiconductor devices
US4612408A (en) * 1984-10-22 1986-09-16 Sera Solar Corporation Electrically isolated semiconductor integrated photodiode circuits and method
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
US4892842A (en) * 1987-10-29 1990-01-09 Tektronix, Inc. Method of treating an integrated circuit
US4918505A (en) * 1988-07-19 1990-04-17 Tektronix, Inc. Method of treating an integrated circuit to provide a temperature sensor that is integral therewith
US5117279A (en) * 1990-03-23 1992-05-26 Motorola, Inc. Semiconductor device having a low temperature uv-cured epoxy seal
CA2038117A1 (en) * 1990-03-29 1991-09-30 Mahfuza B. Ali Controllable radiation curable photoiniferter prepared adhesives for attachment of microelectronic devices and a method of attaching microelectronic devices therewith
US5162251A (en) * 1991-03-18 1992-11-10 Hughes Danbury Optical Systems, Inc. Method for making thinned charge-coupled devices
US5144747A (en) * 1991-03-27 1992-09-08 Integrated System Assemblies Corporation Apparatus and method for positioning an integrated circuit chip within a multichip module
JPH05129320A (ja) * 1991-10-30 1993-05-25 Rohm Co Ltd 半導体装置及びその製造方法
US5403729A (en) * 1992-05-27 1995-04-04 Micro Technology Partners Fabricating a semiconductor with an insulative coating

Also Published As

Publication number Publication date
EP1251557A2 (en) 2002-10-23
US5753537A (en) 1998-05-19
ATE350765T1 (de) 2007-01-15
DE69535361T2 (de) 2007-10-04
EP1251557A3 (en) 2003-04-09
ATE225985T1 (de) 2002-10-15
TW345728B (en) 1998-11-21
EP0721661B1 (en) 2002-10-09
DE69535361D1 (de) 2007-02-15
EP1251557B1 (en) 2007-01-03
WO1996003772A2 (en) 1996-02-08
DE69528515D1 (de) 2002-11-14
WO1996003772A3 (en) 1996-04-18
EP0721661A1 (en) 1996-07-17
DE69528515T2 (de) 2003-04-24
KR960705353A (ko) 1996-10-09

Similar Documents

Publication Publication Date Title
KR100380701B1 (ko) 표면장착용반도체장치제조방법및표면장착용반도체장치
US8105856B2 (en) Method of manufacturing semiconductor device with wiring on side surface thereof
US4356374A (en) Electronics circuit device and method of making the same
KR100484696B1 (ko) 회로 장치 및 그 제조 방법
US6492195B2 (en) Method of thinning a semiconductor substrate using a perforated support substrate
JP4143345B2 (ja) チップ積層型パッケージ素子及びその製造方法
EP1478021B1 (en) Semiconductor device and manufacturing method thereof
US3590479A (en) Method for making ambient atmosphere isolated semiconductor devices
JP4230543B2 (ja) 「チップサイズパッケージ」を有する半導体装置の製造方法
JP2004071961A (ja) 複合モジュール及びその製造方法
US3371148A (en) Semiconductor device package and method of assembly therefor
JPH11204519A (ja) 半導体装置及びその製造方法
JP3238825B2 (ja) 面実装型半導体装置
US6890797B2 (en) Method of making a surface mountable semiconductor device using a flexible foil and a semiconductor device obtained by means of said method
JP4454422B2 (ja) リードフレーム
JP2004022669A (ja) 半導体装置及びその製造方法
US4916515A (en) Microwave circuit integrating
JP2001319996A (ja) 半導体装置の製造方法
US20020081779A1 (en) Device comprising an electrical circuit carried by a carrier element and method for the manufacture of such a device
JPH0520901B2 (ko)
WO2003105213A2 (en) Method of manufacturing an electronic device
JP2004327748A (ja) 半導体装置及びその製造方法
JP2002110843A (ja) 回路装置の製造方法
GB2186120A (en) Circuit component and method of production

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 19960326

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20000705

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20020413

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20030127

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20030404

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20030407

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20060330

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20070330

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20080328

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20090326

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20100323

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20100323

Start annual number: 8

End annual number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20120309