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KR100340776B1 - 칩 상호 접속부 및 패키징 기술을 위한 인터록 및 고성능다중층 구조를 위한 방법 및 구조물 - Google Patents

칩 상호 접속부 및 패키징 기술을 위한 인터록 및 고성능다중층 구조를 위한 방법 및 구조물 Download PDF

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KR100340776B1
KR100340776B1 KR1020000000004A KR20000000004A KR100340776B1 KR 100340776 B1 KR100340776 B1 KR 100340776B1 KR 1020000000004 A KR1020000000004 A KR 1020000000004A KR 20000000004 A KR20000000004 A KR 20000000004A KR 100340776 B1 KR100340776 B1 KR 100340776B1
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우조시프리안이.
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포만 제프리 엘
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Abstract

본 발명은 연속적인 비아(via)와 라인 구조가 있는 신뢰성이 높은 금속 인터록 구조(metal interlock structure)를 만들기 위한 방법 및 그러한 구조에 관한 것이다. 비아 및 라인 사이에 장벽층이 없거나 층간 유전체층이 없어 칩 성능이 향상된다.

Description

칩 상호 접속부 및 패키징 기술을 위한 인터록 및 고성능 다중층 구조를 위한 방법 및 구조물 {PROCESS AND STRUCTURE FOR AN INTERLOCK AND HIGH PERFORMANCE MULTILEVEL STRUCTURES FOR CHIP INTERCONNECTS AND PACKAGING TECHNOLOGIES}
본 발명은 비아(via) 및 라인을 도금하기 위한 구조 및 방법에 관한 것으로서, 보다 상세하게는, 비아 및 라인을 도금할 때 보이드(void)가 전혀 형성되지 않도록 할 수는 없더라도 형성되는 정도를 현저히 감소시키기 위한 것에 관한 것이다. 본 발명은 특히 상호 접속 및 패키징 구조의 언더컷 형상부(undercut features)를 매립하는 데 적용할 수 있다.
종래기술
AlCu 및 그 합금은 현재, 집적 회로와 같은 전자 소자로부터의 상호 접속부(interconnection)를 형성하기 위해 많이 사용되고 있는 전도체이다. AlCu에서의 구리량은 통상적으로 약 0.3% 내지 4%이다.
칩 상호 접속부의 재료로서 AlCu를 구리 및 구리 합금으로 대체하면 칩의 성능이 향상되는 장점이 있다. 소정의 구리 합금에서 구리의 저항이 AlCu의 저항보다 작기 때문에 성능이 향상된다. 성능 이외에도, 칩의 고수율(yield count) 및 회로의 높은 배선 밀도(wiring density)도 역시 실현된다.
구리 금속화(metallization)의 장점은 반도체 전업계에서 알려져 있다. 구리 금속화는 광범위한 연구 주제로서, 학술적 연구 내용을 담고 있는 머티어리얼스 리서치 소사이어티(Materials Resiarch Society; MRS) 블러틴(Bulletin)의 제18호 제6권(1993. 6월)과, 산업적 연구 내용을 담고 있는 MRS 블러틴의 제14호 제8권(1994. 8월)인 상기 두 MRS 블러틴에 실려있다. 1993년 6월 8일 및 9일에 미국 캘리포니아주 산타 클라라에서 열린 전기 전자 학회(IEEE)의 VLSI 다중층 상호접속부 회의에서, 루더 등(Luther et al.)의 1993년 논문인 "Planar Copper-Polyamide Back End of the Line Interconnection for ULSI Devices"의 제15면에 금속화된 네 개의 층으로 구리 칩 상호 접속부를 제조하는 것을 기술하고 있다.
화학적 증착(CVD) 및 무전해 도금과 같은 공정은 구리를 증착하는 데 잘 이용되는 방법이다. 상기 2가지 증착 방법은 보통, 기껏해야 등각 증착(conformal deposit)을 생성하고, 특히 트렌치(trench)가 하부보다 상부에서 더 좁은 단면을 가질 경우 배선시에 결점[보이드 또는 심(seam)]의 발생이 불가피하다. CVD법의 다른 문제는 1994년의 MRS 블러틴 제14호에, 리(Li) 등의 "copper-based metallization in ULSI structures-Part Ⅱ; Is CU Ahead of its Time as an On-Chip Material?"에 기술되어 있다. 무전해 도금의 경우 제조 비용이 낮다는 장점이 있지만, 금속의 증착 중에 수소가 방출되어 블리스터링(blistering)을 발생시키며, 산업적으로 광범위하게 실시하기에는 약점이 될 수 있는 기타 다른 결점을 발생시키는 경향이 있다.
비록 보이드와 심이 없는 서브미크론의 전도체로 집적 회로 칩을 배선하기 위하여, 저비용 및 고신뢰성의 구리 상호 접속 구조를 제조하기 위한 코팅 공정을 제공하도록 지속적인 연구가 이루어지고 있지만, 특히 언더컷 형상부를 갖고 있는 비아의 매립시에 개선할 점이 여전히 존재한다. 언더컷 형상부를 이용하는 것이 바람직하지 않을 수도 있지만, 언더컷 형상부는 금속 록-인 구조(metal lock-in structure)를 제공하기 때문에 바람직하다.
본 발명은 비아를 매립하거나 도금하기 위한 방법에 관한 것으로, 특히 비아를 채울 때 보이드가 전혀 형성되지 않도록 할 수는 없더라도 형성되는 정도를 현저히 감소시키기 위한 것에 관한 것이다. 본 발명은 언더컷 형상부를 포함하는 비아에서도 보이드와 심이 없는 서브미크론의 전도체로 집적 회로 칩을 배선하기 위하여 저비용 및 고신뢰성의 구리 상호 접속 구조를 제조할 수 있도록 해준다.
도 1 내지 도 3 및 도 7 내지 도 17은 본 발명에 따른 공정의 여러 단계에서의 구조를 나타내는 단면도이다.
도 4 내지 도 6은 종래 기술에 따른 구조를 나타내는 단면도이다.
도 18a 및 도 18b는 본 발명의 방법에 의해 얻어지는 여러 다른 구조를 나타내는 도면이다.
보다 상세하게 설명하면, 본 발명은 최종적으로 라인이나 전도성 비아를 형성하도록 전도체가 적층되는 상호 접속 구조를 구비하는 기판을 제공하는 것을 포함한다. 전기 전도성 시드층 또는 도금 베이스층이 상기 비아 내에 적층된다. 상기 비아 내의 전기 전도성 상호 접속부는 지방족 아민 알콕실레이트 표면 활성제(aliphatic amine alkoxylate surface active agent)를 포함하는 욕(浴)으로부터 전기 도금에 의해 제공된다. 상기 지방족 아민 알콕실레이트는 보이드의 형성을 감소시키기에 충분한 양으로 존재한다. 그런 다음, 형성되는 최종 구조는 화학-기계적 폴리싱에 의해 평탄화 또는 폴리싱되어 서로 전기적으로 절연된 개별적인 라인 및/또는 전기 전도성 비아를 형성한다.
본 발명의 또 다른 양태에 따르면, 내부에 상호 접속 구조를 갖고 있는 기판을 제공하고, 상호 접속 형상에 시드층이나 도금 베이스 역할을 하는 전도층을 형성하며, 패턴 형성된 레지스트 층을 상기 도금 베이스 상에 형성하고, 보이드의 형성을 감소시키기에 충분한 양의 지방족 아민 알콕실레이트 표면 활성제를 포함하는 욕으로부터 전기 도금에 의해 전기 전도체 재료를 적층하며, 상기 패턴 형성된 포토레지스트를 제거함으로써 전자 소자 상에 상호 접속 구조가 제공된다. 상기 욕은 통상, 광택제(brightness agent)와 레벨링제(leveling agent)도 역시 포함한다.
발명의 최선 실시 형태 및 여러 변형 실시 형태
본 발명의 이해를 쉽게 하기 위하여, 후술하는 실시 형태는 반도체, 평판 패널(flat panel) 또는 패키징 기판과 같은 기판 위에서 도금을 수행하는 다마신 도금 공정(damascene plating process)에 관한 것이다.
본 발명의 공정이 도 1 내지 도 3 및 도 7 내지 도 17에 개략적으로 도시되어 있다.
특히, 제1 유전체층(2)이 반도체 기판이나 웨이퍼(1) 상에 적층된다(도 1 참조). 유전체층(2)은 통상, "4" 미만의 유전율(dielectric constant)을 갖고 있다. 그러나, 특정 용례에 있어서, 유전체층(2)의 유전율은 10보다 크다. 도 1에 도시된 바와 같이, 기판(1)과 유전체층(2) 사이에는 층간 유전체층(interlevel dielectric layer; 10)이 개재되어 있다. 기판(1)은 하부 레벨 배선(lower level wiring; 11)도 포함하고 있다. 층간 유전체층(10)은 통상, 이산화규소, 질화규소, 실리콘 옥시니트라이드(silicon oxynitride) 또는 알루미나(alumina)이다.
바람직한 유전체층(2)은 폴리이미드이다. 적합한 폴리이미드는 폴리에스테르이미드(polyesterimides), 폴리이미드-이미드-에스테르(polyimide-imide-esters),폴리이미드-이미드(polyimide-imides),폴리실록산이미드(polysiloxaneimides)와 같이, 개질된(modified) 폴리이미드, 개질되지 않은 폴리이미드, 다른 혼합된 폴리이미드를 포함한다. 이들 물질은 종래 기술에서 잘 알려져 있으므로, 본 명세서에서는 상세하게 설명할 필요가 없다. 유전체층(2)은 통상, 폴리이미드 전구물질(precursor)로 코팅한 다음에 가열 공정에 의해 경화된 폴리이미드로 전환함으로써 제공된다. 듀퐁사에서 생산한 폴리이미드 전구물질[폴리아믹산(polyamic acid)] 또는 다양한 폴리이미드 전구물질이 상업적으로 입수 가능하고 피랄린(Pyralin)이란 상표명으로 입수 가능하다. 이들 폴리이미드 전구물질은 PI-2555, PI-2545, PI-2560, PI-5878, PIH-61454, PI-2540의 이름으로 불리는 것을 비롯하여 다양한 등급으로 판매된다. 이들 중 일부는 피로멜레틱 디안하이드라이드-옥시디아닐린(pyromelletic dianhydride-oxydianiline; PMDA-ODA) 폴리이미드 전구물질이다.
유전체층(2)은 그 두께가 통상 약 2000 옹스트롬 내지 약 20 미크론이고, 보다 일반적으로는 약 3,000 옹스트롬 내지 30,000 옹스트롬이다.
본 발명의 바람직한 양태에 따르면, 제2 유전체 재료층(3)이 제1 유전체층(2) 상에 적층된다. 상기 제2 유전체 재료층은 이산화규소 및/또는 질화규소일 수 있고, 플라즈마 강화식 화학적 증착(PECVD)과 같은 공지의 기술을 이용하여 증착할 수 있다. 바람직한 제2 유전체 재료층(3)은 질화규소이다. 일반적으로, 제2 유전체 재료층(3)의 두께는 약 200 옹스트롬 내지 약 5000옹스트롬이고 보다 일반적으로 약 400 옹스트롬 내지 1500 옹스트롬이다.
다음에, 포토레지스트(4)를 도포한 후, 도 1에 도시한 바와 같이 원하는 패턴을 형성하도록 공지의 포토리쏘그래피 기술(photolithographic technique)을 이용하여 패턴 형성한다. 다음에, 상기 패턴 형성된 포토레지스트(4)는 하부에 존재하는 제2 유전체 재료층(3)의 노출 부분을 제거하는 마스크 역할을 하는데, 여기서 상기 포토레지스트(4)는 나중에 예컨대, 적당한 용제(solvent) 내에서 용해에 의해 제거될 수 있다(도 2 참조). 제2 유전체 재료층(3)의 패턴은 질화규소의 경우 가스상의 플루오로카본(fluorocarbon) 및 산소 함유 가스의 혼합물을 포함하는 엣칭제 가스(etchant gas)를 사용하여 질화규소를 반응성 이온 엣칭함으로써 형성할 수 있다(도 2 참조). 플루오로카본의 양은 원하는 엣칭을 수행하기에 충분한 양이다. 플루오로카본은 화학식 CXFY로 표시될 수 있으며, 여기서 X는 통상적으로 1 내지 4의 정수이고, Y는 통상적으로 4 내지 10의 정수이다.
CF4와 같은 플루오로카본 플라즈마를 사용하여 질화층(3)을 엣칭함으로써 바로 밑의 폴리머층(2)을 노출시킬 수 있다. 다음에, 폴리머층(2)은 산소 플라즈마로 엣칭된다. 소량의 CF4와 같은 플루오로카본 가스가 산소에 첨가될 수도 있다.
CF4와 같은 플루오로카본의 바람직한 양은 통상, 전체 가스량의 약 2% 내지 10%이다. 산소 함유 가스의 유량은 통상, 약 10㎤/min. 내지 2000㎤/min.이고, 플루오로카본 가스의 유량은 약 1㎤/min. 내지 200㎤/min.이다. 바람직한 플루오로카본 가스는 CF4이다. 엣칭용 챔버의 압력은 보통 약 2 밀리토르 내지 25 밀리토르이다.질화규소층과 같은 층(3)은 바로 아래의 폴리머층(2)을 엣칭하는 RIE 마스크로 사용된다. 폴리머층(2)은 전술한 바와 같이 소량의 프루오로카본 가스를 포함할 수 있는 산소 플라즈마에 의해 엣칭된다. 대부분의 폴리머 막에 대해서, 유전체층(2)의 에칭 속도(etch rate)가 마스킹 층(3)의 에칭 속도보다 높을 경우, 도 3에 도시된 바와 같이 통상, 마스킹 층(3) 아래에 언더컷(13)이 발생할 수 있다. 언더컷(13)은 통상, 폴리머 절연체(2)의 개구부 위로 돌출하는 마스킹 층(3)의 언더컷 영역에 의해 발생한다.
종래 기술에서, 장벽층(5) 및 시드층(6)은 비아 또는 트렌치 또는 상호 접속 구조의 바닥에 인접하는 측벽에서 언더컷 아래 영역에는 존재하지 않는다. 전기 도금, CVD, PVD 또는 다른 방법 중 어느 하나로 도 4에 예시된 바와 같이 결함이 있는 장벽층(5)과 시드층(6)으로 구조를 매립하는 것은 도 5 및 도 6에 도시한 바와 같이 보이드와 심이 있는 비아와 트렌치를 형성한다. 비아 내의 보이드나 심은 대부분 바람직하지 않다. 즉, 높은 비아 접촉 저항을 유발하는 것은 별론으로 하더라도, 보이드와 심은 조기의 상호 접속 파손을 유발하여 상호 접속 일렉트로마이그레이션(electromigration) 수명이 매우 나빠진다.
언더컷은 특히 심과 보이드를 포함하는 경우 소자에서 여러 가지 불리한 영향을 미치기 때문에 대부분 바람직하지 않지만, 본 발명은 언더컷을 통합·이용하여, 물리적인 록-인 구조를 형성한다. 본 발명의 다른 양태는 언더컷 구조 상에 연속적인 전도성 금속 구조를 형성하는 것에 관한 것이다. 이러한 구조(예를 들면 도 11 내지 도 18 참조)에서는, 비아와 라인 사이 또는 다수의 금속층들 사이에 장벽층이 존재하지 않는다. 따라서, 라인과 비아 사이, 또는 비아와 그 바로 아래 또는 위의 구조 사이에 접촉 저항은 무시할 수 있을 정도로만 존재하다.
전술한 바와 같이, 본 발명은 기계적인 록-인 구조로서 심과 보이드가 없는 언더컷 형상부를 형성하는 방법을 제공한다.
본 발명의 어떤 양태에 따르면, 연속적인 전도성 금속 상부 구조가 언더컷 록-인 구조 상에 형성될 수 있다.
도 4에 도시 것과 같은 언더컷 구조는 전술한 바와 같이 RIE 마스크(3)와 그 아래의 폴리머층(2)을 순차적으로 엣칭하여 얻을 수 있다. 다음으로, 본 발명에 따라서, 질화탄탈이나 탄탈 또는 텅스텐이나 텅스텐 합금과 같은 적당한 장벽층(5)이 CVD, 무전해 도금, PVD에 의해 상기 구조 상에 증착된다(도 7 참조). 장벽층(5)은 바람직하게는 순차적으로 증착과 재스퍼터링 공정에 의해 증착된다. 예를 들면, 약 200Å 내지 약 1000Å의 Ta 장벽 금속 박막층이 1:2 콜리메이터(collimator) 또는 이온 증착법을 이용하여 언더컷 구조 상에 스퍼터링된다. 다음에, 기판은 스퍼터링 챔버로 운송되어, 상기 층의 약 40% 내지 80%, 통상 증착된 탄탈의 약 150Å 내지 약 850Å이 스퍼터링으로 제거된다. 다음에, 원래 두께의 약 20% 내지 70%, 즉 통상 약 100Å 내지 약 700Å 두께의 새로운 탄탈층이 제1 챔버에서 제2 탄탈 증착 단계에 의해 표면에 증착된다. 상기 네 번째 동작에서, 기판은 제2 챔버로 운송되며, 이 챔버에서 약 200Å의 탄탈이 표면으로부터 스퍼터링 제거된다.
시드층(6)을 증착하기 위하여, 약 400Å 내지 약 3000Å의 구리가 구리 증착 챔버에서 1:1 또는 1:2 콜리메이터를 사용하여 층(5) 상에 스퍼터링된다. 그런 다음 기판은 제2 챔버로 운송되고, 이 챔버에서 구리의 약 40% 내지 80%(예를 들면 약 350Å 내지 2700Å 두께의 구리)가 기판 표면으로부터 스퍼터링 제거된다. 마지막으로, 기판은 구리 증착 챔버로 반송되어, 원래 두께의 약 10% 내지 50%, 즉 통상 약 200Å 내지 1500Å의 구리가 기판 상에 스퍼터링된다. 금속 스퍼터링 및 금속 스퍼터 엣칭 공정을 적절히 조합하면, 도 7의 연속적인 장벽층 및 시드층 구조(6)의 프로화일(profile)이 형성된다.
장벽층 및 시드층을 스퍼터링하여 이들 층으로부터 비아까지의 일부를 제거하면 개구부의 크기가 크게 감소되지 않는다. 또한, 스퍼터링 결과 비아의 바닥으로부터 코팅이 제거되는데, 코팅의 일부는 증기 형태로 비아를 통해 빠져나가기 보다는 비아 측벽에 재적층된다. 그런 다음, 후속하여 코팅함으로써, 상기 측벽은 적어도 거의 완벽하게 코팅될 수 있다.
이것은 결함이 있는 장벽층 및 시드층 구조를 갖는 도 4와 비교된다. 대안적인 공정은 전자 사이클로트론 공진(electron cyclotron resonance) 또는 레이저 제거 PVD(laser ablation PVD)법을 이용하여 장벽층 및 시드층 막을 적층하는 것이다. 본 발명에서는 플라즈마의 증착 성분이 재스퍼터링 성분보다 약간 높도록(즉, 좀더 큰 바이어스를 갖도록) 증착 패러미터를 선택한다. 장벽층(5) 및 구리 시드층(6)은 또한 금속 CVD와 금속 스퍼터 엣칭 공정을 조합하거나 무전해 증착과 금속 스퍼터 엣칭 공정을 조합하여 적층할 수도 있다.
구리에 대한 스퍼터링 기술뿐만 아니라 사용될 수 있는 실제 스퍼터링 장치는 매우 잘 알려져 있어 본 명세서에게 더 이상 상세하게 기술할 필요가 없다. 예를 들면, "Microelectronic Manufacturing and Testing, Selective Guide; Sputtering Equipment(1987. 11)"의 페이지 1 및 페이지 19 내지 22를 참조하라. 일반적으로, 스퍼터링은 진공 환경에서, 아르곤과 같은 희(希)가스(noble gas) 이온을 전계에 의해 가속하면서 이루어진다. 결과적으로 발생하는 고속의 양(+) 이온이 본 발명의 경우에 구리일 수 있는 적당한 캐소드 타켓에 충돌한다. 양 이온의 운동 에너지 때문에, 원자 또는 분자가 타켓 물질의 표면에서부터 튀어나온다. 그런 다음 이들 스퍼터링 입자는 원하는 기판 상에 적층된다. 구리 시드층은 그 두께가 보통 약 200Å 내지 4000Å이고, 보다 통상적으로는 약 400Å 내지 2000Å이다.
본 발명에 따르면, 이소부틸알콜(isobutylalcohol)과 이소프로판올 (isopropanol)을 포함하는 수성 매체에 수퍼레벨링 첨가제(siperleveling additive)와 알칸올-ACN-지방족 아민 알콕실레이트(alkanol-ACN-an aliphatic amine alkoxylates)기제 계면활성제와 같은 특수 계면활성제를 포함할 수 있는 전기 도금욕을 사용하는 전착에 의해, 언더컷 형상부를 매립한다든지, 완전하게는 아니더라도 시임과 보이드를 크게 제거한다는 어려운 행위를 달성할 수 있다(도 8 참조).
산성 구리 도금욕이 사용될 경우, 황산 구리 펜타하이드레이트(copper sulfate pentahydrate) 및 황산 이외에, 염소 이온, 광택제, MD와 ML0와 같은 레벨링제, 기타 다른 도금조 첨가제 등 여러 가지 다른 첨가제가 포함될 수 있다. 상기 MD와 ML0는 OMI-엔톤사(OMI-Enthone, Inc.)로부터 입수 가능하고 도금업계에서 일반적으로 사용되는 도금욕 첨가제이다. 용액 내의 황산 구리 펜타하이드레이트 농도는 약 20 g/ℓ 내지 130 g/ℓ로 매우 다양하다. 바람직한 실시 형태에서, 상기 농도 범위는 약 35 g/ℓ 내지 110 g/ℓ이다. 도금욕 내의 황산량은 약 100 g/ℓ 내지 230 g/ℓ의 범위일 수 있고, 바람직한 실시 형태에서 황산량은 약 150 g/ℓ 내지 210 g/ℓ의 범위이다.
첨가제로서의 염소 이온과 관련하여, 도금욕의 농도는 약 25 ppm 내지 180 ppm으로 다양하고, 바람직한 실시 형태에서는 약 45 ppm 내지 180 ppm의 범위이다. 첨가제 MD와 관련하여, 그 농도는 약 2 ㎜/ℓ 내지 18 ㎜/ℓ의 범위일 수 있고, 바람직한 실시 형태에서는 약 4 ㎜/ℓ 내지 16 ㎜/ℓ의 범위에 있다. 도금욕 내의 첨가제 ML0의 농도와 관련하여, 바람직한 실시 형태의 농도 범위는 약 0.2 ㎜/ℓ 내지 3.5㎜/ℓ가 될 수 있으며 약 0.3 ㎜/ℓ 내지 4.5 ㎜/ℓ의 범위가 될 수도 있다.
언더컷 형상부 내의 얇은 시드층 때문에, 산성욕(acid bath)에 의한 시드층 엣칭을 억제하는 알칸올-ACN과 같은 계면활성제의 일부가 상기 욕 형성 재료에 첨가될 수 있다. 통상적으로 계면활성제의 농도는 약 10 ppm 내지 700 ppm의 범위에 있고, 바람직하게는 약 25 ppm 내지 140 ppm의 범위에 있다. 알칸올-ACN 및 다른 알콕실레이트 계면활성제는 듀퐁사로부터 입수 가능하다.
도금 용액 내에서 잠시 동안 체류한 후에 도금 공정이 시작된다. 도금 공정 동안에, 전기 도금의 전류 밀도는 약 5 ㎃/㎠ 내지 60 ㎃/㎠의 범위일 수 있다. 바람직한 실시 형태에서, 상기 전류 밀도는 3 ㎃/㎠ 내지 40 ㎃/㎠의 범위이고 가장 바람직한 범위는 5 ㎃/㎠ 내지 30 ㎃/㎠이다. 사용된 애노드 물질은 구리 적착에 통상적으로 사용되는 바와 같이, CuP 합금으로 이루어질 수 있다.
도금 작업은 통상적으로 약 5℃ 내지 60℃의 온도 범위, 바람직하게는 약 10℃ 내지 30℃의 온도 범위에서 실시된다.
도금된 언더컷 구조(9)(도 8 참조)는 도 9에 도시된 바와 같이 금속 평탄화 전에 도금된 막(9)을 안정화하도록 질소와 같은 불활성 분위기에서 어닐링될 수 있다. 어닐링 온도는 약 50℃ 내지 450℃의 범위이고, 시간은 약 3분 내지 180분이 될 수 있다. 바람직한 실시 형태에서, 어닐링 동작은 질소 분위기 또는 진공 상태에서 약 100℃ 내지 390℃의 온도로 약 5분 내지 150분 동안 이루어진다.
어닐링 단계 후에, 비아나 금속 라인 상의 인접 금속 인터록 구조를 형성하기 위해, 금속 평탄화 대신에 금속 오버버든(metal overburden)을 도 10에 예시된 바와 같이 레지스트 물질(14)로 패턴 형성할 수 있다. 상기 레지스트 층(14)은 언더컷 형상부 위의 금속 영역(9)을 보호하도록 사용된다. 다음으로, 비보호 상태의 금속 형상부는 1% 내지 5%의 산성화된 암모늄 과황산염(ammonium persulfate)과 같은 적당한 구리 엣칭제를 사용하여 구리막을 엣칭함으로써 제거되고, 또는 바람직하게는 도금된 구리는 인산이나 글리세르화 황산 혼합물(glycerated sulfuric acid mixture)과 같은 전해질을 사용하는 전해질 엣칭법을 이용하여 제거한다. 인접한 금속 인터록 구조를 나타내고 있는 도 11에 도시된 바와 같이, 비보호 상태의 오버버든을 제거한 후에, 언더컷 형상부와 그 위의 금속 사이에 장벽층이 존재하지 않는다.
본 발명에 따르면, 전술한 것과 유사한 실시 형태를 이용하여 도 12에 도시한 것과 같이, 이중 다마신 구조 상에 장벽층이 없는 금속 구조를 갖고 있는 이중 다마신 인터록 구조를 제조할 수 있다. 다음에, 도 11의 구조에서 시작하여, 도 11의 구조상에 금속 시드층(15)을 증착하여, 도 13a의 구조를 형성한다. 구리 상호 접속부의 경우 금속 시드층은 구리 또는 구리 합금일 수 있고, 시드층(15)의 두께는 통상, 약 200Å 내지 3000Å이며, 바람직하게는 약 500Å내지 2500Å이다. 시드층(15)은 PVD, CVD, 무전해 도금 또는 레이저 연마법에 의해 적층할 수 있다. 다음으로, 레지스트 물질(16)이 금속 시드층(15) 상에 적층되고 패턴 형성되어 도 13b에 도시된 스루-마스크 금속 도금 구조(thru-mask metal plating structure)를 형성한다. 패턴 형성된 형상부는 전기 도금에 의해 금속(17)으로 채워져, 도 14의 구조를 형성한다. 레지스트(16)가 벗겨지고, 시드층(15)은 전술한 습식 엣칭 또는 바람직하게는 전기 엣칭법(electroetching method)에 의해 제거되어, 도 15a에 도시한 구조를 형성한다. 시드층(15)이 벗겨진 후에, 무전해 금속 적층법을 이용하여, 도금된 금속 구조 상에 장벽층(18)을 선택적으로 적층할 수도 있다. 장벽막(18)의 예로서는 CoP, CoP(W), NiP, 또는 다른 장벽층 금속을 도 15b에 도시된 바와 같이 무전해 도금법 또는 침지 도금법(immersion plating method)에 의해 적층할 수 있다. 다음에, 무전해 금속 적층법을 이용하여 선택적인 금속 캐핑을 형성한 후에, 층간 유전체층 또는 원래의 폴리머 RIE 마스크 질화물층(3)을 CF4RIE에 의해 제거하여 도 15c의 구조를 형성한다. RIE 마스크의 제거 후에(3), 새로운 유전체층(19)이 상기 캡핑된 형상부 위에 증착되어, 도 16에 도시된 구조를 형성한다. 이 단계 다음에는 도 17의 구조를 형성하는 유전체 평탄화 공정이 이어진다. 본 발명을 주로 도 12 내지 도 17에 도시한 단일의 다마신 구조와 관련하여 설명하였지만, 본 발명은 도 18a 및 도 18b에 도시된 구조와 같은 이중 다마신 또는 다른 매립 구조(inlaid structure)로도 형성할 수 있고, 또는 단일 또는 이중 레벨 스루 마스크 도금법으로 단일 다마신 또는 이중 다마신을 다양하게 결합하여 형성할 수 있다는 것을 이해하여야 한다.
본 발명에 의해 견고한 기계적인 인터록 구조를 얻는 것 이외에, 본 발명은 종래의 다마신 기술에서 발견되는 다양한 금속층 사이의 장벽층이 없는 바람직한 결과도 발생시킨다. (장벽층이 없이) 비아와 라인 및 라인과 비아 간의 연속적인 구조는 비아와 라인 간에 장벽이 존재할 경우 관련된 접촉 저항을 거의 제거한다. 또한, 본 발명의 방법은 좀더 큰 유전율로 인해 장치의 성능을 감소시키는 것으로 알려진 질화규소와 같은 종래의 층간 유전체막 또는 유전체층을 제거한다. 비아와 라인 간의 구조적 연속성은 칩 상호 접속부의 일렉트로마이그레이션 수명을 향상시킨다.
본 발명에 대한 상기 내용은 본 발명을 예시적으로 기술한 것이다. 또한, 본 명세서의 개시 내용은 본 발명의 바람직한 실시 형태만을 도시하고 기술했지만, 전술한 것처럼 본 발명은 다양한 다른 조합, 변형, 및 환경에서 사용 가능하고, 상기 교시 내용 및/또는 관련 기술 분야의 기술이나 지식과 함께 본 명세서에 기술된 본 발명 개념의 범위 내에서 변경이나 변형이 가능하다. 전술한 실시 형태는 또한 발명을 실시하는 실시 형태 중에서 알려진 최상의 실시 형태를 설명하기 위한 것이고, 해당 분야의 당업자가 상기 실시 형태나 다른 실시 형태에서 그리고 본 발명의 특정 응용이나 사용에 의해 요구되는 다양한 변형과 함께 본 발명을 이용 가능하게 하기 위한 것이다. 따라서, 상기 개시 내용은 본 발명을 본 명세서에 기술된 형태로 한정하기 위한 의도는 아니다. 또한, 본 발명은 첨부된 청구범위가 대안적인 실시 형태를 포함하는 것으로 해석되도록 의도된 것이다.

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  17. 비아가 있는 기판을 제공하고, 언더컷이 있는 비아 및 라인에 전도성 금속 시드층을 적층하며, 상기 시드층의 엣칭을 억제하기에 충분한 양의 지방족 알콕시레이트 표면 활성제를 함유하고 있는 산성의 전해 구리욕을 제공하여 구리를 전기 도금함으로써 상기 비아를 매립하고, 전극을 제공하며, 상기 기판이 캐소드가 되도록 하는 방향으로 상기 도금욕을 통해 전류를 통과시키는 방법에 의해 얻어지는 도금 구조.
  18. 기계적으로 인터록된 구리 또는 구리 합금의 전도성 형상부를 포함하고, 금속층 사이에 장벽층을 포함하지 않는 다중층 상호 접속 구조.
  19. 청구항 18에 있어서, 상기 전도성 형상부는 적어도 실질상 보이드 및 심이 없는 것인 다중층 상호 접속 구조.
  20. 청구항 18에 있어서, 다마신 구조를 포함하는 다중층 상호 접속 구조.
  21. 청구항 18에 있어서, 이중 다마신 구조를 포함하는 다중층 상호 접속 구조.
  22. 청구항 20에 있어서, 4보다 작거나 10보다 큰 유전율을 갖는 유전체층을 포함하는 다중층 상호 접속 구조.
  23. 청구항 20 내지 청구항 21 중 어느 한 항에 있어서, 스루-마스크 도금 층을 더 포함하는 다중층 상호 접속 구조.
  24. 청구항 18, 청구항 20 및 청구항 22 중 어느 한 항에 있어서, 층간 유전체층을 포함하지 않는 다중층 상호 접속 구조.
  25. 청구항 23에 있어서, 층간 유전체층을 포함하지 않는 다중층 상호 접속 구조.
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