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KR100300628B1 - 실리콘 옥시나이트라이드 보호층을 갖는 반도체 장치 및 그 제조 방법 - Google Patents

실리콘 옥시나이트라이드 보호층을 갖는 반도체 장치 및 그 제조 방법 Download PDF

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KR100300628B1
KR100300628B1 KR1019990004215A KR19990004215A KR100300628B1 KR 100300628 B1 KR100300628 B1 KR 100300628B1 KR 1019990004215 A KR1019990004215 A KR 1019990004215A KR 19990004215 A KR19990004215 A KR 19990004215A KR 100300628 B1 KR100300628 B1 KR 100300628B1
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Abstract

실리콘 옥시나이트라이드 보호층을 갖는 반도체 장치 및 그 제조 방법이 개시되어 있다. 보호층은 5.0∼6.0의 유전율을 가지며, 36∼38%의 실리콘, 27∼38%의 산소 및 26∼35%의 질소의 원자 조성비를 갖는 실리콘 옥시나이트라이드로 형성된다. 금속 배선층들 간의 기생 캐피시턴스를 감소시키도록 저유전율을 유지하면서 높은 내습성을 갖는 보호층을 확보할 수 있다.

Description

실리콘 옥시나이트라이드 보호층을 갖는 반도체 장치 및 그 제조 방법{Semiconductor device having silicon oxynitride passivation layer and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 실리콘 옥시나이트라이드(silicon oxynitride)로 보호층(passivation layer)을 형성하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에 있어서 다층 금속화 공정이 실용화됨에 따라, 금속 배선층들을 절연시키기 위한 층간 절연막(intermetal dielectric film; IMD) 및 웨이퍼의 최상부에 형성되는 보호층에 대한 중요성이 강조되고 있다. 층간 절연막은 금속 배선층들 간의 기생 캐피시턴스를 감소시키기 위하여 저유전 물질로 형성되여야 하고, 우수한 단차 도포성(step coverage)을 가져야 한다.
보호층은 조립 및 패키징 동안에 최상부 금속 배선층의 물리적 손상 및 화학적 손상을 방지하기 위한 절연층으로서, 통상적으로 ⅰ) 인(Ph)이 도핑된 산화물, 예컨대 인 실리케이트 글래스(phosphosilicate glass; PSG)를 저온에서 화학 기상 침적(chemical vapor deposition; CVD) 방법으로 침적하여 형성하거나, ⅱ) 산화물을 플라즈마-증대 화학 기상 침적(plasma-enhanced CVD; PECVD) 방법으로 침적하여 형성하거나, ⅲ) 실리콘 질화물(SiN)을 PECVD 방법으로 침적하여 형성한다.
PSG로 보호층을 형성하는 경우에는, PSG에 함유된 인(Ph)이 스트레스를 감소시켜 보호층의 크랙(crack)을 감소시킬 뿐만 아니라, 나트륨(Na) 이온 및 다른 금속 오염물에 대한 보호층의 게터링(gettering) 특성을 향상시킬 수 있다. 그러나, 보호층에 함유되는 인의 양에 따라 금속층의 부식이 발생하거나 수분이 쉽게 침투하는 단점이 있다.
PECVD-산화물로 보호층을 형성하는 경우에는 보호층의 물리적 스트레스 및수소 함유량을 감소시킬 수 있다.
PECVD-실리콘 질화물로 보호층을 형성하는 경우에는 나트륨과 같은 이동성 이온 및 수분에 대한 불투과성 장벽의 역할을 하며, 칩이 스크래칭(scratching)되는 것을 방지할 수 있다. 그러나, 실리콘 질화물은 높은 물리적 스트레스(mechanical stress)를 갖기 때문에 후속 열처리에 의해 보호층 내에 크랙이 발생할 수 있다.
상술한 물질들로 형성되는 보호층은 다음과 같은 특성들을 만족하여야 한다.
첫째, 외부 환경으로부터 칩을 보호할 수 있어야 한다. 즉, 패키징 재료나 가혹한 사용자 환경들로부터 칩이 동작할 수 있도록 외부로부터 들어오는 모든 손상들을 흡수할 수 있어야 한다. 더욱이, 향후의 패키지는 노출된 칩(bare chip) 실장 기술이 주종이 될 것으로 예측되므로, 보호층에 대한 이러한 요구가 더욱 강력해질 것이다.
둘째, 금속 배선층을 보호하여야 한다. 즉, 보호층은 소자의 동작시 발생할 수 있는 금속 배선층의 변형 및 스트레스 등으로 인한 패턴 변화를 방지할 수 있어야 하며, 특히 케미칼 불순물로부터 금속 배선층의 부식을 방지할 수 있어야 한다.
셋째, 소자의 선폭이 계속 작아지므로 기생 캐패시턴스에 의한 신호 전달 지연(signal propagation delay)을 방지할 수 있어야 한다. 즉, 보호층은 저유전율을 가져야 한다.
그러나, 보호층을 저유전율을 갖는 절연 물질로 형성하게 되면, 그 하부의 금속 배선층이나 층간 절연막과의 접착력(adhesion strength)이 저하되고 탄성 계수가 저하될 뿐만 아니라 수분이 쉽게 침투하게 되는 문제가 있다. 또한, 사용하는 막의 종류에 따라서 외부 환경, 특히 수분에 대해 유전율이 불안정해지는 문제가 발생한다. 이와 같이 보호층의 유전율이 불안정해지면, 고속 동작 소자의 경우 속도 지연이 발생하여 소자의 성능을 열화시키게 된다.
따라서, 본 발명의 일 목적은 저유전율 및 높은 내습성(moisture resistance)의 보호층을 갖는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 저유전율 및 높은 내습성의 보호층을 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
도 1은 본 발명의 제1 실시예에 의한 반도체 장치를 도시한 단면도이다.
도 2는 본 발명의 제2 실시예에 의한 반도체 장치를 도시한 단면도이다.
도 3은 본 발명의 제3 실시예에 의한 반도체 장치를 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 반도체 기판 102, 210, 302 : 절연층
104, 212, 304, 308: 금속 배선층 106, 214, 310 : 보호층
202 : 필드 산화층 204 : 게이트 절연층
206 : 게이트 전극 208 : 소오스/드레인 영역
306 : 층간 절연막
상기 일 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 소저의 패턴을 가지고 형성된 금속배선층과, 5.0∼6.0의 유전율을 가지며, 36∼38%의 실리콘, 26∼35%의 산소 및 26∼35%의 질소의 원자 조성비를 갖는 실리콘 옥시나이트라이드로 이루어진 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 보호층은 3000Å 이상의 두께로 형성된다.
상기 다른 목적을 달성하기 위하여 본 발명은, 보호층을 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판을 실란(SiH4) 가스, 나이트로스 옥사이드(N2O) 가스 및 암모니아(NH3) 가스를 포함하는 분위기의 반응 챔버에 넣는 단계; 및 SiH4가스, N2O 가스 및 NH3가스를 반응시켜 반도체 기판의 상부에 5.0∼6.0의 유전율을 가지며 36∼38%의 실리콘, 27∼38%의 산소 및 26∼35%의 질소의 원자 조성비를 갖는 실리콘 옥시나이트라이드 보호층을 침적하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는,의 유량비는 0.5∼1.2의 범위 내에 있다.
바람직하게는, SiH4가스의 유량이 100∼1000sccm이고 N2O 가스의 유량이 1000∼5000sccm이며 NH3가스의 유량이 1000∼10000sccm이다.
바람직하게는, 실리콘 옥시나이트라이드 보호층의 기상 증착은 250∼450℃의 온도에서 행해진다.
본 발명에 의하면, 5.0∼6.0의 저유전율을 갖는 실리콘 옥시나이트라이드로 이루어진 보호층을 형성한다. 실리콘 옥시나이트라이드는 실리콘 질화물에 비해 낮은 스트레스를 가지면서 나트륨과 같은 이동성 이온 및 수분에 대한 불투과성 장벽의 역할을 충분히 수행한다. 따라서, 금속 배선층들 간의 기생 캐피시턴스를 감소시키도록 저유전율을 유지하면서 높은 내습성을 갖는 보호층을 확보할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기위한 단면도이다.
도 1을 참조하면, 반도체 기판(100)의 상부에 적층된 절연층(102)의 상부에 알루미늄을 스퍼터링 방법에 의해 침적하고 이를 사진 및 식각 공정으로 패터닝하여 금속 배선층들(104)을 스트라이프 형태로 형성한다.
금속 배선층들(104)이 형성된 반도체 기판(100)을 플라즈마 증대 화학 기상 침적(PECVD) 설비의 반응 챔버에 넣는다. 이어서, 실란(SiH4) 가스, 나이트로스 옥사이드(N2O) 가스 및 암모니아(NH3) 가스를 반응 챔버에 유입시키고, 반도체 기판(100)의 온도를 250∼450℃ 정도로 유지시킨 후, 반도체 기판(100)의 상부에 실리콘 옥시나이트라이드 보호층(106)을 3000Å 이상의 두께로 기상 증착한다. 바람직하게는, SiH4가스의 유량이 100∼1000sccm(standard cubic centimeter per minute)이고 N2O 가스의 유량이 1000∼5000sccm이며 NH3가스의 유량이 1000∼10000sccm인 조건에서 실리콘 옥시나이트라이드 보호층(106)을 침적한다.
실리콘 옥시나이트라이드막(106)의 조성비는 SiH4가스, N2O 가스 및 NH3가스의 유량비(gas flow rate)를 변화시킴으로써 바뀔 수 있다.
다음의 표 1은 가스 유량비에 따른 실리콘 옥시나이트라이드막(106)의 조성비를 나타낸다.
Si의 원자 % O의 원자 % N의 원자 %
1번 : 0.56 38 27 35
2번 : 0.74 37 31 32
3번 : 0.93 37 34 29
4번 : 1.11 36 38 26
여기서, 플라즈마 증대 화학 기상 침적(PECVD) 방식으로 형성하는 막은 기본적으로 수소(H)를 10∼20% 정도 함유하고 있지만, 이러한 수소 함유량은 막의 특성에 거의 영향을 미치지 않는다.
표 1을 참조하면,의 유량비를 약 0.2씩 변화시킬 때 질소(N)의 함량이 3%씩 바뀜을 알 수 있다.
다음의 표 2는 표 1의 조건으로 형성한 실리콘 옥시나이트라이드막에 대한 유전율 변화를 측정한 결과를 나타낸다. 즉, 표 1의 조성비로써 형성된 실리콘 옥시나이트라이드막들의 흡습 실험전의 침적(as deposition) 상태와 85℃, 85% 상대 습도 조건에서 96시간 동안 흡습시킨 상태에서의 유전율 결과를 다음의 표 2에 나타내었다.
1번(0.56) 2번(0.74) 3번(0.93) 4번(1.11)
최초 측정 6.0 5.5 5.0 4.5
85℃, 85% R.H96hr 흡습 8.2 5.8 5.5 5.2
표 2에서, 괄호 안의 숫자는에 의해 환산된 유량비를 나타내며, R.H는 상대 습도(relative humidity)를 뜻한다.
표 2를 참조하면,의 유량비가 0.5∼1.2의 범위 내에서 유지되어야만 5.0∼6.0 정도의 안정적이고 낮은 유전율을 갖는 실리콘 옥시나이트라이드막을 형성할 수 있다. 따라서, 실리콘 옥시나이트라이드막은 36∼38%의 실리콘, 27∼38%의 산소 및 26∼35%의 질소의 원자 조성비를 갖도록 형성하는 것이 바람직하다.
또한, 표 1의 조성비들로써 각각 형성된 실리콘 옥시나이트라이드막들에 대해 고온 및 고습 환경, 예컨대 121℃, 2기압 및 85% R.H의 조건 하에서 1000시간 동안 흡습 테스트한 결과, 1번, 2번 및 3번 조건으로 형성된 실리콘 옥시나이트라이드막은 그 표면에서 2000Å의 깊이까지 수분이 침투하였으며, 4번 조건으로 형성된 실리콘 옥시나이트라이드막은 3000Å 이상의 깊이로 수분이 침투하였다. 따라서, 실리콘 옥시나이트라이드막을 보호층으로 사용하기 위해서는 최소한 3000Å의 두께로 형성하여야 함을 알 수 있다.
도 2는 본 발명의 제2 실시예에 의한, 실리콘 옥시나이트라이드막을 보호층으로 사용하는 N-채널 MOS(metal oxide semiconductor) 트랜지스터를 도시한 단면도이다.
도 2를 참조하면, 필드 산화층(202)에 의해 액티브 영역 및 필드 영역이 구분되어진 P형 반도체 기판(200)의 액티브 영역 상에 열산화 공정을 통해 게이트 절연막(204)을 형성한 후, SiH4가스를 소오스 가스로 하용하는 화학 기상 침적(CVD) 방법에 의해 폴리실리콘층(206)을 게이트 절연막(204)의 상부에 형성한다. POCl3침적에 의해 폴리실리콘층(206)에 인(P)을 도핑시킨 후, 사진 및 식각 공정으로 폴리실리콘층(206)을 게이트 전극의 패턴으로 패터닝한다. 이때, 게이트 전극(206)으로 폴리실리콘 대신 폴리실리콘과 금속 실리사이드가 적층된 폴리사이드를 사용할 수도 있다. 이어서, 게이트 전극(206)을 마스크로 사용하는 셀프-얼라인 방법에 의해 P형 반도체 기판(200)에 비소(As) 이온을 주입하여 N+형 소오스/드레인 영역(208)을 형성한다.
결과물의 상부에 실리콘 산화물을 화학 기상 침적(CVD) 방법으로 침적하여 절연층(210)을 형성한다. 이어서, 절연층(210)을 반응성 이온 식각(reactive ion etching) 방법으로 식각하여 게이트 전극(206) 및 소오스/드레인 영역(208)을 각각 노출시키는 콘택홀들을 형성한다. 이어서, 결과물의 상부에 알루미늄을 스퍼터링 방법으로 침적하고 이를 사진 및 식각 공정으로 패터닝하여 금속 배선층(212)을 형성한다. 금속 배선층(212)은 절연층(210)에 형성된 콘택홀들을 통해 트랜지스터의 게이트 전극(206) 및 소오스/드레인 영역(208)에 전기적으로 접속된다.
이어서, 반도체 기판(200)을 플라즈마 증대 화학 기상 침적(PECVD) 설비의 반응 챔버에 넣은 후, 소오스 가스로서 SiH4가스, N2O 가스 및 NH3가스를 반응 챔버에 유입시키고, 반도체 기판(200)의 온도를 250∼450℃ 정도로 유지시켜 금속 배선층(210)을 커버할 수 있도록 실리콘 옥시나이트라이드 보호층(214)을 3000Å 이상의 두께로 침적한다. 바람직하게는, SiH4가스의 유량은 250sccm이고 N2O 가스의 유량은 2500sccm이며 NH3가스의 유량은 2500sccm이다. 이 조건에 의하면,의 유량비가 약 0.9가 되므로 5.0∼6.0의 유전율을 가지면서 높은 내습성을 갖는 실리콘 옥시나이트라이드 보호층(214)을 형성할 수 있다.
도 3은 본 발명의 제3 실시예에 의한, 다층 금속 배선 구조를 갖는 반도체 장치의 단면도이다.
도 3을 참조하면, 다수의 회로 영역들이 형성되어 있는 반도체 기판(300)의 상부에 화학 기상 침적(CVD) 방법에 의해 실리콘 산화물로 이루어진 절연층(302)을 형성한 후, 알루미늄을 스퍼터링 방법에 의해 침적하고 이를 사진 및 식각 공정으로 패터닝하여 제1 금속 배선층(304)을 형성한다.
이어서, 플라즈마 증대 화학 기상 침적(PECVD) 설비의 반응 챔버 내에 소오스 가스로서 SiH4가스, N2O 가스 및 NH3가스를 유입시킨 후, 반도체 기판(300)의 온도를 250∼450℃ 정도로 유지시켜 제1 금속 배선층(304)을 커버하도록 실리콘 옥시나이트라이드로 이루어진 층간 절연막(intermetal dielectric layer)(306)을 형성한다.
이어서, 실리콘 옥시나이트라이드 층간 절연막(306)을 반응성 이온 식각(RIE) 방법으로 식각하여 제1 금속 배선층(304)을 노출시키는 비어 홀(도시하지 않음)을 형성한다. 결과물의 상부에 알루미늄을 스퍼터링 방법에 의해 침적하고 이를 사진 및 식각 공정으로 패터닝하여 제2 금속 배선층(308)을 형성한다. 제2 금속 배선층(308)은 비어 홀을 통해 제1 금속 배선층(304)에 전기적으로 접속된다.
이어서, 플라즈마 증대 화학 기상 침적(PECVD) 설비의 반응 챔버 내에 소오스 가스로서 SiH4가스, N2O 가스 및 NH3가스를 유입시킨 후, 반도체 기판(300)의 온도를 250∼450℃ 정도로 유지시켜 제2 금속 배선층(308)을 커버하도록 실리콘 옥시나이트라이드로 이루어진 보호층(310)을 형성한다. 바람직하게는, 실리콘 옥시나이트라이드 보호층(310)과 실리콘 옥시나이트라이드 층간 절연막(306)은 동일한 조성비를 갖도록 형성한다. 즉,의 유량비를 0.5∼1.2으로 하여 36∼38%의 실리콘, 27∼38%의 산소 및 26∼35%의 질소의 원자 조성비를 가지면서 5.0∼6.0 정도의 안정적이고 낮은 유전율을 갖는 실리콘 옥시나이트라이드로 이루어진 보호층(310) 및 층간 절연막(306)을 형성한다.
상술한 바와 같이 본 발명에 의하면, 5.0∼6.0의 저유전율을 갖는 실리콘 옥시나이트라이드로 이루어진 보호층을 형성한다. 실리콘 옥시나이트라이드는 실리콘 질화물에 비해 낮은 스트레스를 가지면서 나트륨과 같은 이동성 이온 및 수분에 대한 불투과성 장벽의 역할을 충분히 수행한다. 따라서, 금속 배선층들 간의 기생 캐피시턴스를 감소시키도록 저유전율을 유지하면서 높은 내습성을 갖는 보호층을 확보할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 보호층을 갖는 반도체 장치에 있어서,
    반도체 기판의 상부에 소정의 패턴을 가지고 형성된 금속배선층과,
    5.0∼6.0의 유전율을 가지며, 36∼38%의 실리콘, 27∼38%의 산소 및 26∼35%의 질소의 원자 조성비를 갖는 실리콘 옥시나이트라이드로 이루어진 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 보호층은 3000Å 이상의 두께로 형성된 것을 특징으로 하는 반도체 장치.
  3. 보호층을 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판을 실란(SiH4) 가스, 나이트로스 옥사이드(N2O) 가스 및 암모니아(NH3) 가스를 포함하는 분위기의 반응 챔버에 넣는 단계; 및
    상기 SiH4가스, N2O 가스 및 NH3가스를 반응시켜 상기 반도체 기판의 상부에 5.0∼6.0의 유전율을 가지며 36∼38%의 실리콘, 27∼38%의 산소 및 26∼35%의 질소의 원자 조성비를 갖는 실리콘 옥시나이트라이드 보호층을 침적하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,의 유량비는 0.5∼1.2의 범위 내에 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서, SiH4가스의 유량이 100∼1000sccm이고 N2O 가스의 유량이 1000∼5000sccm이며 NH3가스의 유량이 1000∼10000sccm인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제3항에 있어서, 상기 실리콘 옥시나이트라이드 보호층의 침적은 250∼450℃의 온도에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제3항에 있어서, 상기 실리콘 옥시나이트라이드 보호층은 3000Å 이상의 두께로 침적하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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