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KR100209782B1 - 반도체 장치 - Google Patents

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KR100209782B1
KR100209782B1 KR1019950026954A KR19950026954A KR100209782B1 KR 100209782 B1 KR100209782 B1 KR 100209782B1 KR 1019950026954 A KR1019950026954 A KR 1019950026954A KR 19950026954 A KR19950026954 A KR 19950026954A KR 100209782 B1 KR100209782 B1 KR 100209782B1
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KR
South Korea
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semiconductor device
lsi chip
lead frame
resin mold
electrode
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KR1019950026954A
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English (en)
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KR960009133A (ko
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이치로오 미야노
이쿠오 가와구치
구니오 마츠모토
쥰이치 사에키
도오루 요시다
나오야 간다
이사무 요시다
미치후미 가와이
히데오 야마쿠라
시게하루 츠노다
리츠로오 오리하시
마사치카 마스다
스에오 가와이
Original Assignee
가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
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Priority claimed from JP20955294A external-priority patent/JP3500718B2/ja
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Abstract

고신뢰성이고, 저코스트, 실장시의 리페어도 가능한 극히 얇은 반도체장치를 구성한다. 이것을 복수개 사용해서 적층구조로 하고, 같은 체적으로 보다 고기능화한 반도체모듈이나 그것을 이용한 카드형 모듈을 제공한다. 극히 얇은 리이드프레임과 LSI를 직접 접속하고, 저점도형 에폭시수지에 의해 LSI칩의 뒷면을 노출시켜 박형 모울드한다. 이 뒷면부분에 연삭가공을 시행함으로써 반도체장치 전체를 더 얇게 한다.
리이드프레임의 일부는 보강부나 방열부, 유해광선으로부터의 차광부 또는 기판탑재시의 위치맞춤 기준으로 한다. 이상의 극히 얇은 반도체장치를 적층배치로 접속하고, 적층형 반도체 모듈로서 보다 고기능화한 카드형 모듈을 구성한다.
저코스트로 반도체장치의 극단적인 박형화를 가능하게 한다. 리이드프레임의 일부를 보강재로 함으로써 연삭가공시의 LSI칩의 파괴를 방지하고, 또한 모울드수지(4)의 수축에 의해 생기는 휘어짐 변형의 방지, 실장성이나 방열성, 또는 내유해광선성을 향상한다.
지극히 얇은 반도체장치를 적층실장 접속하고, 실장면적, 스패이스등이 한정되어도 종래보다 고기능인 회로를 구성 가능하게 한다. 카드형 모듈에 응용하면 종래 적층구조의 4배 이상의 실장효율로 된다.

Description

반도체장치
제1도는 본 발명의 기본구조도로서,
(a)는 단층 상면구조도.
(b)는 단층 횡단면도.
(c)는 적층구조도.
제2도는 종래형의 리이드 프레임의 에칭형상도.
제3도는 본 발명의 구조에서 유효한 리이드 프레임의 에칭형상도.
제4도는 열응력 해방형의 인너리이드 형상을 나타내는 도면으로서,
(a)는 절단전의 리이드 프레임의 평면도.
(b)는 칩 접속후 절단가공한 상태의 평면도.
제5도는 위치맞춤의 기준부분을 나타내는 도면으로서,
(a)는 위치맞춤의 측면도.
(b)는 위치맞춤의 사시도(요소빼냄).
제6도는 모울드공정의 단면도.
제7도는 반도체장치의 휘어진 상태를 나타내는 도면.
제8도는 연삭가공에 의한 박형화의 방법을 나타내는 개념도.
제9도는 공통기능의 전극의 접속상태를 나타내는 사시도.
제10도는 인너리이드의 종류 변경방법(에칭가공에 의한 방법)을 나타내는 도면으로서,
(a)는 칩셀렉트의 형상패턴 1.
(b)는 칩셀렉트의 형상패턴 2.
(c)는 칩셀렉트의 형상패턴 3.
제11도는 인너리이드의 종류 변경방법(절단가공에 의한 방법)을 나타내는 도면으로서,
(a)는 칩셀렉트 리이드의 절단패턴 1.
(b)는 칩셀렉트 리이드의 절단패턴 2.
(c)는 칩셀렉트 리이드의 절단패턴 3.
제12도는 본 발명의 반도체장치의 리이드형상(2단구부림)을 나타내는 도면.
제13도는 땜납 딥(dip)에 의한 땜납 공급방법을 나타내는 도면.
제14도는 종래 적층메모리카드와 본 발명 적층메모리카드의 비교를 나타내는 측면도로서,
(a)는 본 발명의 적층메모리를 실장한 예.
(b)는 종래형 적층메모리의 예.
제15도는 연삭가공과 병용하는 것인 폴리싱(polishing) 가공의 개념도.
제16도는 두께를 얇게 하는 가공 후의 메모리의 단면도.
제17도는 두께를 얇게 하는 가공 후의 메모리의 가공면 형상을 나타내는 도면.
제18도는 메모리의 제조프로세스.
제19도는 탭(tab)구조 메모리의 단면도.
제20도는 LOC구조 메모리의 단면도.
제21도는 TSOP 메모리의 단면도(LOC구조).
제22도는 초박형 메모리의 단면도(LOC구조)이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 리이드프레임 2 : LSI칩
3 : LSI칩 보강부(차광부로도 방열부로도 된다)
4 : 모울드수지(수지) 5 : 범프
6 : 종래의 리이드프레임 패턴 7,14 : 위치맞춤 구멍형태의 가공부
8 : LSI칩 탑재위치 9 : 본 발명의 리이드프레임 패턴
10 : 절단가공위치 11 : 위치맞춤용 구멍
12 : 응력해방형상 13 : 위치맞춤 구멍
15 : 모울드 금형 16 : 연마용 홀더
17 : 연마와 입자붙임 원반 18 : 냉각액
19 : 절단가공위치 20 : 기판상 전극
21 : 기판-모듈접속부 22 : 각층간 접속부
23 : 땜납조
24 : 본 발명의 반도체장치로 되는 적층모듈
25 : 종래의 테이프 캐리어 방식에 의한 적층모듈
26 : 메모리 콘트롤러등의 부품 27 : 워크홀더
28 : 모울드후의 반도체장치(패케지후의 메모리)
29 : 연삭지석 30 : 연마정반
31 : 연마지립 32 : 연마포
33 : 가압실린더 34 : 와이어
35 : 테이프 36 : 탭(tab)
본 발명은, 퍼스널 컴퓨터 및 워크스테이션 등 기기의 기억소자 및 상기 OA 기기에 옵션으로서 접속되는 카드형의 기억매체 또는 소형이고 운반 가능한 상호통신 기능을 가지는 멀티미디어기기나 각종 디지탈 처리를 완비한 화상 촬영장치에 맞는 고속동작성, 데이터 편집성에 뛰어난 기억매체로서 사용되는 극히 소형이고 고기능인 반도체장치의 구조 및 제조방법에 관한 것이다.
현재, 시판되고 있는 수지모울드형 반도체장치에서는 LSI 패케지의 외부전극을 구성하기 위해 제조코스트가 비교적 싼 리이드프레임(1)을 사용하는 경우가 많다. 리이드프레임(1)과 LSI칩(2)의 위치관계에 의해, 특원소 61-241959호 공보에 기재되어 있는 바와 같은, LSI칩(2)의 상면에 리이드프레임(1)이 위치하는 LOC형(Lead On Chip의 생략)과 LSI칩(2)의 하면에 리이드프레임(1)이 위치하는 COL형(Chip On Lead의 생략)으로 분류된다. 특히, 후자의 COL형의 구조에서는 리이드프레임(1)과 LSI의 고정에 리이드프레임(1)의 일부를 다이패드(die pad)라 불리는 리이드프레임(1)과 LSI의 접착을 목적으로 하는 부분에 가공하는 것이 필요하게 된다. 양 구조 모두 리이드프레임(1)과 LSI상 전극의 전기적인 접속에서는 25전후의 Au 와이어(34)(wire)를 초음파와 열로 압착하는 와이어본딩법(wire bonding)이 사용되고 있다. 이 때문에, 온도사이클 등에 대해서 신뢰성을 확보하기 위해 적어도 높이 110이상의 와이어 루우프(wire loop) 높이를 고려한 외형칫수를 취하지 않을 수 없다. 특히, COL형에서는 다이패드부의 두께와 합해서 가장 박형화된 것이라도 0.45이하로 하는 것이 곤란하다.
한편, 박형화만을 목적으로 하는 구조로서는 폴리이미드 테이프(35)상에 35전후의 Cu박(箔)을 라미네이트하고, 이 Cu박에 에칭처리를 시행해서 전극패턴을 형성한 테이프 캐리어(tape carrier)와, 테이프캐리어상의 전극에 시행된 도금금속과 LSI상의 전극에 형성된 Au 범프(5)(bump)를 열압착 접속한 테이프캐리어형 반도체장치가 있다. 그러나, 테이프캐리어 자체의 표준화가 곤란하고, 가공에 시간과 노력이 걸리는 것 등으로해서 반도체장치로서의 제품코스트가 증대하는 경향이 있었다. 이 구조에서는 LSI칩(2)을 지지하는 전극부가 변형하기 쉽기 때문에, 외주를 수지모울드하는 경우 수지 유입압력에 의한 모울드금형 내부에서의 LSI칩(2)의 이동이나 폴리이미드 테이프(35)의 열변형이 문제로 되고, 특개평 5-315384호 공보에 기재된 바와 같은 LSI칩(2) 이동방지용 및 변형방지용 부재를 설치할 필요가 있었다. 그리고, 이와 같은 부재가 부가되므로, 와이어본딩을 사용하는 경우보다는 박형화를 도모하는 것이 가능하지만, 역시 반도체장치의 박형화에는 한계가 있었다.
테이프 캐리어형 반도체장치에서는 외부전극의 기계적 강도가 충분하기 않기 때문에, 전극성형량이 변동, 프린트 기판등으로의 실장시 반도체장치의 외부전극과 탑재기판상의 전극패턴과의 위치정밀도를 확보할 수 없어, 작업이 곤란하였다. 또한, 기계적 강도가 불충분한 것에 부가해서 리이드재료가 땜납 접속시에 접합부로 용출해버리기 때문에 실장후의 리페어(repair) 작업이 매우 곤란하였다.
특정종류의 반도체에서는 자외선 등의 광선이 LSI의 표면에 투사된 경우에 오동작을 한다. 반도체장치의 박형화에서는 외주부의 수지 두께도 당연히 얇게 되므로, 특별히 이것을 방지하는 대책이 필요하지만, 현재상태에서는 차광까지를 적극적으로 고려하면서 박형화된 반도체장치는 고안되어 있지 않다.
RAM이나 ROM 또는 Flash라는 종류의 메모리 LSI 내장 반도체장치를 실장하고, 자기 디스크나 CD-ROM, 자기테이프로 교체되는 기억용량을 달성하도록 하는 경우, 한정된 탑재 기판상의 실장면적에서 가능한 한 대용량으로 하기 위해 복수개의 반도체장치를 동일 기능을 가지는 전극끼리 접속해서 적층배치하는 것이 고안되고, 이것에 관해서는 다양한 구조가 제안되고 있다. 리이드프레임(1)과 와이어본딩법을 사용하는 박형패케지의 대표적인 두께 1의 TSOP 패케지를 적층단위로 한 경우에는, 예를 들면 특개평 3-96266호 공보에 기재된 바와 같이, 단층의 두께만이 아니라 적층구조 전체가 두껍게 되어버려 메모리 카드와 같은 한정된 스패이스(space)에 탑재하는 것이 불가능하게 되거나 혹은 생략 스페이스화의 효과를 충분히 발휘할 수 없었다. 테이프캐리어 구조를 이용해서 적층구조로 하는 경우에는 전극부의 강도가 불충분하기 때문에, 적층수에 한계가 있고 또한 적층구조체의 일부에 동작불량품이 혼입한 경우에 이것을 제거하여 정상동작품으로 치환하기 위한 리페어작업이 매우 곤란하였다.
이상과 같이 종래기술에는 일장일단이 있고, 박형화, 실장시의 작업성, 내유해광선성, 발열성, 기계강도의 확보 등을 동시에 만족한 반도체장치는 없었다.
따라서, 본 발명의 목적은 와이어본딩을 사용하는 구조에 있어서 와이어루우프 높이와 수지두께에 제약되어 불가능하였던 반도체장치의 초박형화의 저코스트로써의 달성과, 이 반도체장치를 적층구조로 해서 단위면적당 실장효율을 향상시킨 반도체모듈의 제공에 있다.
이때, LSI칩(2) 및 반도체장치 전체의 보강과 모울드수지(4)의 수축에 의한 변형의 억제, 리페어 작업성의 개선, 수지모울드 공정에서 모울드 작업성의 개선을 공정수ㆍ코스트의 증대없이 달성한다.
더욱이, 적층모듈상태의 LSI칩(2)에서 고효율로 방열하고, 유해광선으로부터 LSI 표면을 차광하는 것에 의해 LSI칩(2)의 오동작을 방지한다.
상기 목적은, 반도체장치의 초박형화의 저코스트를 위해 극히 얇게 압연한 전극의 성형 및 실장시의 리페어에 대해서 충분한 강도를 가지는 전체가 균일한 두께의 금속제 리이드프레임(1)을 LSI 상의 전극과 야금적으로 직접 접속하고, 이것을 LSI칩(2) 뒷면의 회로패턴이 형성되어 있지 않은 미러(mirror)면을 노출시킨 상태에서 수지모울드한 후, LSI 미러면측에서의 연삭가공에 의해 두께 250이하의 반도체장치로 함으로써 달성된다. 더욱이, LSI칩(2) 미러면을 상기 모양으로 연삭가공한 후, 그 면을 연마 혹은 알카리성 용액에 의해 습식 에칭하는 공정을 부가해서 연삭가공에 의해 LSI칩(2) 미러면에 생긴 가공비틀림을 제거하는 것으로 패케지의 신뢰성을 향상시키는 것도 가능하다.
비교적 값싼 리이드프레임(1)을 사용해서 저코스트화를 달성하고, 동시에 박형화에 따르는 LSI칩(2)의 파괴나 반도체장치 전체의 휘어짐 변형을 방지하기 위한 보강부나 방열경로, LSI 패케지의 차광부재, 또는 위치맞춤부재를 확보한다.
와이어본딩법을 사용하는 구조에서는 불가능하였던 극히 얇은 반도체장치가 테이프 캐리어를 사용하는 것보다도 저코스트로 제공 가능하게 된다.
테이프캐리어에서는 사용 불가능하였던 두께ㆍ종류의 금속박을 사용해서 리이드프레임(1)을 형성하는 것에 의해 전극부에 적절한 강도가 얻어지고, 기판 탑재시 및 기능모듈 형성시의 리페어성이 향상된다. 또한, 완성부품에 대한 소켓트(socket) 등을 사용한 배치(batch) 처리적인 검사가 용이하게 된다. 더욱이, 수지모울드시에 LSI칩(2)을 모울드형 내부에서 소정의 위치로 지지 가능하게 되고, 수지부분의 박형화 설계가 용이하게 된다.
리이드프레임(1)의 일부를 보강부로 함으로써, 수지모울드 후의 LSI칩(2)의 뒷면 측에서의 반도체장치의 다이아몬드 지석을 사용한 연삭가공 또는 유리지립과 연마크로스를 사용한 연마가공에 의한 박형화가 안정해서 가능하기 때문에, 도중 공정에서의 LSI칩(2) 및 웨이퍼 취급을 종래제품과 같은 형태로 해서 장치 전체의 두께와 LSI칩(2)의 지극한 박형화가 달성될 수 있다.
LSI칩(2)의 미러면측을 노출한 상태가 되므로 고효율적인 방열을 행하는 것이 가능하게 된다.
반도체장치 단일체를 극히 얇게 할 수 있기 때문에, 예를 들면 메모리카드와 같은 높이 및 실장면적이 한정된 것에 가능한 한 대량으로 반도체장치를 실장하는 경우, 복수개의 적층배치로의 실장이 가능하게 되어 단위면적 및 단위체적당 고기능화가 도모된다.
[실시예 1]
이하에 본 발명의 기본으로 되는 극히 얇게 구성된 반도체장치의 구조 및 제조프로세스를 기술한다.
제1도에 두께 250이하의 박형 반도체장치의 구성요소를 나타낸다. 이 반도체 장치는 극히 얇은 금속성 리이드프레임(1), 그것에 전극부를 형성하기 위해 직접 야금학적 수법에 의해 접속된 LSI칩(2), 그리고 모울드수지(4)에 의한 LSI의 패턴이 형성되지 않은 측의 면을 노출한 상태에서 봉지, 모울드 후의 노출면측에서의 연삭가공에 의한 박형화, LSI칩(2)의 보강을 그 주목적으로 해서 가공된 리이드프레임(1)의 일부로 된다.
리이드프레임(1)으로서는 50이하, 예를들면 Fe-Ni계 합금을 재료로 하여 에칭에 의해 패턴화한 것을 사용한다. 리이드프레임 재료의 열팽창이 특별히 문제되지 않고 또 기계적인 강도가 충분하다면 Cu계 합금을 재료로 해도 상관없다.
이와 같은 극히 얇은 리이드프레임(1)에서는, 특히 LSI칩(2)과 접속되는 부분이 LSI상의 전극칫수에 맞추어 미세화되기 때문에, 이 전극부(20)를 제2도에 나타낸 바와 같이, 통상 두께의 리이드프레임(1)에 사용되는 것과 같은 형상으로 수지모울드시 수지의 유출방지를 목적으로 하는 타이바(tie bar)만으로 지지하면 에칭공정이나 도금공정에서 에칭과다에 의한 결손이나 도금액의 분출에 의해 변형이 생길 가능성이 높게 된다. 그래서, 제3도에 나타낸 바와 같이, LSI상 전극(20)과의 접속부 근처에 리이드프레임(1) 성형을 위한 보강부분을 설치해 놓고, 이 형상대로 에칭 및 도금공정을 종료시킨다. 그후, LSI와의 접속공정 전에 소정위치를 절단하여 전기적으로 독립한다. 이 방법을 사용하면 LSI칩(2)상의 전극수가 특별히 증대한 경우에 보다 미세화된 리이드프레임(1)상 전극(20)의 성형을 용이하게 할 수 있다. 리이드프레임(1)과 LSI의 접속부에 있어서, 리이드프레임(1)의 열팽창에 의한 단선이 문제가 된다면, 직선형상의 접속부로 하지 않고, 제4도에 나타낸 바와 같은 곡선형상으로 함으로써 발생하는 응력을 저감하는 것이 가능하게 된다. 에칭 뿐만 아니라 가능하다면 다이(die)와 펀치(punch)에 의한 기계적인 펀칭(punching) 가공을 사용해서 리이드프레임(1)을 성형하는 것도 가능하다.
이와 같이 해서 성형한 리이드프레임(1)과 LSI칩(2)상 전극의 접속에는, 예를들면 LSI상의 전극으로 형성한 Au제의 돌기모양 전극(20)과 리이드프레임(1)으로 시행한 Au 또는 Ag 도금의 열압착에 의한 금속확산접합을 사용한다. LSI상의 전극이 아닌 리이드프레임(1)측에 돌기모양 전극을 설치해 놓고, 그것에 의해 리이드프레임(1)과 LSI칩(2)의 접속을 행하여도 상관없다.
상술한 LSI칩(2)과의 접속용 전극을 리이드프레임(1)에 성형하기 위한 보강부분은 전체를 잘라내지 않고, 일부를 LSI칩(2)에 겹치는 위치에서 리이드프레임(1)과 LSI칩(2)의 전기적인 접속과는 관계없는 상태로 남겨 놓는다. 이 부분은 LSI칩(2)의 보강부분으로 하고, LSI칩(2) 및 반도체장치 전체의 박형화시에 문제가 되는 휘어짐 변형이나 LSI칩(2)의 깨어짐 등을 방지한다. LSI칩(2)의 보강부분은 형상의 고안에 의해 그대로 방열용 히트 스프레더(heat spreader) 혹은 모울드수지(4)의 외부로 노출시키는 것이라면 방열핀(fin)으로 할 수 있다. 또한, 제5도에 나타낸 바와 같이 실장공정에서의 핀(pin)과 홀(hole)법에 의한 위치맞춤구멍(13)을 형성하는 것도 가능하다. 또는, LSI칩(2)을 오동작시키는 유해광선으로부터 LSI상의 패턴형성면을 차광하는 부분으로 하는 것도 가능하다.
리이드프레임(1)과 LSI칩(2)을 접속한 후, 이들 외주를 수지(4)에 의해 모울드한다. 이 경우에는 제6도에 나타낸 바와 같이, LSI 회로가 형성되지 않은 면(미러면)측을 모울드용 금형(15)으로 억누른 상태에서 모울드를 행하고, 모울드 종료후는 미러면측을 노출한 상태로 한다. 리이드프레임(1)의 강성이 테이프캐리어형 반도체에서의 35의 Cu박과 비교해서 높기 때문에, 수지(4)의 유입압력에 의해 생기는 모울드형 내부에서의 LSI칩(2)의 변위는 수지박형화 설계를 도모하는데 충분한 정도로 억제된다.
모울드 수지(4)의 유입은 통상의 사이드플로우(side flow)가 아니며 반도체장치의 리이드프레임(1)이 존재하는 측(패턴형성면)으로부터 수지(4)를 유입하는 제6도에 나타낸 바와 같이, 톱다운(top down) 플로우를 사용하는 것이 바람직하다. 이 방법을 사용하는 것으로 LSI칩(2)의 변위는 더 억제된다. 또한, 이 수지모울드 작업에는 점도가 통상 수지와 비교해서 100분의 1정도로 낮은 점도의 수지를 사용하면 보다 수지부분의 두께를 얇게 설계하는 것이 가능하게 된다.
통상, 수지모울드 봉지를 LSI칩(2)의 한쪽 방향으로만 행하면, 수지의 경화수축 또는 수지재료인 에폭시와 LSI칩(2) 재료인 Si의 열팽창 계수의 차에 의해 반도체장치 전체에 제7도와 같은 휘어짐을 생기게 하고, 경우에 따라서는 LSI칩(2)의 깨어짐을 생기게 한다. 이것은 반도체장치를 박형화하는 경우에 특히 문제가 된다. 그러나, 본 발명에서는 제1도와 같이, 리이드프레임(1)의 일부를 LSI칩(2)의 보강부(3)로 하고 있기 때문에 변형을 억제하는 것이 가능하다. 큰 칫수의 LSI칩(2)이 탑재된 경우에도 이 보강이 유효하게 된다. 수지모울드부에 보강부재가 짜 넣어진 구조로 되기 때문에 보강판을 나중에 외부에 장착할 필요는 없이 그만큼 뒷면연삭의 공정과 아울러 박형화에서 유리하게 된다.
이상 모울드공정까지의 상태에서 반도체장치의 두께는 약 450전후로 된다. 이것은 리이드프레임(1)의 두께, 리이드프레임(1)과 LSI칩(2) 접합부의 높이, LSI칩(2)의 두께, 또는 모울드 가능한 수지두께의 최소치에 의해 규정된다. 현재 상태의 Si 웨이퍼를 250이하의 두께로 가공한 경우, 웨이퍼의 반송, 칩 개개의 조각으로 잘라내는 공정에서 깨어짐 파손 등에 의한 불량률이 현저하게 증대한다. 또한, 현재상태의 연삭가공에서는 웨이퍼 자체의 휘어짐 변형은 최대 수에 달하는 것도 있고, 개개의 조각으로의 절단이나 와이어본딩 등의 리이드프레임(1)과의 접속이 불가능하게 되어 버린다. 따라서, 웨이퍼 단일체에서의 실용상 박형화의 한계는 200정도로 고려된다. 본 발명의 250이하의 초박형 반도체장치를 형성하는 데에는 이점을 고려해서 최초부터 얇게 연삭가공한 LSI칩(2)을 사용하지 않고, 수지모울드 공정까지가 종료한 상태에서 LSI칩(2)의 미러면 측에서, 결국 LSI칩(2) 노출면 측에서 제8도와 같이 연삭가공하여 전체를 박형화하는, 이 방법에서는 LSI칩(2)의 두께를 50혹은 그것 이하로 하는 것도 가능하게 된다. 이 공정에서는 리이드프레임(1)의 일부로 구성되는 보강부분(3)이 LSI칩(2)의 깨어짐, 반도체장치의 휘어짐 등을 방지하는 데에 유효하게 된다.
연삭가공에서는 가공시에 발생하는 힘에 의해 LSI칩(2)을 파괴하는, 또는 수지와 LSI칩(2)을 박리하는, 더욱이 가공 후의 표면거칠기가 거칠기 때문에 열충격 등 외력에 의해 파괴가 발생하기 쉽게 되는 등의 현상이 예측되기 때문에 이들을 발생시키지 않는 연삭가공조건ㆍ방법의 선정을 행하였다.
이하, 뒷면연삭 가공방법에 대해서 기재한다. 연삭가공에서는, 예를 들면 컵(cup)형 다이아몬드 지석을 사용한 평면연삭을 사용한다. 이 방법은 디스크(disk)형 지석을 사용한 방법보다도 표면거칠기를 작게 억제하는 것이 가능하게 된다. 더욱이, 인피드연삭(infeed grinding) 방식을 사용하는 것으로 표면거칠기의 저감을 조장할 수 있다.
가공시에는 워크홀더(27)에 대해서 반도체장치를 수개에서 수십개, LSI칩(2)상의 회로형성면이 워크홀더(27)측이 되고, 회로가 형성되지 않은 미러면측이 피가공면이 되도록 고정한다. 연삭조건으로서는 이하의 설정으로 하였다.
가공기 : 평면연삭판(平面硏削盤)(히타치세이고우 주식회사 제작 GHR-SF)
연삭지석(29) : 컵형 금속결합 다이아몬드 지석(SD 1500P75M)
연삭지석(29) 회전수 : 5000회전/분
워크축 회전수 : 300회전/분
절삭속도 : 50/분
절삭량 : 0.3, 0.4, 0.5, 0.55
반도체장치에 내장된 LSI칩(2)이 두께 0.05가 되기까지 연삭가공을 행하였지만 LSI칩(2)의 깨어짐이나 수지의 박리는 발생하지 않았다. 표면거칠기는 0.08Rmax로 되어 있고, 미러면에 가까운 상태로 끝낼 수 있었다. 더욱이 가공후에 신뢰성시험으로서 온도사이클시험(-55℃150℃)을 행하였지만, 연삭가공에 기인한 LSI칩(2)의 깨어짐, 수지의 박리는 발생하지 않았다.
이상과 같은 반도체장치의 연삭가공에 의한 박형화의 한계로서는 다음과 같이 고려되고 있다. LSI칩(2) 표면의 배선층으로서 활성화층 및 배선층을 합친 두께는 약 0.006정도로 되어, 이것 이상의 두께는 반드시 확보하지 않으면 안된다. 또한, 내장되는 LSI칩(2)이 자외선 등의 유해광선에 의해 오동작하는 것을 방지하는 데에는 수지(4)부분의 두께가 0.1정도는 필요하게 된다. 양자를 합계하면 0.11정도의 두께로 된다. 따라서, 리이드프레임(1) 부분의 보강구조에 의해 LSI칩(2)의 기계적인 강도가 확보되는 것이라면, 반도체장치의 두께는 이 두께에 무한히 가깝게 하는 것이 가능하다.
상술한 바와 같이, 연삭가공을 시행한 경우만 표면에서도 온도사이클 시험 등에 의한 신뢰성의 평가를 충분히 만족한 만큼의 상태는 확보할 수 있다. 그러나, 가공면 표면에서의 비틀림, 마이크로크랙(crack)의 발생은 완전히 방지하는 것이 지극히 곤란하다. 그래서, 이것을 제거하고, 또 신뢰성을 향상시키기 위해 이하에 기재하는 폴리싱이나 습식에칭을 연삭가공 후의 가공면에 대해서 부가하였다.
처음에 폴리싱에 대해서 기재한다.
폴리싱의 개념도를 제15도에 나타낸다. 폴리싱에서는 연마정반(硏磨定盤)(30)에 연마포(32)를 붙여 이 연마포(32)상에 연마액을 흘리고, 이것에 가공대상물을 억눌러 가압한 상태에서 연마정반(30)을 회전시킨다. 이것에 의해 가공대상면과 연마포(32)의 간격에 지립(砥粒)(31)이 끼워진 상태에서 미끄러져 움직이고, 가공물의 표면이 미소하게 제거되어 가공이 진행한다.
폴리싱 가공조건은 이하의 설정으로 하였다.
가공기 : 편면연마판(片面硏磨盤)스피드팜 제작 SH24)
연마액 : 콜로이달실리카(FUJIMI제 GLANZOX 3900)
정반 회전수 : 100회전/분
워크축 회전수 : 100회전/분
연마압력 : 20kPa
연마포(32) : 부직포(로딜뉴터제 suba 400)
약 10분 정도의 가공으로 가공면이 미러면 상태가 되었다. 이때의 표면거칠기는 0.01 Rmax 정도로 되었다. 수지와 LSI칩(2) 계면에서의 박리나 LSI칩(2)의 깨어짐은 발생하지 않았다.
다음에 습식에칭에 대해서 기재한다.
습식에칭에서는 가공의 대상을 주로 LSI칩(2)의 연삭가공면으로 하였다. 실리콘웨이퍼의 에칭액으로서는 산성액과 알카리성액 2종류가 있지만, 42얼로이(alloy)제의 리이드프레임(1)에 대한 부식을 방지하기 위해 알카리성 에칭액을 선택하였다. 습식에칭의 조건은 이하와 같이 선택하였다.
에칭액 : 수산화칼륨(KOH)용액
에칭시간 : 2분
2분간의 에칭으로 20의 에칭량이 되고, 에칭 후의 LSI칩(2)의 표면거칠기는 1. 52.3Rmax가 되었다. 폴리싱가공과 같이, 에칭가공 후에 수지와 LSI칩(2) 계면에서의 박리나 LSI칩(2)의 깨어짐은 발생하지 않았다.
이상에 기재한 폴리싱이나 습식에칭은 어디까지나 연삭가공의 보조적인 가공이고, 연삭가공 후에 반드시 필요한 것은 아니다. 또, 본 발명의 목적을 달성하기 위해서는 상기의 박형화 가공 이외의 방법을 사용해도 상관없다.
박형화 시에는 LSI칩(2)의 패턴면측의 수지 두께를 얇게 설계하는 것이 필요하고, 그것에 따른 자외선 등 유해광선의 조사에 의한 오동작을 방지하지 않으면 안되지만, 리이드프레임(1)의 일부를 가공해서 설치한 LSI칩(2)의 보강부는 동시에 차광부로서도 작용하므로 광선에 의한 오동작의 방지에도 유효하게 된다.
수지모울드까지 공정을 종료한 후, 리이드프레임(1)에서 각각의 반도체장치마다 개개의 조각으로 절단하고, 기판으로의 실장을 목적으로 한 전극(20)부분을 소정의 형상으로 가공하여 초박형 반도체장치로서 완성한다.
기판탑재 또는 다른 동종류의 반도체장치와의 적층실장시에는 리이드프레임(1)의 일부를 가공한 핀과 홀법에 의한 위치맞춤구멍(13)을 사용하는 것도 가능하다.
[실시예 2]
이하에 본 발명의 초박형 반도체장치를 적어도 2개이상 적층배치해서 접속한 적층형 반도체장치에 대해서의 실시예를 나타낸다.
실시예 1의 방법으로 제작한 반도체장치에, 예를들면 메모리 LSI가 탑재된 경우, 각 LSI칩(2)에서 인출되는 전극(20)중에서 공통의 기능을 가지는 어드레스 전극이나 데이터 I/O 전극에 대해서는 제9도에 나타내는 바와 같은 형상으로 공통적으로 접속한다. 그것 이외에 각 칩마다 전기적으로 독립시킬 필요가 있는 기능전극, 예를 들면 칩 셀렉트 전극에 대해서는 리이드프레임(1)의 형상을 제10도에 나타낸 바와 같이, LSI칩(2)상 전극(20)과 접속되는 측에서 변화시켜 두고, 각각 다른 위치의 전극(20)에 배치한다. 이 경우, 각 층의 반도체장치에는 다른 층의 반도체장치를 위해 칩 셀렉트 인출을 목적으로 한 전극을 적층하는 반도체장치보다도 1개 작은 수로 LSI칩(2)과는 전기적으로 독립해서 설치해 놓는다. 칩 셀렉트 전극의 인출을 목적으로 해서 리이드프레임(1)의 형상을 변화시키는 데에는 에칭에 의해 패턴을 변화시켜 놓는 방법 이외에 제11도에 나타낸 바와 같이, 공통형상의 리이드프레임(1)에 있어서, LSI칩(2)상 전극과의 접속부에 가까운 측의 소정위치를 리이드프레임(1) 제작시에 절단해서 종류를 분화시키는 방법도 고려되는, 이 방법은 예를들면 임의의 종류에 대해서 생산개수의 조정을 행하고 싶은 경우에 유효하게 된다.
리이드프레임(1)의 형상은 다르더라도 모울드후 외관은 각 층의 반도체장치와도 동일하게 되기 때문에, 전극(20)의 형성 등 실장까지의 작업성을 향상시킨다. 각 반도체를 구별할 필요가 있는 경우에는 판별용의 표시마크를 설치해 놓는다.
적층구조로 하는 경우, 전극부분(20)의 형상은, 예를 들면 제12도에 나타낸 바와 같은 형상으로 한다. 수지(4)에 가까운 측에서 일단 탑재기판과는 반대방향으로 구부리고, 다음에 소정길이의 평행부를 설치하여 더욱이 탑재기판 측으로 구부리는 2단 구부림으로 한다. 이 형상으로 함으로써 리플로우(reflow) 또는 동작시 접속부분(22)에 발생하는 열응력을 저감하는 것이 가능하게 되고, 박형화한 각층에서 LSI칩(2) 및 층간의 접속부(22)에 발생하는 응력을 경감할 수 있으며, 반도체장치로서의 장수명화, 고신뢰화가 도모된다.
적층실장의 접속에서는 각층의 리이드프레임(1)에 설치된 위치맞춤용 구멍(11)을 사용한다. 이것에 의해 특히 다수의 미세한 전극(20)을 가진 반도체장치를 적층하는 경우에 작업이 용이하고, 확실하게 된다. 적층접속에서는 처음에 고정용의 치구(治具)를 사용해서 전기적인 접속만을 행한다. 리이드프레임(1)상의 전극에 땜납조(23) 딥(dip)에 의해 땜납을 공급하고, 그 후 위치맞춤해서 각 층간의 접속부(22)를 일괄 리플로우접속한다. 예를들면, Fe-Ni계의 재료를 리이드프레임(1)으로서 사용하는 경우, LSI칩(2)상 전극과 접속하는 위치와, 외부전극으로 되는 위치에 Ag 도금을 시행해 놓는다. 모울드 공정까지 종료한 후, 소정의 형상으로 각 반도체장치를 잘라내고, 제13도에 나타낸 바와 같이 땜납조(23)에 딥(dip)한다. 이때, 땜납 공급량은 Ag 도금의 범위와 딥깊이에 의해 제어될 수 있다. 또한, Ag 도금을 땜납으로 치환하므로 Ag 도금이 일부 땜납 중에 잔류하게 되고, 적층 접속부(22)에서 땜납 융점을 기판탑재의 접속부(21)와 비교해서 높은 방향으로 계층화하는 것이 가능하다. 따라서, 기판탑재의 열공정에 대해서도 층간의 접속 신뢰성을 향상할 수 있다.
적층접속부(22)와 기판탑재 접속부(21)의 온도계층을 설치하는 데에는, 이외에 각층간의 접속부(21)에 대해서 Sn/Pb, 10/90의 땜납을 사용하고, 기판탑재의 전극(20)에 Sn/Pb, 60/40의 공정(共晶)땜납을 사용하여 구분하는 방법도 고려된다. 고온 땜납을 사용하는 경우는 리이드프레임(1)상의 도금종류는 Sn 등이어도 좋다.
리이드프레임(1)상의 도금을 LSI와의 접속측과 기판탑재 접속부측으로 구분하기 않고, 1종류에서 종료할 수 있는 것, 이 때문에 리이드프레임(1)의 제작코스트를 저감할 수 있는 것 등이 땜납딥에 의한 땜납 공급법의 이점이 된다.
적층접속을 종료한 후, 적층모듈의 전기적인 검사를 소정의 부착, 분리 가능한 테스트용 소켓트로의 장착 또는 테스트 기판상으로의 임시탑재에 의해 행하고, 전체 반도체장치의 동작이 확인된 후, UV 또는 열경화형 접착제에 의해 각 층간의 소정위치를 고정한다. 이와 같은 보조적인 고정과의 병용에 의해 층간의 전기적 접속부(22)의 신뢰성을 향상시키는 것이 가능하다.
땜납에 의한 층간접속을 사용하고 있으므로 각층을 적층한 전기적 접속후의 검사에서 일부 반도체장치에 불량이 생긴 경우에, 그 층의 치환등 리페어 작업이 가능하게 된다. 예를들면, 땜납흡수용 위크(wick)를 사용해서 층간접속부(22)의 땜납을 제거하여 각층을 분리하고, 땜납층 딥에 의해 땜납을 공급한 새로운 양품과 불량품을 치환하여 재차 전기적 접속을 행한다. 또한, 땜납공급량이 작기 때문에 전기적인 단선불량이 일어난 경우에는 그 부분에 페이스트(paste) 형태의 땜납을 소정량 공급하는 것에 의해 재차 전기적인 접속을 행한다.
반도체장치를 적층배치로 실장하는 경우에는 적층모듈 내부에서 LSI칩(2)이 복수개 동작하는 것이 고려되고 있지만, 이 경우에는 발열밀도가 높게되기 때문에 특히 모듈에서의 방열을 고려할 필요가 있다. 본 발명에 의한 초박형 반도체 장치에서는 LSI칩(2)을 보호하는 것을 주목적으로 한 보강부분을 설치하고 있지만, 이 부분을 모울드 수지(4)에 의해 노출시키는 형상으로 해놓고, 이것을 모듈이 탑재되는 기판으로의 열전도경로 혹은 방열핀으로 해서 성형한다. 이 방법에서는 보다 다수의 반도체장치를 적층하는 경우, 중간층에서의 방열을 촉진시킬 수 있다. 더욱이, 보조적인 방열수단을 미러면측의 칩노출부에 장착하는 것도 고려된다.
[실시예 3]
실시예 1 및 실시예 2에 기재된 초박형 반도체장치 및 적층형 모듈과 그 이외에 필요한 전자부품을 탑재한 기능카드의 실시예를 이하에 나타낸다.
예를 들면, 메모리 LSI를 내장한 경우에는 규격칫수로서 두께 5이내로 얻을 필요가 있지만, 본 발명의 반도체장치로 되는 적층모듈(24)을 내장하면 1층당 두께가 0.25이하이므로 8층정도의 적층구조라도 전체 두께는 2가 되고, 1전후의 프린트기판의 양 표면에 모듈을 실장하는 것이 가능하게 된다. 통상, TSOP형의 반도체장치를 사용하면 패케지의 두께가 1정도이기 때문에, 한쪽 측에는 2층 정도밖에 탑재할 수 없다. 테이프캐리어형 반도체장치를 사용했다 해도 1층당 0.6정도의 것 4개를 적층위치에서 기판의 한쪽측에 실장하는 제14도와 같은 구조가 실용상의 한계가 된다. 테이프캐리어의 형태에서는 리이드의 강성이 낮기 때문에 기판실장상태에서 밖에 적층상태가 되지 않고, 적층모듈을 단일체로 취급하는 것은 불가능하게 된다. 또한, 실장공정에서의 리페어 작업도 매우 곤란하게 된다.
본 발명의 반도체장치를 이용하면 현재의 상태에서라도 같은 면적의 기판에 대해서 종래기술의 4배의 메모리 LSI를 실장할 수 있다. 또한, 적층형 모듈을 이용하지 않아도 단층의 반도체장치가 두께 0.25이하이기 때문에 극히 박형인 카드를 제작할 수 있는 것이 가능하게 된다.
카드형태의 모듈에서의 방열수단은 열전도에 의한 방법이 유효하게 된다. 각 반도체 장치상의 LSI칩(2)의 보강부분(3)을 이용하거나, 혹은 외부에 장착한 방열부재를 카드의 박스(box)로 되는 금속제의 외피에 접촉하는 구조로 함으로써 효율좋은 방열을 행하는 것이 가능하다.
또, 상기 실시예는 적층메모리에 대해서 기술하였지만, 두께를 얇게하는(박육화) 가공을 시행한 초박형 메모리 단일체에 있어서도 실장상의 이점이 있고, 적층하지 않고 사용하는 것이 있다. 이하에 두께를 얇게 하는 가공을 시행한 초박형 메모리의 실시예에 대해서 기술한다.
처음에, 종래 메모리의 제조프로세스에 대해서 제18도를 사용해서 설명한다. 종래의 제조프로세스로서는 크기가 6인치(inch) 혹은 8인치의 실리콘웨이퍼의 표면(미러면)상에 리소그래피(lithography) 기술 등에 의해 박막회로를 형성하고, 1매의 실리콘 웨이퍼상에 수십개 정도의 LSI를 형성한다. 이때의 실리콘웨이퍼의 두께는 핸들링(handling)을 용이하게 하는 것이나 열처리공정에서 발생하는 히트쇽(heat shock)에 의한 웨이퍼의 깨어짐을 방지하기 위해 0.5 0.6로 하고 있다. 그러나, 열방산성의 개선이나 파워 트랜지스터의 콜렉터 저항의 저감 등 때문에 박막회로를 형성한 후에 웨이퍼를 얇게 할 필요가 있다. 이 때문에, 웨이퍼 뒷면을 연삭가공(뒷면연삭)하고, 웨이퍼의 두께를 0.3 0.4로 한다. 이후, 다이싱(dicing) 및 펠렛타이즈(pelletize)를 행하고, LSI를 칩으로 절단한다. 다음에, LSI칩(2)을 리이드프레임(1)에 고정(다이본딩)하고, 칩내의 단자와 리이드프레임(1)간을 와이어본딩에 의해 결선한다. 그리고, LSI칩(2)과 리이드프레임(1)을 수지(모울드수지(4))에 의해 봉지(페케징)한 후, 패키지에서 돌출한 리이드프레임(1)의 절단ㆍ구부림성형(리이드성형)을 행한다.
이상 설명한 바와 같이, 종래의 메모리 제조프로세스에서는 페케지후의 메모리 두께를 얇게 하는 공정이 아니고, 이 프로세스에 의해 메모리 두께를 얇게하기 위해서는 뒷면 연삭 시에 웨이퍼를 얇게 할 필요가 있다. 이것에 대해서, 뒷면연삭의 공정에서는 웨이퍼를 0.1정도까지 얇게 하는 것이 가능하지만 웨이퍼가 얇게 되는 것에 의해 핸들링이 곤란하게 된다. 또한, 수오더(度)의 휘어짐 발생, 가공 시에 박막회로 형성면에 상처가 생기지 않기 위해 붙이는 보호테이프를 벗길 때 웨이퍼의 깨어짐 등 문제가 생긴다. 또한, 후공정인 다이싱, 다이본딩, 와이어본딩, 페케징공정에 있어서는 웨이퍼 및 절단후의 칩이 얇게 됨으로써 깨어짐이 생기기 쉽게 된다. 또한, 얇게 될 때의 휘어짐량에 의해서는 다이싱이나 와이어 본딩을 할 수 없게 되어 버린다. 이상의 것으로부터, 뒷면연삭에서의 웨이퍼 두께를 얇게 하는 한계로서는 0.2정도인 것으로 고려된다.
이상과 같은 종래의 프로세스에 대해서 본 발명의 프로세스에서는 패케징후에 LSI칩(2)의 뒷면측을 가공하는 것으로 두께를 얇게 하고 있고, 이때의 LSI칩(2) 두께로서는 0.05혹은 그것 이하로 하는 것도 가능하다. 이 방법에서는, LSI칩(2)은 얇게되어 있어도 패케지의 수지나 리이드프레임(1)에 의해 LSI칩(2)이 보강되어 있기 때문에 가공후의 LSI칩(2)은 깨어지기 어렵게 되어 있다. 또한, 이때 반도체장치의 두께는 0.25이상으로 되어 있기 때문에 핸들링이나 후공정에서 특별히 문제가 생기지 않는다.
다음에, 가공하는 메모리의 구조에 대해서 설명한다. 대표적인 메모리의 구조로서는 제19도에 나타낸 탭 구조와 제20도에 나타낸 LOC(Lead On Chip) 구조가 있다. 탭(tab) 구조에서는 탭(36)상에 LSI칩(2)이 배치되어 있고, LSI칩(2)과 리이드프레임(1) 사이를 와이어(34)에 의해 결선하고 있다. 그리고, 이들을 수지(4)로 봉지하는 구조로 되어 있다. 이 탭 구조의 메모리를 대상으로 본 발명의 두께를 얇게 하는 가공을 행하는 경우, 탭(36) 및 리이드프레임(1)이 LSI칩(2)의 아래에 있기 때문에 LSI칩(2)이 가공면에 노출할 때까지 가공할 수 없다. 이 경우에 있어서도, 탭(36) 및 리이드프레임(1)의 아래에 있는 수지(4)를 가공하고, 두께를 얇게 하는 것은 가능하지만, 리이드프레임(1)의 아래에 있는 수지(4)가 얇게 되면 리이드형성 시에 리이드프레임(1)이 떨어져 버린다는 문제가 된다. 이상의 것으로부터, 본 발명은 탭구조의 메모리에 대해서는 두께를 얇게 하는 효과가 작은 것으로 고려된다. 이것에 대해 LOC 구조의 메모리에서는 LSI칩(2)상에 리이드프레임(1)이 접착테이프(35)에 의해 고정되고, LSI칩(2)과 리이드프레임(1) 사이를 와이어(34)에 의해 결선하고 있다. 그리고, 이것을 수지(4)로 봉지하는 구조로 되어 있다. 이 LOC 구조의 메모리에 대해 본 발명의 두께를 얇게 하는 가공을 행하면 처음에 LSI칩(2)의 아래에 있는 수지(4)가 제거되고, 더욱이 가공이 진행하면 LSI칩(2)의 뒷면(회로를 형성하고 있지 않은 면)이 가공되며, LSI칩(2) 두께가 얇게 된다. 이것에 따라 패케지한 메모리 전체의 두께도 얇게 되어 본 발명의 목적이 달성된다.
제16도에 두께를 얇게 하는 가공후 메모리의 단면도, 제17도에 메모리의 가공면 구조를 나타낸다. LOC 구조의 메모리를 얇게 가공하면, 제16도에 나타낸 바와 같이 LSI칩(2)의 뒷면이 가공면으로서 노출하는 구조로 된다. 이것을 가공면 측에서 본 경우가 제17도이다. LOC 구조의 메모리를 얇게 하는 가공의 경우, LSI칩(2)의 뒷면과 수지(4)가 가공대상면으로 된다. 이와 같은 플라스틱재료(수지)와 취성(脆性)재료(LSI칩(2))로 이루어지는 복합재에 대해 기계가공의 대표적인 가공방법인 절삭가공, 연삭가공, 연마가공 등에 의해 박육화 가공을 행한 경우 다음과 같은 것이 염려된다.
1. 가공시에 생기는 힘에 의해, LSI칩(2)을 깨뜨려 버린다(크랙이 생긴다).
2. 가공시에 생기는 힘에 의해, LSI칩(2)과 수지의 계면이 벗겨져 버린다.
3. LSI칩(2)의 가공면의 표면거칠기가 나쁘고, 신뢰성이 저하해 버린다.
이상 3개의 것을 고려한 결과, 박육화 가공법으로서는 가공효율이 높고, 표면거칠기도 좋은, 이와 같은 세라믹스 재료를 포함하는 복합재 가공에 적절한 연삭가공을 중심으로 검토하였다. 이하, 실시예에 대해서 기술한다.
[실시예 4]
연삭가공의 방법으로서는 컵형 지석을 사용한 평면연삭을 행하였다. 이 컵형 지석을 사용한 평면연삭은 디스크형 지석을 사용한 평면연삭보다도 가공면의 표면거칠기가 좋고, 본 발명의 박육화(두께를 얇게 하는) 가공법에 적합한 것으로 고려된다. 또한, 컵형 지석을 사용한 연삭가공의 경우에 있어서도, 인피드(infeed) 연삭방식과 로터리 연삭방식이 있다. 이 2개의 연삭방식의 차이로 해서는 인피드 연삭방식의 쪽이 표면거칠기를 좋게 할 수 있는 것이 알려져 있고, 특히 실리콘 웨이퍼와 같이 큰 가공물에 관해서는 유리한 가공방식이다. 본 발명의 박육화 가공에는 어느 가공방식으로도 가공할 수 있지만, 여기서는 표면거칠기가 좋은 인피드 연삭을 행하였다.
연삭가공의 개념도를 제8도에 나타낸다. 가공시에는 워크홀더(27)에 패케지 후의 메모리(28)를 수개에서 수십개(제8도에서는 4개로 되어 있다) 고정한다. 이때, 메모리의 표면이 워크홀더(27)와의 접착면측이 되도록 고정한다. 또한, 이때의 패케지에서 돌출한 리이드프레임(1)이 리이드 성형되어 구부러져 있으면 가공을 저해하기 때문에 가공하는 메모리는 리이드 성형전인 것이 필요하다. 가공하는 공구로서는 컵형 다이아몬드 지석을 사용하였다.
연삭가공에서는 패케지후의 메모리(28)의 뒷면과 컵형 다이아몬드 지석의 작업면이 접촉하도록 배치하고, 워크홀더(27)와 컵형 다이아몬드 지석을 회전시킨 상태에서 제8도의 화살표 방향으로 지석을 이동시키는(절삭) 것으로 가공이 진행한다.
다음에, 실제의 가공예에 대해서 설명한다. 가공에는 제21도에 나타내는 LOC 구조의 TSOP 메모리를 사용하였다. 이 메모리 전체의 두께는 1이고, 그 내역으로서는 LSI칩(2)상에 있는 수지의 두께가 0.4, LSI칩(2)의 두께가 0.3, LSI칩(2)의 아래에 있는 수지의 두께가 0.3로 되어 있다. 이 메모리에 대해서 하기의 조건에 의해 인피드 연삭을 행하였다.
가공기 : 평면연삭판(平面硏削盤)(히타치세이고우 주식회사 제작 GHR-SF)
연삭지석(29) : 컵형 금속결합 다이아몬드 지석(SD 1500P75M)
연삭지석(29) 회전수 : 5000회전/분
워크축 회전수 : 300회전/분
절삭속도 : 50/분
절삭량 : 0.3, 0.4, 0.5, 0.55
이상의 조건에 의해 TSOP 메모리를 가공하고, LSI칩(2)의 두께가 0.05가 되기 까지 절삭하였지만, LSI칩(2)의 깨어짐이나, 수지와 LSI칩(2) 계면의 벗겨짐 등의 문제는 생기지 않았다. 또한, 가공후 LSI칩(2) 뒷면의 표면거칠기는 0.08Rmax로 되어 있고, 미러면에 가까운 면 상태로 끝낼 수 있었다. 더욱이, 가공후의 메모리의 신뢰성 시험으로서 히트사이클시험(-55℃+150℃, 100사이클)을 행하였지만, LSI칩(2)의 깨어짐 등의 문제는 생기지 않았다.
상기한 바와 같이, 패케지후의 메모리(28) 뒷면을 가공하면 제17도에 나타낸 바와 같이 LSI칩(2)의 뒷면(가공면)이 노출한다. 이대로의 상태에서 리이드 성형이나 검사를 행하면 노출한 LSI칩(2)의 뒷면을 상하게 하고, 칩을 깨뜨려 버릴 가능성이 있다. 그래서, 폴리이미드 데이프를 가공면에 붙이고, LSI칩(2)을 보호하였다. 그리고, 이 상태에서 리이드성형 및 검사를 행하였지만 문제는 생기지 않았다.
이상의 결과에서, 제21도에 나타낸 TSOP 메모리를 박육화 가공하는 것으로 메모리의 두께를 0.45, LSI칩(2)의 두께를 0.05로 할 수 있고, 문제가 없는 것을 확인하였다.
다음에, 제22도에 나타내는 초박형 메모리의 연삭가공을 행한 결과에 대해서 설명한다. 이 메모리는 와이어리스 본딩기술을 활용하여 리이드프레임(1)과 LSI칩(2) 사이클 와이어(34)가 아닌 범프(5)에 의해 결선한 메모리이다. 메모리의 두께를 얇게 하기 위해 종래보다도 얇은 0.05두께의 리이드프레임(1)을 사용하고, 패케지 후에 LSI칩(2)의 뒷면을 수지에서 노출시키는 것으로 메모리 전체의 두께를 0.45로 하고 있다. 이와 같은 메모리를 더 얇게 하기 위해 메모리 뒷면을 연삭가공하여 박육화하는 검토를 행하였다.
이러한 타입의 메모리인 경우, LSI칩(2)의 뒷면이 노출하고 있기 때문에 절삭량과 칩의 가공량이 거의 같다. 따라서, LSI칩(2)의 가공량을 파악하기 쉽다. 또한, LSI칩(2)의 뒷면이 노출하고 있기 때문에, 패케지 시에 LSI칩(2)이 치우쳐 패케지되는 것이 아니므로 박육화 가공에서의 가공량의 변동이 생기기 어렵다. 이상의 것으로부터, 제22도에 나타낸 바와 같은 LSI칩(2) 뒷면이 패케지에서 노출된 메모리는 박육화 가공에 적합하다고 고려된다.
가공조건으로서는 상술한 TSOP 메모리와 같은 조건으로 가공을 행하였다. 단, 가공량은 0.2로 하였다. 가공한 결과로서는 메모리를 0.2가공하고, LSI칩(2)의 두께가 0.1가 되기까지 절삭하였지만, LSI칩(2)의 깨어짐이나, 수지와 LSI칩(2) 계면의 벗겨짐 등의 문제는 생기지 않았다. 또한, 가공후 LSI칩(2) 뒷면의 표면거칠기는 전회(前回)와 같이 0.08Rmax로 되어 있고, 미러면에 가까운 면상태로 끝낼 수 있었다. 그리고, 폴리이미드 테이프(35)를 가공면에 붙인 후, 리이드성형 및 검사를 행하였지만 특별히 문제는 생기지 않았다. 또한, 가공후의 메모리두께가 0.25로 매우 얇기 때문에, LSI칩(2) 표면의 위에 있는 수지의 응력에 의해 0.06의 휘어짐이 생겼지만 특별히 문제로 되지 않았다.
이상의 결과에서 제22도에 나타낸 초박형 메모리를 박육화 가공하는 것으로, 메모리의 두께를 0.25, LSI칩(2)의 두께를 0.1로 할 수 있고, 문제가 없는 것을 확인하였다.
이상과 같이 패케지 후의 메모리(28)의 박육화 가공에서 박형화의 한계로서는 다음과 같은 것이 고려된다.
1. LSI칩(2) 박육화의 한계
LSI칩(2) 표면에 형성된 박막회로의 두께로서는 배선층이 약 0.005, 그 아래의 활성층이 약 0.001로 되어 있다. 박육화의 가공에서는 이 박막회로를 반드시 남기지 않으면 안된다. 따라서, 박육화 가공에서의 LSI칩(2) 박육화의 한계로서는 배선층과 활성층을 합해서 0.006가 된다. 이것에 대해서, 실제로 패케지후의 메모리(28)를 대상으로 LSI칩(2) 박육화의 한계를 조사한 결과, LSI칩(2)의 두께가 0.01가 되기까지 가공하여도 LSI칩(2)의 깨어짐 등의 문제가 생기지 않는 것이 확인되고 있다.
2. 메모리박육화의 한계
메모리의 오동작을 방지하기 위해서는 LSI칩(2)의 표면을 피복하는 수지의 두께가 대략 0.1필요하다. 따라서, 이 수지두께 0.1에 LSI칩(2) 박육화의 한계치인 0.006를 더한 두께가 메모리 박육화의 한계이다. 따라서, 메모리 박육화의 한계로서는 0.1정도인 것으로 고려된다.
[실시예 5]
실시예 4에서는 연삭가공을 이용한 메모리의 박육화 가공에 대해서 기술하였다. 연삭가공에서는 LSI칩(2) 뒷면을 거의 미러면으로 가공할 수 있지만, 가공면에는 약간의 가공비틀림 및 마이크로크랙이 생긴다. 그래서, 이들을 제거하기 위해 연삭가공 후의 메모리 뒷면을 대상으로 한 연마가공의 검토를 행하였다.
연마가공에는 크게 나누어 랩핑(lapping)과 폴리싱이 있다. 랩핑은 주로 평면이나 원통면 등의 형상에 거칠게 가공하기 위해 사용되는 연마가공 방법이고, 폴리싱은 표면거칠기를 향상하여 가공면의 손상을 없게 하기 위해 사용되는 연마가공 방법이다. 여기서는, 연삭가공 후의 가공비틀림 및 마이크로크랙을 제거하기 위해 폴리싱을 행하였다. 이하에 폴리싱에 대해서 설명한다.
폴리싱의 개념도를 제15도에 나타낸다. 폴리싱에서는 연마정반(30)에 연마포(32)를 붙이고, 이 연마포(32)상에 연마액을 흘려, 이것에 가공물의 가공대상면을 억눌러서 가압한 상태로 연마정반(30)을 회전시킨다. 이것에 의해 가공물의 가공대상면과 연마포(32)가 연마액 중의 지립(31)을 끼운 상태에서 미끄러져 움직이고, 지립(31)이 가공물의 표면을 미소하게 제거하는 것으로 가공이 진행한다.
여기서의 연마가공에서는 연삭가공에 의해 박육화한 후 메모리를 워크홀더(27)에 고정한 상태로 제15도에 나타낸 바와 같이 가압실린더(33)에 설치해서 폴리싱을 행하였다.
메모리로서는 제21도에 나타낸 TSOP 메모리와 제22도에 나타낸 초박형 메모리를 가공 대상으로 하였다. 전(前) 가공인 연삭가공에서는 실시예 4와 같은 조건에 의해 가공을 행하였다. 단, 이들 연삭가공에서의 가공량은 전자가 0.5, 후자가 0.2이며, 각각 LSI칩(2)의 가공후의 두께는 0.1이다. 이하에, 폴리싱 가공조건을 나타낸다.
가공기 : 편면연마판(片面硏磨盤)(스피드팜제 SH24)
연마액 : 콜로이달실리카(FUJIMI제 GLANZOX 3900)
정반 회전수 : 100회전/분
워크축 회전수 : 100회전/분
연마압력 : 20kPa
연마포(32) : 부직포(로딜뉴터제 suba 400)
이상의 조건에 의해 폴리싱을 행한 결과, 10분의 가공으로 LSI칩(2)뒷면(가공면)이 미러면으로 되었다. 이때, 연삭가공후에 폴리싱을 행하는 것으로 LSI칩(2)의 깨어짐이나, 수지와 LSI칩(2) 계면의 벗겨짐 등의 문제는 생기지 않았다. 또한, 폴리싱 후의 LSI칩(2) 뒷면의 표면거칠기는 0.01Rmax이고, 미러면으로 되어 있다. 이 폴리싱을 행하는 것으로 연삭가공에 의한 가공비틀림과 마이크로크랙을 제거할 수 있다고 고려된다.
[실시예 6]
상술한 바와 같이, 연삭가공에서는 가공면에 약간의 가공비틀림 및 마이크로크랙이 생긴다. 실시예 5에서는 이들을 제거하기 위해 연마가공을 행하였다. 여기서는, 연삭가공에서 생긴 가공비틀림 및 마이크로크랙을 제거하기 위해 습식에칭의 검토를 행하였다.
실리콘웨이퍼의 에칭액으로서는 산성액과 알카리성액이 있고, 여기서는 리이드프레임(1)의 부식을 고려하여 알카리에칭을 행하였다.
메모리로서는 제21도에 나타낸 TSOP 메모리와 제22도에 나타낸 초박형 메모리를 가공하였다. 전(前) 가공인 연삭가공에서는 실시예 4와 같은 조건으로 가공을 행하였다. 단, 이들 연삭가공에서의 가공량은 전자가 0.5, 후자가 0.2이며, 각각 LSI칩(2)의 가공후의 두께는 0.1이다. 이하에, 습식에칭 조건을 나타낸다.
에칭액 : 수산화칼륨(KOH)
에칭시간 : 2분
연삭가공후에 상기 조건에 의해 에칭을 행한 결과, 2분의 에칭으로 LSI칩(2) 뒷면(가공면)이 0.02에칭되고, 에칭 후의 LSI칩(2) 뒷면의 표면거칠기는 1.52.3Rmax로 되었다. 단, 화학적인 제거 때문에 에칭 후에 가공비틀림과 마이크로크랙은 없는 것으로 생각된다. 또한, 연삭가공 후에 습식에칭을 행함으로써 LSI칩(2)의 깨어짐이나, 수지(4)와 LSI칩(2) 계면의 벗겨짐 등의 문제는 생기지 않았다.
이상과 같이, 연삭가공에서 생기는 LSI칩(2) 뒷면의 가공비틀림과 마이크로크랙을 습식에칭으로 제거할 수 있다고 생각된다.
제4,5,6실시예의 3개의 실시예는 LOC 구조의 메모리를 대상으로 하였지만, 탭구조의 메모리에 관해서도 LSI칩(2) 뒷면을 피복하고 있는 수지를 가공하는 것으로 박육화 할 수 있다. 또한, 여기서는 메모리만을 대상으로 하였지만 메모리와 같이 LSI칩(2)을 패케지한 로직(logic) 등의 반도체 LSI에 대해서도 같은 형태로 박형화 할 수 있다.
본 발명의 구조를 사용한 반도체장치에서는 LSI칩(2)을 보강한 상태에서 극히 얇은 반도체장치를 구성할 수 있다. 또한, 리이드프레임(1)의 일부를 사용하는 구조에서는 보강 이외에 방열부 또는 위치맞춤부, 또는 모울드 수지의 박형화에 대응한 자외선등 LSI에 오동작을 일으키는 광선으로부터의 차광부를 설치하는 것이 가능하게 된다.
1개의 반도체장치를 극히 얇게 할 수 있으므로 복수의 반도체장치를 적층배치로 실장하여도 통상의 반도체장치보다도 얇은 상태로 할 수 있다. 카드 형상의 박스 등 극히 한정된 체적에 다수의 반도체장치를 실장하는 것이 가능하게 되고, 현재 상태에 비해 보다 고기능의 기능회로를 구성하는 것이 가능하게 된다.

Claims (53)

  1. 금속제 리이드프레임과 LSI칩상의 전극을 직접 야금학적으로 접속하여 이루어지는 반도체장치에 있어서, 전체를 박형화한 리이드프레임을 사용하고, 상기 리이드프레임의 일부를 LSI칩의 휘어짐을 방지하는 보강재로 하며, 이들의 외주를 수지모울드하고, LSI칩의 회로가 형성되지 않은 미러면측을 피복하고 있는 수지부분에 대해서 연삭가공을 시행하여 전체를 박형화한 것을 특징으로 하는 반도체장치.
  2. 금속제 리이드프레임과 LSI칩상의 전극을 직접 야금학적으로 접속하여 이루어지는 반도체장치에 있어서, 전체를 박형화한 리이드프레임을 사용하고, 더욱이 상기 리이드프레임의 일부를 LSI칩의 휘어짐을 방지하는 보강재로 하며, 이들의 외주를 수지모울드하고, 반도체장치의 LSI칩의 회로가 형성되지 않은 미러면측에서 수지 및 LSI칩에 대한 연삭가공을 시행하여 전체를 박형화한 것을 특징으로 하는 반도체장치.
  3. 금속제 리이드프레임과 LSI칩상의 전극을 직접 야금학적으로 접속하여 이루어지는 반도체장치에 있어서, 전체를 박형화한 리이드프레임의 일부를 LSI칩의 휘어짐방지 보강재로 하고, 이들 외주를 LSI칩의 뒷면을 노출시킨 상태에서 수지모울드한 것을 특징으로 하는 반도체장치.
  4. 금속제 리이드프레임과 LSI칩상의 전극을 직접 야금학적으로 접속하여 이루어지는 반도체장치에 있어서, 전체를 박형화한 리이드프레임의 일부를 LSI칩의 휘어짐방지 보강재로 한 상태에서 LSI칩의 뒷면을 노출시켜 수지모울드를 행하고, 또 LSI칩의 노출면 측에서 연삭가공을 시행하여 반도체장치 전체를 박형화한 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 연삭가공 후 연삭가공면에 대해서 또 습식에칭 가공을 시행한 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 연삭가공 후 연삭가공면에 대해서 연마포와 연마지립에 의한 폴리싱가공을 시행한 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 리이드프레임의 일부를 LSI칩에서의 방열핀 또는 열전도부로 하여 복합기능화하고, 이들의 외주부분을 방열부분을 노출시킨 상태에서 수지모울드한 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 리이드프레임의 일부를 자외선등 LSI칩에 오동작을 발생시키는 광선의 조사를 차단하기 위한 차광부로 하여 복합 기능화하고, 이들의 외주부분을 수지모울드한 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서, 상기 리이드프레임의 일부를 실장할 때의 기판상의 전극 또는 동종의 반도체장치 상의 전극과의 위치맞춤 기준부가 되도록 가공하고, 이들의 외주를 수지모울드한 것을 특징으로 하는 반도체장치.
  10. 제1항에 있어서, LSI칩을 노출시킨 부분에, LSI칩에서의 방열을 목적으로 한 방열판 등의 방열용 부재를 장착한 것을 특징으로 하는 반도체장치.
  11. 제1항에 기재되는 반도체장치를 적어도 2층 적층배치로 하여 각각의 전극부를 기능회로를 구성하도록 전기적으로 접속한 것을 특징으로 하는 복합기능 반도체모듈.
  12. 제11항에 있어서, 적층되는 각 반도체장치가 어느 층의 것인가 판별 가능하도록 종류표시마크를 설치한 것을 특징으로 하는 반도체장치.
  13. 제1항의 반도체장치의 전극부에 땜납으로 혼입된 경우 땜납의 융점을 상승시킬 수 있고, 또 땜납과 리이드프레임 재료의 습윤성을 확보할 수 있는 금속도금을 시행하고, 이 전극부분을 땜납조에 침지함으로써 전극 상에 땜납조 중의 땜납보다도 융점이 높은 땜납막을 구성하여 이것을 사용해서 기판으로의 탑재 혹은 동종의 반도체장치와의 접속을 행한 것을 특징으로 하는 반도체장치.
  14. 박형 리이드프레임의 성형에 관해서, LSI칩 상의 전극과 야금적으로 접속되는 상기 리이드프레임 상의 전극부분을 LSI칩의 보강부분에 접속된 상태로 성형해 놓고, 그후 소정위치에 도금을 시행하여 도금공정의 종료 후 LSI칩의 보강부분에서 절단하여 전기적으로 독립한 것을 특징으로 하는 반도체장치.
  15. 리이드프레임을 사용한 반도체장치에 있어서, 적층배치로 적어도 2개 이상의 반도체장치를 실장할 때, 상기 반도체장치에서 인출되는 전극부를 최초에는 반도체장치에서 직선형태로 인출하고, 다음에 접속되는 측과는 일단 역방향으로 구부린 후에, 재차 직선부를 설치하고 그후 접속을 행하는 기판 또는 동종류의 반도체장치가 배치되는 측으로 구부리는 2단 구부림 가공을 시행한 것을 특징으로 한 적층형 반도체모듈.
  16. 리이드프레임을 사용한 반도체장치에 있어서, 상기 반도체장치에서 인출되는 전극부를 최초에는 반도체장치에서 직선 상으로 인출하고, 다음에 접속되는 측과는 일단 역방향으로 구부린 후에, 재차 직선부를 설치하고 그후 접속을 행하는 기판 또는 동 종류의 반도체장치가 배치되는 측으로 구부리는 2단 구부림 가공을 시행한 것을 특징으로 한 적층형 반도체모듈.
  17. 제11항 또는 제12항에 기재되는 적층형 반도체모듈과 상기 적층형 반도체모듈 이외의 기능회로 구성부품을 사용해서 형성한 것을 특징으로 하는 카드형 기능모듈.
  18. 제15항 또는 제16항에 기재되는 적층형 반도체모듈에 메모리 LSI를 탑재하고, 또 상기 적층형 반도체모듈 이외의 기능회로 구성부품을 사용해서 형성한 것을 특징으로 하는 카드형 메모리모듈.
  19. 제15항 또는 제16항에 기재되는 반도체장치의 어느 하나와, 상기 반도체장치 이외의 기능회로 구성부품을 사용해서 형성한 것을 특징으로 하는 카드형 모듈.
  20. 리이드프레임과 LSI칩을 봉지한 반도체장치에 있어서, LSI칩의 회로를 형성하지 않은 측에 박육화(두께를 얇게하는) 가공을 시행한 것을 특징으로 하는 반도체장치.
  21. 제20항에 있어서, 봉지재료를 가공대상으로 한 것을 특징으로 하는 반도체장치.
  22. 제20항에 있어서, 봉지재료 및 LSI칩을 가공대상으로 한 것을 특징으로 하는 반도체장치.
  23. 제20항에 있어서, LSI칩의 박육화 가공을 시행한 면이 노출하고 있는 것을 특징으로 하는 반도체장치.
  24. 제20항에 있어서, 박육화 가공을 시행한 면을 대상으로 하여, 이 면을 플라스틱 재료에 의해 더 피복한 것을 특징으로 하는 반도체장치.
  25. 제20항에 있어서, 가공후의 LSI칩의 두께를 0.006에서 0.15의 범위로 박육화한 것을 특징으로 하는 반도체장치.
  26. 제20항에 있어서, 가공후의 두께를 0.10에서 0.30의 범위로 박육화한 것을 특징으로 하는 반도체장치.
  27. 리이드프레임과 LSI칩을 봉지한 반도체장치에 있어서, LSI칩의 회로를 형성하지 않은 측에 연삭가공을 시행하고, 이후에 연마가공을 시행한 것을 특징으로 하는 반도체장치.
  28. 리이드프레임과 LSI칩을 봉지한 반도체장치에 있어서, LSI칩의 회로를 형성하지 않은 측에 연삭가공을 시행하고, 이후에 습식에칭을 시행한 것을 특징으로 하는 반도체장치.
  29. 금속제 리이드프레임과 LSI칩을 가지는 수지모울드 구조를 포함하는 수지모울드형 리이드프레임 반도체장치에 있어서, 상기 금속제 리이드프레임과 상기 LSI칩 상의 전극은 서로 야금학적으로 직접 접속되어 있으며, 상기 리이드프레임의 전체두께는 얇고, 상기 리이드프레임의 일부는 상기 LSI칩의 휘어짐을 방지하기 위한 보강부재로서 구성되어 있으며, 상기 구조의 외주는 수지모울드되어 있고, 상기 LSI칩의 회로가 형성되지 않은 미러면 측을 피복하는 수지부분인 표면이 연삭가공되어 상기 반도체장치의 전체두께를 박형화한 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
  30. 금속제 리이드프레임과 LSI칩상의 전극이 서로 접속하게 되는 구조를 구비하는 수지모울드형 리이드프레임 반도체장치에 있어서, 상기 수지모울드형 반도체장치의 상기 리이드프레임은 복수의 리이드와 상기 수지모울드형 반도체장치의 상기 LSI칩의 휘어짐을 방지하기 위한 보강부재를 가지며, 상기 리이드는 상기 보강부재에서 절단되어 서로 전기적으로 접속되지 않으며, 상기 리이드는 상기 LSI칩 상의 상기 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 수지모울드형 리이드프레임 반도체 장치.
  31. 금속제 리이드프레임과 LSI칩 상의 전극이 서로 접속하게 되는 구조를 구비하는 수지모울드형 리이드프레임 반도체장치에 있어서, 상기 수지모울드형 반도체장치의 상기 리이드프레임은, 복수의 리이드와 상기 수지모울드형 반도체장치의 상기 LSI칩의 휘어짐을 방지하기 위한 보강부재를 가지고, 상기 리이드는 상기 보강부재에서 절단되어 서로 전기적으로 접속되지 않으며, 상기 리이드는 상기 LSI칩 상의 상기 전극과 전기적으로 접속되고, 상기 구조의 외주는 상기 수지모울드형 반도체장치의 상기 LSI칩의 뒷면이 노출되도록 수지모울드된 것을 특징으로 하는 수지모울드형 리이드프레임 반도체 장치.
  32. 제30항에 있어서, 상기 리이드프레임의 일부는 상기 LSI칩으로부터 발생한 열을 위한 방열핀 및 열전도부의 하나로서의 복합기능을 가지며, 상기 구조의 외주는 상기 방열부분이 노출되도록 수지모울드된 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
  33. 제30항에 있어서, 상기 리이드프레임의 일부는 자외선등과 같이 상기 LSI칩에 오동작을 일으키는 광선의 조사로부터 상기 LSI칩을 보호하기 위한 차광부로서 복합기능을 갖도록 설정되고, 상기 구조의 외주는 수지모울드된 것을 특징으로 하는 반도체장치.
  34. 제30항에 있어서, 상기 방열부재는 상기 LSI칩에서 열을 방사하기 위한 방열핀으로서 사용되며, 상기 모울드 수지의 외부에 노출되도록 장착된 것을 특징으로 하는 반도체장치.
  35. 제30항에 기재되는 적어도 두 개의 수지모울드형 리이드프레임 반도체 장치를 적층구조로 배열하는 복합기능 반도체모듈에 있어서, 상기 각각의 반도체장치의 전극은 기능회로를 형성하도록 전기적으로 접속된 것을 특징으로 하는 복합기능 반도체모듈.
  36. 제35항에 있어서, 각 반도체 장치가 속하는 각층을 확인하기 위하여 상기 적층된 반도체장치의 각각에 반도체 종류표시마크가 마련된 것을 특징으로 하는 복합기능 반도체모듈.
  37. 수지모울드형 반도체 장치를 형성하는 방법에 있어서, 박막 리이드프레임을 이용하는 공정과, 상기 LSI칩의 보강부분과 접속되어 있는 상기 리이드프레임 상의 전극과 LSI칩 상의 전극을 야금학적으로 접속하는 공정과, 상기 전극을 포함하는 상기 리이드프레임의 소정의 부분을 도금하는 공정과, 상기 도금공정 완료 후, 상기 전극이 상기 LSI칩의 상기 보강부분의 다른 부분으로 부터 전기적으로 독립되도록 상기 LSI칩의 상기 보강부분에서 상기 전극을 분리하는 공정을 구비하는 것을 특징으로 하는 반도체장치.
  38. 리이드프레임을 사용하는 적층형 반도체모듈에 있어서, 적어도 2개의 수지모울드형 반도체장치를 적층 구조로 실장할 때, 각각의 수지모울드형 반도체장치는 상면과 하면을 가지고, 상기 수지모울드형 반도체장치에서 인출되는 전극을 최초에는 상기 수지모울드형 반도체장치에서 떨어진 제1의 방향으로 연장하는 제1의 직선부분을 형성하도록 상기 수지모울드형 반도체장치에서 직선 상으로 인출하고, 다음에 상기 전극을 일단 장치에서 떨어진 한쪽방향 및 상면 방향으로 구부리고 나서 제2직선부분은 제1의 직선부분과 같은 방향으로 설치되며, 그후 상기 전극부분을 기판 또는 유사한 종류의 반도체장치가 배치되는 하면의 방향 및 상기 수지모울드형 반도체장치로부터 떨어진 한쪽 방향에 접속부분을 형성하도록 구부리고, 상기 수지모울드형 반도체장치는 상기 각각의 접속부분에 의해 서로 접속되는 것을 특징으로 하는 적층형 반도체모듈.
  39. 제35항에 기재된 적층형 반도체모듈 및 상기 적층형 반도체모듈이외의 기능회로 구성부품을 사용하여 조립한 것을 특징으로 하는 카드형 기능모듈.
  40. 제38항에 기재되는 적층형 반도체모듈 상에 메모리 LSI를 탑재하고, 또 상기 적층형 반도체모듈 이외의 기능회로 구성부품을 사용해서 조립한 것을 특징으로 하는 카드형 메모리모듈.
  41. 제38항에 기재된 수지모울드형 반도체장치와, 상기 반도체장치이외의 기능회로 구성부품을 사용해서 조립한 것을 특징으로 하는 카드형 메모리모듈.
  42. 제30항에 있어서, 상기 금속제 리이드프레임과 상기 LSI칩은 적어도 하나의 범프에 의해 야금학적으로 직접 접속된 것을 특징으로 하는 수지모울드형 반도체장치.
  43. 제30항에 있어서, 상기 리이드와 상기 보강부재와의 사이에 전기적 접속을 중단시키는 중단부를 더 구비하는 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
  44. 모울드수지에 금속제 리이드 프레임과 LSI칩을 가지는 수지모울드형 리이드프레임 반도체장치에 있어서, 범프에 의해 LSI칩 상의 전극에 전기적으로 접속되어 박형화된 반도체장치를 제공하는 금속제 리이드프레임의 리이드를 구비하며, 상기 금속제 리이드프레임은 복수의 리이드 및 상기 LSI칩의 휘어짐을 방지하기 위한 보강부재를 가지고, 상기 리이드는 상기 보강부재에서 절단되어 서로 전기적으로 접속되지 않는 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
  45. 제44항에 있어서, 상기 리이드는 상기 LSI칩의 외주부 상에 배치되며, 상기 보강부재는 수지모울드 부분을 거쳐 상기 LSI칩의 중심에 배치된 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
  46. 제45항에 있어서, 상기 리이드 및 상기 보강부재는 상기 LSI칩으로부터 실질적으로 같은 길이가 되도록 배치된 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
  47. 제30항에 있어서, 상기 리이드는 상기 LSI칩의 외주부 상에 배치되고, 상기 보강부재는 수지모울드 부분을 거쳐 상기 LSI칩의 중심에 배치된 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
  48. 제30항에 있어서, 상기 리이드 및 상기 보강부재는 상기 LSI칩으로부터 실질적으로 같은 길이가 되도록 배치된 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
  49. 제31항에 있어서, 상기 리이드는 상기 LSI칩의 외주부 상에 배치되며, 상기 보강부재는 수지모울드 부분을 거쳐 상기 LSI칩의 중심에 배치된 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
  50. 제31항에 있어서, 상기 리이드 및 상기 보강부재는 상기 LSI칩으로부터 실질적으로 같은 길이가 되도록 배치된 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
  51. 제29항에 있어서, 상기 리이드는 상기 LSI칩의 외주부 상에 배치되며, 상기 보강부재는 수지모울드 부분을 거쳐 상기 LSI칩의 중심에 배치된 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
  52. 제29항에 있어서, 상기 리이드 및 상기 보강부재는 상기 LSI칩으로부터 실질적으로 같은 길이가 되도록 배치된 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
  53. 제29항에 있어서, 상기 금속제 리이드프레임 및 상기 LSI칩 상의 상기 전극이 야금학적으로 직접 범프에 접속된 것을 특징으로 하는 수지모울드형 리이드프레임 반도체장치.
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100447313B1 (ko) * 1996-11-21 2004-09-07 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조방법
US6028352A (en) * 1997-06-13 2000-02-22 Irvine Sensors Corporation IC stack utilizing secondary leadframes
JPH1197619A (ja) * 1997-07-25 1999-04-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法と実装方法
US20020180605A1 (en) * 1997-11-11 2002-12-05 Ozguz Volkan H. Wearable biomonitor with flexible thinned integrated circuit
US7786562B2 (en) * 1997-11-11 2010-08-31 Volkan Ozguz Stackable semiconductor chip layer comprising prefabricated trench interconnect vias
US20050096513A1 (en) * 1997-11-11 2005-05-05 Irvine Sensors Corporation Wearable biomonitor with flexible thinned integrated circuit
JP3482850B2 (ja) * 1997-12-08 2004-01-06 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3035534B2 (ja) * 1998-07-23 2000-04-24 敬 錫 姜 積層パッケ―ジ及びその積層方法
US6153929A (en) * 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6295220B1 (en) 1998-11-03 2001-09-25 Zomaya Group, Inc. Memory bar and related circuits and methods
US6190425B1 (en) 1998-11-03 2001-02-20 Zomaya Group, Inc. Memory bar and related circuits and methods
TW460927B (en) 1999-01-18 2001-10-21 Toshiba Corp Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device
FR2788882A1 (fr) 1999-01-27 2000-07-28 Schlumberger Systems & Service Dispositif a circuits integres, module electronique pour carte a puce utilisant le dispositif et procede de fabrication dudit dispositif
JP3560888B2 (ja) * 1999-02-09 2004-09-02 シャープ株式会社 半導体装置の製造方法
FR2797348B1 (fr) * 1999-08-02 2001-10-19 Cit Alcatel Procede d'obtention d'un module, a haute densite, a partir de composants electroniques, modulaires, encapsules et module ainsi obtenu
US6683372B1 (en) * 1999-11-18 2004-01-27 Sun Microsystems, Inc. Memory expansion module with stacked memory packages and a serial storage unit
DE10023869C2 (de) * 2000-05-16 2002-09-26 Infineon Technologies Ag Anordnung einer Mehrzahl von Schaltungsmodulen
US20020074640A1 (en) * 2000-12-20 2002-06-20 Gamboa Rodolfo I. Semiconductor test socket having pogo-pin contacts
US6479321B2 (en) 2001-03-23 2002-11-12 Industrial Technology Research Institute One-step semiconductor stack packaging method
JP3631445B2 (ja) * 2001-06-06 2005-03-23 東芝三菱電機産業システム株式会社 平型半導体スタック装置
JP2003133518A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体モジュール
KR20040007883A (ko) * 2002-07-11 2004-01-28 주식회사 썬더스 반도체 패키지 적층용 리드 프레임, 이를 이용한 적층반도체 패키지 및 그 제조방법
US20040108580A1 (en) * 2002-12-09 2004-06-10 Advanpack Solutions Pte. Ltd. Leadless semiconductor packaging structure with inverted flip chip and methods of manufacture
US7485962B2 (en) * 2002-12-10 2009-02-03 Fujitsu Limited Semiconductor device, wiring substrate forming method, and substrate processing apparatus
KR20060010763A (ko) * 2003-05-01 2006-02-02 퀸 메리 앤드 웨스트필드 컬리지 케이스화된 열 관리 장치 및 그 제조 방법
US7247517B2 (en) * 2003-09-30 2007-07-24 Intel Corporation Method and apparatus for a dual substrate package
US6972372B1 (en) * 2004-05-28 2005-12-06 Macronix International Co., Ltd. Method and apparatus for stacking electrical components using outer lead portions and exposed inner lead portions to provide interconnection
TWI239698B (en) * 2004-10-07 2005-09-11 Advanced Flash Memory Card Tec Structure of memory card and producing method thereof
US8067823B2 (en) 2004-11-15 2011-11-29 Stats Chippac, Ltd. Chip scale package having flip chip interconnect on die paddle
SG139573A1 (en) * 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
SG149726A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods
SG150396A1 (en) * 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
KR100988262B1 (ko) * 2008-04-25 2010-10-18 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
US20110248391A1 (en) * 2010-04-09 2011-10-13 Wei Qiang Jin Integrated circuit package stacking system with lead overlap and method of manufacture thereof
US8283758B2 (en) * 2010-12-16 2012-10-09 Monolithic Power Systems, Inc. Microelectronic packages with enhanced heat dissipation and methods of manufacturing
US8896023B2 (en) * 2013-02-20 2014-11-25 Alstom Technology Ltd Silicon devices/heatsinks stack assembly and a method to pull apart a faulty silicon device in said stack assembly
CN106378682B (zh) * 2016-09-30 2018-09-28 西安微电子技术研究所 一种基于环氧树脂包封的待镀电路的加工方法
US9917041B1 (en) * 2016-10-28 2018-03-13 Intel Corporation 3D chip assemblies using stacked leadframes

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4620215A (en) * 1982-04-16 1986-10-28 Amdahl Corporation Integrated circuit packaging systems with double surface heat dissipation
JPS6132066A (ja) * 1984-07-23 1986-02-14 Sharp Corp 複写枚数設定装置
JPS61166147A (ja) * 1985-01-18 1986-07-26 Sanyo Electric Co Ltd 多層混成集積回路装置
JPH0754838B2 (ja) * 1987-01-08 1995-06-07 富士通株式会社 半導体装置
US5068712A (en) * 1988-09-20 1991-11-26 Hitachi, Ltd. Semiconductor device
JP2602076B2 (ja) * 1988-09-08 1997-04-23 三菱電機株式会社 半導体装置用リードフレーム
US5157478A (en) * 1989-04-19 1992-10-20 Mitsubishi Denki Kabushiki Kaisha Tape automated bonding packaged semiconductor device incorporating a heat sink
JPH0624212B2 (ja) * 1989-10-09 1994-03-30 ローム株式会社 電子部品
JPH0411758A (ja) * 1990-04-28 1992-01-16 Mitsubishi Electric Corp 半導体装置
JPH04284661A (ja) * 1991-03-13 1992-10-09 Toshiba Corp 半導体装置
JP2917575B2 (ja) * 1991-05-23 1999-07-12 株式会社日立製作所 樹脂封止型半導体装置
JP3124381B2 (ja) * 1992-07-07 2001-01-15 株式会社日立製作所 半導体装置及び実装構造体
KR970010678B1 (ko) * 1994-03-30 1997-06-30 엘지반도체 주식회사 리드 프레임 및 이를 이용한 반도체 패키지

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Publication number Publication date
CN1127429A (zh) 1996-07-24
KR960009133A (ko) 1996-03-22
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CN1073284C (zh) 2001-10-17
US5811877A (en) 1998-09-22

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