JPS6257079A - Smoothing device - Google Patents
Smoothing deviceInfo
- Publication number
- JPS6257079A JPS6257079A JP60196060A JP19606085A JPS6257079A JP S6257079 A JPS6257079 A JP S6257079A JP 60196060 A JP60196060 A JP 60196060A JP 19606085 A JP19606085 A JP 19606085A JP S6257079 A JPS6257079 A JP S6257079A
- Authority
- JP
- Japan
- Prior art keywords
- data
- smoothing
- output
- memory
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、表示パターンの輪郭をなめらかに処理する
スムージング装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a smoothing device for smoothing the outline of a display pattern.
従来、表示パターンの輪郭をなめらかに処理するため、
3x3のマスク処理を行なうスムージングが行なわれて
いる。これは第7図に示すように斜線で示す部分が発光
部であシ、それ以外の部分が非発光部である場合、突出
した発光部「イ」を消去するため、図の太線で示す実線
のように、発光部「イ」を中心とした3×3の画素の範
囲をマスク処理するものである。このマスク処理は、発
光部「イ」の両隣の画素は非発光部であることから、発
光部「イ」を両隣と同じ非発光状態にして突出部をなく
シ、スムージングするようにしたものである。そして、
このような処理を全ての画素について行なえば、表示パ
ターンの輪郭はなめらかに表示される。Conventionally, in order to smooth the outline of the display pattern,
Smoothing is performed using 3x3 mask processing. As shown in Figure 7, if the shaded area is the light-emitting part and the other parts are non-light-emitting parts, the solid line shown in the bold line in the figure is used to erase the protruding light-emitting part "A". As shown in the figure, a 3×3 pixel range centered on the light emitting portion “A” is subjected to mask processing. Since the pixels on both sides of the light-emitting part "A" are non-emissive parts, this masking process makes the light-emitting part "A" the same non-emissive state as the pixels on both sides, eliminating protrusions and smoothing. be. and,
If such processing is performed for all pixels, the outline of the display pattern will be displayed smoothly.
しかし表から第7図の一点鎖線の区域をマスク処理する
と、従来の方法は第7図のパターンをもとに処理を行な
うので、非発光部「口」の両側の画素は発光部となって
おシ、非発光部「口」は発光状態に変わることになる。However, if we mask the area indicated by the dashed-dotted line in Figure 7 from the table, the conventional method performs processing based on the pattern in Figure 7, so the pixels on both sides of the non-light-emitting part "mouth" become light-emitting parts. The non-light-emitting part "mouth" changes to a light-emitting state.
したがって第7図のように発光部と非発光部が交互に現
われる表示パターンをスムージングすると着目点の周囲
の点がスムージングされていてもそれを判断することが
できずスムージングが行なえないことになる。Therefore, when smoothing a display pattern in which light-emitting parts and non-light-emitting parts appear alternately as shown in FIG. 7, even if points around the point of interest have been smoothed, it cannot be determined and smoothing cannot be performed.
このような欠点を解決するためにこの発明は、すでにス
ムージングした結果をフィードバックして、順次スムー
ジングを行なうようにしたものである。In order to solve these drawbacks, the present invention feeds back the results of smoothing and sequentially performs smoothing.
スムージング処理された情報が以後のスムージングによ
って変更されることがなくなる。The smoothed information will not be changed by subsequent smoothing.
第1図はこの発明の一実施例を示すブロック図である。 FIG. 1 is a block diagram showing one embodiment of the present invention.
同図において1はスムージング前の表示パターンロ行×
m列分(m、nは正の整数)を格納するパターンメモリ
、2はパターンメモリ1のY軸(縦軸)アドレ゛スを出
力し、カウントがY軸のエンドアドレスとなった時にク
リアされるY軸カウンタ、3はY軸カウンタ2がクリア
されるタイミングでカウントアツプされ、パターンメモ
リ1のX軸(横軸)アドレスを出力するX軸カウンタで
ある。4はパターンメモリ1のデータを2列分を格納す
るメモリで、これは後述するようにパターンメモリ1に
記憶されているデータよ91列前と2列前の行の画素デ
ータを出力するようになっている。5はY軸カウンタ2
の出力データと、Y軸カウンタ2のクリア時はエンドア
ドレスの値を、それ以外の時はその全てのビットが「1
」であるデータを加算するカウンタであυ、その出力は
Y軸カウンタ2の値から1を減じたデータを出力するよ
うになっている。8.8.9はレジスタ、Tは選択器で
、!11シ、選択器Tはメモリ4の読出しタイミング時
にY軸カウンタ2のデータを出力し、書込みタイミング
時にレジスタ6のデータを出力するようになっている。In the same figure, 1 is the display pattern row row before smoothing ×
Pattern memory that stores m columns (m, n are positive integers), 2 outputs the Y-axis (vertical axis) address of pattern memory 1, and is cleared when the count reaches the end address of the Y-axis. The Y-axis counter 3 is counted up at the timing when the Y-axis counter 2 is cleared, and outputs the X-axis (horizontal axis) address of the pattern memory 1. 4 is a memory for storing two columns of data in pattern memory 1, and as described later, this is designed to output pixel data in rows 91 columns and 2 columns before the data stored in pattern memory 1. It has become. 5 is Y-axis counter 2
output data and the value of the end address when clearing Y-axis counter 2; otherwise, all bits are
'' is a counter that adds data υ, and its output is designed to output data obtained by subtracting 1 from the value of Y-axis counter 2. 8.8.9 is a register, T is a selector, and! 11, the selector T outputs the data of the Y-axis counter 2 at the read timing of the memory 4, and outputs the data of the register 6 at the write timing.
レジスタ8はパターンメモリ1の出力データとメモリ4
の出力データをラッチするので、3列分のデータがラッ
チされるようになっておシ、またレジスタ9はレジスタ
8の出力および、後述するROMの出力をラッチするの
で、2行×3列分のデータをラッチするようになってい
る。10はレジスタ8および9から供給されるデータを
もとに3行3列分の画素のうち、中央の画素のスムージ
ングを行なうROMである。11はバッファであ、9、
ROMl0の出力およびROM10の入力端子Bのデー
タをラッチし、そのデータをメモリ4の書込みタイミン
グ時に出力するようKなっているので、スムージングさ
れた画素のアドレスを(x、y)とすると、スムージン
グされたアドレス(z、y)の表示データと、アドレス
(xi。Register 8 is the output data of pattern memory 1 and memory 4.
Since register 9 latches the output data of , three columns of data is latched. Also, register 9 latches the output of register 8 and the output of ROM, which will be described later, so data for 2 rows x 3 columns is latched. The data is latched. Reference numeral 10 denotes a ROM for smoothing the central pixel among the pixels in three rows and three columns based on data supplied from registers 8 and 9. 11 is a buffer; 9;
Since the output of ROM10 and the data of input terminal B of ROM10 are latched and the data is output at the writing timing of memory 4, if the address of the smoothed pixel is (x, y), the smoothed Display data of address (z, y) and address (xi.
y)の表示データを出力するようKなっている。K is configured to output the display data of y).
表お、12は処理装置である。12 is a processing device.
このように構成された装置において、第2図に示す縦横
5画素の表示パターンをスムージングする時の動作は次
の通りである。この装置でスムージングされる表示パタ
ーンはその外縁部の画素、すなわち第2図の座標X=0
、 Y=0.1.2,3.4の画素@ 〜@ 、座標
X−4、Y=0.1,2,3.4の画素Q NF 、座
標Y=0 、X−1,2,3の画素、f、h、p1座標
Y=4 、X=1.2.3の画素J+0+j は非発光
部であることが条件となっている。第3図はスムージン
グ処理を行々うときの画素の配列を示したもので、A〜
工のそれぞれの場所の画素データは第1図のROMI
Oの入力端子A−Iのうち、記号の対応した個所に供給
され、端子Eのデータはスムージングが行なわれるデー
タである。In the apparatus configured as described above, the operation when smoothing the display pattern of 5 pixels in the vertical and horizontal directions shown in FIG. 2 is as follows. The display pattern smoothed by this device is the pixel at its outer edge, that is, the coordinate X=0 in FIG.
, Pixel @ ~ @ of Y=0.1.2,3.4, Coordinates X-4, Pixel Q NF of Y=0.1,2,3.4, Coordinates Y=0, X-1,2, The condition is that pixel No. 3, f, h, p1 coordinates Y=4, pixel J+0+j of X=1.2.3, is a non-light-emitting portion. Figure 3 shows the pixel arrangement when smoothing processing is performed.
The pixel data for each location of the construction is in the ROMI shown in Figure 1.
Of the input terminals A-I of O, data is supplied to points corresponding to the symbols, and data at terminal E is data to be smoothed.
第4図はこの装置の各部の信号タイミングを示した図で
あシ、処理装置12から供給される各種のタイミング信
号によって図のように信号処理が行なわれ、最終的には
第4図(r)に示す信号がROM10から出力される。FIG. 4 is a diagram showing the signal timing of each part of this device. Signal processing is performed as shown in the diagram by various timing signals supplied from the processing device 12, and finally the signal timing shown in FIG. ) is output from the ROM 10.
なお、at+bl+cl+dl−”は第2図に記載され
た画素a−yのデータのうち、スムージング処理が終了
したものを示しておシ、第2図(f)に記載された記号
iは出力、■は入力を表わしている−この結果、ROM
10の入力には第1表のようにデータがそろう。Note that "at+bl+cl+dl-" indicates data for pixels ay shown in FIG. 2 that has been smoothed, and symbol i shown in FIG. 2(f) indicates output. represents the input – this results in ROM
The data for the 10 inputs is as shown in Table 1.
第1表 ゛
第1表のX、Yアドレス(2,2)のタイミング以後は
第2図の画素gとその周囲の画素が全てそろっておシ、
この時にパターンメモリ1から読出され九データは画素
mのデータである。ここで画素gのスムージング判定結
果が出力されるわけであるが、画素gのデータのスムー
ジング判定後の結果はX、Yアドレスが(2,3)、(
3,1)、(3,2)、(3゜3)の位置で必要となる
。Table 1 ゛After the timing of X, Y address (2, 2) in Table 1, pixel g in Figure 2 and all surrounding pixels are aligned.
At this time, the nine data read out from the pattern memory 1 are the data of pixel m. Here, the smoothing judgment result for pixel g is output, and the result after smoothing judgment for the data of pixel g is that the X and Y addresses are (2, 3), (
Required at positions 3,1), (3,2), and (3°3).
そこで第1図のROM10の出力をフィードバックする
わけであるが、x、yアドレスが(2,3)の位置で必
要とする画fAgの情報はROMIQの出力をレジスタ
9の入力に供給して実現している。X、Yアドレスが(
3,1)の位置では、X、Yアドレスが(2,2)の位
置で第1図の2列分格納メモリ4に書込んだ画素gの情
報を読出すのであるが、アドレス(2,2)時点での読
出Yアドレスは「2」で、アドレス(3,1)時点での
読出Yアドレスは1である。Therefore, the output of the ROM 10 in Fig. 1 is fed back, and the information on the picture fAg required at the x, y address (2, 3) position is realized by supplying the output of ROMIQ to the input of register 9. are doing. If the X and Y addresses are (
At the position (3,1), the information of the pixel g written in the storage memory 4 for two columns in FIG. 1 at the position whose X, Y address is (2,2) is read out. 2) The read Y address at the time point is "2", and the read Y address at the time point of address (3, 1) is 1.
このため、アドレス(2,2)時点での画素gのスムー
ジング結果をROMI Qからバッファ11を介してメ
モリ4へ書込む時、Y軸カウンタ2の値を「1」だけ減
じた値を選択器Tで選んでいる。また、アドレス(3,
2) 、(3,3)のタイミングではメモリ4の内容を
レジスタ8,9でラッチすることで解決している。Therefore, when writing the smoothing result of pixel g at address (2, 2) from ROMI Q to memory 4 via buffer 11, the value obtained by subtracting "1" from the value of Y-axis counter 2 is written to the selector. Selected with T. Also, the address (3,
2) At timings (3, 3), the problem is solved by latching the contents of memory 4 with registers 8 and 9.
以上のような動作を行なうことによって、第5図(&)
〜(d)の図形は中心部が非発光状態にマスクされ、第
6図(a)〜(d)の図は中心部が発光状態にマスクさ
れる。(斜線部が発光部)
〔発明の効果〕
以上説明したようにこの発明は、スムージングした結果
を次点以降のスムージング判定の入力に使用しているた
め、正しいスムージングが行なえるという効果を有する
。By performing the above-mentioned operations, Figure 5 (&)
In the figures shown in FIGS. 6(a) to 6(d), the center portions are masked in a non-emitting state, and in the figures in FIGS. 6(a) to 6(d), the center portions are masked in a light emitting state. (The shaded area is the light emitting area) [Effects of the Invention] As explained above, the present invention has the effect that correct smoothing can be performed because the smoothing results are used as input for smoothing determination for the runner-up and subsequent points.
第1図はこの発明の一実施例を示すブロック図、第2図
は表示パターンの一例を示す図、第3図は画素の集合を
示す図、第4図はタイムチャート、第5図〜第7図は表
示状態を示す図である。
1・嘩・−パターンメモリ、2,3・・−・カウンタ、
4・瞭・・メモリ、5・・・・加算器、Li2・・・・
レジスタ、10・・・・ROM 。
11・・・・バッファ。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing an example of a display pattern, FIG. 3 is a diagram showing a set of pixels, FIG. 4 is a time chart, and FIGS. FIG. 7 is a diagram showing the display state. 1. Fight - pattern memory, 2, 3... counter,
4. Clear...Memory, 5...Adder, Li2...
Register, 10...ROM. 11...Buffer.
Claims (1)
ジングを行なうスムージング装置において、マスク処理
結果をフィードバックするフィードバック回路と、その
フィードバック結果を用いてスムージングを行なうスム
ージング回路とを備えたスムージング装置。A smoothing device that smoothes an image pattern by performing mask processing, the smoothing device comprising a feedback circuit that feeds back mask processing results and a smoothing circuit that performs smoothing using the feedback results.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60196060A JPS6257079A (en) | 1985-09-06 | 1985-09-06 | Smoothing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60196060A JPS6257079A (en) | 1985-09-06 | 1985-09-06 | Smoothing device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6257079A true JPS6257079A (en) | 1987-03-12 |
Family
ID=16351530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60196060A Pending JPS6257079A (en) | 1985-09-06 | 1985-09-06 | Smoothing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6257079A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63313284A (en) * | 1987-06-16 | 1988-12-21 | Dainippon Printing Co Ltd | Method for correcting character |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55124871A (en) * | 1979-03-22 | 1980-09-26 | Nec Corp | Graph processor |
JPS57192172A (en) * | 1981-05-21 | 1982-11-26 | Mitsubishi Electric Corp | Converting and processing method for picture signal |
-
1985
- 1985-09-06 JP JP60196060A patent/JPS6257079A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55124871A (en) * | 1979-03-22 | 1980-09-26 | Nec Corp | Graph processor |
JPS57192172A (en) * | 1981-05-21 | 1982-11-26 | Mitsubishi Electric Corp | Converting and processing method for picture signal |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63313284A (en) * | 1987-06-16 | 1988-12-21 | Dainippon Printing Co Ltd | Method for correcting character |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6125188A (en) | Image display unit | |
US4943801A (en) | Graphics display controller equipped with boundary searching circuit | |
JPS6257079A (en) | Smoothing device | |
JPH03196188A (en) | Display system for information processor | |
JP3092154B2 (en) | Digital drawing equipment | |
CA2155177C (en) | General pattern blit source type | |
JPH0256678B2 (en) | ||
JPH0290194A (en) | display device | |
JPS62168280A (en) | vector drawing device | |
JP2605609B2 (en) | Dot display processing device | |
JPH023195B2 (en) | ||
JPH01302475A (en) | Image data labeling method | |
JPS60124785A (en) | Image processing device | |
JPS6362750B2 (en) | ||
JPS61229175A (en) | Pattern information processing system | |
JPS63256991A (en) | Editing memory | |
JPS6172293A (en) | Color graphic display unit | |
JPS62166475A (en) | Screen overlay method | |
JPS59171990A (en) | Image correction system for image display | |
JPS6242189A (en) | Pattern writing apparatus | |
JPS61134884A (en) | Image processing device | |
JPS6155694A (en) | color detection circuit | |
JPS63126048A (en) | Simultaneous writing circuit for plural picture elements | |
JPH04162095A (en) | Image plane display system of character pattern onto dot pattern | |
JPS6389987A (en) | Pattern plotting method |