JPS6247162A - 絶縁ゲ−ト型電界効果トランジスタの作製方法 - Google Patents
絶縁ゲ−ト型電界効果トランジスタの作製方法Info
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- JPS6247162A JPS6247162A JP60187920A JP18792085A JPS6247162A JP S6247162 A JPS6247162 A JP S6247162A JP 60187920 A JP60187920 A JP 60187920A JP 18792085 A JP18792085 A JP 18792085A JP S6247162 A JPS6247162 A JP S6247162A
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- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は絶縁ゲート型電界効果トランジスタの作製方法
に関するものである。
に関するものである。
絶縁ゲート型電界効果トランジスタ、特に２重拡散ＭＯ
３ＦＥＴ （ＤＭＯ３ＦＥＴ）では、ｎチャネルの場合
を例にすると、高いソース・ドレイン間耐圧を獲るため
に、Ｐ型ヘース層に高濃度で比較的深く拡散されたＰ１
型つき出しベース領域が必要である。従来、このＰ＋型
つき出しベース領域を形成するためには、高温で長時間
の熱拡散工を必要とし、しかもＰ型ベース領域とは別の
熱拡散工程にならざるを得す、熱拡散工程が多数回にな
り、作製時間を短縮する上で大きな問題点があった・ 〔発明の目的〕 本発明は上記事由に鑑みてなしたものであって、その目
的とするところは、絶縁ゲート型電界効果トランジスタ
のヘース拡散Ｔ程、ソース拡散工程、ゲート酸化］−程
を一回の熱酸化工程により同時に行い、従来の作製方法
に比較して作製時間を大幅に短縮する絶縁ゲート型電界
効果トランジスタの作製方法を提供することにある。
３ＦＥＴ （ＤＭＯ３ＦＥＴ）では、ｎチャネルの場合
を例にすると、高いソース・ドレイン間耐圧を獲るため
に、Ｐ型ヘース層に高濃度で比較的深く拡散されたＰ１
型つき出しベース領域が必要である。従来、このＰ＋型
つき出しベース領域を形成するためには、高温で長時間
の熱拡散工を必要とし、しかもＰ型ベース領域とは別の
熱拡散工程にならざるを得す、熱拡散工程が多数回にな
り、作製時間を短縮する上で大きな問題点があった・ 〔発明の目的〕 本発明は上記事由に鑑みてなしたものであって、その目
的とするところは、絶縁ゲート型電界効果トランジスタ
のヘース拡散Ｔ程、ソース拡散工程、ゲート酸化］−程
を一回の熱酸化工程により同時に行い、従来の作製方法
に比較して作製時間を大幅に短縮する絶縁ゲート型電界
効果トランジスタの作製方法を提供することにある。
本発明は、絶縁ゲート型電界効果トランジスタ、特にｌ
） Ｍ ＯＳ Ｆ Ｅ Ｔのベース領域のうち、高濃度
で他のベース領域より深く拡散されるつき出しベース領
域を形成する工程として、イオンの飛程が１μｍ（ミク
ロン）以−Ｌになる高加速電圧のイオン注入法を用いる
ことにより、ヘース拡散工程をソース拡散工程とゲート
酸化工程とともに一回の熱酸化工程によって行い、作製
時間を短縮するＭＯＳＦＥＴの作製方法に係り、その要
旨とするところは一つは第１伝導型半導体基板の一部分
に高加速電圧、高濃度で第２伝導型不純物イオンを注入
する工程、前記第１伝導型半導体基板の表面に至る一部
分の領域であってかつ前記第２伝導型不純物イオンを注
入した部分上の領域に、所望の絶縁ゲート型電界効果ト
ランジスタのしきい値電圧を得るべく制御した加速電圧
、ドーズ量（単位面積あたりの不純物イオンの数）の第
２伝導型不純物イオンを注入する工程、前記第１伝導型
半導体基板の一部分に隣接した領域に低加速電圧、高濃
度で第１伝導型不純物イオンを注入する工程を有するこ
とを特徴とする絶縁ゲート型電界効果ｌ・ランジスタの
作製方法である。
） Ｍ ＯＳ Ｆ Ｅ Ｔのベース領域のうち、高濃度
で他のベース領域より深く拡散されるつき出しベース領
域を形成する工程として、イオンの飛程が１μｍ（ミク
ロン）以−Ｌになる高加速電圧のイオン注入法を用いる
ことにより、ヘース拡散工程をソース拡散工程とゲート
酸化工程とともに一回の熱酸化工程によって行い、作製
時間を短縮するＭＯＳＦＥＴの作製方法に係り、その要
旨とするところは一つは第１伝導型半導体基板の一部分
に高加速電圧、高濃度で第２伝導型不純物イオンを注入
する工程、前記第１伝導型半導体基板の表面に至る一部
分の領域であってかつ前記第２伝導型不純物イオンを注
入した部分上の領域に、所望の絶縁ゲート型電界効果ト
ランジスタのしきい値電圧を得るべく制御した加速電圧
、ドーズ量（単位面積あたりの不純物イオンの数）の第
２伝導型不純物イオンを注入する工程、前記第１伝導型
半導体基板の一部分に隣接した領域に低加速電圧、高濃
度で第１伝導型不純物イオンを注入する工程を有するこ
とを特徴とする絶縁ゲート型電界効果ｌ・ランジスタの
作製方法である。
以下、本発明の一実施例を第１図乃至第６図に基づいて
説明する。
説明する。
第１図は本発明により得られる絶縁ゲート型電界効果ト
ランジスタの構成例であり、縦型ｎチャネルＤＭＯ３Ｆ
ＥＴである。Ｉ）ＭＯＳＦＥＴのＰ“型つき出しベー
ス領域■ は高加速電圧のイオン注入により形成されて
おり、Ｎ゛型ソース領域■ 、Ｐ型チャネル領域■、ソ
ース領域の下のＰ型ベース領域■ 、ゲート酸化膜■
は−回の熱酸化工程により同時に形成される。その作製
方法の主要な工程を第２図乃至第６図により説明する。
ランジスタの構成例であり、縦型ｎチャネルＤＭＯ３Ｆ
ＥＴである。Ｉ）ＭＯＳＦＥＴのＰ“型つき出しベー
ス領域■ は高加速電圧のイオン注入により形成されて
おり、Ｎ゛型ソース領域■ 、Ｐ型チャネル領域■、ソ
ース領域の下のＰ型ベース領域■ 、ゲート酸化膜■
は−回の熱酸化工程により同時に形成される。その作製
方法の主要な工程を第２図乃至第６図により説明する。
まず第２図に示すように、Ｎ−型半導体基板１上にフィ
ールド酸化膜２を形成した後、フォトリソグラフィー技
術を用いて不要の部分をエツチングし、さらに高加速電
圧イオン注入用のレジスト３をフォトリソグラフィー技
術を用いて形成する。レジスト３には１０００人（オン
グストローム）程度のクロム（Ｃｒ）を蒸着した上に１
μｍ（ミクロン）程度の金（Ａｕ）を蒸着した薄膜を用
いる。さらに、つき出しベース領域となる領域４にボロ
ンイオン（Ｂ゛）の飛程が１μｍ（ミクロン）以上にな
る高加速電圧（６００ＫＶ以上）でボロンイオンを注入
する。このとき、加速電圧を６００ＫＶ以上で２種類量
にとし、ボロンイオンを少なくとも２回以十注入して数
ミクロン程度の深さまでボロンイオンを均一に分布させ
る。
ールド酸化膜２を形成した後、フォトリソグラフィー技
術を用いて不要の部分をエツチングし、さらに高加速電
圧イオン注入用のレジスト３をフォトリソグラフィー技
術を用いて形成する。レジスト３には１０００人（オン
グストローム）程度のクロム（Ｃｒ）を蒸着した上に１
μｍ（ミクロン）程度の金（Ａｕ）を蒸着した薄膜を用
いる。さらに、つき出しベース領域となる領域４にボロ
ンイオン（Ｂ゛）の飛程が１μｍ（ミクロン）以上にな
る高加速電圧（６００ＫＶ以上）でボロンイオンを注入
する。このとき、加速電圧を６００ＫＶ以上で２種類量
にとし、ボロンイオンを少なくとも２回以十注入して数
ミクロン程度の深さまでボロンイオンを均一に分布させ
る。
次に第３図に示すように高加速電圧イオン注入用レジス
ト３を除去した後、所望のＤ Ｍ □ Ｓ Ｆ Ｆ。
ト３を除去した後、所望のＤ Ｍ □ Ｓ Ｆ Ｆ。
Ｔのしきい値電圧を得るように制御した加速電圧、「−
ズ量のボロンイオンをベース領域となる領域５に注入す
る。
ズ量のボロンイオンをベース領域となる領域５に注入す
る。
次に第４図に示すように、ベース領域となる領域５の中
央部に、レジスト６を形成した後、ヒ素イオンをソース
領域となる領域７に高濃度に注入する。
央部に、レジスト６を形成した後、ヒ素イオンをソース
領域となる領域７に高濃度に注入する。
次に、レジスト６及びフィールド酸化膜２の開口周縁を
除去した後、第５図示すように熱酸化によりゲート酸化
膜９を形成する。この熱酸化工程によってベース拡散、
ソース拡散、ゲート酸化を一度に行い、つき出しベース
領域■ 、ソース領域■ 、ソース領域の下のベース領
域■ 、チャネル領域８、ゲート酸化膜９を一度に形成
する。
除去した後、第５図示すように熱酸化によりゲート酸化
膜９を形成する。この熱酸化工程によってベース拡散、
ソース拡散、ゲート酸化を一度に行い、つき出しベース
領域■ 、ソース領域■ 、ソース領域の下のベース領
域■ 、チャネル領域８、ゲート酸化膜９を一度に形成
する。
最後に多結晶シリコンゲート１０を形成し、バソシヘー
ション膜を形成した後、ソース電極１２を形成する。パ
ソシヘーション膜１１としてはリン・シリケートガラス
膜（ＰＳＧ膜）またはリン・シケートガラス膜とノンド
ープ−シリケートガラス膜（ＮＳＣ膜）を組合せたもの
等が使用される。
ション膜を形成した後、ソース電極１２を形成する。パ
ソシヘーション膜１１としてはリン・シリケートガラス
膜（ＰＳＧ膜）またはリン・シケートガラス膜とノンド
ープ−シリケートガラス膜（ＮＳＣ膜）を組合せたもの
等が使用される。
以上の如く、本発明は、０ＭＯ３ＦＥＴのつき出しベー
ス領域を形成するのに、イオンの飛程が１μｍ（ミクロ
ン）以」二になる高加速電圧のイオン注入法を用いるこ
ととしたから、ベース拡散、ソース拡散、ゲート酸化を
一回の熱酸化工程で同時に行うことが可能になり、ＤＭ
Ｏ３ＦＲＴの作製時間を短縮する効果を奏する。
ス領域を形成するのに、イオンの飛程が１μｍ（ミクロ
ン）以」二になる高加速電圧のイオン注入法を用いるこ
ととしたから、ベース拡散、ソース拡散、ゲート酸化を
一回の熱酸化工程で同時に行うことが可能になり、ＤＭ
Ｏ３ＦＲＴの作製時間を短縮する効果を奏する。
第１図は本発明によるｎチャネル縦型の０ＭＯ３ＦＥＴ
の一実施例を示す断面図、第２図乃至第６図は上記ＤＭ
Ｏ３ＦＥＴの作製工程順を示す断面図である。 １はＮ−型半導体基板、２はフィールド酸化膜、３は高
加速電圧イオン注入用レジスト、４はＰ゛型つき出しベ
ース形成の為のイオン注入領域、■ はＰ゛型つき出し
ベース、５はチャネルヘース形成の為のイオン注入領域
、■ はソース領域下のＰ型チャネルベース領域、６は
ソース形成用イオン注入のためのレジス］・、７はソー
ス領域形成の為のイオン注入領域、■ はＮ゛型ソース
領域、８はチャネル領域、９および■ はゲート酸化膜
、１０は多結晶シリコンゲート、ＩＩはパソシヘーショ
ン膜（ＰＳＧ膜またはＰＳＧ＋ＮＳＧ膜）、１２ソース
電極、１３はＮ゛型半導体基板（ドレイン領域）、１４
はドレイン電極である。
の一実施例を示す断面図、第２図乃至第６図は上記ＤＭ
Ｏ３ＦＥＴの作製工程順を示す断面図である。 １はＮ−型半導体基板、２はフィールド酸化膜、３は高
加速電圧イオン注入用レジスト、４はＰ゛型つき出しベ
ース形成の為のイオン注入領域、■ はＰ゛型つき出し
ベース、５はチャネルヘース形成の為のイオン注入領域
、■ はソース領域下のＰ型チャネルベース領域、６は
ソース形成用イオン注入のためのレジス］・、７はソー
ス領域形成の為のイオン注入領域、■ はＮ゛型ソース
領域、８はチャネル領域、９および■ はゲート酸化膜
、１０は多結晶シリコンゲート、ＩＩはパソシヘーショ
ン膜（ＰＳＧ膜またはＰＳＧ＋ＮＳＧ膜）、１２ソース
電極、１３はＮ゛型半導体基板（ドレイン領域）、１４
はドレイン電極である。
Claims (3)
- （１）第１伝導型半導体基板の一部分に高加速電圧、高
濃度で第２伝導型不純物イオンを注入する工程、前記第
１伝導型半導体基板の表面に至る一部分の領域であって
かつ前記第２伝導型不純物イオンを注入した部分上の領
域に、所望の絶縁ゲート型電界効果トランジスタのしき
い値電圧を得るべく制御した加速電圧、ドーズ量（単位
面積あたりの不純物イオンの数）の第２伝導型不純物イ
オンを注入する工程、前記第１伝導型半導体基板の一部
分に隣接した領域に低加速電圧、高濃度で第１伝導型不
純物イオンを注入する工程を有することを特徴とする絶
縁ゲート型電界効果トランジスタの作製方法。 - （２）第１伝導型半導体基板の一部分に高加速電圧、高
濃度で第２伝導型不純物イオンを注入する工程は、イオ
ンの飛程（半導体中に注入されたイオンの半導体表面か
らの平均距離）が１μｍ（ミクロン）以上になる高加速
電圧を用いて、少なくとも２種類以上の高加速電圧で第
２伝導型不純物イオンを２回以上注入することを特徴と
する第１項記載の絶縁ゲート型電界効果トランジスタの
作製方法。 - （３）ベース拡散工程、ソース拡散工程、ゲート酸化工
程を一回の熱酸化工程により同時に行う、ことを特徴と
する第１項又は第２項記載の絶縁ゲート型電界効果トラ
ンジスタの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187920A JPS6247162A (ja) | 1985-08-27 | 1985-08-27 | 絶縁ゲ−ト型電界効果トランジスタの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187920A JPS6247162A (ja) | 1985-08-27 | 1985-08-27 | 絶縁ゲ−ト型電界効果トランジスタの作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6247162A true JPS6247162A (ja) | 1987-02-28 |
Family
ID=16214515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60187920A Pending JPS6247162A (ja) | 1985-08-27 | 1985-08-27 | 絶縁ゲ−ト型電界効果トランジスタの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247162A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287512A (ja) * | 1988-05-13 | 1989-11-20 | Minolta Camera Co Ltd | 自動焦点検出装置 |
| EP0667035A4 (en) * | 1992-02-11 | 1996-07-31 | Ixys Corp | INDIVIDUAL DIFFUSING METHOD FOR THE PRODUCTION OF SEMICONDUCTOR COMPONENTS. |
| EP0772242A1 (en) * | 1995-10-30 | 1997-05-07 | STMicroelectronics S.r.l. | Single feature size MOS technology power device |
| US5631177A (en) * | 1992-12-07 | 1997-05-20 | Sgs-Thomson Microelectronics, S.R.L. | Process for manufacturing integrated circuit with power field effect transistors |
| US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
| US5841167A (en) * | 1995-12-28 | 1998-11-24 | Sgs-Thomson Microelectronics S.R.L. | MOS-technology power device integrated structure |
| US5900662A (en) * | 1995-11-06 | 1999-05-04 | Sgs Thomson Microelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
| US6030870A (en) * | 1995-10-30 | 2000-02-29 | Sgs-Thomson Microelectronics, S.R.L. | High density MOS technology power device |
| US6090669A (en) * | 1995-10-09 | 2000-07-18 | Consorzio Per La Ricerca Sulla Microelectronics Nel Mezzogiorno | Fabrication method for high voltage devices with at least one deep edge ring |
| US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
-
1985
- 1985-08-27 JP JP60187920A patent/JPS6247162A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01287512A (ja) * | 1988-05-13 | 1989-11-20 | Minolta Camera Co Ltd | 自動焦点検出装置 |
| EP0667035A4 (en) * | 1992-02-11 | 1996-07-31 | Ixys Corp | INDIVIDUAL DIFFUSING METHOD FOR THE PRODUCTION OF SEMICONDUCTOR COMPONENTS. |
| US5631177A (en) * | 1992-12-07 | 1997-05-20 | Sgs-Thomson Microelectronics, S.R.L. | Process for manufacturing integrated circuit with power field effect transistors |
| US6111297A (en) * | 1995-02-24 | 2000-08-29 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
| US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
| US6090669A (en) * | 1995-10-09 | 2000-07-18 | Consorzio Per La Ricerca Sulla Microelectronics Nel Mezzogiorno | Fabrication method for high voltage devices with at least one deep edge ring |
| US5981998A (en) * | 1995-10-30 | 1999-11-09 | Sgs-Thomson Microelectronics S.R.L. | Single feature size MOS technology power device |
| US5981343A (en) * | 1995-10-30 | 1999-11-09 | Sgs-Thomas Microelectronics, S.R.L. | Single feature size mos technology power device |
| US5985721A (en) * | 1995-10-30 | 1999-11-16 | Sgs-Thomson Microelectronics, S.R.L. | Single feature size MOS technology power device |
| US6030870A (en) * | 1995-10-30 | 2000-02-29 | Sgs-Thomson Microelectronics, S.R.L. | High density MOS technology power device |
| US6064087A (en) * | 1995-10-30 | 2000-05-16 | Sgs-Thomson Microelectronics, S.R.L. | Single feature size MOS technology power device |
| EP0772242A1 (en) * | 1995-10-30 | 1997-05-07 | STMicroelectronics S.r.l. | Single feature size MOS technology power device |
| US5900662A (en) * | 1995-11-06 | 1999-05-04 | Sgs Thomson Microelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
| US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
| US6051862A (en) * | 1995-12-28 | 2000-04-18 | Sgs-Thomson Microelectronics S.R.L. | MOS-technology power device integrated structure |
| US5841167A (en) * | 1995-12-28 | 1998-11-24 | Sgs-Thomson Microelectronics S.R.L. | MOS-technology power device integrated structure |
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