JPS61192099A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、誤り検出・訂正（以下ｒＥｃｃＪという）機
能を備えた半導体記憶装置に関するものである。

〔従来の技術〕

近来、半導体記憶装置の高集積化に伴い、α粒子の入射
によるメモリセルの誤動作、すなわち、ソフトエラーが
問題となっている。この対策として、ＥＣＣ機能を同一
半導体基板上に備えたオンチップＥＣＣが行なわれてい
る。

第５図にハミング符号を誤り訂正符号として用いた従来
のオンチンプＦＣＣ半導体記憶装置の回路例を示す。第
５図において、■はデータ・ビットａが入力される入力
端子、２はデータ・ビットａからライト・チェック・ビ
ットｂを発生するライト・チェック・ビット発生回路、
３はデータ・ビットａを入力し新たなデータ・ビットＣ
を出力するデータ・ビット・メモリセル・アレイ、４は
ライト・チェック・ビットｂを入力し新たなライト・チ
ェック・ビットｄを出力するチェック・ビット・メモリ
セル・アレイ、５はデータ・ビットＣを入力し新たなチ
ェック・ビットｅを出力するリード・チェック・ビット
発生回路、６は排他的論理和の機能を有しシンドローム
ｆを出力するシンドローム発生回路、７はシンドローム
ｆをデコードしシンドロームデコードデータｇを出力す
るシンドロームデコーダ、８はシンドロームデコードデ
ータｇによりデータ・ビットＣおよびライト・チェック
・ビットｄを訂正し訂正データｈおよび外部出力用デー
タｉを出力するデータ訂正回路、９は外部へ出力する外
部出力データｊを選択するアドレスデコーダ、１０は外
部出力データｊを出力するための出力端子、Ａはデータ
・ビット・メモリセル・アレイ３とチェック・ビット・
メモリセル・アレイ４から構成されるメモリセル・アレ
イである。

次にこのような構成された装置の動作について説明する
。入力端子１に入力されたｍ０ビフトのデータ・ビット
ａの書き込み時に、ライト・チェック・ビット発生回路
２により、データ・ビットａを含む複数ビット（ｍビッ
トとする）のデータ・ビットに対してライト・チェック
・ビット（ｋビットとする）ｂを発生させ、このライト
・チェック・ビットｂおよびｍビットのデータ・ビット
ａをチェック・ビット・メモリセル・アレイ４およびデ
ータ・ビット・メモリセル・アレイ３に書き込む。この
（ｍ＋ｋ）ビットのブロックがＥＣＣの単位となり、誤
り検出・訂正はこのブロック毎に行なわれる。

メモリセル・アレイＡからのデータ読み出し時にｍビッ
トのデータ・ビットＣとにビットのライト・チェック・
ビットｄを同時に読み出し、リード・チェック・ビット
発生回路５により、このｍビットのデータ・ビットＣか
ら新たなチェック・ビットとしてのリード・チェック・
ビットｅを発生させる０次にシンドローム発生回路６に
より、このリード・チェック・ビットｅとメモリセル・
アレイＡから読み出されたライト・チェック・ビットｄ
とのビット毎の排他的論理和をとる。この結果、すべて
のビットが「０」となれば誤りなし、そうでなければ誤
りありと判定する。すべてのｅットが「０」ということ
は、リード・チェック・ビットｅとライト・チェック・
ビットｄとが一致していることを意味する。上述した排
他的論理和のデータをシンドロームと呼ぶ。シンドロー
ムはにビットからなるデータ列である。シンドローム発
生回路６はシンドロームｆをシンドロームデコーダ７へ
出力する。

上述したシンドロームｆには誤りビットの位置情報が含
まれており、これをシンドロームデコーダ７によりデコ
ードすることにより、ｍビットのデータ・ビット中のど
のビットが誤りであるかが分かる。これに従って、デー
タ訂正回路８において、ｍビットのデータ・ビットＣと
にビットのライト・チェック・ビットｄのうちの誤りビ
ットを訂正、すなわち、反転する。−船には、ｍビット
の訂正されたデータ群中外部データ出力となるのはｍｏ
ビットである。この場合、ｍ０≦ｍビットである。従っ
てアドレスデコーダ９から出力される外部出力データｊ
は、アドレスデコーダ９に入力されるアドレス情報ｋに
したがって選択され、出力される。アドレスデコーダ９
は、多くの場合、アクセス用のデコーダ（図示されない
）と大部分あるいは全部を兼用することができる。

ライト・チェック・ビット発生回路２．リード・チェッ
ク・ビット発生回路５は、ｍビットのデータ・ビットか
ら誤り検出・訂正符号の構成にしたがってチェック・ビ
ットを生成する回路であり、論理操作は両者同じである
ので、同一回路で兼用する方式もある。また、シンドロ
ーム発生回路６は、前述したように、メモリセル・アレ
イＡから読み出されたライト・チェック・ビ・ノドｄと
リード・チェック・ビット発生回路５においてデータ・
ビットＣから新たに発生したリード・チェック・ピッｌ
−ｅとのビット毎の排他的論理和をとる回路である。シ
ンドロームデコーダ７は、ｋビットのシンドロームｆを
ｍビットのデータ・ビットＣおよびにビットのライト・
チェック・ビットｄのうちの誤りビットを指定するｍ＋
にビットの符号に変換するデコーダであり、たとえば、
ｍ＋にビットのうち、誤りビット位置のみ「ｌ」で他は
「０」となる出力を得る。データ訂正回路８は、シンド
ロームデコーダ７から出力されるシンドロームデコード
データｇと訂正されるべきデータ・ビットＣおよびライ
ト・チェック・ビットｄとのビット毎の排他的論理和を
とる回路であり、これにより、誤りビットのみデータが
反転、すなわち、誤りが訂正される。誤りを訂正された
ｍ　十にビットの訂正データｈは、再び、メモリセル・
アレイＡ中の所定の位置に書き込まれる。さらに、訂正
されたｍビットのデータ・ビットｉ中アクセスされたｍ
０ビツトのデータ・ビットがアドレスデコーダ９により
選択され、外部出力データｊとなる。

〔発明が解決しようとする問題点〕

上記のような構成のメモリチップの機能テストをする場
合、データ・ビット・メモリセル・アレイ３は外部から
のアクセスが可能であるが、チェック・ビット・メモリ
セル・アレイ４は外部からのアクセスができないので、
チェック・ビット・メモリセル・アレイ４のみの機能テ
ストを行なうことができないという問題がある。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、チェック・ビット・メモリセル
・アレイ４のみの機能テストを容易に行なうことができ
る半導体記憶装置を提供することにある。

〔問題点を解決するための手段〕

このような問題点を解決するために本発明は、半導体記
憶装置において、チェック・ビット・メモリセル・アレ
イのテストを行なうためのスイッチ手段を設けるように
したものである。

〔作用〕

本発明においては、スイッチ手段は、制御信号に従って
、各種信号線をチェック・ビット・メモリセル・アレイ
に接続する。

〔実施例〕

本発明に係わる半導体記憶装置の一実施例を第１図に示
す、第１図において、データ入力切り換え回路１１はラ
イト・チェック・ピント発生回路２の出力側、チェック
・ビット・メモリセル・アレイ４の入力側に配置され、
データ出力切り換え回路１２はアドレス・デコーダ９の
入力側に配置され、アドレス切り換え回路１３はアドレ
ス・デコーダ９の出力側に配置されていて、データ入力
切り換え回路１１．データ出力切り換え回路１２、アド
レス切り換え回路１３はスイッチ手段を構成する。第１
図において第５図と同一部分又は相当部分には同一符号
が付しである。

次に本装置の動作について説明する。データ入力切り換
え回路１１．データ出力切り換え回路１２およびアドレ
ス切り換え回路１３は、各々モード切り換え信号ＴＥに
従って、データ入力、データ出力およびアドレスをチェ
ック・ビット・メモリセル・アレイ４に接続する回路で
ある。モード切り換え信号ＴＥの論理レベルがｒＬＪの
場合は通常の動作を行ない、モード切り換え信号ＴＨの
論理レベルがｒＨＪの場合は動作モードとしてのテスト
モードとなり、データ入力信号線１４．データ出力信号
線１５．アドレス信号線１６がチェック・ビット・メモ
リセル・アレイ４に接続され、チェック・ビット・メモ
リセル・アレイ４が外部からアクセス可能となる。すな
わち、入力アドレスに従って、該当ビットにデータの入
出力ができ、通常のデータ・ビット・メモリセル・アレ
イ３と同様の機能テストができる。

第２図、第３図、第４図は、各々、複数のＦＥＴからな
るアドレス切り換え回路１３．データ入力切り換え回路
１１．データ出力切り換え回路１２の回路図である。以
下にこれらの回路の構成について説明する。

第２図において、２０はモード切り換え信号ＴＥが入力
される入力端子、２１はアドレス・デコーダ９からのア
ドレス情報が入力される入力端子、２２はアドレス情報
をデータ・ビット・メモリセル・アレイ３へ出力するた
めの出力端子、２３はアドレス情報をチェック・ビット
・メモリセル・アレイ４へ出力するための出力端子であ
る。

第３図において、３０はモード切り換え信号ＴＥが入力
される入力端子、３１はデータが入力される入力端子、
３２はデータがデータ・ビット・メモリセル・アレイ３
に出力されるための出力端子、３３はデータがチェック
・ビット・メモリセル・アレイ４に出力されるための出
力端子である。

第４図において、４０はモード切り換え信号ＴＥが入力
される入力端子、４１はデータ訂正回路８からデータ・
ビットｉが入力される入力端子、４２はチェック・ピン
ト・メモリセル・アレイ４からライト・チェック・ビッ
トｄが入力される入力端子、４３はアドレス・デコーダ
９ヘデータ・ビットｉまたはライト・チェック・ビット
ｄを出力するための出力端子である。

上述したデータ入力切り換え回路１１．データ出力切り
換え回路１２．アドレス切り換え回路１３により、通常
外部からのアクセスが不可能な構成となっているチェッ
ク・ビット・メモリセル・アレイ４が、テストモード時
には、外部からの直接アクセスが可能となり、データ・
ビット・メモリセル・アレイ３と同様にチェック・ビッ
ト・メモリセル・アレイ４の機能テストを行なうことが
できる。

なお上記実施例では、ハミング符号を用いたＥＣＣ回路
系の例を示したが、本発明はこれに限らず、水平・垂直
パリティ・チェック方式等、　　ＥＣＣのための冗長ビ
ット・メモリセル・アレイをもつ全ての方式に適用可能
である。

〔発明の効果〕

以上説明したように本発明は、半導体記憶装置において
、チェック・ビット・メモリセル・アレイのテストを行
なうためのスイッチ手段を設けることにより、チェック
・ビット・メモリセル・アレイを外部から直接アクセス
する動作モードを有するようにしたので、通常は外部か
らアクセスできないチェック・ビット・メモリセル・ア
レイの機能テストを容易に行なうことができる効果があ
る。

【図面の簡単な説明】

第１図は本発明に係わる半導体記憶装置の一実施例を示
す系統図、第２゛図は本装置を構成するアドレス切り換
え回路の一実施例を示す回路図、第３図は本装置を構成
するデータ人力切り換え回路の一実施例を示す回路図、
第４図は本装置を構成するデータ出力切り換え回路の一
実施例を示す回路図、第５図は従来の半導体記憶装置を
示す系統図である。 １・・・・入力端子、２・・・・ライト・チェック・ビ
ット発生回路、３・・・・データ・ビット・メモリセル
・アレイ、４・・・・チェック・ビット・メモリセル・
アレイ、５・・・・リード・チェック・ビット発生回路
、６・・・・シンドローム発生回路、７・・・・シンド
ロームデコーダ、８・・・・データ訂正回路、９・・・
・アドレス・デコーダ、１０・・・・出力端子、１１・
・・・データ入力切り換え回路、１２・・・・データ出
力切り換え回路、１３・・・・アドレス切り換え回路、
１４・・・・データ入力信号線、１５・・・・データ出
力信号線、１６・・・・アドレス信号線。

Claims (2)

【特許請求の範囲】
1. （１）オンチップ誤り検出・訂正機能のためのチェック
   ・ビット・メモリセル・アレイを備えた半導体記憶装置
   において、前記チェック・ビット・メモリセル・アレイ
   のテストを行なうためのスイッチ手段を備え、このスイ
   ッチ手段により前記チェック・ビット・メモリセル・ア
   レイを外部から直接アクセス可能にする動作モードを有
   することを特徴とする半導体記憶装置。
2. （２）スイッチ手段は、動作モード時アドレス信号線、
   データ入力信号線およびデータ出力信号線をチェック・
   ビット・メモリセル・アレイに直接接続することを特徴
   とする特許請求の範囲第１項記載の半導体記憶装置。