JPH1145947A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 スタンバイ時の消費電流を低減することにあ
る。 【解決手段】 降圧回路１００に並列にダイオード回路
２０を設け、チップセレクト信号ＣＳ＊がハイレベルに
ネゲートされている場合に、降圧回路１００の動作を停
止しても、ノードＡの電圧レベルが維持されるようにす
る。降圧回路１００の動作を停止可能とすることで、Ｓ
ＤＲＡＭのスタンバイ電流の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、消費電力の低減化
技術に関し、例えばスタティック・ランダム・アクセス
・メモリ（ＳＲＡＭと略記する）に適用して有効な技術
に関する。

【０００２】

【従来の技術】半導体記憶装置の一例として、複数のス
タティック型メモリセルをアレイ状に配列して成るＳＲ
ＡＭがある。このＳＲＡＭにおいては、メモリセルの選
択端子がロウ方向毎にワード線に結合され、メモリセル
のデータ入出力端子がカラム方向毎に相補データ線（相
補ビット線とも称される）に結合される。

【０００３】ロウアドレスに基づいて一つのワード線が
選択レベルに駆動されると、それに結合される全てのメ
モリセルが、対応する相補データ線に結合される。それ
ぞれの相補データ線は、相補データ線に１対１で結合さ
れた複数個のカラムスイッチを含むカラム回路を介して
相補コモンデータ線に共通接続されている。複数個のカ
ラムスイッチは、カラムアドレスに基づいて選択的にオ
ンされる。

【０００４】ロウアドレスをデコードするデコーダや、
カラムアドレスをデコードするカラムアドレスデコーダ
は、ナンドゲートやノアゲート、及び複数のデコード線
の組合わせによって構成される。

【０００５】尚、ＳＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日にオーム社より発行
された「ＬＳＩハンドブック（第５００頁〜）」があ
る。

【０００６】

【発明が解決しようとする課題】チップの高集積化及び
素子の微細化が進むと消費電流の増加の点から、また、
素子の耐圧劣化の点から内部回路に供給される電源電圧
を下げる必要がある。そこで、チップセレクト信号ＣＳ
＊（＊は信号反転又はロウアクティブを示す）にて動作
される複数の降圧電源回路が設けられ、この降圧電源回
路により、外部から供給された電源電圧（例えば３．３
Ｖ）が、内部回路動作用電源電圧（例えば２．５Ｖ）に
降圧されるようになっている。上記複数の降圧回路は、
チップセレクト信号ＣＳ＊がハイレベルの場合には非動
作状態とされる。本願発明者の検討によれば、チップ内
の一部の内部回路は、チップセレクト信号ＣＳ＊がハイ
レベルの場合にも動作させる必要があり、そのように常
時オン状態とされる内部回路に動作電源を供給するため
の降圧回路も動作状態としなければならない。

【０００７】しかしながら、そのように常時オンされる
降圧回路が存在することにより、半導体チップの消費電
流は、内部回路の半導体チップのスタンバイ電流と降圧
電源回路自体の消費電流であり、チップセレクト信号Ｃ
Ｓ＊がハイレベルの場合に動作されている降圧電源回路
の数が通常動作時の場合よりも少ないとしても、スタン
バイ時の消費電流が無視できない。

【０００８】本発明の目的は、スタンバイ時の消費電流
を低減するための技術を提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、通常動作モード及びスタンバイ
モードを有する内部回路（１１０）と、外部端子から与
えられた電源電圧を降圧して上記内部回路の動作電源を
形成するための降圧回路（１００）とを含んで半導体集
積回路が構成されるとき、上記内部回路がスタンバイモ
ードへ移行されるのと連動して上記降圧回路を非動作状
態に移行させるためのスイッチ素子（Ｑ２０）と、上記
降圧回路の非動作状態への移行にかかわらず、上記内部
回路の動作用電源電圧レベルを維持するためのダイオー
ド回路（２０）とを設ける。降圧回路の動作を停止させ
ても、ダイオード回路を介してスタンバイ電流を供給す
ることができる。このことが、降圧回路の動作停止を可
能とし、スタンバイ時の消費電流の低減を達成する。

【００１２】また、上記ダイオード回路は、電源電圧入
力用の外部端子と上記内部回路の電源入力端子との間で
複数個のダイオード（Ｄ１，Ｄ２）が直列接続されたも
のを適用することができる。

【００１３】さらに、選択信号がアサートされた状態で
上記ダイオード回路に流れる電流を遮断するための第２
スイッチ素子を設けることができる。

【００１４】

【発明の実施の形態】図６には本発明に係るＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）の構成
例が示される。同図に示されるＳＲＡＭ３３は、特に制
限されないが、公知の半導体集積回路製造技術によって
単結晶シリコン基板などの一つの半導体基板に形成され
る。

【００１５】図６において６は、複数個のスタティック
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子はカラム方向
毎に相補データ線に結合される。それぞれの相補データ
線は、相補データ線に１対１で結合された複数個のカラ
ム選択スイッチを含むカラム選択回路９を介して相補コ
モンデータ線に共通接続されている。

【００１６】外部より入力されるアドレス信号Ａ０〜Ａ
ｎのうちＡ０〜Ａｍは、それに対応して配置されたアド
レスバッファ１−０〜１−ｍを介してロウデコーダ４に
伝達される。アドレス信号Ａｍ＋１〜Ａｎは、それに対
応して配置されたアドレスバッファ１−ｍ＋１〜１−ｍ
を介してカラムデコーダ８に伝達される。ロウドライバ
５はロウデコーダ４のデコード出力に基づいて、入力ア
ドレス信号に対応するワード線を選択レベルに駆動す
る。所定のワード線が駆動されると、このワード線に結
合されたメモリセルが選択される。またカラムデコーダ
８は、これに供給されるアドレス信号に対応するカラム
選択スイッチをオン動作させて、上記選択された相補コ
モンデータ線に導通する。このとき相補コモンデータ線
の電位は、読出しアンプ１１で増幅されて外部に出力可
能とされる。外部から書込みアンプ１１に書込みデータ
が与えられると、その書込みデータに従って相補コモン
データ線が駆動され、アドレス信号によって選択された
相補データ線を介して所定のメモリセルにそのデータに
応ずる電荷情報が蓄積される。

【００１７】上記書込みアンプ１０は、書込みパルス生
成回路１２によって制御される。この書込みパルス生成
回路１２は、特に制限されないが、相補レベルの基本ク
ロックＣＬＫに基づいて、書込みアンプを活性化するた
めの信号（書込みパルスＷＰ）を生成する。特に制限さ
れないが、この書込みパルスＷＰがアサートされた場合
に、上記書込みアンプ１０へのデータ取込が可能とさ
れ、そのとき、データ外部端子に与えられたデータが、
当該書込みアンプで増幅されて上記相補コモンデータ線
に伝達される。メモリセルへの書込み時間は、この書込
みパルスＷＰの幅で決定される。書込みパルス幅ＷＰが
不適切であると、正常な書込みが行われないめ、書込み
パルスＷＰを最適化する必要がある。また、外部からの
書込み指示のためのライトイネーブル信号ＷＥ＊（＊は
ローアクティブ又は信号反転を示す）に基づいて書込み
信号を生成するためのＷＥドライバ３が設けられ、外部
から入力されたライトイネーブル信号ＷＥ＊が、書込み
パルス生成回路１２からの書込みパルスＷＰに同期され
るようになっている。

【００１８】上記各ブロックの動作用電源は、半導体チ
ップの外部から供給された電源電圧Ｖｃｃを所定レベル
（Ｖｄｄ）に降圧する降圧回路１００によって形成され
る。特に制限されないが、電源電圧Ｖｃｃが３．３Ｖと
されるとき、降圧回路１００で２．５Ｖが形成され、そ
れが、このＳＲＡＭ３３の動作用電源として半導体チッ
プの内部回路に供給される。

【００１９】さらに、外部から与えられたチップセレク
ト信号ＣＳ＊やアウトプットイネーブル信号ＯＥ＊に基
づいて各部の動作制御信号を生成するためのコントロー
ラ１３が設けられている。チップセレクト信号ＣＳ＊は
この半導体チップの選択信号とされ、それがローレベル
にアサートされることで、このＳＲＡＭ３３が選択状態
とされる。また、アウトプットイネーブル信号ＯＥ＊は
メモリセルアレイ６から読み出されたデータの外部出力
を指示するための信号とされる。

【００２０】図１には降圧回路及びそこで生成された動
作用電源が供給される内部回路との関係が示される。内
部回路１１０は、図６に示されるＳＤＲＡＭ３２の主要
ブロックとされる。

【００２１】外部から供給される電源電圧Ｖｃｃを降圧
して所定の降圧電源回路電圧を形成するための降圧回路
１００が設けられ、この降圧回路１００のそれぞれの電
源電圧入力端子と降圧出力端子との間にダイオード回路
２０が設けられる。ダイオード回路２０は特に制限され
ないが、２個のダイオードＤ１，Ｄ２が互いに直列接続
されている。ダイオードＤ１，Ｄ２の順方向電圧降下に
より、降圧回路１００の出力ノードＡの電位レベルが、
降圧回路１００の出力電圧レベルに等しくなるように、
ダイオードの直列接続個数が調整されている。

【００２２】チップセレクト信号ＣＳ＊がローレベルに
アサートされている場合、降圧回路１００は動作されな
い。しかし、ダイオード回路２０により、電源電圧Ｖｃ
ｃが降圧されて上記ノードＡに供給されるから、ノード
Ａの電位レベルは所定の降圧電圧レベルに維持されてい
る。

【００２３】内部回路１１０は、チップセレクト信号Ｃ
Ｓ＊がローレベルにアサートされた場合に通常動作モー
ドとされ、チップセレクト信号ＣＳ＊がハイレベルにネ
ゲートされた場合にスタンバイモードに移行される。こ
のスタンバイモードでは通常動作時に比べて内部回路１
１０の消費電流が少なく抑えられるから、ダイオード回
路２０を介して供給される電流で十分である。

【００２４】ここで、ダイオード回路２０が設けられて
いない場合、内部回路１１０のスタンバイモード時にお
いても、この内部回路１１０の論理状態維持のためにノ
ードＡに所定レベルの電圧を供給する必要があるから、
必然的に降圧回路１００を動作させる必要がある。しか
し、そうすると、降圧回路１００での動作電流が流れる
ため、半導体集積回路のスタンバイモードにおける電流
消費を十分に抑えることができない。

【００２５】これに対して、ダイオード回路２０が設け
られている場合には、ダイオード回路２０によってノー
ドＡの電圧レベルが維持されるから、降圧回路１００の
動作を停止させることができる。ダイオード回路２０に
流れる電流は内部回路１１０に流れる電流に等しい。そ
のように降圧回路１００の動作を停止させることができ
るので、半導体チップの消費電流を低減することができ
る。

【００２６】図２には上記降圧回路１００の構成例が示
される。

【００２７】図２に示される降圧回路１００は、特に制
限されないが、基準電圧Ｖｒｅｆを制止する基準電圧生
成部１０１と、発生された基準電圧Ｖｒｅｆに基づいて
所定レベルの電圧に降圧するための降圧部１０２と、チ
ップセレクト信号ＣＳ＊に基づいて上記基準電圧生成部
１０１及び降圧部１０２を動作制御するためのインバー
タ１０３やｎチャンネル型ＭＯＳトランジスタＱ２０と
を含む。

【００２８】上記基準電圧生成部１０１は、特に制限さ
れないが、ｐチャンネル型ＭＯＳトランジスタＱ１０，
Ｑ１１が直列接続され、キャパシタＣが上記ｐチャンネ
ル型ＭＯＳトランジスタＱ１１に並列接続されて成る。
ｐチャンネル型ＭＯＳトランジスタソース電極は高電位
側電源Ｖｃｃに接続され、また、ｐチャンネル型ＭＯＳ
トランジスタＱ１１のドレイン電極はｎチャンネル型Ｍ
ＯＳトランジスタＱ２０を介して低電位側電源Ｖｓｓに
結合される。

【００２９】上記降圧部１０２は、差動結合されたｎチ
ャンネル型ＭＯＳトランジスタＱ１４，Ｑ１５、その負
荷とされるｐチャンネル型ＭＯＳトランジスタＱ１２，
Ｑ１３、上記ｎチャンネル型ＭＯＳトランジスタＱ１
４，Ｑ１５のソース電極に共通接続されたｎチャンネル
型ＭＯＳトランジスタＱ１９、及び互いに直列接続され
た３個のｐチャンネル型ＭＯＳトランジスタＱ１６，Ｑ
１７，Ｑ１８が結合されて成る。上記ｎチャンネル型Ｍ
ＯＳトランジスタＱ１９のソース電極は、ｎチャンネル
型ＭＯＳトランジスタＱ２０を介して低電位側電源Ｖｓ
ｓに結合される。ｐチャンネル型ＭＯＳトランジスタＱ
１２，Ｑ１３のソース電極は高電位側電源Ｖｓｓに結合
される。ｎチャンネル型ＭＯＳトランジスタＱ１４のド
レイン電極からの出力電圧がｐチャンネル型ＭＯＳトラ
ンジスタＱ１６のゲート電極に伝達され、ｐチャンネル
型ＭＯＳトランジスタＱ１７，Ｑ１８の直列接続箇所の
電位がｎチャンネル型ＭＯＳトランジスタＱ１５のゲー
ト電極に伝達されることにより、ｐチャンネル型ＭＯＳ
トランジスタＱ１６，Ｑ１７の直列接続箇所から降圧出
力が得られる。チップセレクト信号ＣＳ＊がハイレベル
にネゲートされているとき、ｎチャンネル型ＭＯＳトラ
ンジスタＱ２０はオフ状態であるから、回路に電流を流
すことができない。この状態は、降圧回路１００の停止
状態に相当する。また、チップセレクト信号ＣＳ＊がロ
ーレベルにアサートされた場合には、ｎチャンネル型Ｍ
ＯＳトランジスタＱ２０がオンされることにより、回路
が活性状態とされ、降圧部１０２から降圧出力が得られ
る。例えばこの降圧回路１００では、図３に示されるよ
うに、外部からの電源がほぼ２．５Ｖ〜３．３Ｖの範囲
内で２．５Ｖの降圧出力が得られる。

【００３０】次に、上記ＳＲＡＭ３３の適用例について
説明する。

【００３１】図５には上記ＳＲＡＭ３３が適用されるコ
ンピュータシステムが示される。

【００３２】このコンピュータシステムは、システムバ
スＢＵＳを介して、ＣＰＵ（中央処理装置）３１、ＳＤ
ＲＡＭ（シンクロナス・ダイナミック・ランダム・アク
セス・メモリ）３２、ＳＲＡＭ（シンクロナス・ランダ
ム・アクセス・メモリ）３３、ＲＯＭ（リード・オンリ
・メモリ）３４、周辺装置制御部３５、表示制御部３６
などが、互いに信号のやり取り可能に結合され、予め定
められたプログラムに従って所定のデータ処理を行う。
上記ＳＲＡＭ３３には、図６に示される構成が適用され
る。

【００３３】上記ＣＰＵ３１は、本システムの論理的中
核とされ、主として、アドレス指定、情報の読み出しと
書き込み、データの演算、命令のシーケンス、割り込の
受付け、記憶装置と入出力装置との情報交換の起動等の
機能を有し、演算制御部や、バス制御部、メモリアクセ
ス制御部などから構成される。上記ＳＤＲＡＭ３２や、
ＳＲＡＭ３３、及びＲＯＭ３４は内部記憶装置として位
置付けられている。ＳＤＲＡＭ３２は、ＣＰＵ３０での
計算や制御における作業領域として利用される。ＳＲＡ
Ｍ３３はキャッシュメモリなどとして機能する。ＲＯＭ
３４には読出し専用のプログラムが格納される。周辺装
置制御部３５によって、ハードディスクなどの外部憶装
置３８の動作制御や、キーボード３９などからの情報入
力制御が行われる。また、上記表示制御部３６によって
ＣＲＴディスプレイ４０への情報表示制御が行われる。
この表示制御部３６には描画処理のための半導体チップ
や画像メモリなどが含まれる。

【００３４】上記した例によれば以下の作用効果が得ら
れる。

【００３５】（１）ダイオード回路２０が設けられてい
るため、チップセレクト信号ＣＳ＊がハイレベルにネゲ
ートされている場合に、降圧回路１００内のｎチャンネ
ル型ＭＯＳトランジスタＱ２０がオフされて降圧回路１
００の動作が停止されたにもかかわらず、ノードＡの電
圧レベルは、当該降圧回路１００が動作されている場合
とほぼ同一レベルに維持される。従って、スタンバイ状
態で内部回路１１０に通電することが必要であったとし
ても、チップセレクト信号ＣＳ＊のアサートにより降圧
回路１００の動作を停止することができるので、そこで
の電流消費が無くなり、その分、ＳＲＡＭ３３のスタン
バイ電流の低減を図ることができる。

【００３６】（２）上記（１）の作用効果により、上記
ＳＲＡＭ３３を搭載するコンピュータシステムにおいて
は消費電力の低減を図ることができる。

【００３７】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００３８】例えば、図４に示されるように、高電位側
電源Ｖｃｃとダイオード回路２０との間にｐチャンネル
型ＭＯＳトランジスタＱ２１を設け、チップセレクト信
号ＣＳ＊を後段のインバータ３１で反転した信号で上記
ｐチャンネル型ＭＯＳトランジスタＱ２１の動作制御を
行うように構成することができる。この場合、チップセ
レクト信号ＣＳ＊がハイレベルにネゲートされた場合の
み、ｐチャンネル型ＭＯＳトランジスタＱ２１がオンさ
れてダイオードＤ１，Ｄ２を介してスタンバイ電流が内
部回路１１０に供給される。また、ダイオード回路２０
を形成するダイオードは、ＭＯＳトランジスタをダイオ
ード接続したものでも良い。

【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるのもではなく、ＤＲＡＭやＲＯＭなどの各種
半導体記憶装置さらには１チップマイクロコンピュータ
などの各種半導体集積回路に広く適用することができ
る。

【００４０】本発明は、少なくとも外部から与えられた
内部で降圧して使用することを条件に適用することがで
きる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４２】すなわち、ダイオード回路が設けられてい
るため、チップセレクト信号がハイレベルにネゲートさ
れ、降圧回路内のスイッチ素子がオフされて降圧回路の
動作が停止されたにもかかわらず、ノードの電圧レベル
が、当該降圧回路が動作されている場合とほぼ同一レベ
ルに維持されるので、チップセレクト信号のアサートに
より降圧回路の動作を停止することができ、その分、半
導体集積回路のスタンバイ電流の低減を図ることができ
る。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路の一例であるＳ
ＲＡＭにおける主要部の構成例ブロック図である。

【図２】上記ＳＲＡＭに含まれる降圧回路の構成例回路
図である。

【図３】上記降圧回路の特性図である。

【図４】上記ＳＲＡＭにおける主要部の別の構成例回路
図である。

【図５】上記ＳＲＡＭが搭載されるコンピュータシステ
ムの構成例ブロック図である。

【図６】上記ＳＲＡＭの全体的な構成例ブロック図であ
る。

【符号の説明】

１−０〜１−ｎ アドレスバッファ ２ カラムドライバ ３ ＷＥドライバ ４ ロウデコーダ ５ ロウドライバ ６ メモリセルアレイ １０ 書き込みアンプ １１ 読み出しアンプ １２ 書き込みパルス生成回路 １３ コントローラ ２０ ダイオード回路 ３１ ＣＰＵ ３２ ＤＲＡＭ ３３ ＳＲＡＭ ３４ ＲＯＭ ３５ 周辺装置制御部 ３６ 表示制御部 ３８ 外部記憶装置 ３９ キーボード ４０ ＣＲＴディスプレイ １００ 降圧回路 １１０ 内部回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 通常動作モード及びスタンバイモードを
   有する内部回路と、 外部端子から与えられた電源電圧を降圧して上記内部回
   路の動作電源を形成するための降圧回路とを含む半導体
   集積回路において、 上記内部回路がスタンバイモードへ移行されるのと連動
   して上記降圧回路を非動作状態に移行させるためのスイ
   ッチ素子と、 上記降圧回路の非動作状態への移行にかかわらず、上記
   内部回路の動作用電源電圧レベルを維持するためのダイ
   オード回路と、 を含むことを特徴とする半導体集積回路。
2. 【請求項２】 上記ダイオード回路は、電源電圧入力用
   の外部端子と上記内部回路の電源入力端子との間で複数
   個のダイオードが直列接続され、上記外部端子を介して
   供給された電源電圧を上記降圧回路の出力電圧レベルに
   まで降圧する請求項１記載の半導体集積回路。
3. 【請求項３】 選択信号がアサートされた状態で上記ダ
   イオード回路に流れる電流を遮断するための第２スイッ
   チ素子を含む請求項１又は２記載の半導体集積回路。