JPH11266012A - 炭化珪素半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 エピタキシャル成長によらないで、溝側面に
備えられる蓄積チャネル形成用のチャネル層を形成でき
るようにする。 【解決手段】 ｎ⁺ 型半導体基板１の主表面上に形成さ
れたｎ^- 型エピタキシャル層２の所定領域をＬＯＣＯＳ
酸化して溝７を形成し、さらにＬＯＣＯＳ酸化膜３４を
マスクとしてイオン注入を行い、ｎ^- 型エピタキシャル
層２のうち、溝７の側面７ｂから離間した位置にｐ型ベ
ース領域３を形成する。このように、ＬＯＣＯＳ酸化膜
３４をマスクとしたイオン注入によりｎ^- 型エピタキシ
ャル層２のうち、溝７の側面７ｂから離間した位置にｐ
型ベース領域３を形成すれば、溝７の側面７ｂにおいて
ｎ^- 型エピタキシャル層２を第１導電型のままで残すこ
とができる。そして、この残された領域をチャネル層２
ａとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体装
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。

【０００２】

【従来の技術】従来より、溝の側面に薄膜半導体層（以
下、側壁チャネル膜という）を形成し、この側壁チャネ
ル膜によって蓄積チャネルが形成できるようにした蓄積
チャネルタイプの炭化珪素半導体装置がある。この蓄積
チャネルタイプの炭化珪素半導体装置の一例として、特
開平９−７４１９１号公報に示される溝ゲート型パワー
ＭＯＳＦＥＴがある。この溝ゲート型パワーＭＯＳＦＥ
Ｔを図７に示して説明する。

【０００３】溝ゲート型パワーＭＯＳＦＥＴには、ｎ⁺
型の単結晶炭化珪素（ＳｉＣ）半導体基板（以下、ｎ⁺
型炭化珪素基板という）１とｎ^- 型エピタキシャル層２
とｐ型エピタキシャル層（ｐ型ベース層）３によって構
成された六方晶系の単結晶炭化珪素からなる半導体基板
４が用いられている。そして、この半導体基板４の上面
（主表面）を略（０００１−）カーボン面として、半導
体デバイスが形成されている。

【０００４】ｐ型エピタキシャル層３の表層部の所定領
域には、ｎ⁺ 型ソース領域５が形成されており、ｎ⁺ 型
ソース領域５の所定位置には溝（トレンチ）７が形成さ
れている。この溝７は、ｎ⁺ 型ソース領域５とｐ型エピ
タキシャル層３を貫通してｎ ^- 型エピタキシャル層２に
達し、ｐ型エピタキシャル層３の表面に略垂直な側面７
ａ及びｐ型エピタキシャル層３の表面に平行な底面７ｂ
を有している。

【０００５】この溝７の側面７ａには、エピタキシャル
成長法によってｎ⁺ 型ソース領域５、ｐ型エピタキシャ
ル層３、及びｎ^- 型エピタキシャル層２の表面に形成さ
れたｎ^- 型の炭化珪素からなる側壁チャネル膜（薄膜半
導体層）８が備えられている。溝７の内部には、ゲート
絶縁膜（ゲート酸化膜）９が形成され、このゲート酸化
膜９内にはゲート電極層１０が充填されており、ゲート
電極層１０上には層間絶縁膜１１が配置されている。さ
らに、層間絶縁膜１１上を含めたｎ⁺ 型ソース領域５の
表面及びｐ型エピタキシャル層３の表面には、ソース電
極層１２が形成され、このソース電極層１２はｎ⁺ 型ソ
ース領域５とｐ型エピタキシャル層３に共に接してい
る。また、ｎ⁺ 型炭化珪素半導体基板１の表面（半導体
基板４の裏面）には、ドレイン電極層１３が形成されて
いる。

【０００６】このように構成された溝ゲート型パワーＭ
ＯＳＦＥＴは、側壁チャネル膜８をチャネル形成領域と
し、ゲート電極層１０に電圧を印加してゲート酸化膜９
に電界を加えることにより、側壁チャネル膜８に蓄積型
チャネルを誘起させて、ソース電極層１２とドレイン電
極層１３の間に電流を流すようになっている。このよう
にすることで、ｐ型エピタキシャル層３の不純物濃度と
チャネルが形成される側壁チャネル膜８の不純物濃度を
独立に制御できるようにし、ｐ型エピタキシャル層３の
不純物濃度を高くすると共に、ｎ⁺ 型ソース領域５とｎ
^- 型エピタキシャル層２に挟まれたｐ型エピタキシャル
層３の厚さを小さくして、チャネル長を短くし、溝ゲー
ト型パワーＭＯＳＦＥＴを高耐圧でかつ低オン抵抗なも
のにしている。

【０００７】

【発明が解決しようとする課題】上記従来の溝ゲート型
パワーＭＯＳＦＥＴでは、蓄積チャネル形成用の側壁チ
ャネル膜８を、溝７を掘ってからエピタキシャル成長に
よって形成している。このため、側壁チャネル膜８を形
成するためのエピタキシャル成長が必要となり、製造工
程が長くなる等の問題がある。

【０００８】本発明は上記点に鑑みて成され、エピタキ
シャル成長によらないで、溝側面に備えられる蓄積チャ
ネル形成用のチャネル層を形成できるようにすることを
目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１乃至３に記
載の発明においては、第１導電型の半導体基板（１）の
主表面上に形成された第１導電型の半導体層（２）の所
定領域をＬＯＣＯＳ酸化して溝（７）を形成し、さらに
ＬＯＣＯＳ酸化によって形成されたＬＯＣＯＳ酸化膜
（３４）をマスクとしてイオン注入を行い、半導体層
（２）のうち、溝（７）の側面（７ａ）から離間した位
置に第２導電型のベース領域（３）を形成することを特
徴としている。

【００１０】このように、溝（７）をＬＯＣＯＳ酸化に
よって形成すると共に、このＬＯＣＯＳ酸化によってで
きたＬＯＣＯＳ酸化膜（３４）をマスクとしたイオン注
入により半導体層（２）のうち、溝（７）の側面（７
ａ）から離間した位置に第２導電型のベース領域（３）
を形成すれば、溝（７）の側面（７ａ）において（蓄積
チャネル形成領域において）半導体層（２）を第１導電
型のままで残すことができる。このため、この半導体層
（２）が残された領域をチャネル層（２ａ）とすること
ができ、エピタキシャル成長によらないで、溝（７）の
側面（７ａ）に備えられる蓄積チャネル形成用の側壁チ
ャネル層（２ａ）を形成することができる。

【００１１】請求項４に記載の発明においては、ＬＯＣ
ＯＳ酸化膜（３４）のバーズビーク幅を変化させること
により、溝（７）の側面（７ａ）とベース領域（３）と
の間の厚みを制御することを特徴としている。このよう
にＬＯＣＯＳ酸化膜（３４）のバーズビーク幅を変化さ
せることによって、溝（７）の側面（７ａ）とベース領
域（３）との間の厚み、つまり側壁チャネル層（２ａ）
の厚みを制御することが可能である。例えば、ＬＯＣＯ
Ｓ酸化の時間を制御することによってバーズビーク幅を
変化させることができる。

【００１２】なお、このようにチャネル層（２ａ）の厚
みを制御することによって、半導体装置の特性をノーマ
リオフ型にすることができる。請求項５に記載の発明に
よれば、溝（７）の内部に形成されるＬＯＣＯＳ酸化膜
（３４）の膜厚を溝（７）の外部よりも稼ぐことができ
る。これにより、溝（７）の内部におけるＬＯＣＯＳ酸
化膜（３４）の部分にはイオン注入が確実に成されない
ようにできる。

【００１３】

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１に、本実施の形態におけるノー
マリオフ型のｎチャネルタイプ溝ゲート型パワーＭＯＳ
ＦＥＴ（以下、縦型パワーＭＯＳＦＥＴとする。）の断
面図を示す。本デバイスは、インバータや車両用オルタ
ネータのレクチファイヤに適用すると好適なものであ
る。

【００１４】図１に基づいて縦型パワーＭＯＳＦＥＴの
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図８に示すＭＯＳＦＥ
Ｔとほぼ同様の構造を有しているため、異なる部分につ
いてのみ説明する。なお、本実施形態における縦型パワ
ーＭＯＳＦＥＴのうち、図８に示すＭＯＳＦＥＴと同様
の部分については同様の符号を付してある。

【００１５】図８に示すＭＯＳＦＥＴでは、ｎ⁺ 型炭化
珪素基板１とｎ^- 型エピタキシャル層２とｐ型エピタキ
シャル層３によって構成された半導体基板４が用いられ
ているが、本実施形態ではｎ⁺ 型炭化珪素基板１上にｎ
^- 型エピタキシャル層２を成長させたものを用いてい
る。そして、ｐ型エピタキシャル層３はイオン注入によ
って形成している。

【００１６】また、図８に示すＭＯＳＦＥＴでは、蓄積
チャネル形成用の側壁チャネル膜８をエピタキシャル成
長によって形成してしたが、本実施形態では図１に示さ
れるように、溝７の側面にｎ^- 型エピタキシャル層２が
ｎ^- 型半導体のまま側壁チャネル膜２ａとして残されて
おり、この側壁チャネル膜２ａが図８に示した側壁チャ
ネル膜８の役割を果たすようになっている。

【００１７】この図１に示す縦型パワーＭＯＳＦＥＴの
製造工程を、図２〜図４を用いて説明する。 〔図２（ａ）に示す工程〕まず、主表面が（０００１
−）カーボン面であるｎ⁺ 型炭化珪素基板１を用意し、
その表面にｎ^- 型エピタキシャル層２を成長させる。こ
のとき、ｎ⁺ 型炭化珪素基板１の結晶軸を３．５°〜８
°傾けてｎ^- 型エピタキシャル層２、ｐ型エピタキシャ
ル層３を形成しているため、半導体基板４の主表面の面
方位は略（０００１−）カーボン面となる。

【００１８】〔図２（ｂ）に示す工程〕ｎ^- 型エピタキ
シャル層２の上面にシリコン酸化膜を成膜３１したの
ち、窒化シリコン膜３２を堆積し、フォト・エッチング
を行って、溝形成予定領域におけるシリコン酸化膜３２
を除去する。このとき、フォト・エッチングでは、後に
形成される溝７が（１１２−０）面を含む正六角形とな
るようにマスク合わせしている。

【００１９】〔図２（ｃ）に示す工程〕四フッ化炭素と
酸素ガスを含む放電室でプラズマを発生させて化学的な
活性種を作り、この活性種を反応室へ輸送し、反応室で
ｎ^- 型エピタキシャル層２を等方向にケミカルドライエ
ッチングして溝３３を形成する。 〔図３（ａ）に示す工程〕窒化シリコン膜３２をマスク
として、溝３３の部分におけるｎ^- 型エピタキシャル層
２を熱酸化する。これは、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎＳｉｄｉｃｏｎ）法として良く知られ
た酸化方法であり、この酸化によりＬＯＣＯＳ酸化膜３
４によって喰われたｎ^- 型エピタキシャル層２の表面に
溝７が形成され、かつ溝７の形状が確定する。

【００２０】〔図３（ｂ）に示す工程〕窒化シリコン膜
３２を除去したのち、ＬＯＣＯＳ酸化膜３４をマスクと
して、薄いシリコン酸化膜３１を透過させてｐ型不純物
（ボロン等）をイオン注入する。このときのイオン注入
条件は、温度が略１０００℃で、ドーズ量が略１０¹⁵ｃ
ｍ^-2としている。

【００２１】これにより、ｐ型ベース層３が形成される
と共に、ＬＯＣＯＳ酸化膜３４によって隠された溝７の
側面が側壁チャネル膜２ａとなって残る。このとき、Ｌ
ＯＣＯＳ酸化膜３４とシリコン酸化膜３１の境界部分、
つまりＬＯＣＯＳ酸化膜３４のバーズビークの端部が溝
７に対して自己整合位置になり、イオン注入される領域
が正確に規定される。このため、ＬＯＣＯＳ酸化膜３４
のバーズビークの幅によって側壁チャネル膜２ａの厚み
（膜厚）を制御することができる。なお、バーズビーク
の幅はＬＯＣＯＳ酸化の時間を選択すること等によって
変化させることができる。

【００２２】ここで、縦型パワーＭＯＳＦＥＴをノーマ
リオフ型にするために、側壁チャネル膜２ａの厚みは以
下の数式に基づいて決定している。縦型パワーＭＯＳＦ
ＥＴをノーマリオフ型とするためには、ゲート電圧を印
加していない状態の際に、側壁チャネル膜２ａに広がる
空乏層が電気伝導を妨げるように十分なバリア高さを有
している必要がある。この条件は次式にて示される。

【００２３】

【数１】

【００２４】但し、Ｔepi はｎ^- 型層に広がる空乏層の
大きさである。この数式２に示される右辺第１項は側壁
チャネル膜２ａとｐ型ベース層３とのＰＮ接合のビルト
イン電圧Ｖbuilt による空乏層の伸び量、すなわちｐ型
ベース層３から側壁チャネル膜２ａに広がる空乏層の伸
び量であり、第２項はゲート絶縁膜７の電荷とφmsによ
る空乏層の伸び量、すなわちゲート絶縁膜７から側壁チ
ャネル膜２ａに広がる空乏層の伸び量である。従って、
ｐ型ベース層３から広がる空乏層の伸び量と、ゲート絶
縁膜７から広がる空乏層の伸び量との和が側壁チャネル
膜２ａの厚み以上となるようにすれば縦型パワーＭＯＳ
ＦＥＴをノーマリオフ型にすることができるため、この
条件を満たすようなイオン注入条件で側壁チャネル膜２
ａを形成している。

【００２５】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ型ベース層３は、ソース電極１０と接触してい
て接地状態となっている。このため、側壁チャネル膜２
ａとｐ型ベース層３とのＰＮ接合のビルトイン電圧Ｖbu
ilt を利用して側壁チャネル膜２ａをピンチオフするこ
とができる。例えば、ｐ型ベース層３が接地されてなく
てフローティング状態となっている場合には、ビルトイ
ン電圧Ｖbuilt を利用してｐ型ベース層３から空乏層を
延ばすということができないため、ｐ型ベース層３をソ
ース電極１０と接触させることは、側壁チャネル膜２ａ
をピンチオフするのに有効な構造であるといえる。な
お、ｐ型ベース層３の不純物濃度を高くすることで、よ
りビルトイン電圧Ｖbuilt を大きく利用することも可能
である。

【００２６】また、本実施形態では炭化珪素によって縦
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ型ベース層３や側壁
チャネル膜２ａ等の不純物層を形成する際における熱拡
散の拡散量の制御が困難であるため、上記構成と同様の
ノーマリオフ型のＭＯＳＦＥＴを製造することが困難と
なる。このため、本実施形態のようにＳｉＣを用いるこ
とにより、シリコンを用いた場合と比べて精度良く縦型
パワーＭＯＳＦＥＴを製造することができる。

【００２７】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記数式１の条件を満たすよう
に側壁チャネル膜２ａの厚みを設定する必要があるが、
シリコンを用いた場合にはＶbuilt が低いため、側壁チ
ャネル膜２ａの厚みを薄くしたり不純物濃度を薄くして
形成しなければならず、不純物イオンの拡散量の制御が
困難なことを考慮すると、非常に製造が困難であるとい
える。しかしながら、ＳｉＣを用いた場合にはＶbuilt
がシリコンの約３倍と高く、側壁チャネル膜２ａの厚み
を厚くしたり不純物濃度を濃くして形成できるため、ノ
ーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容
易であるといえる。

【００２８】〔図３（ｃ）に示す工程〕次に、ＬＴＯ膜
３５をマスクとして、ｐ型ベース層３の表層部、及び側
壁チャネル膜２ａの表層部の所定領域にｎ型不純物（窒
素等）をイオン注入し、ｎ⁺ 型ソース領域５を形成す
る。このときイオン注入条件は、温度が略１０００℃
で、ドーズ量が略１０¹⁵ｃｍ^-2としている。

【００２９】このような条件でイオン注入を行うことに
より、ｎ⁺ 型ソース領域５はｐ型ベース領域３よりも溝
７の側面側まで形成される。 〔図４（ａ）に示す工程〕そして、ＬＯＣＯＳ酸化膜３
４をエッチング除去して溝７を露出させる。このとき、
上述したように溝７の側面７ａは略（１１２−０）面を
含む六角形形状を成している。このような面方位は、カ
ーボン原子密度が最小となるところであるため、この面
を選択して溝７を形成することにより、溝７の側面７ａ
におけるカーボン原子が少なくでき、カーボン原子を起
因とする界面準位密度を低下させることができる。

【００３０】この後、熱酸化工程を施し、ゲート酸化膜
（ゲート絶縁膜）９を形成し、さらに溝７内のゲート酸
化膜９の内側に、ゲート電極層１０を充填する。このゲ
ート電極層１０の構成材料としては、ｐ型のポリシリコ
ンあるいはｎ型のポリシリコンを用いる。 〔図４（ｂ）に示す工程〕さらに、ゲート電極層１０の
上面にＬＴＯ等からなる層間絶縁膜１１を形成したの
ち、ゲート酸化膜９と共に層間絶縁膜１１の所定領域を
エッチング除去して、ｎ⁺ 型ソース領域５及びｐ型ベー
ス層３の表層部を選択的に露出させるコンタクトホール
を形成する。

【００３１】〔図４（ｃ）に示す工程〕その後、層間絶
縁膜１１上を含むｎ⁺ 型ソース領域５と低抵抗ｐ型炭化
珪素領域６の上に、ソース電極層１２を形成する。ま
た、ｎ⁺ 型炭化珪素基板１の裏面に、ドレイン電極層１
３を形成して、溝ゲート型パワーＭＯＳＦＥＴを完成す
る。

【００３２】次に、この縦型パワーＭＯＳＦＥＴの作用
（動作）を説明する。本ＭＯＳＦＥＴはノーマリオフ型
の蓄積モードで動作するものであって、ゲート電極層１
０に電圧を印加しない場合は、側壁チャネル膜２ａにお
いてキャリアは、ｐ型ベース層３と側壁チャネル膜２ａ
との間の静電ポテンシャルの差、及び側壁チャネル膜２
ａとゲート電極層１０との間の仕事関数の差により生じ
た電位によって全域空乏化される。ゲート電極層１０に
電圧を印加することにより、側壁チャネル膜２ａとゲー
ト電極層１０との間の仕事関数の差と外部からの印加電
圧の和により生じる電位差を変化させる。このことによ
り、チャネルの状態を制御することができる。

【００３３】つまり、ゲート電極層１０の仕事関数を第
１の仕事関数とし、ｐ型ベース層３の仕事関数を第２の
仕事関数とし、側壁チャネル膜２ａの仕事関数を第３の
仕事関数としたとき、第１〜第３の仕事関数の差を利用
して、側壁チャネル膜２ａのｎ型のキャリアを空乏化す
る様に第１〜第３の仕事関数と側壁チャネル膜２ａの不
純物濃度及び膜厚を設定することができる。

【００３４】また、オフ状態において、空乏領域は、ｐ
型ベース層３及びゲート電極層１０により作られた電界
によって、側壁チャネル膜２ａ内に形成される。この状
態からゲート電極層１０に対して正のバイアスを供給す
ると、ゲート絶縁膜（ＳｉＯ ₂ ）９と側壁チャネル膜２
ａとの間の界面においてｎ⁺ 型ソース領域５からｎ^-型
エピタキシャル層２の方向へ延びるチャネル領域が形成
され、オン状態にスイッチングされる。このとき、電子
は、ｎ⁺ 型ソース領域５から側壁チャネル膜２ａを経由
し側壁チャネル膜２ａからｎ^- 型エピタキシャル層２に
流れる。そして、ｎ^- 型エピタキシャル層２（ドリフト
領域）に達すると、電子は、ｎ⁺ 型炭化珪素基板１（ｎ
⁺ ドレイン）へ垂直に流れる。

【００３５】このようにゲート電極層１０に正の電圧を
印加することにより、側壁チャネル膜２ａに蓄積型チャ
ネルを誘起させ、ソース電極１０とドレイン電極１１と
の間にキャリアが流れる。 （第２実施形態）上記第１実施形態では、本発明の一実
施形態を蓄積チャネル型の溝ゲート型パワーＭＯＳＦＥ
Ｔに適用した場合について説明したが、本実施形態のよ
うにＭＣ−ＳＩＴ（ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ Ｓ
ｔａｔｉｃ ＩｎｄｕｃｔｉｏｎＴｒａｎｓｉｓｔｏ
ｒ）に適用することもできる。

【００３６】図５に、本実施形態におけるＭＣ−ＳＩＴ
の模式図を示す。このＭＣ−ＳＩＴは第１実施形態にお
けるＭＯＳＦＥＴとほぼ同様の構成をしているため、異
なる部分についてのみ説明し、同様の部分については同
じ符号を付して説明を省略する。図５に示されるよう
に、ｐ型ベース層３の上面には、ｐ型ベース層３と電気
的に接続されたゲート電極層４１が備えられている。こ
のゲート電極層４１は、ｐ型ベース層３とｎ⁺ 型ソース
領域５との境界部上に形成されたシリコン酸化膜４２に
よってソース電極層１２と電気的に分離されている。ま
た、シリコン酸化膜４２によってｐ型ベース層３はソー
ス電極層１２と電気的に分離されている。

【００３７】このように構成されたＭＣ−ＳＩＴはゲー
ト電極層１０を第１のゲートとし、ゲート電極層４１を
第２のゲートとして、これら第１、第２のゲートへの印
加電圧を制御することによって側壁チャネル膜２ａに形
成される空乏領域の幅を制御し、ソース電極層１２とド
レイン電極層１３との間に電流が流れるようになってい
る。

【００３８】このように構成されるＭＣ−ＳＩＴにおい
てもＬＯＣＯＳ酸化法を用いて溝７を形成したのち、Ｌ
ＯＣＯＳ酸化膜をマスクとしたイオン注入でｐ型ベース
層３を形成することにより、ｎ^- 型半導体のまま側壁チ
ャネル膜２ａを形成することができる。 （第３実施形態）上記第１実施形態では、本発明の一実
施形態を蓄積チャネル型の溝ゲート型パワーＭＯＳＦＥ
Ｔに適用した場合について説明したが、本実施形態のよ
うにＳＩＴ（Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒ
ａｎｓｉｓｔｏｒ）に適用することもできる。

【００３９】図６に、本実施形態におけるＳＩＴの模式
図を示す。以下、図５に基づいてＳＩＴの説明を行う。
なお、図１に示す溝ゲート型パワーＭＯＳＦＥＴと異な
る部分についてのみ説明を行い、同様の部分については
同様の符号を付して説明を省略する。ＳＩＴは、溝７の
内部にはポリシリコンからなる第１のゲート電極５０が
ｎ⁺型ソース領域５と側壁チャネル膜との界面で終端す
るように形成されており、ｐ型ベース領域３の上面には
第１のゲート電極層５０と電気的に接続された第２のゲ
ート電極層５１が形成されている。これら第１、第２の
ゲート電極層５０、５１に等電圧が印加されるようにな
っている。

【００４０】第１のゲート電極層５０の上にはＬＴＯ等
からなる層間絶縁膜５２が形成されており、さらに層間
絶縁膜５２の上にはソース電極層５３が形成されてい
る。第２のゲート電極層５１は、ｎ⁺ 型ソース領域５及
びｐ型ベース領域３の境界部に備えられたシリコン酸化
膜５４によってソース電極層５３から電気的に分離され
ている。

【００４１】このように構成されたＳＩＴは、第１、第
２のゲート電極層５０、５１に電圧を印加し、第１のゲ
ート電極層５１とｐ型ベース層３との間における仕事関
数差に基づいて側壁チャネル膜２ａに生じる空乏層幅を
制御することで、ソース電極層５３からドレイン電極層
１３に向けて電流を流すようになっている。なお、この
とき第１、第２のゲート電極層５０、５１への印加電圧
は、仕事関数差によって決定されるショットキー電圧を
超えない程度にする必要がある。

【００４２】このように構成されるＳＩＴにおいてもＬ
ＯＣＯＳ酸化法を用いて溝７を形成したのち、ＬＯＣＯ
Ｓ酸化膜をマスクとしたイオン注入でｐ型ベース層３を
形成することにより、ｎ^- 型半導体のまま側壁チャネル
膜２ａを形成することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態における縦型パワーＭＯＳ
ＦＥＴの断面図である。

【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図５】第２実施形態におけるＭＣ−ＳＩＴを説明する
ための断面図である。

【図６】第３実施形態におけるＳＩＴを説明するための
断面図である。

【図７】従来における縦型パワーＭＯＳＦＥＴの構成を
示す断面図である。

【符号の説明】

１…ｎ⁺ 型炭化珪素半導体基板、２…ｎ^- 型エピタキシ
ャル層、２ａ…側壁チャネル膜、３…ｐ型ベース層、５
…ｎ⁺ 型ソース領域、７…溝、７ａ…底面、７ｂ…側
面、９…ゲート酸化膜、１０…ゲート電極層、１１…層
間絶縁膜、１２…ソース電極層、１３…ドレイン電極
層。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 溝（７）の側面（７ａ）に備えられた側
   壁チャネル膜（２ａ）をチャネル領域として、ソース電
   極層（１２）とドレイン電極層（１３）との間に流す電
   流のスイッチングを行う炭化珪素半導体装置の製造方法
   において、 第１導電型の半導体基板（１）の主表面上に、この半導
   体基板（１）よりも高抵抗な炭化珪素よりなる第１導電
   型の半導体層（２）を形成する工程と、 前記半導体層（２）の所定領域をＬＯＣＯＳ酸化して溝
   （７）を形成する工程と、 前記ＬＯＣＯＳ酸化によって形成されたＬＯＣＯＳ酸化
   膜（３４）をマスクとしてイオン注入を行い、前記半導
   体層（２）のうち、前記溝（７）の側面（７ａ）から離
   間した位置に第２導電型のベース領域（３）を形成する
   ことによって、該ベース領域（３）と前記溝（７）の側
   面（７ａ）との間を前記側壁チャネル膜（２ａ）として
   残す工程と、 前記ＬＯＣＯＳ酸化膜（３４）を除去する工程と、を含
   むことを特徴とする炭化珪素半導体装置の製造方法。
2. 【請求項２】 前記ベース領域（３）及び前記側壁チャ
   ネル膜（２ａ）の所定領域に、前記半導体層（２）に接
   すると共に、前記ベース領域（３）よりも浅く前記ソー
   ス電極層（１２）に接続される第１導電型のソース領域
   （５）を形成する工程を有し、 前記ＬＯＣＯＳ酸化膜（３４）を除去する工程は、前記
   ソース領域（５）を形成する工程の後に行うことを特徴
   とする請求項１に記載の炭化珪素半導体装置の製造方
   法。
3. 【請求項３】 溝（７）の側面（７ａ）に備えられた側
   壁チャネル膜（２ａ）をチャネル領域として、ソース電
   極層（１２）とドレイン電極層（１３）との間に流す電
   流のスイッチングを行う炭化珪素半導体装置の製造方法
   において、 第１導電型の半導体基板（１）の主表面上に、この半導
   体基板（１）よりも高抵抗な炭化珪素よりなる第１導電
   型の半導体層（２）を形成する工程と、 前記半導体層（２）の所定領域をＬＯＣＯＳ酸化して溝
   （７）を形成する工程と、 前記ＬＯＣＯＳ酸化によって形成されたＬＯＣＯＳ酸化
   膜（３４）をマスクとしてイオン注入を行い、前記半導
   体層（２）のうち、前記溝（７）の側面（７ａ）から離
   間した位置に第２導電型のベース領域（３）を形成する
   ことによって、該ベース領域（３）と前記溝（７）の側
   面（７ａ）との間を前記側壁チャネル膜（２ａ）として
   残す工程と、 前記ベース領域（３）及び前記側壁チャネル膜（２ａ）
   の所定領域に、前記半導体層（２）に接すると共に、前
   記ベース領域（３）よりも浅く前記ソース電極層（１
   ２）に接続される第１導電型のソース領域（５）を形成
   する工程と、 前記ＬＯＣＯＳ酸化膜（３４）を除去することによっ
   て、前記溝（７）を露出させる工程と、 前記溝（７）を含む前記半導体層（２）の上面にゲート
   絶縁膜（９）を形成する工程と、 前記側壁チャネル膜（２ａ）をチャネル領域として、少
   なくともこのチャネル領域上に前記ゲート絶縁膜（９）
   を介してゲート電極層（１０）を形成する工程と、 前記ゲート電極層（１０）を含む前記半導体層（２）の
   上に層間絶縁膜（１１）を形成する工程と、 前記層間絶縁膜（１１）及び前記ゲート絶縁膜（９）の
   所定領域に、前記ベース領域（３）に連通するコンタク
   トホールを形成する工程と、 前記層間絶縁膜（１１）上に前記コンタクトホールを介
   して前記ベース領域（３）と電気的に導通するソース電
   極層（１２）を形成する工程と、 前記半導体基板（１）のうち、前記主表面とは反対側の
   面にドレイン電極層（１３）を形成する工程と、を有す
   ることを特徴とする炭化珪素半導体装置の製造方法。
4. 【請求項４】 前記ベース領域（３）を形成する工程に
   おいて、前記ＬＯＣＯＳ酸化膜（３４）のバーズビーク
   幅によって、前記溝（７）の側面（７ｂ）と前記ベース
   領域（３）との間の厚みを制御することを特徴とする請
   求項１又は２に記載の炭化珪素半導体装置の製造方法。
5. 【請求項５】 前記主表面が（０００１−）Ｃ面である
   ことを特徴とする請求項１乃至４のいずれか１つに記載
   の炭化珪素半導体装置の製造方法。