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JPH10269193A - フラッシュメモリ及びマイクロコンピュータ - Google Patents

フラッシュメモリ及びマイクロコンピュータ

Info

Publication number
JPH10269193A
JPH10269193A JP7407697A JP7407697A JPH10269193A JP H10269193 A JPH10269193 A JP H10269193A JP 7407697 A JP7407697 A JP 7407697A JP 7407697 A JP7407697 A JP 7407697A JP H10269193 A JPH10269193 A JP H10269193A
Authority
JP
Japan
Prior art keywords
power supply
control unit
circuit
flash memory
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7407697A
Other languages
English (en)
Inventor
Takehiko Shimomura
武彦 下村
Shinsuke Abe
信介 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP7407697A priority Critical patent/JPH10269193A/ja
Priority to TW086109142A priority patent/TW378327B/zh
Priority to US08/911,073 priority patent/US5956270A/en
Priority to KR1019970047396A priority patent/KR100274920B1/ko
Priority to DE19743370A priority patent/DE19743370A1/de
Publication of JPH10269193A publication Critical patent/JPH10269193A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Microcomputers (AREA)

Abstract

(57)【要約】 【課題】 従来のフラッシュメモリ及びマイクロコンピ
ュータは、安定した制御電圧の供給が難しく、また、ア
ース電位が不安定になってしまうという課題があった。 【解決手段】 電源制御部の電源端子と、制御部の電源
制御部と同一の電源電圧で動作する回路部分の電源端子
とを分離して設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、メモリ部へのデ
ータの書き込み、消去またはベリファイ動作を行うとき
にメモリ部に印加する制御電圧を制御する電源制御部
と、他の制御を行う制御部とを有し、電源制御部と制御
部の少なくとも一部の回路とが同一の電源電圧で動作す
るフラッシュメモリ及びそのようなフラッシュメモリを
備えたマイクロコンピュータに関するものである。
【０００２】
【従来の技術】図６は従来の単一電源で動作可能なフラ
ッシュメモリの構成を模式的に示す図であり、図におい
て、６１はフラッシュメモリ、６２はメモリ素子の配列
されたメモリ部、６３はメモリ部６２の動作制御を行う
制御部、６４はメモリ部６２へのデータの書き込み、消
去またはベリファイ動作を行うときにメモリ部６２に印
加する制御電圧を制御する電源制御部、６６はメモリ部
６２、制御部６３、電源制御部６４、ポート７３に電力
を供給する電源（以下、ＶＣＣと表記する）、６８はメ
モリ部６２、制御部６３、電源制御部６４、ポート７３
のアース回路（以下、ＶＳＳと表記する）、７３は外部
回路とデータのやりとりを行うためのポートである。
【０００３】従来のフラッシュメモリ６１は、メモリ部
６２、制御部６３、電源制御部６４、ポート７３に共通
の電力をＶＣＣ６６から供給しており、このＶＣＣ６６
を用いて、フラッシュメモリ６１に対するデータの書き
込み／消去／ベリファイ時に使用する制御電圧を電源制
御部６４の内部の昇圧，降圧回路で生成していた。ま
た、ＶＳＳ６８はメモリ部６２、制御部６３、電源制御
部６４、ポート７３で共通に使用していた。
【０００４】
【発明が解決しようとする課題】従来のフラッシュメモ
リは以上のように構成されているので、メモリ部へのデ
ータの書き込み／消去／ベリファイ時に使用する電源制
御部で生成する制御電圧は、制御部の他の制御回路の動
作による影響を受けやすく、安定した制御電圧の供給が
難しく、また、アース電位が不安定になってしまう場合
があった。このような場合には、書き込み電圧が低くな
ってしまった場合にはフラッシュメモリへのデータの書
き込み時間が長くなってしまい、また、消去電圧が低く
なってしまった場合にはフラッシュメモリに書き込んで
あるデータの消去時間が長くなり、書き込みまたは消去
電圧が高くなってしまった場合にはフラッシュメモリが
破損されてしまう恐れがあり、ベリファイ電圧が変動し
てしまった場合にはフラッシュメモリのデータの書き込
み／消去状態の判定を正しく行えなくなってしまうなど
の課題があった。
【０００５】また、このようなフラッシュメモリを備え
たマイクロコンピュータは、上述のフラッシュメモリの
不具合の影響を受け、ＣＰＵによるフラッシュメモリへ
の書き込み・消去動作の遅速化、誤動作の発生というよ
うな課題があった。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、データの書き込み、消去、ベリフ
ァイを安定して行うことができ、破損される恐れの少な
いフラッシュメモリを得ることを目的とする。
【０００７】また、この発明は、フラッシュメモリの不
具合によるＣＰＵによるフラッシュメモリへの書き込み
・消去動作の遅速化、誤動作の発生等のないマイクロコ
ンピュータを得ることを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明に係
るフラッシュメモリは、電源制御部の電源端子と、制御
部の電源制御部と同一の電源電圧で動作する回路部分の
電源端子とを分離して設けたものである。
【０００９】請求項２記載の発明に係るフラッシュメモ
リは、電源制御部及び制御部の電源制御部と同一の電源
電圧で動作する回路部分のうち大きな電源変動を生じさ
せる恐れのあるスイッチング動作を行わない回路部分の
電源端子と、制御部の電源制御部と同一の電源電圧で動
作する回路部分のうち大きな電源変動を生じさせる恐れ
のあるスイッチング動作を行う回路部分の電源端子とを
分離して設けたものである。
【００１０】請求項３記載の発明に係るフラッシュメモ
リは、電源制御部のアース端子と、制御部の大きなアー
ス電位変動を生じる恐れのある回路部分のアース端子と
を分離して設けたものである。
【００１１】請求項４記載の発明に係るフラッシュメモ
リは、電源制御部及び制御部の大きなアース電位変動を
生じさせる恐れのあるスイッチング動作を行わない回路
部分のアース端子と、制御部の大きなアース電位変動変
動を生じさせる恐れのあるスイッチング動作を行う回路
部分のアース端子とを分離して設けたものである。
【００１２】請求項５記載の発明に係るマイクロコンピ
ュータは、フラッシュメモリの、電源制御部の電源端子
と、制御部の電源制御部と同一の電源電圧で動作する回
路部分の電源端子とが分離して設けられているものであ
る。
【００１３】請求項６記載の発明に係るマイクロコンピ
ュータは、フラッシュメモリの、電源制御部及び制御部
の電源制御部と同一の電源電圧で動作する回路部分のう
ち大きな電源変動を生じさせる恐れのあるスイッチング
動作を行わない回路部分の電源端子と、制御部の電源制
御部と同一の電源電圧で動作する回路部分のうち大きな
電源変動を生じさせる恐れのあるスイッチング動作を行
う回路部分の電源端子とが分離して設けられているもの
である。
【００１４】請求項７記載のマイクロコンピュータは、
フラッシュメモリの、電源制御部のアース端子と、制御
部の電源制御部と大きなアース電位変動を生じさせる恐
れのある回路部分のアース端子とが分離して設けられて
いるものである。
【００１５】請求項８記載のマイクロコンピュータは、
フラッシュメモリの、電源制御部及び制御部の大きなア
ース電位変動を生じさせる恐れのあるスイッチング動作
を行わない回路部分のアース端子と、制御部の大きなア
ース電位変動を生じさせる恐れのあるスイッチング動作
を行う回路部分のアース端子とが分離して設けられてい
るものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による単
一電源で動作可能なフラッシュメモリの構成を模式的に
示す図であり、図において、１はフラッシュメモリ、２
はメモリ素子の配列されたメモリ部、３はメモリ部２の
動作制御を行う制御部、４はメモリ部２へのデータの書
き込み、消去またはベリファイ動作を行うときにメモリ
部２に印加する制御電圧を制御する電源制御部、５はメ
モリ部２へのデータの書き込み、消去またはベリファイ
動作を行うときに電源制御部４に電源電圧を供給する電
源（以下、ＦＶＣＣと表記する）、６はメモリ部２、制
御部３、ポート１３に電力を供給する電源（以下、ＶＣ
Ｃと表記する）、１３は外部回路とデータのやりとりを
行うためのポートである。ＦＶＣＣ５の電源端子とＶＣ
Ｃ６の電源端子とは分離して設けられている。
【００１７】なお、メモリ部２に供給されるＶＣＣ６
は、メモリ部２内のセンスアンプの電源として供給され
る他、データ読み出し時にメモリ部２の各メモリ素子の
コントロールゲートに供給される。データ読み出し時の
コントロールゲート以外のメモリ部２内の各メモリ素子
の電極に供給される制御電圧は電源制御部４から図示し
ない結線を介して供給される。また、制御部３にはクロ
ック発生回路等のスイッチング動作する回路が含まれ、
電源制御部４にはスイッチング動作をする回路は含まれ
ていない。
【００１８】次に動作について説明する。まず、メモリ
部２のメモリ素子にデータを書き込むときには、図２の
（１）に示すように、電源制御部４の内部に設けられた
図示しない昇圧回路によりＦＶＣＣ５の電源電圧を昇圧
して、メモリ素子のコントロールゲートＣＧとドレイン
Ｄとに高圧（コントロールゲートＣＧに１２Ｖ、ドレイ
ンＤに７Ｖ）を印加し、ソースＳを接地することによ
り、ドレインＤ近傍のアバランシェ崩壊により生じたホ
ットエレクトロンをフローティングゲートＦＧに注入し
て、データを書き込む。なお、図においてＰはＰ型基板
を表す。
【００１９】次に、メモリ素子からデータを消去するに
は、図２の（２）に示すように、昇圧回路からソースＳ
に高圧（１２Ｖ）を印加し、コントロールゲートＣＧを
接地、ドレインＤをオープンとすることにより、トンネ
ル現象を利用した電子の引き抜きを起こして消去する。
【００２０】また、データが書き込まれているメモリ素
子から書き込まれたデータを読み出すには、図２の
（３）に示すように、ソースＳを接地し、ドレインＤに
は電源制御部４内に設けられた降圧回路により降圧され
た電圧（１Ｖ）を印加し、コントロールゲートＣＧにＶ
ＣＣ６の電源電圧を印加するが、フローティングゲート
ＦＧに注入されている電子により、このメモリ素子トラ
ンジスタの閾値電圧が高くなっているため、メモリ素子
はＯＮせず、ビット線に電流が流れない。この状態をセ
ンスアンプで検出して、メモリ素子の値をデータの書き
込まれた状態を表す“０”と識別する。
【００２１】データの書き込まれていないメモリ素子か
らデータの読み出し動作を行うと、図２の（４）に示す
ように、コントロールゲートにＶＣＣを印加するとメモ
リ素子がＯＮし、ビット線に電流が流れる。この電流を
センスアンプで検出し、データの書き込まれていない
“１”の状態と判定する。
【００２２】ベリファイ時には上記読み出し動作を行
い、データがメモリ素子から正しく書き込まれている
か、また正しく消去されているか否かを検証する。
【００２３】上述のように、この単一電源で動作するフ
ラッシュメモリ１は電源制御部４によってデータの書き
込み／消去／ベリファイ時に使用する制御電圧を昇圧回
路、降圧回路により制御し、メモリ素子に対して書き込
み／消去／ベリファイを実行する。このとき、電源制御
部４に供給される電源電圧が変動すると、電源制御部４
の昇圧回路・降圧回路から各メモリ素子の電極に印加さ
れる制御電圧が変動し、従来例の課題として述べた各種
の不具合が生じる。本実施の形態においては、大きな電
源変動をもたらすスイッチング動作を行う回路を含まな
い電源制御部４へのＦＶＣＣ５の電源端子をスイッチン
グ動作を行う回路を含む制御部３へのＶＣＣ６の電源端
子から分離させて別個に設けているので、電源制御部４
の電源電圧は安定して変動し難い。
【００２４】以上のように、この実施の形態１によれ
ば、電源制御部４から安定した制御電圧がメモリ素子の
各電極に供給されるので、フラッシュメモリ１の動作を
安定させる効果が得られる。
【００２５】なお、本実施の形態においてはＦＶＣＣ５
を電源制御部４のみに供給したが、大きな電源変動を生
じさせる恐れのあるスイッチング動作を行わない、電源
変動を生じさせる恐れの小さい回路類の電源としてもＦ
ＶＣＣ５を用いても良い。この場合には、ＦＶＣＣ５は
電源制御部４と制御部３のうち電源変動を生じさせる恐
れの少ない回路類との電源として用いられ、制御部３の
他の回路類の電源としてはＶＣＣ６が用いられることと
なる。
【００２６】また、本実施の形態においては単一電源で
動作可能なフラッシュメモリとしたが、このことは複数
電源で動作するフラッシュメモリの電源制御部と同一電
源電圧で動作する他の制御回路のうち電源変動の大きく
なる恐れのある回路部分の電源端子を電源制御部の電源
端子と分離して設ける形での複数電源で動作するフラッ
シュメモリへの本発明の適用を排除するものではない。
【００２７】実施の形態２．図３はこの発明の実施の形
態２による単一電源で動作可能なフラッシュメモリの構
成を模式的に示す図であり、図３において、図１に示し
た実施の形態１によるフラッシュメモリの構成要素と同
一の構成要素には同一の番号を付し、その説明を省略す
る。
【００２８】図３において、３１はフラッシュメモリ、
７は電源制御部４のアース回路（以下、ＦＶＳＳと表記
する）、８はフラッシュメモリ３１の電源制御部４以外
の部分のアース回路（以下、ＶＳＳと表記する）であ
る。ＦＶＳＳ７のアース端子とＶＳＳ８のアース端子と
は分離して設けられている。
【００２９】次に動作について説明する。本実施の形態
においては、ＦＶＳＳ７のアース端子とＶＳＳ８のアー
ス端子とが分離して設けられているので、ＶＳＳ８のア
ース電位の変動がＦＶＳＳ７のアース電位に影響を与え
ることがなく、電源制御部４は安定して動作することが
できる。
【００３０】以上のように、この実施の形態２によれ
ば、電源制御部４から安定した制御電圧がメモリ素子の
各電極に供給されるので、フラッシュメモリ３１の動作
を安定させる効果が得られる。
【００３１】なお、本実施の形態においてはＦＶＳＳ７
は電源制御部４のみのアース回路としたが、大きなアー
ス電位変動を生じさせる恐れのあるスイッチング動作を
行わない、アース電位変動を生じさせる恐れの小さい回
路類のアース回路もＦＶＳＳ７に含めても良い。この場
合には、ＦＶＳＳ７は電源制御部４と制御部３のうちア
ース電位変動を生じさせる恐れの少ない回路類とのアー
ス回路として用いられ、制御部３の他の回路類のアース
回路としてＶＳＳ８が用いられることとなる。
【００３２】また、本実施の形態においては単一電源で
動作可能なフラッシュメモリとしたが、このことは複数
電源で動作するフラッシュメモリの電源制御部と同一電
源電圧で動作する他の制御回路のうち電源変動の大きく
なる恐れのある回路部分のアース端子を電源制御部のア
ース端子と分離して設ける形での複数電源で動作するフ
ラッシュメモリへの本発明の適用を排除するものではな
い。
【００３３】さらに、電源制御部のアース端子と他の制
御部のアース端子とを分離させて設けると共に、電源制
御部の電源端子と他の制御部の電源端子とを分離させて
設けても良い。
【００３４】実施の形態３．図４はこの発明の実施の形
態３による単一電源で動作可能なフラッシュメモリを備
えたマイクロコンピュータの構成を模式的に示す図であ
り、図４において、図１に示した実施の形態１によるフ
ラッシュメモリの構成要素と同一の構成要素には同一の
番号を付し、その説明を省略する。
【００３５】図４において、９はマイクロコンピュー
タ、１０はマイクロコンピュータ９の中央制御装置（以
下、ＣＰＵと表記する）、１１はマイクロコンピュータ
９内に組み込まれたタイマ等の周辺モジュール、１２は
マイクロコンピュータ９内に組み込まれたＡ／Ｄ変換
器、シリアルＩ／Ｏ等の他の周辺モジュールである。本
実施の形態においてもＦＶＣＣ５の電源端子とＶＣＣ６
の電源端子とは分離して設けられている。
【００３６】次に動作について説明する。マイクロコン
ピュータ９は、ＣＰＵ１０を始めとする各周辺モジュー
ル１１、１２の動作によって電源変動が顕著に現われる
ため、フラッシュメモリ１の電源制御部４の電源電圧も
影響を受けやすいが、電源制御部４の電源電圧はＦＶＣ
Ｃ５により他の部分のＶＣＣ６とは別系統で供給される
ので、他の回路部の電源変動の影響を受けない。
【００３７】以上のように、この実施の形態３によれ
ば、マイクロコンピュータ９にフラッシュメモリ１を組
み込んで用いる場合にもフラッシュメモリ１の安定した
書き込み／消去／ベリファイ動作を行うことができると
いう効果が得られる。
【００３８】なお、本実施の形態においてはＦＶＣＣ５
を電源制御部４のみに供給したが、大きな電源変動を生
じさせる恐れのあるスイッチング動作を行わない、電源
変動を生じさせる恐れの小さい回路類の電源としてもＦ
ＶＣＣ５を用いても良い。この場合には、ＦＶＣＣ５は
電源制御部４と他の制御部のうち電源変動を生じさせる
恐れの少ない回路類との電源として用いられ、他の制御
部の他の回路類の電源としてはＶＣＣ６が用いられるこ
ととなる。
【００３９】また、本実施の形態においては単一電源で
動作可能なフラッシュメモリとしたが、このことは複数
電源で動作するフラッシュメモリの電源制御部と同一電
源電圧で動作する他の制御回路のうち電源変動の大きく
なる恐れのある回路部分の電源端子を電源制御部の電源
端子と分離して設ける形での複数電源で動作するフラッ
シュメモリを備えたマイクロコンピュータへの本発明の
適用を排除するものではない。
【００４０】実施の形態４．図５はこの発明の実施の形
態４による単一電源で動作可能なフラッシュメモリを備
えたマイクロコンピュータの構成を模式的に示す図であ
り、図５において、図３に示した実施の形態２によるフ
ラッシュメモリ及び図４に示した実施の形態３によるマ
イクロコンピュータの構成要素と同一の構成要素には同
一の番号を付し、その説明を省略する。
【００４１】図５において、５９はマイクロコンピュー
タである。本実施の形態においてもＦＶＳＳ７のアース
端子とＶＳＳ８のアース端子とは分離して設けられてい
る。
【００４２】次に動作について説明する。マイクロコン
ピュータ９は、この場合も、ＣＰＵ１０を始めとする各
周辺モジュール１１、１２の動作によってアース電位変
動が顕著に現われるため、フラッシュメモリ１の電源制
御部４のアース電位も影響を受けやすいが、電源制御部
４のＦＶＳＳ７は他の部分のＶＳＳ８とは分離して設け
られているので、他の回路部のアース電位変動の影響を
受けない。
【００４３】以上のように、この実施の形態４によれ
ば、マイクロコンピュータ５９にフラッシュメモリ１を
組み込んで用いる場合にもフラッシュメモリ１の安定し
た書き込み／消去／ベリファイ動作を行うことができる
という効果が得られる。
【００４４】なお、本実施の形態においてはＦＶＳＳ７
は電源制御部４のみのアース回路としたが、大きなアー
ス電位変動を生じさせる恐れのあるスイッチング動作を
行わない、アース電位変動を生じさせる恐れの小さい回
路類のアース回路もＦＶＳＳ７に含めても良い。この場
合には、ＦＶＳＳ７は電源制御部４と制御部３のうち電
源変動を生じさせる恐れの少ない回路類とのアース回路
として用いられ、制御部３の他の回路類のアース回路と
してＶＳＳ８が用いられることとなる。
【００４５】また、本実施の形態においては単一電源で
動作可能なフラッシュメモリとしたが、このことは複数
電源で動作するフラッシュメモリの電源制御部と同一電
源電圧で動作する他の制御回路のうちアース電位変動の
大きくなる恐れのある回路部分のアース端子を電源制御
部のアース端子と分離して設ける形での複数電源で動作
するフラッシュメモリへの本発明の適用を排除するもの
ではない。
【００４６】さらに、電源制御部のアース端子と他の制
御部のアース端子とを分離させて設けると共に、電源制
御部の電源端子と他の制御部の電源端子とを分離させて
設けても良い。
【００４７】
【発明の効果】以上のように、請求項１記載の発明によ
れば、電源制御部の電源端子と、制御部の電源制御部と
同一の電源電圧で動作する回路部分の電源端子とを分離
して設けたので、フラッシュメモリの書き込み／消去／
ベリファイ動作を安定して行うことができる効果があ
る。また、従来の電源端子に供給する電源の規格が緩和
できるなど、ボード作成時に電源供給部の設計容易化が
図れる効果もある。
【００４８】請求項２記載の発明によれば、電源制御部
及び制御部の電源制御部と同一の電源電圧で動作する回
路部分のうち大きな電源変動を生じさせる恐れのあるス
イッチング動作を行わない回路部分の電源端子と、制御
部の電源制御部と同一の電源電圧で動作する回路部分の
うち大きな電源変動を生じさせる恐れのあるスイッチン
グ動作を行う回路部分の電源端子とを分離して設けたの
で、請求項１記載の発明の効果の他、更に設計の自由度
が大きくなる効果がある。
【００４９】請求項３記載の発明によれば、電源制御部
のアース端子と、制御部の大きなアース電位変動を生じ
る恐れのある回路部分のアース端子とを分離して設けた
ので、フラッシュメモリの書き込み／消去／ベリファイ
時に使用するアース電位の安定化が図れ、請求項１記載
の発明と同様な効果がある。
【００５０】請求項４記載の発明によれば、電源制御部
及び制御部の大きなアース電位変動を生じさせる恐れの
あるスイッチング動作を行わない回路部分のアース端子
と、制御部の大きなアース電位変動を生じさせる恐れの
あるスイッチング動作を行う回路部分のアース端子とを
分離して設けたので、請求項３記載の発明の効果の他、
更に設計の自由度が大きくなる効果がある。
【００５１】請求項５記載の発明によれば、フラッシュ
メモリの、電源制御部の電源端子と、制御部の電源制御
部と同一の電源電圧で動作する回路部分の電源端子とが
分離して設けられているようにマイクロコンピュータを
構成したので、フラッシュメモリの書き込み／消去／ベ
リファイ動作を安定して行うことができ、また、従来の
電源端子に供給する電源の規格が緩和できるなど、ボー
ド作成時に電源供給部の設計容易化が図れるマイクロコ
ンピュータが得られる効果がある。
【００５２】請求項６記載の発明によれば、フラッシュ
メモリの、電源制御部及び制御部の電源制御部と同一の
電源電圧で動作する回路部分のうち大きな電源変動を生
じさせる恐れのあるスイッチング動作を行わない回路部
分の電源端子と、制御部の電源制御部と同一の電源電圧
で動作する回路部分のうち大きな電源変動を生じさせる
恐れのあるスイッチング動作を行う回路部分の電源端子
とが分離して設けられているようにマイクロコンピュー
タを構成したので、請求項５記載の発明の効果の他、更
に設計の自由度が大きくなる効果がある。
【００５３】請求項７記載の発明によれば、フラッシュ
メモリの、電源制御部のアース端子と、制御部の大きな
アース電位変動を所持させる恐れのある回路部分のアー
ス端子とが分離して設けられているようにマイクロコン
ピュータを構成したので、フラッシュメモリの書き込み
／消去／ベリファイ時に使用するアース電位の安定化が
図れ、請求項５記載の発明と同様な効果がある。
【００５４】請求項８記載の発明によれば、フラッシュ
メモリの、電源制御部及び制御部の大きなアース電位変
動を生じさせる恐れのあるスイッチング動作を行わない
回路部分のアース端子と、制御部の大きなアース電位変
動を生じさせる恐れのあるスイッチング動作を行う回路
部分のアース端子とが分離して設けられているようにマ
イクロコンピュータを構成したので、請求項７記載の発
明の効果の他、更に設計の自由度が大きくなる効果があ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるフラッシュメ
モリの構成を模式的に示す図である。
【図２】 実施の形態１によるフラッシュメモリのメモ
リ素子の動作を示す断面図である。
【図３】 この発明の実施の形態２によるフラッシュメ
モリの構成を模式的に示す図である。
【図４】 この発明の実施の形態３によるマイクロコン
ピュータの構成を模式的に示す図である。
【図５】 この発明の実施の形態４によるマイクロコン
ピュータの構成を模式的に示す図である。
【図６】 従来のフラッシュメモリの構成を模式的に示
す図である。
【符号の説明】
１，３１ フラッシュメモリ、２ メモリ部、３ 制御
部、４ 電源制御部、９，５９ マイクロコンピュー
タ。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 メモリ部へのデータの書き込み、消去ま
    たはベリファイ動作を行うときに該メモリ部に印加する
    制御電圧を制御する電源制御部と、他の制御を行う制御
    部とを有し、前記電源制御部と前記制御部の少なくとも
    一部の回路とが同一の電源電圧で動作するフラッシュメ
    モリにおいて、 前記電源制御部の電源端子と、前記制御部の前記電源制
    御部と同一の電源電圧で動作する回路部分の電源端子と
    を分離して設けたことを特徴とするフラッシュメモリ。
  2. 【請求項２】 メモリ部へのデータの書き込み、消去ま
    たはベリファイ動作を行うときに該メモリ部に印加する
    制御電圧を制御する電源制御部と、他の制御を行う制御
    部とを有し、前記電源制御部と前記制御部の少なくとも
    一部の回路とが同一の電源電圧で動作するフラッシュメ
    モリにおいて、 前記電源制御部及び前記制御部の前記電源制御部と同一
    の電源電圧で動作する回路部分のうち大きな電源変動を
    生じさせる恐れのあるスイッチング動作を行わない回路
    部分の電源端子と、前記制御部の前記電源制御部と同一
    の電源電圧で動作する回路部分のうち大きな電源変動を
    生じさせる恐れのあるスイッチング動作を行う回路部分
    の電源端子とを分離して設けたことを特徴とするフラッ
    シュメモリ。
  3. 【請求項３】 メモリ部へのデータの書き込み、消去ま
    たはベリファイ動作を行うときに該メモリ部に印加する
    制御電圧を制御する電源制御部と、他の制御を行う制御
    部とを有し、前記電源制御部と前記制御部の少なくとも
    一部の回路とが同一の電源電圧で動作するフラッシュメ
    モリにおいて、 前記電源制御部のアース端子と、前記制御部の大きなア
    ース電位変動を生じる恐れのある回路部分のアース端子
    とを分離して設けたことを特徴とするフラッシュメモ
    リ。
  4. 【請求項４】 メモリ部へのデータの書き込み、消去ま
    たはベリファイ動作を行うときに該メモリ部に印加する
    制御電圧を制御する電源制御部と、他の制御を行う制御
    部とを有し、前記電源制御部と前記制御部の少なくとも
    一部の回路とが同一の電源電圧で動作するフラッシュメ
    モリにおいて、 前記電源制御部及び前記制御部の大きなアース電位変動
    を生じさせる恐れのあるスイッチング動作を行わない回
    路部分のアース端子と、前記制御部の大きなアース電位
    変動を生じさせる恐れのあるスイッチング動作を行う回
    路部分のアース端子とを分離して設けたことを特徴とす
    るフラッシュメモリ。
  5. 【請求項５】 メモリ部へのデータの書き込み、消去ま
    たはベリファイ動作を行うときに該メモリ部に印加する
    制御電圧を制御する電源制御部と、他の制御を行う制御
    部とを有し、前記電源制御部と前記制御部の少なくとも
    一部の回路とが同一の電源電圧で動作するフラッシュメ
    モリを備えたマイクロコンピュータにおいて、 前記フラッシュメモリの、前記電源制御部の電源端子
    と、前記制御部の前記電源制御部と同一の電源電圧で動
    作する回路部分の電源端子とが分離して設けられている
    ことを特徴とするマイクロコンピュータ。
  6. 【請求項６】 メモリ部へのデータの書き込み、消去ま
    たはベリファイ動作を行うときに該メモリ部に印加する
    制御電圧を制御する電源制御部と、他の制御を行う制御
    部とを有し、前記電源制御部と前記制御部の少なくとも
    一部の回路とが同一の電源電圧で動作するフラッシュメ
    モリを備えたマイクロコンピュータにおいて、 前記フラッシュメモリの、前記電源制御部及び前記制御
    部の前記電源制御部と同一の電源電圧で動作する回路部
    分のうち大きな電源変動を生じさせる恐れのあるスイッ
    チング動作を行わない回路部分の電源端子と、前記制御
    部の前記電源制御部と同一の電源電圧で動作する回路部
    分のうち大きな電源変動を生じさせる恐れのあるスイッ
    チング動作を行う回路部分の電源端子とが分離して設け
    られていることを特徴とするマイクロコンピュータ。
  7. 【請求項７】 メモリ部へのデータの書き込み、消去ま
    たはベリファイ動作を行うときに該メモリ部に印加する
    制御電圧を制御する電源制御部と、他の制御を行う制御
    部とを有し、前記電源制御部と前記制御部の少なくとも
    一部の回路とが同一の電源電圧で動作するフラッシュメ
    モリを備えたマイクロコンピュータにおいて、 前記フラッシュメモリの、前記電源制御部のアース端子
    と、前記制御部の大きなアース電位変動を生じさせる恐
    れのある回路部分のアース端子とが分離して設けられて
    いることを特徴とするマイクロコンピュータ。
  8. 【請求項８】 メモリ部へのデータの書き込み、消去ま
    たはベリファイ動作を行うときに該メモリ部に印加する
    制御電圧を制御する電源制御部と、他の制御を行う制御
    部とを有し、前記電源制御部と前記制御部の少なくとも
    一部の回路とが同一の電源電圧で動作するフラッシュメ
    モリを備えたマイクロコンピュータにおいて、 前記フラッシュメモリの、前記電源制御部及び前記制御
    部の大きなアース電位変動を生じさせる恐れのあるスイ
    ッチング動作を行わない回路部分のアース端子と、前記
    制御部の大きなアース電位変動を生じさせる恐れのある
    スイッチング動作を行う回路部分のアース端子とが分離
    して設けられていることを特徴とするマイクロコンピュ
    ータ。
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