JPH10256269A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10256269A JPH10256269A JP9063181A JP6318197A JPH10256269A JP H10256269 A JPH10256269 A JP H10256269A JP 9063181 A JP9063181 A JP 9063181A JP 6318197 A JP6318197 A JP 6318197A JP H10256269 A JPH10256269 A JP H10256269A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/051—Manufacture or treatment of vertical BJTs
- H10D10/054—Forming extrinsic base regions on silicon substrate after insulating device isolation in vertical BJTs having single crystalline emitter, collector or base regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
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- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 開口部への選択エピタキシャル成長等の半導
体層の形成時やその前処理等に、チャンバー雰囲気のメ
タル汚染など高融点金属系材料の露出による不都合を防
止でき、結晶欠陥等の発生を減少して半導体装置を高歩
留りで形成できる半導体装置の製造方法を提供する。 【解決手段】 半導体基体１上に高融点金属系材料（高
融点金属又はそのシリサイド等）からなる導電体層４を
形成し、開口部を形成し、高融点金属系材料からなる導
電体層の側面が露出している該開口部にエピタキシャル
成長層等の半導体層６を形成する際、露出している導電
体層の側面をスペーサー１１で覆ったのちに開口部に半
導体層を形成する。
体層の形成時やその前処理等に、チャンバー雰囲気のメ
タル汚染など高融点金属系材料の露出による不都合を防
止でき、結晶欠陥等の発生を減少して半導体装置を高歩
留りで形成できる半導体装置の製造方法を提供する。 【解決手段】 半導体基体１上に高融点金属系材料（高
融点金属又はそのシリサイド等）からなる導電体層４を
形成し、開口部を形成し、高融点金属系材料からなる導
電体層の側面が露出している該開口部にエピタキシャル
成長層等の半導体層６を形成する際、露出している導電
体層の側面をスペーサー１１で覆ったのちに開口部に半
導体層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。特に、半導体基体上に高融点金属系材料
（たとえば高融点金属もしくはそのシリサイド）からな
る導電体層を形成する工程と、開口部を形成する工程
と、高融点金属もしくはそのシリサイドからなる導電体
層の側面が露出している該開口部に半導体層を形成する
工程を有する半導体装置の製造方法に関するものであ
る。本発明は、たとえばバイポーラトランジスタを含む
半導体装置の製造方法として利用できるものであり、た
とえば選択エピキシャル成長法により半導体層、たとえ
ばベース層とする半導体層を形成する技術として利用す
ることができる。
方法に関する。特に、半導体基体上に高融点金属系材料
（たとえば高融点金属もしくはそのシリサイド）からな
る導電体層を形成する工程と、開口部を形成する工程
と、高融点金属もしくはそのシリサイドからなる導電体
層の側面が露出している該開口部に半導体層を形成する
工程を有する半導体装置の製造方法に関するものであ
る。本発明は、たとえばバイポーラトランジスタを含む
半導体装置の製造方法として利用できるものであり、た
とえば選択エピキシャル成長法により半導体層、たとえ
ばベース層とする半導体層を形成する技術として利用す
ることができる。
【０００２】
【従来の技術】近年、半導体装置たとえばＬＳＩについ
て、そのさらなる大規模化、高性能化が要求されてい
る。たとえば、バイポーラトランジスタに対して、特に
その高速化の要求が強い。
て、そのさらなる大規模化、高性能化が要求されてい
る。たとえば、バイポーラトランジスタに対して、特に
その高速化の要求が強い。
【０００３】超高速バイポーラトランジスタでは、通
例、エミッタ及びベース取り出し電極にポリシリコンを
用いるダブルシリコン構造を採用している。この構造で
は、エミッタ、ベース電極をサイドウォール絶縁膜で分
離する構成をとることにより、ベース−コレクタ間の容
量を大幅に低減できている。
例、エミッタ及びベース取り出し電極にポリシリコンを
用いるダブルシリコン構造を採用している。この構造で
は、エミッタ、ベース電極をサイドウォール絶縁膜で分
離する構成をとることにより、ベース−コレクタ間の容
量を大幅に低減できている。
【０００４】バイポーラトランジスタの高速化のために
は、高濃度かつ薄ベース層の形成が不可欠である。しか
し従来の技術では、望ましいベース層を得るのが、必ず
しも容易ではなかった。たとえば、従来のイオン注入技
術では、注入不純物のチャネリングのため、４０ｎｍ以
下のベース幅の実現は困難であった。
は、高濃度かつ薄ベース層の形成が不可欠である。しか
し従来の技術では、望ましいベース層を得るのが、必ず
しも容易ではなかった。たとえば、従来のイオン注入技
術では、注入不純物のチャネリングのため、４０ｎｍ以
下のベース幅の実現は困難であった。
【０００５】この問題を解決する手法の一つとして、ベ
ース層形成用の膜を、チャネリングのないエピタキシャ
ル技術を用いて形成する方法がある。エピタキシャル成
長過程で不純物を導入することにより、高濃度、薄ベー
ス層の形成が可能になり、たとえば３０ｎｍ以下ベース
幅を実現できるに至っている。この技術により、最大遮
断周波数ｆＴｍａｘ＝５０ＧＨｚ、最大発振周波数ｆｍ
ａｘが３０ＧＨｚを超える高速バイポーラトランジスタ
が実現できる。
ース層形成用の膜を、チャネリングのないエピタキシャ
ル技術を用いて形成する方法がある。エピタキシャル成
長過程で不純物を導入することにより、高濃度、薄ベー
ス層の形成が可能になり、たとえば３０ｎｍ以下ベース
幅を実現できるに至っている。この技術により、最大遮
断周波数ｆＴｍａｘ＝５０ＧＨｚ、最大発振周波数ｆｍ
ａｘが３０ＧＨｚを超える高速バイポーラトランジスタ
が実現できる。
【０００６】また、ベース層を、Ｓｉよりもバンドギャ
ップが小さいＳｉＧｅ層で形成することにより、さらな
るベースの高濃度化が可能になる。これによりベース抵
抗の低減が可能となり、ｆｍａｘ＝５０ＧＨｚ程度の高
速バイポーラトランジスタが実現できる。
ップが小さいＳｉＧｅ層で形成することにより、さらな
るベースの高濃度化が可能になる。これによりベース抵
抗の低減が可能となり、ｆｍａｘ＝５０ＧＨｚ程度の高
速バイポーラトランジスタが実現できる。
【０００７】上述したＳｉＧｅエピタキシャルベース等
の技術により、内部ベース抵抗は低減される。しかし、
さらなる高速化のためには、外部ベース抵抗の低減が必
要となる。ベース電極を低抵抗化するために、ポリシリ
コン電極を、たとえば高融点金属を用いたシリサイド、
もしくはポリシリコンとシリサイドの積層構造であるポ
リサイド構造に置き換えることが試みられている。シリ
サイド材料としては、たとえばＭＯＳトランジスタのゲ
ート電極材料として実績のあるＷＳｉなどがよく用いら
れている。このようにすると、ベース電極とゲート電極
を同一工程で形成するＢｉＣＭＯＳトランジスタが実現
可能である。
の技術により、内部ベース抵抗は低減される。しかし、
さらなる高速化のためには、外部ベース抵抗の低減が必
要となる。ベース電極を低抵抗化するために、ポリシリ
コン電極を、たとえば高融点金属を用いたシリサイド、
もしくはポリシリコンとシリサイドの積層構造であるポ
リサイド構造に置き換えることが試みられている。シリ
サイド材料としては、たとえばＭＯＳトランジスタのゲ
ート電極材料として実績のあるＷＳｉなどがよく用いら
れている。このようにすると、ベース電極とゲート電極
を同一工程で形成するＢｉＣＭＯＳトランジスタが実現
可能である。
【０００８】ポリサイド構造のベース電極を用いる従来
技術として、たとえば特開平５−７４７８９号公報にお
いて提案されているものがある。この従来公報は、ポリ
シリコンと高融点金属シリサイドとからなる積層構造を
用いたダブルポリシリコン構造ＮＰＮトランジスタの製
法について、開示している。
技術として、たとえば特開平５−７４７８９号公報にお
いて提案されているものがある。この従来公報は、ポリ
シリコンと高融点金属シリサイドとからなる積層構造を
用いたダブルポリシリコン構造ＮＰＮトランジスタの製
法について、開示している。
【０００９】
【発明が解決しようとする課題】しかしながら、上記公
報に開示されている技術には、用いる高融点金属シリサ
イドに起因して汚染が生じる可能性があるという問題点
がある。すなわち、開口部に露出している高融点金属シ
リサイドのため、エピタキシャル成長形成時にチェンバ
ー内が汚染され、エピタキシャル成長層に結晶欠陥が生
じるおそれがあるという問題点がある。
報に開示されている技術には、用いる高融点金属シリサ
イドに起因して汚染が生じる可能性があるという問題点
がある。すなわち、開口部に露出している高融点金属シ
リサイドのため、エピタキシャル成長形成時にチェンバ
ー内が汚染され、エピタキシャル成長層に結晶欠陥が生
じるおそれがあるという問題点がある。
【００１０】上記問題点を、図６ないし図８を用いて、
詳細に説明すると、次のとおりである。図６ないし図８
は、従来技術の工程を、順に形成すべき半導体装置の断
面図で示すものである。
詳細に説明すると、次のとおりである。図６ないし図８
は、従来技術の工程を、順に形成すべき半導体装置の断
面図で示すものである。
【００１１】図６に示すように、半導体基板１（この例
ではシリコン基板）の上に、熱酸化により、たとえば３
０ｎｍの酸化絶縁膜２（ここではＳｉＯ2 ）を全面に形
成する。
ではシリコン基板）の上に、熱酸化により、たとえば３
０ｎｍの酸化絶縁膜２（ここではＳｉＯ2 ）を全面に形
成する。
【００１２】次に、たとえばＳｉＨ4 系のガスを用いた
約６５０℃のＣＶＤ法により、１００ｎｍの半導体層３
（ここではポリシリコン膜）を形成し、さらにたとえば
ＷＦ6 ／Ｈ2 ガス系を用いて約７００℃のＣＶＤ法によ
り、８０ｎｍのシリサイド膜４（ここではＷＳｉ膜）を
全面に形成して、たとえばＢＦ2 を３０ｋｅＶ、５Ｅ１
５でイオン注入して、Ｐタイプポリサイドを形成する。
約６５０℃のＣＶＤ法により、１００ｎｍの半導体層３
（ここではポリシリコン膜）を形成し、さらにたとえば
ＷＦ6 ／Ｈ2 ガス系を用いて約７００℃のＣＶＤ法によ
り、８０ｎｍのシリサイド膜４（ここではＷＳｉ膜）を
全面に形成して、たとえばＢＦ2 を３０ｋｅＶ、５Ｅ１
５でイオン注入して、Ｐタイプポリサイドを形成する。
【００１３】次にたとえばＣＶＤ法にて、１５０〜２０
０ｎｍの絶縁膜５（ここではシリコンナイトライド特に
Ｓｉ3 Ｎ4 膜）を全面に形成する。その後、エミッタ形
成部を開口したフォトレジストのパターニングを行い、
開口部の絶縁膜５（Ｓｉ3 Ｎ4 膜）をたとえばＯ2 ／Ｃ
ＨＦ3 ガス系によるＲＩＥにより、開口部のシリサイド
／半導体層（ＷＳｉ／ポリシリコン）をたとえばＳＦ6
／Ｃ2 Ｃｌ2 Ｆ3 ガス系によるＲＩＥにより、エッチン
グ除去する。
０ｎｍの絶縁膜５（ここではシリコンナイトライド特に
Ｓｉ3 Ｎ4 膜）を全面に形成する。その後、エミッタ形
成部を開口したフォトレジストのパターニングを行い、
開口部の絶縁膜５（Ｓｉ3 Ｎ4 膜）をたとえばＯ2 ／Ｃ
ＨＦ3 ガス系によるＲＩＥにより、開口部のシリサイド
／半導体層（ＷＳｉ／ポリシリコン）をたとえばＳＦ6
／Ｃ2 Ｃｌ2 Ｆ3 ガス系によるＲＩＥにより、エッチン
グ除去する。
【００１４】その後、たとえば、希釈フッ酸等による等
方性エッチングにより、半導体層３（ポリシリコン）下
の酸化絶縁膜２（ＳｉＯ2 ）を、５０ｎｍ程度サイドエ
ッチングする。これにより、半導体層３（ポリシリコ
ン）の側面部分が庇状になった、図６の構造が得られ
る。庇状になった部分を、図６中、特に符号３′で示
す。
方性エッチングにより、半導体層３（ポリシリコン）下
の酸化絶縁膜２（ＳｉＯ2 ）を、５０ｎｍ程度サイドエ
ッチングする。これにより、半導体層３（ポリシリコ
ン）の側面部分が庇状になった、図６の構造が得られ
る。庇状になった部分を、図６中、特に符号３′で示
す。
【００１５】次に、図７を参照する。図７に示すよう
に、たとえば、９００℃、５分のＨ2クリーニングに続
いて、たとえば８５０℃、数１０Ｔｏｒｒの減圧下で、
たとえばＳｉＨ2 Ｃｌ2 ＋ＨＣｌガス系による選択エピ
タキシャル成長を行い、たとえばボロン濃度１Ｅ１８〜
３Ｅ１９、厚さ１０〜５０ｎｍ程度のエピタキシャル成
長層６を形成し、ベース層６とする。このとき、半導体
層３であるポリシリコンの側面の上記庇状の部分には、
ポリシリコン７が成長する。
に、たとえば、９００℃、５分のＨ2クリーニングに続
いて、たとえば８５０℃、数１０Ｔｏｒｒの減圧下で、
たとえばＳｉＨ2 Ｃｌ2 ＋ＨＣｌガス系による選択エピ
タキシャル成長を行い、たとえばボロン濃度１Ｅ１８〜
３Ｅ１９、厚さ１０〜５０ｎｍ程度のエピタキシャル成
長層６を形成し、ベース層６とする。このとき、半導体
層３であるポリシリコンの側面の上記庇状の部分には、
ポリシリコン７が成長する。
【００１６】次に図８に示すように、たとえば、ＴＥＯ
Ｓを原料ガスとして用いたＣＶＤ法により、絶縁膜であ
るＳｉＯ2 膜を形成したのちエッチバックを行い、サイ
ドウォール８を形成する。このサイドウォール８は、エ
ミッタとベースとを分離する役割を果たすものである。
Ｓを原料ガスとして用いたＣＶＤ法により、絶縁膜であ
るＳｉＯ2 膜を形成したのちエッチバックを行い、サイ
ドウォール８を形成する。このサイドウォール８は、エ
ミッタとベースとを分離する役割を果たすものである。
【００１７】その後、たとえばＳｉＨ4 ガス系を用いた
約６５０℃のＣＶＤ法により、１５０ｎｍの半導体層９
（ここではポリシリコン層）を形成し、たとえばＮ+ イ
オン注入を行い、熱処理を行うことで、エミッタ拡散層
１０を形成する。その後、既存の各種配線技術を用い
て、各電極を形成する。
約６５０℃のＣＶＤ法により、１５０ｎｍの半導体層９
（ここではポリシリコン層）を形成し、たとえばＮ+ イ
オン注入を行い、熱処理を行うことで、エミッタ拡散層
１０を形成する。その後、既存の各種配線技術を用い
て、各電極を形成する。
【００１８】しかしながら、前記した従来技術に係るバ
イポーラトランジスタの製造方法には、以下のような問
題点がある。
イポーラトランジスタの製造方法には、以下のような問
題点がある。
【００１９】すなわち前記従来技術にあっては、図６及
び図７、特に図７に示すように、エミッタ開口部におい
て高融点金属のシリサイド膜４（上記例ではタングステ
ンシリサイド）が露出している（図７に、この露出部を
特に符号４′で示す）ため、選択エピタキシャル成長
時、もしくはその前処理のクリーニング時に、チャンバ
ー雰囲気がメタル汚染されてしまうおそれがある。この
ような汚染により、エピタキシャル層に結晶欠陥が生じ
ることがあり、製品である半導体装置の歩留りの低下を
もたらし得る。この問題は、開口部に高融点金属やその
シリサイドなどの高融点金属系材料が露出している状態
で、半導体層の形成のための各種処理を行う場合、いず
れも問題となることである。
び図７、特に図７に示すように、エミッタ開口部におい
て高融点金属のシリサイド膜４（上記例ではタングステ
ンシリサイド）が露出している（図７に、この露出部を
特に符号４′で示す）ため、選択エピタキシャル成長
時、もしくはその前処理のクリーニング時に、チャンバ
ー雰囲気がメタル汚染されてしまうおそれがある。この
ような汚染により、エピタキシャル層に結晶欠陥が生じ
ることがあり、製品である半導体装置の歩留りの低下を
もたらし得る。この問題は、開口部に高融点金属やその
シリサイドなどの高融点金属系材料が露出している状態
で、半導体層の形成のための各種処理を行う場合、いず
れも問題となることである。
【００２０】本発明は、上述した従来技術の問題点を解
決して、開口部への半導体層の形成のためのたとえば選
択エピタキシャル成長時、もしくはその前処理のクリー
ニング時等の処理時においても、チャンバー雰囲気のメ
タル汚染など高融点金属系材料の露出に基づく不都合を
防止でき、よって、たとえばエピタキシャル層の結晶欠
陥等の発生を減少でき、半導体装置を高歩留りで形成す
ることが可能な、半導体装置の製造方法を提供すること
を目的とする。
決して、開口部への半導体層の形成のためのたとえば選
択エピタキシャル成長時、もしくはその前処理のクリー
ニング時等の処理時においても、チャンバー雰囲気のメ
タル汚染など高融点金属系材料の露出に基づく不都合を
防止でき、よって、たとえばエピタキシャル層の結晶欠
陥等の発生を減少でき、半導体装置を高歩留りで形成す
ることが可能な、半導体装置の製造方法を提供すること
を目的とする。
【００２１】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基体上に高融点金属系材料（たと
えば高融点金属もしくはそのシリサイド）からなる導電
体層を形成する工程と、開口部を形成する工程と、前記
高融点金属系材料からなる導電体層の側面が露出してい
る該開口部に半導体層を形成する工程を有する半導体装
置の製造方法において、前記露出している導電体層の側
面をスペーサーで覆ったのちに前記開口部に半導体層を
形成することを特徴とするものである。
の製造方法は、半導体基体上に高融点金属系材料（たと
えば高融点金属もしくはそのシリサイド）からなる導電
体層を形成する工程と、開口部を形成する工程と、前記
高融点金属系材料からなる導電体層の側面が露出してい
る該開口部に半導体層を形成する工程を有する半導体装
置の製造方法において、前記露出している導電体層の側
面をスペーサーで覆ったのちに前記開口部に半導体層を
形成することを特徴とするものである。
【００２２】本発明において、前記開口部に形成する半
導体層は、選択エピタキシャル成長により形成される半
導体層である態様をとることができる。上述した問題点
は、特に選択エピタキシャル成長により半導体層を形成
する場合の難点であったので、これを解決する本発明の
適用が好ましいからである。
導体層は、選択エピタキシャル成長により形成される半
導体層である態様をとることができる。上述した問題点
は、特に選択エピタキシャル成長により半導体層を形成
する場合の難点であったので、これを解決する本発明の
適用が好ましいからである。
【００２３】本発明によれば、開口部に半導体層、たと
えば選択エピタキシャル成長により半導体層を形成する
場合も、開口部に露出する高融点金属系材料（たとえば
高融点金属もしくはそのシリサイド）からなる導電体層
は、その時点では、露出側面はスペーサーで覆われてい
るので、高融点金属系材料が原因となる汚染の問題は、
解決される。この場合のスペーサーとしては、不純物含
有ポリシリコンなどの半導体材料からなるものを使用で
き、あるいは、ノンドープのポリシリコンを用いて、最
終的に不純物が導入されるようにしてもよい。
えば選択エピタキシャル成長により半導体層を形成する
場合も、開口部に露出する高融点金属系材料（たとえば
高融点金属もしくはそのシリサイド）からなる導電体層
は、その時点では、露出側面はスペーサーで覆われてい
るので、高融点金属系材料が原因となる汚染の問題は、
解決される。この場合のスペーサーとしては、不純物含
有ポリシリコンなどの半導体材料からなるものを使用で
き、あるいは、ノンドープのポリシリコンを用いて、最
終的に不純物が導入されるようにしてもよい。
【００２４】なお、特開平６−１１２２１５号公報に
は、シリコン酸化膜のウェットエッチングにより生じる
ベース電極の庇の下に、高濃度のポリシリコンを選択的
に形成する技術が開示されているが、この技術はエッチ
ングダメージを防ぎつつ、ベース抵抗の低抵抗化を図る
もので、本発明とは無関係の技術である。元来、この公
報には、高融点金属あるいはそのシリサイドを用いるこ
との記述もなく、そのような想定もなされておらず、高
融点金属あるいはそのシリサイドが露出することによる
汚染の問題は生じない技術であって、基本的な着目点が
本発明と全く異なっている、
は、シリコン酸化膜のウェットエッチングにより生じる
ベース電極の庇の下に、高濃度のポリシリコンを選択的
に形成する技術が開示されているが、この技術はエッチ
ングダメージを防ぎつつ、ベース抵抗の低抵抗化を図る
もので、本発明とは無関係の技術である。元来、この公
報には、高融点金属あるいはそのシリサイドを用いるこ
との記述もなく、そのような想定もなされておらず、高
融点金属あるいはそのシリサイドが露出することによる
汚染の問題は生じない技術であって、基本的な着目点が
本発明と全く異なっている、
【００２５】
【発明の実施の形態】以下本発明の好ましい実施の形態
について説明し、また、図面を参照して具体的な実施の
形態例を説明する。なお当然のことではあるが、本発明
は以下述べる具体的実施の形態例により限定を受けるも
のではない。
について説明し、また、図面を参照して具体的な実施の
形態例を説明する。なお当然のことではあるが、本発明
は以下述べる具体的実施の形態例により限定を受けるも
のではない。
【００２６】本発明の実施において、第１導電型の半導
体基体上に第１の絶縁膜と、第２導電型の第１の導電膜
と、高融点金属もしくはそのシリサイドからなる第２の
導電膜と、第２の絶縁膜とを形成する工程と、選択的に
第２の導電膜、第２の絶縁膜、及び第１の導電膜をエッ
チングして第１の開口部を形成する工程と、前記第１の
開口部に露出している第２の導電膜の側面を半導体膜か
ら成るスペーサーで覆う工程と、前記スペーサーをマス
クに第１の絶縁膜をサイドエッチングする工程と、選択
エピタキシャル法により第２導電型の半導体層を形成す
る工程と、第１の開口部内に第３の絶縁膜からなるサイ
ドウォールを形成し第２の開口部を形成する工程と、第
１導電型の第３の導電膜を形成する工程を有する態様を
採ることができる。この態様は、後記詳述する本発明の
各実施の形態例において、採用されるものである。
体基体上に第１の絶縁膜と、第２導電型の第１の導電膜
と、高融点金属もしくはそのシリサイドからなる第２の
導電膜と、第２の絶縁膜とを形成する工程と、選択的に
第２の導電膜、第２の絶縁膜、及び第１の導電膜をエッ
チングして第１の開口部を形成する工程と、前記第１の
開口部に露出している第２の導電膜の側面を半導体膜か
ら成るスペーサーで覆う工程と、前記スペーサーをマス
クに第１の絶縁膜をサイドエッチングする工程と、選択
エピタキシャル法により第２導電型の半導体層を形成す
る工程と、第１の開口部内に第３の絶縁膜からなるサイ
ドウォールを形成し第２の開口部を形成する工程と、第
１導電型の第３の導電膜を形成する工程を有する態様を
採ることができる。この態様は、後記詳述する本発明の
各実施の形態例において、採用されるものである。
【００２７】この場合、第１導電型の半導体基体をコレ
クタ、第２導電型の半導体層をベース、第１導電型の第
３の導電膜をエミッタとする態様を採ることができる。
この態様は、後記詳述する本発明の各実施の形態例にお
いて、採用されるものである。
クタ、第２導電型の半導体層をベース、第１導電型の第
３の導電膜をエミッタとする態様を採ることができる。
この態様は、後記詳述する本発明の各実施の形態例にお
いて、採用されるものである。
【００２８】また、選択エピタキシャル法で形成する半
導体層がＳｉＧｅを含むものである態様を採ることがで
きる。この態様は、後記詳述する本発明の実施の形態例
２において、採用されるものである。
導体層がＳｉＧｅを含むものである態様を採ることがで
きる。この態様は、後記詳述する本発明の実施の形態例
２において、採用されるものである。
【００２９】実施の形態例１ 以下に具体的な本発明の実施の形態例を、図１ないし図
５を参照して詳細に説明する。この実施の形態例は、本
発明を、高速バイポーラトランジスタの製造に適用した
ものであり、各図は具体的には、Ｐ+ ｐｏｌｙＳｉ／Ｗ
Ｓｉ構造のベース取り出し電極をもつＮＰＮトランジス
タのエミッタ、及びベース部の断面図を、工程順に示し
たものである。
５を参照して詳細に説明する。この実施の形態例は、本
発明を、高速バイポーラトランジスタの製造に適用した
ものであり、各図は具体的には、Ｐ+ ｐｏｌｙＳｉ／Ｗ
Ｓｉ構造のベース取り出し電極をもつＮＰＮトランジス
タのエミッタ、及びベース部の断面図を、工程順に示し
たものである。
【００３０】本実施の形態例においては、図１に示すよ
うに、半導体基体１（本例ではシリコン基板）の上に、
熱酸化により、たとえば３０ｎｍの酸化絶縁膜２（ここ
ではＳｉＯ2 ）を全面に形成する。
うに、半導体基体１（本例ではシリコン基板）の上に、
熱酸化により、たとえば３０ｎｍの酸化絶縁膜２（ここ
ではＳｉＯ2 ）を全面に形成する。
【００３１】次に、たとえばＳｉＨ4 系のガスを用いた
約６５０℃のＣＶＤ法により、１００ｎｍの半導体層３
（ここではポリシリコン膜）を形成し、さらにたとえば
ＷＦ6 ／Ｈ2 ガス系を用いて約７００℃のＣＶＤ法によ
り、８０ｎｍのシリサイド膜４（ここではＷＳｉ膜）を
全面に形成して、たとえばＢＦ2 を３０ｋｅＶ、５Ｅ１
５でイオン注入して、ポリシリコン膜をＰ+ ｐｏｌｙＳ
ｉとし、Ｐタイプポリサイドを形成する。
約６５０℃のＣＶＤ法により、１００ｎｍの半導体層３
（ここではポリシリコン膜）を形成し、さらにたとえば
ＷＦ6 ／Ｈ2 ガス系を用いて約７００℃のＣＶＤ法によ
り、８０ｎｍのシリサイド膜４（ここではＷＳｉ膜）を
全面に形成して、たとえばＢＦ2 を３０ｋｅＶ、５Ｅ１
５でイオン注入して、ポリシリコン膜をＰ+ ｐｏｌｙＳ
ｉとし、Ｐタイプポリサイドを形成する。
【００３２】次にたとえばＣＶＤ法にて、１５０〜２０
０ｎｍの絶縁膜５（ここではシリコンナイトライド特に
Ｓｉ3 Ｎ4 膜）を全面に形成する。その後、エミッタ形
成部を開口したフォトレジストのパターニングを行い、
開口部の絶縁膜５（Ｓｉ3 Ｎ4 膜）をたとえばＯ2 ／Ｃ
ＨＦ3 ガス系によるＲＩＥにより、開口部のシリサイド
／半導体層（ＷＳｉ／ポリシリコン）をたとえばＳＦ6
／Ｃ2 Ｃｌ2 Ｆ3 ガス系によるＲＩＥにより、エッチン
グ除去する。
０ｎｍの絶縁膜５（ここではシリコンナイトライド特に
Ｓｉ3 Ｎ4 膜）を全面に形成する。その後、エミッタ形
成部を開口したフォトレジストのパターニングを行い、
開口部の絶縁膜５（Ｓｉ3 Ｎ4 膜）をたとえばＯ2 ／Ｃ
ＨＦ3 ガス系によるＲＩＥにより、開口部のシリサイド
／半導体層（ＷＳｉ／ポリシリコン）をたとえばＳＦ6
／Ｃ2 Ｃｌ2 Ｆ3 ガス系によるＲＩＥにより、エッチン
グ除去する。
【００３３】次に本実施の形態例においては、図２に示
すように、たとえば、約６５０℃のＣＶＤ法により、ボ
ロンをドープしたポリシリコンを２０〜１００ｎｍ形成
し、たとえばＳＦ6 ／Ｃ2 Ｃｌ2 Ｆ3 ガス系によるＲＩ
Ｅにより、サイドウォール状のスペーサー１１を形成す
る。このとき酸化絶縁膜２を、エッチングのストッパー
として用いる。このとき、このサイドウォール状のスペ
ーサー１１で、高融点金属系材料からなる導電体層であ
るシリサイド膜４（ＷＳｉ膜）の露出側面がカバーされ
るようにする。
すように、たとえば、約６５０℃のＣＶＤ法により、ボ
ロンをドープしたポリシリコンを２０〜１００ｎｍ形成
し、たとえばＳＦ6 ／Ｃ2 Ｃｌ2 Ｆ3 ガス系によるＲＩ
Ｅにより、サイドウォール状のスペーサー１１を形成す
る。このとき酸化絶縁膜２を、エッチングのストッパー
として用いる。このとき、このサイドウォール状のスペ
ーサー１１で、高融点金属系材料からなる導電体層であ
るシリサイド膜４（ＷＳｉ膜）の露出側面がカバーされ
るようにする。
【００３４】この場合、後に加わる熱工程で、半導体層
３であるＰ+ ｐｏｌｙＳｉから不純物（ここではボロ
ン）が拡散してスペーサー１１に導電性が付与される場
合は、スペーサー１１にノンドープのポリシリコンを用
いてもよい。たとえば、スペーサー１１が薄い場合は、
半導体層３であるＰ+ ｐｏｌｙＳｉから不純物が充分に
拡散する。
３であるＰ+ ｐｏｌｙＳｉから不純物（ここではボロ
ン）が拡散してスペーサー１１に導電性が付与される場
合は、スペーサー１１にノンドープのポリシリコンを用
いてもよい。たとえば、スペーサー１１が薄い場合は、
半導体層３であるＰ+ ｐｏｌｙＳｉから不純物が充分に
拡散する。
【００３５】その後、図３に示すように、たとえば、希
釈フッ酸等による等方性エッチングにより、半導体層３
（ポリシリコン）下の酸化絶縁膜２（ＳｉＯ2 ）を、２
０〜８０ｎｍ程度サイドエッチングする。図３中、サイ
ドエッチング部を、符号３０で示す。
釈フッ酸等による等方性エッチングにより、半導体層３
（ポリシリコン）下の酸化絶縁膜２（ＳｉＯ2 ）を、２
０〜８０ｎｍ程度サイドエッチングする。図３中、サイ
ドエッチング部を、符号３０で示す。
【００３６】次に、図４に示すように、たとえば、９０
０℃、５分のＨ2 クリーニングに続いて、たとえば８５
０℃、数１０Ｔｏｒｒの減圧下で、たとえばＳｉＨ2 Ｃ
ｌ2＋ＨＣｌガス系による選択エピタキシャル成長を行
い、たとえばボロン濃度１Ｅ１８〜３Ｅ１９、厚さ１０
〜５０ｎｍ程度のエピタキシャル成長層からなる半導体
層６を形成してベース層とする。このとき、積層膜を構
成しているポリシリコン（半導体層３）の側面の庇状の
部分には、ポリシリコン７が成長する。
０℃、５分のＨ2 クリーニングに続いて、たとえば８５
０℃、数１０Ｔｏｒｒの減圧下で、たとえばＳｉＨ2 Ｃ
ｌ2＋ＨＣｌガス系による選択エピタキシャル成長を行
い、たとえばボロン濃度１Ｅ１８〜３Ｅ１９、厚さ１０
〜５０ｎｍ程度のエピタキシャル成長層からなる半導体
層６を形成してベース層とする。このとき、積層膜を構
成しているポリシリコン（半導体層３）の側面の庇状の
部分には、ポリシリコン７が成長する。
【００３７】次に図５に示すように、たとえば、ＴＥＯ
Ｓを原料ガスとして用いたＣＶＤ法により、絶縁膜であ
るＳｉＯ2 膜を形成したのちエッチバックを行い、サイ
ドウォール８を形成する。このサイドウォール８は、エ
ミッタとベースとを分離する役割を果たすものである。
Ｓを原料ガスとして用いたＣＶＤ法により、絶縁膜であ
るＳｉＯ2 膜を形成したのちエッチバックを行い、サイ
ドウォール８を形成する。このサイドウォール８は、エ
ミッタとベースとを分離する役割を果たすものである。
【００３８】その後、たとえばＳｉＨ4 ガス系を用いた
約６５０℃のＣＶＤ法により、１５０ｎｍの半導体層９
（ここではポリシリコン層）を形成し、たとえばＮ+ イ
オン注入を行い、熱処理を行うことで、エミッタ拡散層
１０を形成する。その後、既存の各種配線技術を用い
て、各電極を形成する。
約６５０℃のＣＶＤ法により、１５０ｎｍの半導体層９
（ここではポリシリコン層）を形成し、たとえばＮ+ イ
オン注入を行い、熱処理を行うことで、エミッタ拡散層
１０を形成する。その後、既存の各種配線技術を用い
て、各電極を形成する。
【００３９】本実施の形態例によれば、開口部への半導
体層の形成、特に本例ではエピタキシャル成長による開
口部への半導体層の形成時に、エミッタ開口部のシリサ
イド層の側面がポリシリコンのスペーサーでカバーされ
た状態でその選択エピタキシャル成長を行うため、エピ
タキシャル成長時もしくはその前処理のクリーニング時
のチャンバー雰囲気の高融点金属系材料によるメタル汚
染を防止できる。これにより、結晶欠陥が無いエピタキ
シャルベース層が形成でき、歩留りの高い、かつ高速な
バイポーラトランジスタを形成できる。
体層の形成、特に本例ではエピタキシャル成長による開
口部への半導体層の形成時に、エミッタ開口部のシリサ
イド層の側面がポリシリコンのスペーサーでカバーされ
た状態でその選択エピタキシャル成長を行うため、エピ
タキシャル成長時もしくはその前処理のクリーニング時
のチャンバー雰囲気の高融点金属系材料によるメタル汚
染を防止できる。これにより、結晶欠陥が無いエピタキ
シャルベース層が形成でき、歩留りの高い、かつ高速な
バイポーラトランジスタを形成できる。
【００４０】実施の形態例２ 上記実施の形態例１では、エピタキシャルベース層とし
て、シリコン層を形成したが、この実施の形態例では、
ベース層として、シリコン層よりもバンドギャップが小
さいＳｉＧｅ層を、エピタキシャル成長により形成し
た。これにより、さらに高速なヘテロバイポーラトラン
ジスタが得られた。その他の構成は、実施の形態例１と
同様にした。
て、シリコン層を形成したが、この実施の形態例では、
ベース層として、シリコン層よりもバンドギャップが小
さいＳｉＧｅ層を、エピタキシャル成長により形成し
た。これにより、さらに高速なヘテロバイポーラトラン
ジスタが得られた。その他の構成は、実施の形態例１と
同様にした。
【００４１】なお、上記各例では、メタル汚染をもたら
す高融点金属含有導電膜として、ＷＳｉ膜を挙げたが、
その他、Ｗ、Ｔｉ、Ｍｏ、Ｃｏ、Ｎｉ、Ｐｔ等の高融点
金属、もしくはそのシリサイド膜の場合も同様であり、
同様に実施することができる。
す高融点金属含有導電膜として、ＷＳｉ膜を挙げたが、
その他、Ｗ、Ｔｉ、Ｍｏ、Ｃｏ、Ｎｉ、Ｐｔ等の高融点
金属、もしくはそのシリサイド膜の場合も同様であり、
同様に実施することができる。
【００４２】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、開口部への半導体層の形成のためのたとえば選択
エピタキシャル成長時、もしくはその前処理のクリーニ
ング時等の処理時においても、チャンバー雰囲気のメタ
ル汚染など高融点金属系材料の露出に基づく不都合を防
止でき、よって、たとえばエピタキシャル層の結晶欠陥
等の発生を減少でき、半導体装置を高歩留りで形成する
ことが可能であるという効果がもたらされる。
れば、開口部への半導体層の形成のためのたとえば選択
エピタキシャル成長時、もしくはその前処理のクリーニ
ング時等の処理時においても、チャンバー雰囲気のメタ
ル汚染など高融点金属系材料の露出に基づく不都合を防
止でき、よって、たとえばエピタキシャル層の結晶欠陥
等の発生を減少でき、半導体装置を高歩留りで形成する
ことが可能であるという効果がもたらされる。
【図１】 本発明の実施の形態例１の工程を順に断面図
で示すものである（１）。
で示すものである（１）。
【図２】 本発明の実施の形態例１の工程を順に断面図
で示すものである（２）。
で示すものである（２）。
【図３】 本発明の実施の形態例１の工程を順に断面図
で示すものである（３）。
で示すものである（３）。
【図４】 本発明の実施の形態例１の工程を順に断面図
で示すものである（４）。
で示すものである（４）。
【図５】 本発明の実施の形態例１の工程を順に断面図
で示すものである（５）。
で示すものである（５）。
【図６】 従来技術の工程を順に断面図で示すものであ
る（１）。
る（１）。
【図７】 従来技術の工程を順に断面図で示すものであ
る（２）。
る（２）。
【図８】 従来技術の工程を順に断面図で示すものであ
る（３）。
る（３）。
１・・・半導体基体（シリコン等の基板）、２・・・酸
化絶縁膜（ＳｉＯ2 ）、３半導体層（ポリシリコン）、
４・・・高融点金属系材料層（高融点金属又はそのシリ
サイド、タングステンシリサイド等）、５・・・絶縁膜
（シリコンナイトライド）、６・・・（開口部に形成す
る）半導体層（選択エピタキシャル成長層）、８・・・
サイドウォール（ＳｉＯ2 ）、１１・・・（高融点金属
系材料層の露出側面を覆う）スペーサー。
化絶縁膜（ＳｉＯ2 ）、３半導体層（ポリシリコン）、
４・・・高融点金属系材料層（高融点金属又はそのシリ
サイド、タングステンシリサイド等）、５・・・絶縁膜
（シリコンナイトライド）、６・・・（開口部に形成す
る）半導体層（選択エピタキシャル成長層）、８・・・
サイドウォール（ＳｉＯ2 ）、１１・・・（高融点金属
系材料層の露出側面を覆う）スペーサー。
Claims (5)
- 【請求項１】半導体基体上に高融点金属系材料からなる
導電体層を形成する工程と、開口部を形成する工程と、
前記高融点金属系材料からなる導電体層の側面が露出し
ている該開口部に半導体層を形成する工程を有する半導
体装置の製造方法において、 前記露出している導電体層の側面をスペーサーで覆った
のちに前記開口部に半導体層を形成することを特徴とす
る半導体装置の製造方法。 - 【請求項２】前記開口部に形成する半導体層は、選択エ
ピタキシャル成長により形成される半導体層であること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】第１導電型の半導体基体上に第１の絶縁膜
と、第２導電型の第１の導電膜と、高融点金属もしくは
そのシリサイドからなる第２の導電膜と、第２の絶縁膜
とを形成する工程と、 選択的に第２の導電膜、第２の絶縁膜、及び第１の導電
膜をエッチングして第１の開口部を形成する工程と、 前記第１の開口部に露出している第２の導電膜の側面を
半導体膜から成るスペーサーで覆う工程と、 前記スペーサーをマスクに第１の絶縁膜をサイドエッチ
ングする工程と、 選択エピキシャル法により第２導電型の半導体層を形成
する工程と、 第１の開口部内に第３の絶縁膜からなるサイドウォール
を形成し第２の開口部を形成する工程と、 第１導電型の第３の導電膜を形成する工程を有すること
を特徴とする請求項２に記載の半導体装置の製造方法。 - 【請求項４】前記第１導電型の半導体基体をコレクタ、
前記第２導電型の半導体層をベース、前記第１導電型の
第３の導電膜をエミッタとすることを特徴とする請求項
３に記載の半導体装置の製造方法。 - 【請求項５】前記選択エピキシャル法で形成する半導体
層がＳｉＧｅを含むものであることを特徴とする請求項
３に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9063181A JPH10256269A (ja) | 1997-03-17 | 1997-03-17 | 半導体装置の製造方法 |
| US09/037,826 US6117744A (en) | 1997-03-17 | 1998-03-11 | Method of fabricating semiconductor device |
| NL1008621A NL1008621C2 (nl) | 1997-03-17 | 1998-03-17 | Werkwijze voor het vervaardigen van een halfgeleiderelement. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9063181A JPH10256269A (ja) | 1997-03-17 | 1997-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256269A true JPH10256269A (ja) | 1998-09-25 |
Family
ID=13221830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9063181A Pending JPH10256269A (ja) | 1997-03-17 | 1997-03-17 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6117744A (ja) |
| JP (1) | JPH10256269A (ja) |
| NL (1) | NL1008621C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680522B1 (en) | 1999-01-11 | 2004-01-20 | Nec Electronics Corporation | Semiconductor device with reduced electrical variation |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323538B1 (en) * | 1999-01-12 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor and method for fabricating the same |
| JP3329762B2 (ja) * | 1999-04-27 | 2002-09-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| SE517833C2 (sv) * | 1999-11-26 | 2002-07-23 | Ericsson Telefon Ab L M | Metod vid tillverkning av en bipolär kiseltransistor för att bilda basområden och öppna ett emitterfönster samt bipolär kiseltransistor tillverkad enligt metoden |
| US6444591B1 (en) * | 2000-09-30 | 2002-09-03 | Newport Fab, Llc | Method for reducing contamination prior to epitaxial growth and related structure |
| US20030219734A1 (en) * | 2001-04-13 | 2003-11-27 | Biosite Incorporated | Polypeptides related to natriuretic peptides and methods of their identification and use |
| US7608406B2 (en) * | 2001-08-20 | 2009-10-27 | Biosite, Inc. | Diagnostic markers of stroke and cerebral injury and methods of use thereof |
| US7038298B2 (en) * | 2003-06-24 | 2006-05-02 | International Business Machines Corporation | High fT and fmax bipolar transistor and method of making same |
| KR20050062836A (ko) * | 2003-12-18 | 2005-06-28 | 학교법인 대양학원 | 트랜스코딩 방법 및 장치 |
| DE102004053394B4 (de) * | 2004-11-05 | 2010-08-19 | Atmel Automotive Gmbh | Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5024957A (en) * | 1989-02-13 | 1991-06-18 | International Business Machines Corporation | Method of fabricating a bipolar transistor with ultra-thin epitaxial base |
| JP3149470B2 (ja) * | 1991-09-12 | 2001-03-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH06326117A (ja) * | 1993-05-14 | 1994-11-25 | Sony Corp | 半導体装置及びその製造方法 |
| JPH0786301A (ja) * | 1993-09-14 | 1995-03-31 | Oki Electric Ind Co Ltd | バイポーラトランジスタの製造方法 |
| JP2551353B2 (ja) * | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5773350A (en) * | 1997-01-28 | 1998-06-30 | National Semiconductor Corporation | Method for forming a self-aligned bipolar junction transistor with silicide extrinsic base contacts and selective epitaxial grown intrinsic base |
-
1997
- 1997-03-17 JP JP9063181A patent/JPH10256269A/ja active Pending
-
1998
- 1998-03-11 US US09/037,826 patent/US6117744A/en not_active Expired - Fee Related
- 1998-03-17 NL NL1008621A patent/NL1008621C2/nl not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680522B1 (en) | 1999-01-11 | 2004-01-20 | Nec Electronics Corporation | Semiconductor device with reduced electrical variation |
Also Published As
| Publication number | Publication date |
|---|---|
| US6117744A (en) | 2000-09-12 |
| NL1008621A1 (nl) | 1998-09-18 |
| NL1008621C2 (nl) | 1999-07-21 |
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