JPH04242790A - 電子機器 - Google Patents
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- JPH04242790A JPH04242790A JP3000538A JP53891A JPH04242790A JP H04242790 A JPH04242790 A JP H04242790A JP 3000538 A JP3000538 A JP 3000538A JP 53891 A JP53891 A JP 53891A JP H04242790 A JPH04242790 A JP H04242790A
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】この発明は、例えばＴＦＴ（Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）アクティ
ブマトリックス方式液晶ディスプレイ（以下、ＴＦＴＬ
ＣＤと称す）のような各画素ごとに表示データを保持す
る表示デバイスを使用した電子機器に関する。
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）アクティ
ブマトリックス方式液晶ディスプレイ（以下、ＴＦＴＬ
ＣＤと称す）のような各画素ごとに表示データを保持す
る表示デバイスを使用した電子機器に関する。
【０００２】
【従来の技術】現在、パーソナルコンピュータ等の電子
機器は持ち運びが容易で、どこでも使用できるようにす
るために小型、軽量化が進んでいる。更に、バッテリー
電源で長時間使用を可能にするために電力容量の大きい
小型、軽量なバッテリーの開発や、電子機器を省電力化
する工夫もなされている。
機器は持ち運びが容易で、どこでも使用できるようにす
るために小型、軽量化が進んでいる。更に、バッテリー
電源で長時間使用を可能にするために電力容量の大きい
小型、軽量なバッテリーの開発や、電子機器を省電力化
する工夫もなされている。
【０００３】例えば、自動スリープモードは、省電力化
の工夫の一つである。これは、一定時間キーボード入力
がなかった場合、システムを自動的に休止状態にし、そ
の後キーボード入力があると、システムを通常動作状態
に復帰させるものである。
の工夫の一つである。これは、一定時間キーボード入力
がなかった場合、システムを自動的に休止状態にし、そ
の後キーボード入力があると、システムを通常動作状態
に復帰させるものである。
【０００４】従来、ＣＲＴ、プラズマディスプレイ、Ｓ
ＴＮ型ＬＣＤ等の表示デバイスを備えた電子機器の画面
表示において、ＶＲＡＭからの表示データ読み出し、表
示データの表示デバイスへの出力、表示デバイスでの画
面表示は、画面表示内容の変更のあるなしにかかわらず
周期的に行なわれていた。これは、このような表示デバ
イスを用いると表示データを周期的に送らないと、画面
表示が消えてしまうからである。ところで、ＴＦＴ
ＬＣＤのような各画素ごとに表示データを記憶しておく
機能を持つ表示デバイスを備えた電子機器についても、
同様に周期的にＶＲＡＭからの表示データ読み出し、表
示データの表示デバイスへの出力、表示デバイスでの画
面表示が行われていた。
ＴＮ型ＬＣＤ等の表示デバイスを備えた電子機器の画面
表示において、ＶＲＡＭからの表示データ読み出し、表
示データの表示デバイスへの出力、表示デバイスでの画
面表示は、画面表示内容の変更のあるなしにかかわらず
周期的に行なわれていた。これは、このような表示デバ
イスを用いると表示データを周期的に送らないと、画面
表示が消えてしまうからである。ところで、ＴＦＴ
ＬＣＤのような各画素ごとに表示データを記憶しておく
機能を持つ表示デバイスを備えた電子機器についても、
同様に周期的にＶＲＡＭからの表示データ読み出し、表
示データの表示デバイスへの出力、表示デバイスでの画
面表示が行われていた。
【０００５】
【発明が解決しようとする課題】本来、ＴＦＴ ＬＣ
Ｄは各画素ごとに表示データを記憶しておく機能を持つ
ので、同一画面表示が続いているときはＶＲＡＭからの
表示データの読み出しは不要のはずである。同一画面表
示が続いている状態はかなり頻繁に発生する。例えば、
パーソルコンピュータを用いてワードプロセッサソフト
ウェアを使用している場合に、表示画面を前にして文章
を考えている時間や、複雑な計算処理をしているとき画
面表示の変更をしないことがある。また、ウインドウ機
能を用いて作業を行うときにとき画面表示されていない
ウインドウに書き替えが起きた場合や、同一位置に同一
データが入力された場合などもある。 しかしながら
従来のシステムでは、画面表示のためにＶＲＡＭ、表示
制御回路、表示デバイスは常時作動しており、画面表示
動作の電力消費を押さえることができなかった。
Ｄは各画素ごとに表示データを記憶しておく機能を持つ
ので、同一画面表示が続いているときはＶＲＡＭからの
表示データの読み出しは不要のはずである。同一画面表
示が続いている状態はかなり頻繁に発生する。例えば、
パーソルコンピュータを用いてワードプロセッサソフト
ウェアを使用している場合に、表示画面を前にして文章
を考えている時間や、複雑な計算処理をしているとき画
面表示の変更をしないことがある。また、ウインドウ機
能を用いて作業を行うときにとき画面表示されていない
ウインドウに書き替えが起きた場合や、同一位置に同一
データが入力された場合などもある。 しかしながら
従来のシステムでは、画面表示のためにＶＲＡＭ、表示
制御回路、表示デバイスは常時作動しており、画面表示
動作の電力消費を押さえることができなかった。
【０００６】本願発明はこのような点に鑑みてなされた
もので、同一画面表示が続いているときはＶＲＡＭから
の表示データの読み出しを行わないことにより、ＶＲＡ
Ｍからの表示データの読み出し及び表示デバイスへのデ
ータ書き込みにかかる消費電力を節減する電子機器を提
供することを目的とする。 ［発明の構成］
もので、同一画面表示が続いているときはＶＲＡＭから
の表示データの読み出しを行わないことにより、ＶＲＡ
Ｍからの表示データの読み出し及び表示デバイスへのデ
ータ書き込みにかかる消費電力を節減する電子機器を提
供することを目的とする。 ［発明の構成］
【０００７】
【課題を解決するための手段】上記目的を達成するため
に第１の本願発明は、電子機器において、表示データを
記憶する記憶手段と、前記記憶手段から送られた表示デ
ータを保持するとともにその表示データを各画素ごとに
表示する表示デバイスと、前記記憶手段に記憶された表
示データが書き替えられたことを検出する検出手段と、
前記検出手段により表示データの書き替えがおこなわれ
たことを検出された場合、前記記憶手段から表示データ
を読み出し、前記表示デバイスに表示データを送る表示
制御手段とを具備したものである。
に第１の本願発明は、電子機器において、表示データを
記憶する記憶手段と、前記記憶手段から送られた表示デ
ータを保持するとともにその表示データを各画素ごとに
表示する表示デバイスと、前記記憶手段に記憶された表
示データが書き替えられたことを検出する検出手段と、
前記検出手段により表示データの書き替えがおこなわれ
たことを検出された場合、前記記憶手段から表示データ
を読み出し、前記表示デバイスに表示データを送る表示
制御手段とを具備したものである。
【０００８】また、第２の本願発明は第１の本願発明の
電子機器において、前記記憶手段は前記表示デバイスに
表示中の第１の表示データ記憶領域と、前記表示デバイ
スに表示されていない第２の表示データ記憶領域とを有
し、更に前記記憶手段に記憶された表示データの書き替
えが第１の表示データ記憶領域内であるか否かを検出す
る表示データ書き替え検出手段と、前記書き替え検出手
段により第１の表示データ記憶領域の表示データが書き
替えられたことが検出された場合、前記記憶手段から表
示データを読み出し、前記表示デバイスに前記表示デー
タを送る表示制御手段とを具備したものである。
電子機器において、前記記憶手段は前記表示デバイスに
表示中の第１の表示データ記憶領域と、前記表示デバイ
スに表示されていない第２の表示データ記憶領域とを有
し、更に前記記憶手段に記憶された表示データの書き替
えが第１の表示データ記憶領域内であるか否かを検出す
る表示データ書き替え検出手段と、前記書き替え検出手
段により第１の表示データ記憶領域の表示データが書き
替えられたことが検出された場合、前記記憶手段から表
示データを読み出し、前記表示デバイスに前記表示デー
タを送る表示制御手段とを具備したものである。
【０００９】さらに、第３の本願発明は第１の本願発明
の電子機器において、更に前記記憶手段の書き替えデー
タが書き替える前のデータと同一か否か検出する一致検
出手段と、この一致検出手段により書き替えデータと書
き替え前のデータが同一でないことが検出された場合、
前記記憶手段から表示データを読み出し、前記表示デバ
イスに前記表示データを送る表示制御手段とを具備した
ものである。
の電子機器において、更に前記記憶手段の書き替えデー
タが書き替える前のデータと同一か否か検出する一致検
出手段と、この一致検出手段により書き替えデータと書
き替え前のデータが同一でないことが検出された場合、
前記記憶手段から表示データを読み出し、前記表示デバ
イスに前記表示データを送る表示制御手段とを具備した
ものである。
【００１０】
【作用】第１の本願発明によれば、前記記憶手段は表示
データを保持する。前記表示デバイスは表示データを保
持する機能を持つ画素の集まりによって構成され、前記
記憶手段から送られた表示データを画面に表示する。前
記検出手段は前記記憶手段に保持された表示データが書
き替えられたことを検出し、前記表示制御手段に通知す
る。前記表示制御手段はこの通知に基づき、前記記憶手
段から表示データを読み出し前記表示デバイスに前記表
示データを送る。
データを保持する。前記表示デバイスは表示データを保
持する機能を持つ画素の集まりによって構成され、前記
記憶手段から送られた表示データを画面に表示する。前
記検出手段は前記記憶手段に保持された表示データが書
き替えられたことを検出し、前記表示制御手段に通知す
る。前記表示制御手段はこの通知に基づき、前記記憶手
段から表示データを読み出し前記表示デバイスに前記表
示データを送る。
【００１１】このことにより、前記記憶手段の前記記憶
手段の表示データの書き替えのときのみ、表示データを
前記記憶手段から読み出すので、消費電力を節減するこ
とができる。
手段の表示データの書き替えのときのみ、表示データを
前記記憶手段から読み出すので、消費電力を節減するこ
とができる。
【００１２】また、第２の本願発明によれば、前記表示
データ書き替え検出手段は、前記記憶手段に記憶された
第１の表示データ記憶領域の表示データの書き替えを検
出し、表示制御手段に通知する。この通知に基づき、前
記表示制御手段は前記記憶手段から表示データを読み出
し、前記表示デバイスに前記表示データを送る。このこ
とにより、表示中の表示データの書き替えのときのみ、
表示データを前記記憶手段から読み出すので消費電力を
節減することができる。
データ書き替え検出手段は、前記記憶手段に記憶された
第１の表示データ記憶領域の表示データの書き替えを検
出し、表示制御手段に通知する。この通知に基づき、前
記表示制御手段は前記記憶手段から表示データを読み出
し、前記表示デバイスに前記表示データを送る。このこ
とにより、表示中の表示データの書き替えのときのみ、
表示データを前記記憶手段から読み出すので消費電力を
節減することができる。
【００１３】さらに、第３の本願発明によれば、一致検
出手段は、書き替えデータが書き替える前のデータと同
一でないことを検出し、表示制御手段に通知する。この
通知に基づき、前記表示制御手段は前記記憶手段から表
示データを読み出し、前記表示デバイスに前記表示デー
タを送る。このことにより、前記記憶手段に記憶された
表示データが異なる表示データに書き替えられたときに
のみ、表示データを前記記憶手段から読み出すので消費
電力を節減することができる。
出手段は、書き替えデータが書き替える前のデータと同
一でないことを検出し、表示制御手段に通知する。この
通知に基づき、前記表示制御手段は前記記憶手段から表
示データを読み出し、前記表示デバイスに前記表示デー
タを送る。このことにより、前記記憶手段に記憶された
表示データが異なる表示データに書き替えられたときに
のみ、表示データを前記記憶手段から読み出すので消費
電力を節減することができる。
【００１４】
【実施例】以下に、本願発明の実施例を示す。
【００１５】第１図は第一の本願発明の実施例に係わる
電子機器のシステム構成図である。キーボード１はユー
ザが情報を入力する手段である。ＫＢＣ２はキーボード
コントローラでありキーボード１によりキー入力された
情報をＣＰＵ４に送る機能を持つ。バス３はＣＰＵ４、
ＫＢＣ２、ＶＲＡＭ５、表示制御回路６、メインメモリ
８とを接続し、各装置間でアドレス／データ／コントロ
ール情報を伝達する信号線である。ＣＰＵ４はシステム
全体の制御を司り、ＫＢＣからのキー入力、ＶＲＡＭ５
へ表示データの書き込みなどを行う。メインメモリ８は
ＣＰＵ４を作動させるプログラムや、データなどが格納
されている。ＶＲＡＭ５はＶｉｄｅｏＲＡＭのことで表
示データを記憶するメモリである。表示制御回路６はＣ
ＰＵ４からＶＲＡＭへの書き込み命令を受けＶＲＡＭに
表示データを書き込む機能、表示するデータをＶＲＡＭ
５から読み出し、表示デバイス７へ送る機能を持つ。表
示デバイス７は例えばＴＦＴ ＬＣＤのような各画素
ごとに表示データを保持できる機能を持ち、表示データ
を視覚表示させる。第２図は第１図の表示制御回路６を
詳細に示すブロック図である。
電子機器のシステム構成図である。キーボード１はユー
ザが情報を入力する手段である。ＫＢＣ２はキーボード
コントローラでありキーボード１によりキー入力された
情報をＣＰＵ４に送る機能を持つ。バス３はＣＰＵ４、
ＫＢＣ２、ＶＲＡＭ５、表示制御回路６、メインメモリ
８とを接続し、各装置間でアドレス／データ／コントロ
ール情報を伝達する信号線である。ＣＰＵ４はシステム
全体の制御を司り、ＫＢＣからのキー入力、ＶＲＡＭ５
へ表示データの書き込みなどを行う。メインメモリ８は
ＣＰＵ４を作動させるプログラムや、データなどが格納
されている。ＶＲＡＭ５はＶｉｄｅｏＲＡＭのことで表
示データを記憶するメモリである。表示制御回路６はＣ
ＰＵ４からＶＲＡＭへの書き込み命令を受けＶＲＡＭに
表示データを書き込む機能、表示するデータをＶＲＡＭ
５から読み出し、表示デバイス７へ送る機能を持つ。表
示デバイス７は例えばＴＦＴ ＬＣＤのような各画素
ごとに表示データを保持できる機能を持ち、表示データ
を視覚表示させる。第２図は第１図の表示制御回路６を
詳細に示すブロック図である。
【００１６】アドレスデコーダ１０は、アドレスバス３
ｂを介し入力されたアドレス信号をデコードし、そのア
ドレス信号がＶＲＡＭ５のアドレスであれば、ハイレベ
ル信号´Ｈ´を出力するものである。ＶＲＡＭ書き込み
タイミング制御回路１１はデータバス３ａから入ってく
る表示データの書き込みのタイミングを制御するもので
ある。ＶＲＡＭ読み込みタイミング制御回路１２はＶＲ
ＡＭ５のデータを読み出すタイミングを制御するもので
ある。ＡＮＤゲート回路１３はＶＲＡＭの内容が書き替
えられることを検出する。次に本実施例による表示の動
作ついて詳細に示す。
ｂを介し入力されたアドレス信号をデコードし、そのア
ドレス信号がＶＲＡＭ５のアドレスであれば、ハイレベ
ル信号´Ｈ´を出力するものである。ＶＲＡＭ書き込み
タイミング制御回路１１はデータバス３ａから入ってく
る表示データの書き込みのタイミングを制御するもので
ある。ＶＲＡＭ読み込みタイミング制御回路１２はＶＲ
ＡＭ５のデータを読み出すタイミングを制御するもので
ある。ＡＮＤゲート回路１３はＶＲＡＭの内容が書き替
えられることを検出する。次に本実施例による表示の動
作ついて詳細に示す。
【００１７】ＣＰＵ４が、ＶＲＡＭ５に表示データを書
き込む場合、表示データとともにアドレス信号、メモリ
ライト信号を出力する。アドレスバス３ｂを介し送られ
てきたアドレス信号はアドレスデコーダ１０に入力され
る。アドレスデコーダ１０はアドレス信号をデコードし
、アドレス信号がＶＲＡＭ５のアドレス信号であるとき
のみ、ＡＮＤゲート回路１３へハイレベル信号´Ｈ´を
出力する。ＡＮＤゲート回路１３はアドレスデコーダ１
０から出力された信号と、ＣＰＵ４から出力されコント
ロールバス３Ｃを介して入力されるメモリライト信号と
を入力する。ＡＮＤゲート回路１３は、アドレスデコー
ダの出力がハイレベル信号´Ｈ´であり、メモリライト
信号がローレベル信号´Ｌ´の場合、ＶＲＡＭ書き込み
タイミング制御回路１１へハイレベル信号´Ｈ´を出力
する。このハイレベル信号´Ｈ´はＶＲＡＭの内容の書
き替えを示す。書き込みタイミング制御回路１１はＡＮ
Ｄゲート回路１３からハイレベル信号´Ｈ´が入力され
ると、書き込みタイミング制御回路１１はデータバス３
ａを介してＶＲＡＭ５に入力されるデータ信号を指定さ
れたアドレスに格納するタイミング信号を生成する。 また、ＡＮＤゲート回路１３の出力信号はＶＲＡＭ読み
込み制御回路１２に送られる。このＡＮＤゲート回路１
３の出力信号がハイレベル´Ｈ´のとき、ＶＲＡＭ読み
込み制御回路１２は作動し、ＶＲＡＭ５の表示データを
読み込むタイミング信号を生成する。また、ＡＮＤゲー
ト回路１３の出力信号がローレベル信号´Ｌ´のとき、
ＶＲＡＭ読み込み制御回路１２は作動しない。このこと
により、表示データに変更がない場合、表示デバイス７
へ表示データを送らないので消費電力の節減になる。
き込む場合、表示データとともにアドレス信号、メモリ
ライト信号を出力する。アドレスバス３ｂを介し送られ
てきたアドレス信号はアドレスデコーダ１０に入力され
る。アドレスデコーダ１０はアドレス信号をデコードし
、アドレス信号がＶＲＡＭ５のアドレス信号であるとき
のみ、ＡＮＤゲート回路１３へハイレベル信号´Ｈ´を
出力する。ＡＮＤゲート回路１３はアドレスデコーダ１
０から出力された信号と、ＣＰＵ４から出力されコント
ロールバス３Ｃを介して入力されるメモリライト信号と
を入力する。ＡＮＤゲート回路１３は、アドレスデコー
ダの出力がハイレベル信号´Ｈ´であり、メモリライト
信号がローレベル信号´Ｌ´の場合、ＶＲＡＭ書き込み
タイミング制御回路１１へハイレベル信号´Ｈ´を出力
する。このハイレベル信号´Ｈ´はＶＲＡＭの内容の書
き替えを示す。書き込みタイミング制御回路１１はＡＮ
Ｄゲート回路１３からハイレベル信号´Ｈ´が入力され
ると、書き込みタイミング制御回路１１はデータバス３
ａを介してＶＲＡＭ５に入力されるデータ信号を指定さ
れたアドレスに格納するタイミング信号を生成する。 また、ＡＮＤゲート回路１３の出力信号はＶＲＡＭ読み
込み制御回路１２に送られる。このＡＮＤゲート回路１
３の出力信号がハイレベル´Ｈ´のとき、ＶＲＡＭ読み
込み制御回路１２は作動し、ＶＲＡＭ５の表示データを
読み込むタイミング信号を生成する。また、ＡＮＤゲー
ト回路１３の出力信号がローレベル信号´Ｌ´のとき、
ＶＲＡＭ読み込み制御回路１２は作動しない。このこと
により、表示データに変更がない場合、表示デバイス７
へ表示データを送らないので消費電力の節減になる。
【００１８】次に第３図を用いて第２の本願発明の実施
例を説明する。第２の発明は表示に影響のない書き替え
がＶＲＡＭ５におきたとき、表示データをＶＲＡＭ５か
ら読み込まない機能を第１の発明に付加したものである
。第１図および第２図と同一の構成は、同一の番号を付
し説明を省略する。
例を説明する。第２の発明は表示に影響のない書き替え
がＶＲＡＭ５におきたとき、表示データをＶＲＡＭ５か
ら読み込まない機能を第１の発明に付加したものである
。第１図および第２図と同一の構成は、同一の番号を付
し説明を省略する。
【００１９】ＶＲＡＭ５はプレーンが一乃至複数個集ま
って形成される。プレーンとは一画面分の表示データが
記憶されているＶｉｄｅｏ ＲＡＭである。表示制御
回路６は複数個のプレーンから任意のプレーンを選択し
て、表示デバイスに表示データを表示させる。プレーン
デコーダ２１はアドレスバス３ｂを介し入力されたアド
レス信号をデコードし、プレーン番号を出力する。プレ
ーン番号レジスタ２２は、現在表示デバイス７が表示し
ている表示画面のプレーン番号を記憶しており、そのプ
レーン番号を出力する。比較器２３はプレーンデコーダ
２１から出力された番号とプレーン番号レジスタ２２か
ら出力された番号を比較し、同一のプレーン番号のとき
にハイレベル信号´Ｈ´を出力する。次に本実施例によ
る比較の動作について詳細に説明する。
って形成される。プレーンとは一画面分の表示データが
記憶されているＶｉｄｅｏ ＲＡＭである。表示制御
回路６は複数個のプレーンから任意のプレーンを選択し
て、表示デバイスに表示データを表示させる。プレーン
デコーダ２１はアドレスバス３ｂを介し入力されたアド
レス信号をデコードし、プレーン番号を出力する。プレ
ーン番号レジスタ２２は、現在表示デバイス７が表示し
ている表示画面のプレーン番号を記憶しており、そのプ
レーン番号を出力する。比較器２３はプレーンデコーダ
２１から出力された番号とプレーン番号レジスタ２２か
ら出力された番号を比較し、同一のプレーン番号のとき
にハイレベル信号´Ｈ´を出力する。次に本実施例によ
る比較の動作について詳細に説明する。
【００２０】プレーンデコーダ２１は、アドレスバス３
ｂを介し入力されたアドレスデータをプレーン番号に変
換し、比較器２３に出力する。プレーン番号レジスタ２
２は比較器２３へプレーン番号を出力する。比較器２３
はこの２つのプレーン番号を比較し、一致した場合ハイ
レベル信号´Ｈ´を出力する。このハイレベル信号´Ｈ
´はＡＮＤゲート回路２５へ送られる。また、第１の発
明の実施例と同様に得られたＡＮＤゲート回路１３の出
力信号はＡＮＤゲート回路２５へ送られる。ＡＮＤゲー
ト回路２５は送られてきた信号がどちらもハイレベル信
号´Ｈ´のときのみＶＲＡＭ読み込みタイミング制御１
２へハイレベル信号´Ｈ´を送る。すなわち、ＡＮＤゲ
ート回路２５は表示中のプレーンにデータが書き込まれ
たときのみ、ハイレベル信号´Ｈ´を出力する。
ｂを介し入力されたアドレスデータをプレーン番号に変
換し、比較器２３に出力する。プレーン番号レジスタ２
２は比較器２３へプレーン番号を出力する。比較器２３
はこの２つのプレーン番号を比較し、一致した場合ハイ
レベル信号´Ｈ´を出力する。このハイレベル信号´Ｈ
´はＡＮＤゲート回路２５へ送られる。また、第１の発
明の実施例と同様に得られたＡＮＤゲート回路１３の出
力信号はＡＮＤゲート回路２５へ送られる。ＡＮＤゲー
ト回路２５は送られてきた信号がどちらもハイレベル信
号´Ｈ´のときのみＶＲＡＭ読み込みタイミング制御１
２へハイレベル信号´Ｈ´を送る。すなわち、ＡＮＤゲ
ート回路２５は表示中のプレーンにデータが書き込まれ
たときのみ、ハイレベル信号´Ｈ´を出力する。
【００２１】このことにより表示デバイス７が表示して
いるプレーンに影響のない他のプレーンへ表示データを
書き込むとき、表示デバイス７に新たにデータを送る動
作がおこらなくなり省電力化することになる。
いるプレーンに影響のない他のプレーンへ表示データを
書き込むとき、表示デバイス７に新たにデータを送る動
作がおこらなくなり省電力化することになる。
【００２２】次に第４図および第５図を用いて第３の本
願発明の実施例を説明する。第３の発明は、ＶＲＡＭ５
にデータを書き込むとき、前と同じデータならＶＲＡＭ
５から表示デバイス７にはデータを書き込まない機能を
第１の発明に追加したものである。
願発明の実施例を説明する。第３の発明は、ＶＲＡＭ５
にデータを書き込むとき、前と同じデータならＶＲＡＭ
５から表示デバイス７にはデータを書き込まない機能を
第１の発明に追加したものである。
【００２３】ＶＲＡＭチップ３１はライトデータライン
３４、アドレスライン３６、リードライン３７、ライト
ライン３８が信号入力用に、リードデータ３５が信号出
力用に接続されている。フリップフロップ３３は、リー
ド信号が入力されたとき、比較回路３２ａからの信号を
保持し、その信号を比較回路３２ｂに出力する。次に、
本実施例の動作を説明する。
３４、アドレスライン３６、リードライン３７、ライト
ライン３８が信号入力用に、リードデータ３５が信号出
力用に接続されている。フリップフロップ３３は、リー
ド信号が入力されたとき、比較回路３２ａからの信号を
保持し、その信号を比較回路３２ｂに出力する。次に、
本実施例の動作を説明する。
【００２４】ＣＰＵ４はＶＲＡＭ５のデータを書き替え
るとき、まずアドレスライン３６へアドレス信号、ライ
トデータライン３４へライトデータ信号、リードライン
３７へリード信号を出力する。ＶＲＡＭチップ３１はリ
ード信号の入力により、アドレス信号に対応するリード
データを読み出し、リードデータライン３５へリードデ
ータを出力する。比較回路３２ａは、ライトデータ信号
とリードデータ信号を入力し、比較結果（コンペアＡ）
を出力する。また、フリップフロップ３３はリード信号
の立上がりで比較回路３２ａの比較結果（コンペアＡ）
を取り込み、このデータ（コンペアＢ）を出力する。Ｃ
ＰＵ４はこの後、ライトライン３８へライト信号を出力
する。ライト信号がローレベル´Ｌ´になると、既に送
られているライトデータ信号をＶＲＡＭのチップ３１の
指定アドレスに書き込む。比較回路３２ｂは、ライト信
号とフリップフロップ３３の出力とを論理ＯＲ演算し、
出力する。（コンペアＣ）ここで、リードデータ信号と
ライトデータ信号の比較結果によって、それぞれ場合分
けをして説明する。
るとき、まずアドレスライン３６へアドレス信号、ライ
トデータライン３４へライトデータ信号、リードライン
３７へリード信号を出力する。ＶＲＡＭチップ３１はリ
ード信号の入力により、アドレス信号に対応するリード
データを読み出し、リードデータライン３５へリードデ
ータを出力する。比較回路３２ａは、ライトデータ信号
とリードデータ信号を入力し、比較結果（コンペアＡ）
を出力する。また、フリップフロップ３３はリード信号
の立上がりで比較回路３２ａの比較結果（コンペアＡ）
を取り込み、このデータ（コンペアＢ）を出力する。Ｃ
ＰＵ４はこの後、ライトライン３８へライト信号を出力
する。ライト信号がローレベル´Ｌ´になると、既に送
られているライトデータ信号をＶＲＡＭのチップ３１の
指定アドレスに書き込む。比較回路３２ｂは、ライト信
号とフリップフロップ３３の出力とを論理ＯＲ演算し、
出力する。（コンペアＣ）ここで、リードデータ信号と
ライトデータ信号の比較結果によって、それぞれ場合分
けをして説明する。
【００２５】まず、リードデータ信号とライトデータ信
号が一致しない場合について説明する。比較回路３２ａ
は入力されたライトデータ信号とリードデータ信号の比
較結果により、ローレベル信号´Ｌ´をフリップフロッ
プ３３に送る。フリップフロップ３３では、リード信号
の立ち上がりで、比較回路３２ａから送られた信号を保
持し、この信号を送る。この場合、ローレベル信号´Ｌ
´を保持し、比較回路３２ｂに送る。比較回路３２ｂは
フリップフロップ３３から出力されたローレベル信号´
Ｌ´に基づき、ライト信号のローレベル信号´Ｌ´を有
効とする。従って、この信号を表示デバイス書き替え命
令とし、この信号がローレベル信号´Ｌ´のとき、表示
制御回路６はＶＲＡＭ５からデータを読み込み、表示デ
バイスにデータを送る。
号が一致しない場合について説明する。比較回路３２ａ
は入力されたライトデータ信号とリードデータ信号の比
較結果により、ローレベル信号´Ｌ´をフリップフロッ
プ３３に送る。フリップフロップ３３では、リード信号
の立ち上がりで、比較回路３２ａから送られた信号を保
持し、この信号を送る。この場合、ローレベル信号´Ｌ
´を保持し、比較回路３２ｂに送る。比較回路３２ｂは
フリップフロップ３３から出力されたローレベル信号´
Ｌ´に基づき、ライト信号のローレベル信号´Ｌ´を有
効とする。従って、この信号を表示デバイス書き替え命
令とし、この信号がローレベル信号´Ｌ´のとき、表示
制御回路６はＶＲＡＭ５からデータを読み込み、表示デ
バイスにデータを送る。
【００２６】つぎに、リードデータとライトデータが一
致する場合について説明する。比較回路３２ａは入力さ
れたライトデータ信号とリードデータ信号の比較結果に
より、ハイレベル信号´Ｈ´をフリップフロップ３３に
送る。フリップフロップ３３ではリード信号の立ち上が
りで比較回路３２ａから送られた信号を保持し、この信
号を送る。この場合、ハイレベル信号´Ｈ´を保持し、
比較回路３２ｂに送る。次に比較回路３２ｂはフリップ
フロップ３３から出力されたハイレベル信号´Ｈ´に基
づき、ライト信号のローレベル信号´Ｌ´を無効とする
。従って、この信号がハイレベル信号´Ｈ´のとき、表
示制御回路６は、ＶＲＡＭ５からデータを読み込み、表
示デバイスにデータを送らない。
致する場合について説明する。比較回路３２ａは入力さ
れたライトデータ信号とリードデータ信号の比較結果に
より、ハイレベル信号´Ｈ´をフリップフロップ３３に
送る。フリップフロップ３３ではリード信号の立ち上が
りで比較回路３２ａから送られた信号を保持し、この信
号を送る。この場合、ハイレベル信号´Ｈ´を保持し、
比較回路３２ｂに送る。次に比較回路３２ｂはフリップ
フロップ３３から出力されたハイレベル信号´Ｈ´に基
づき、ライト信号のローレベル信号´Ｌ´を無効とする
。従って、この信号がハイレベル信号´Ｈ´のとき、表
示制御回路６は、ＶＲＡＭ５からデータを読み込み、表
示デバイスにデータを送らない。
【００２７】このことにより、ＶＲＡＭ５に記憶されて
いる表示データと書き替えられるデータが同じ場合、表
示デバイス７を新たに書き替える動作がおこらなくなり
省電力化することになる。
いる表示データと書き替えられるデータが同じ場合、表
示デバイス７を新たに書き替える動作がおこらなくなり
省電力化することになる。
【００２８】
【発明の効果】以上詳述してきたように本願発明は、電
子機器において、同一画面表示が続いているときはＶＲ
ＡＭからの表示データの読み出しを行わないことにより
、ＶＲＡＭからの表示データの読み出し及び表示デバイ
スへのデータ書き込みにかかる消費電力を節減すること
ができる。
子機器において、同一画面表示が続いているときはＶＲ
ＡＭからの表示データの読み出しを行わないことにより
、ＶＲＡＭからの表示データの読み出し及び表示デバイ
スへのデータ書き込みにかかる消費電力を節減すること
ができる。
【図１】本実施例の電子機器の全体構成を示すシステム
構成図である。
構成図である。
【図２】図１の表示制御回路６を示すブロック図である
。
。
【図３】第２の実施例の表示制御回路６を示すブロック
図である。
図である。
【図４】第３の実施例のＶＲＡＭ５の周辺回路を示すブ
ロック図である。
ロック図である。
【図５】図４に示す各回路の入出力信号のタイミングを
示すタイミングチャートである。
示すタイミングチャートである。
１ キーボード
２ キーボード・コントローラ３
バス ３ａ データバス ３ｂ アドレスバス ３ｃ コントロールバス ４ ＣＰＵ ５ Ｖｉｄｅｏ ＲＡＭ６
表示制御回路 ７ 表示デバイス ８ メインメモリ １０ アドレスデコーダ １１ ＶＲＡＭ書き込みタイミング制御回路
１２ ＶＲＡＭ読み込みタイミング制御回路
１３ ＡＮＤゲート回路 ２１ プレーンンデコーダ ２２ プレーン番号レジスタ２３
比較器 ２５ ＡＮＤゲート回路 ３１ ＶＲＡＭチップ ３２ａ 比較回路 ３２ｂ 比較回路 ３３ フリップフロップ ３４ ライトデータライン ３５ リードデータライン ３６ アドレスライン ３７ リードライン ３８ ライトライン
バス ３ａ データバス ３ｂ アドレスバス ３ｃ コントロールバス ４ ＣＰＵ ５ Ｖｉｄｅｏ ＲＡＭ６
表示制御回路 ７ 表示デバイス ８ メインメモリ １０ アドレスデコーダ １１ ＶＲＡＭ書き込みタイミング制御回路
１２ ＶＲＡＭ読み込みタイミング制御回路
１３ ＡＮＤゲート回路 ２１ プレーンンデコーダ ２２ プレーン番号レジスタ２３
比較器 ２５ ＡＮＤゲート回路 ３１ ＶＲＡＭチップ ３２ａ 比較回路 ３２ｂ 比較回路 ３３ フリップフロップ ３４ ライトデータライン ３５ リードデータライン ３６ アドレスライン ３７ リードライン ３８ ライトライン
Claims (3)
- 【請求項１】 表示データを記憶する記憶手段と、前
記記憶手段から送られた表示データを各画素ごとに保持
するとともにその表示データを表示する表示デバイスと
、前記記憶手段に記憶された表示データが書き替えられ
たことを検出する検出手段と、前記検出手段により表示
データの書き替えが検出された場合、前記記憶手段から
表示データを読み出し、前記表示デバイスに表示データ
を送る表示制御手段とを具備することを特徴とする電子
機器。 - 【請求項２】 請求項１の電子機器において、前記記
憶手段は前記表示デバイスに表示中の第１の表示データ
記憶領域と前記表示デバイスに表示されていない第２の
表示データ記憶領域とを有し、更に前記記憶手段に記憶
された表示データの書き替えが第１の表示データ記憶領
域内であるか否かを検出する表示データ書き替え検出手
段と、前記表示データ書き替え検出手段により第１の表
示データ記憶領域の表示データが書き替えられたことが
検出された場合、前記記憶手段から表示データを読み出
し、前記表示デバイスに前記表示データを送る表示制御
手段とを具備することを特徴とする電子機器。 - 【請求項３】 請求項１の電子機器において、更に前
記記憶手段の書き替えデータが書き替える前のデータと
同一か否か検出する一致検出手段と、この一致検出手段
により書き替えデータと書き替え前のデータが同一でな
いことが検出された場合、前記記憶手段から表示データ
を読み出し、前記表示デバイスに前記表示データを送る
表示制御手段とを具備することを特徴とする電子機器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000538A JPH04242790A (ja) | 1991-01-08 | 1991-01-08 | 電子機器 |
| EP19920100075 EP0498148A3 (en) | 1991-01-08 | 1992-01-03 | Tft lcd display control system for displaying data upon detection of vram write access |
| KR1019920000120A KR920015257A (ko) | 1991-01-08 | 1992-01-08 | Vram 기록 액세스 검출에 따라 데이타를 디스플레이하는 디스플레이 제어 시스템 |
| US08/190,217 US5434589A (en) | 1991-01-08 | 1994-02-01 | TFT LCD display control system for displaying data upon detection of VRAM write access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000538A JPH04242790A (ja) | 1991-01-08 | 1991-01-08 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04242790A true JPH04242790A (ja) | 1992-08-31 |
Family
ID=11476527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000538A Pending JPH04242790A (ja) | 1991-01-08 | 1991-01-08 | 電子機器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5434589A (ja) |
| EP (1) | EP0498148A3 (ja) |
| JP (1) | JPH04242790A (ja) |
| KR (1) | KR920015257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07162005A (ja) * | 1993-11-15 | 1995-06-23 | Semiconductor Energy Lab Co Ltd | 半導体集積回路およびその作製方法 |
Families Citing this family (14)
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|---|---|---|---|---|
| JP2902290B2 (ja) * | 1994-01-11 | 1999-06-07 | キヤノン株式会社 | 表示制御システム |
| TW270993B (en) * | 1994-02-21 | 1996-02-21 | Hitachi Seisakusyo Kk | Matrix liquid crystal display and driving circuit therefor |
| TW475079B (en) * | 1994-05-24 | 2002-02-01 | Semiconductor Energy Lab | Liquid crystal display device |
| JPH08328516A (ja) * | 1995-06-02 | 1996-12-13 | Canon Inc | 表示装置及び方法 |
| US5757365A (en) * | 1995-06-07 | 1998-05-26 | Seiko Epson Corporation | Power down mode for computer system |
| JP2809180B2 (ja) | 1996-03-22 | 1998-10-08 | 日本電気株式会社 | 液晶表示装置 |
| JPH1090662A (ja) * | 1996-07-12 | 1998-04-10 | Tektronix Inc | プラズマ・アドレス液晶表示装置及びその表示パネルの動作方法 |
| JP3403032B2 (ja) * | 1997-10-24 | 2003-05-06 | キヤノン株式会社 | 液晶表示パネルの駆動装置と駆動方法 |
| US6088806A (en) * | 1998-10-20 | 2000-07-11 | Seiko Epson Corporation | Apparatus and method with improved power-down mode |
| US7113744B1 (en) * | 1999-10-21 | 2006-09-26 | Broadcom Corporation | Adaptive radio transceiver with a power amplifier |
| WO2002017630A1 (en) * | 2000-08-25 | 2002-02-28 | Matsushita Electric Industrial Co., Ltd. | Decoding device, electronic device, and decoding method |
| JP2004287164A (ja) * | 2003-03-24 | 2004-10-14 | Seiko Epson Corp | データドライバ及び電気光学装置 |
| US7268755B2 (en) * | 2003-03-25 | 2007-09-11 | Intel Corporation | Architecture for smart LCD panel interface |
| US7719876B2 (en) | 2008-07-31 | 2010-05-18 | Unity Semiconductor Corporation | Preservation circuit and methods to maintain values representing data in one or more layers of memory |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0106121B1 (en) * | 1982-09-20 | 1989-08-23 | Kabushiki Kaisha Toshiba | Video ram write control apparatus |
| DE3752232T2 (de) * | 1986-08-18 | 1999-04-29 | Canon K.K., Tokio/Tokyo | Anzeigegerät |
| US4796203A (en) * | 1986-08-26 | 1989-01-03 | Kabushiki Kaisha Toshiba | High resolution monitor interface and related interfacing method |
| JP2579933B2 (ja) * | 1987-03-31 | 1997-02-12 | キヤノン株式会社 | 表示制御装置 |
| JPH0713787B2 (ja) * | 1987-05-22 | 1995-02-15 | 日本電気株式会社 | デイスプレイ制御用回路 |
| US5059961A (en) * | 1989-08-21 | 1991-10-22 | Cheng Te J | Screen blanker for a monitor of a computer system |
| JPH0413179A (ja) * | 1990-05-07 | 1992-01-17 | Mitsubishi Electric Corp | 表示制御装置 |
-
1991
- 1991-01-08 JP JP3000538A patent/JPH04242790A/ja active Pending
-
1992
- 1992-01-03 EP EP19920100075 patent/EP0498148A3/en not_active Withdrawn
- 1992-01-08 KR KR1019920000120A patent/KR920015257A/ko not_active Ceased
-
1994
- 1994-02-01 US US08/190,217 patent/US5434589A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07162005A (ja) * | 1993-11-15 | 1995-06-23 | Semiconductor Energy Lab Co Ltd | 半導体集積回路およびその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0498148A3 (en) | 1993-02-03 |
| US5434589A (en) | 1995-07-18 |
| KR920015257A (ko) | 1992-08-26 |
| EP0498148A2 (en) | 1992-08-12 |
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