[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7585295B2 - 薄膜トランジスタ、アレイ基板及び表示装置 - Google Patents

薄膜トランジスタ、アレイ基板及び表示装置 Download PDF

Info

Publication number
JP7585295B2
JP7585295B2 JP2022505485A JP2022505485A JP7585295B2 JP 7585295 B2 JP7585295 B2 JP 7585295B2 JP 2022505485 A JP2022505485 A JP 2022505485A JP 2022505485 A JP2022505485 A JP 2022505485A JP 7585295 B2 JP7585295 B2 JP 7585295B2
Authority
JP
Japan
Prior art keywords
light control
thin film
film transistor
base substrate
line segment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022505485A
Other languages
English (en)
Other versions
JP2023502828A (ja
Inventor
云天 ▲張▼
洲 ▲ルイ▼
▲鵬▼ 江
▲海▼▲鵬▼ ▲楊▼
珂 戴
春旭 ▲張▼
忠厚 ▲呉▼
▲麗▼ 田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei BOE Display Lighting Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei BOE Display Lighting Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei BOE Display Lighting Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of JP2023502828A publication Critical patent/JP2023502828A/ja
Application granted granted Critical
Publication of JP7585295B2 publication Critical patent/JP7585295B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/1336—Illuminating devices
    • G02F1/133601—Illuminating devices for spatial active dimming
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1347—Arrangement of liquid crystal layers or cells in which the final condition of one light beam is achieved by the addition of the effects of two or more layers or cells
    • G02F1/13471—Arrangement of liquid crystal layers or cells in which the final condition of one light beam is achieved by the addition of the effects of two or more layers or cells in which all the liquid crystal cells or layers remain transparent, e.g. FLC, ECB, DAP, HAN, TN, STN, SBE-LC cells

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Description

本願は、２０１９年１１月２０日付け提出された中国特許出願第２０１９１１１４３７６４．５号の優先権を主張し、ここで、上記中国出願の開示内容を全文で援用して本願の一部とする。
本開示は、少なくとも一実施例が薄膜トランジスタ、アレイ基板及び表示装置に関する。
ローカルディミング技術を採用して表示コントラストを高めることができる。例えば、液晶表示装置は、積層された表示液晶パネルと光制御液晶パネルとを含み、バックライトユニットからの光は光制御液晶パネルを介して調整された後、表示液晶パネルに入り、表示のコントラストを高めることができる。表示液晶パネルと光制御液晶パネルは、それぞれアレイ基板を含み、アレイ基板は、薄膜トランジスタアレイを含む駆動回路を含む。光制御液晶パネルの駆動回路において、ゲート線とデータ線は、折れ線の配線でも直線の配線でもよい。光制御液晶パネルは、アレイ状を呈する複数の個別の光制御ユニットを含む光制御アレイを含み、各列の光制御ユニットは、１本のデータ線に対応する。当該列の光制御ユニットにおいて、薄膜トランジスタが当該データ線の同一側に位置してもよいし、または、隣接する行の光制御ユニットにおける薄膜トランジスタが当該データ線の異なる側にそれぞれ位置してもよい。
本開示の少なくとも一実施例は、ベース基板に設けられるとともに、前記ベース基板に位置するゲート電極と、第一電極と、第二電極とを含む薄膜トランジスタであって、前記ゲート電極は、第一方向に沿って延びる第一本体部分と、基本的に前記第一方向に沿って延び、前記第一本体部分に電気的に接続されるとともに、前記第一本体部分から第一間隔を開けた第一延長部分と、を含み、前記第一電極は、前記ベース基板における正射影が前記第一本体部分による前記ベース基板における正射影と少なくとも一部重なる、第一重なり端と、前記第一重なり端の前記第一本体部分から離れた側に位置する、前記ベース基板における正射影が前記第一延長部分による前記ベース基板における正射影と少なくとも一部重なる、第一補償端と、前記第一重なり端と前記第一補償端とを接続し、前記ベース基板における正射影が前記第一間隔による前記ベース基板における正射影内に位置する第一中間部分と、を含む薄膜トランジスタを提供する。
例えば、本開示の一実施例により提供される薄膜トランジスタにおいて、前記第一中間部分が前記第一方向に沿って延びるストライプ部を含み、前記第一電極は、前記ストライプ部に接続され、前記ストライプ部の前記第一本体部分に近い第一側に位置するとともに、前記第一方向に沿って間隔を開けて並ぶ複数の第一部分と、前記ストライプ部に接続され、前記ストライプ部の前記第一延長部分に近い第二側に位置するとともに、前記第一方向に沿って間隔を開けて並ぶ複数の第二部分と、を含み、前記第一重なり端は、前記複数の第一部分のそれぞれの少なくとも一部を含み、前記第一補償端は、前記複数の第二部分のそれぞれの少なくとも一部を含む。
例えば、本開示の一実施例により提供される薄膜トランジスタにおいて、前記複数の第一部分のそれぞれは、第一領域と第二領域とを含み、前記第一領域による前記ベース基板における正射影が前記第一本体部分による前記ベース基板における正射影内に位置し、前記第二領域による前記ベース基板における正射影が前記第一本体部分による前記ベース基板における正射影と重ならず、且つ、前記第一間隔による前記ベース基板における正射影内に位置し、前記複数の第二部分のそれぞれは、第三領域と第四領域とを含み、前記第三領域による前記ベース基板における正射影が前記第一延長部分による前記ベース基板における正射影内に位置し、前記第四領域による前記ベース基板における正射影が前記第一延長部分による前記ベース基板における正射影と重ならず、且つ、前記第一間隔による前記ベース基板における正射影内に位置する。
例えば、本開示の一実施例により提供される薄膜トランジスタにおいて、前記複数の第一部分は、前記複数の第二部分と一々と対応し、前記複数の第一部分と前記複数の第二部分は、前記ストライプ部を対称軸に軸対称である。
例えば、本開示の一実施例により提供される薄膜トランジスタにおいて、前記複数の第一部分のそれぞれは、前記第一方向に直交し、且つ、前記複数の第二部分のそれぞれは、前記第一方向に直交する。
例えば、本開示の一実施例により提供される薄膜トランジスタにおいて、前記第二電極による前記ベース基板における正射影が前記第一本体部分による前記ベース基板における正射影と少なくとも一部重なり、前記第二電極は、前記第一方向に沿って並ぶとともに前記第一延長部分から離れた方向に沿って窪む複数の第一凹部分を含み、前記第一電極は、前記複数の第一部分と一々と対応する複数の第一突出部分をさらに含み、前記複数の第一突出部分のそれぞれが対応する前記第一部分に接続され、前記複数の第一突出部分がそれぞれ一々と対応して前記複数の第一凹部分に延長し、且つ、前記第一重なり端は、前記複数の第一突出部分をさらに含む。
例えば、本開示の一実施例により提供される薄膜トランジスタにおいて、前記第一本体部分は、前記第一延長部分に近いエッジを有し、当該エッジによる前記ベース基板における正射影が前記複数の第一部分による前記ベース基板における正射影と少なくとも一部オーバーラップし、前記複数の第一部分のそれぞれによる前記第一方向における幅がそれに接続された前記第一突出部による前記第一方向における幅よりも大きい。
例えば、本開示の一実施例により提供される薄膜トランジスタにおいて、前記第一延長部分の前記第一方向に直交する方向における幅は、０よりも大きく、３μｍ以下であり、第一延長部分の前記第一方向に直交する方向における幅と第一本体部分の前記第一方向に直交する方向における幅との比は０．２～０．３である。
例えば、本開示の一実施例により提供される薄膜トランジスタにおいて、前記ゲート電極は、前記第一本体部分と前記第一延長部分を接続する、前記ベース基板における正射影が前記第一電極と前記第二電極による前記ベース基板における正射影と何れも重ならない第一接続部分をさらに含む。
例えば、本開示の一実施例により提供される薄膜トランジスタにおいて、前記第一延長部分は、前記第一方向に第一端と第二端とを有し、前記第一本体部分は、前記第一方向に第一端と第二端とを有し、前記第一接続部分は、前記第一延長部分の第一端と前記第一本体部分の第一端を接続し、且つ、前記第一延長部分の第二端と前記第一本体部分の第二端は、前記第一接続部分の同一側に位置する。
例えば、本開示の一実施例により提供される薄膜トランジスタにおいて、前記第一方向と水平方向との間の夾角は、０度よりも大きく９０度よりも小さい。
本開示の少なくとも一実施例は、前記ベース基板に設けられた、第二方向に沿って延びた複数本の第一信号線と第三方向に沿って延びた複数本の第二信号線とを含み、前記第二方向と前記第三方向が互に交差し、前記複数本の第一信号線と前記複数本の第二信号線が交差してアレイ状に配置された複数の光制御ユニットを区画し、各前記光制御ユニットは、本開示の実施例により提供される何れか１種の薄膜トランジスタを含み、前記第一方向は、前記第二方向と前記第三方向との両者と交差し、前記薄膜トランジスタのゲート電極は、前記複数本の第一信号線のうちの一本に電気的に接続され、前記薄膜トランジスタの第一電極または第二電極は、前記複数本の第二信号線のうちの一本に電気的に接続されるとともに、前記複数本の第一信号線及び前記複数本の第二信号線は、何れも前記ベース基板に設けられた、アレイ基板をさらに提供する。
例えば、本開示の一実施例により提供されるアレイ基板において、前記複数の光制御ユニットは、第一光制御ユニットと第二光制御ユニットとを含み、前記第一光制御ユニットに含まれる薄膜トランジスタにおける前記第一方向は、前記第二光制御ユニットに含まれる薄膜トランジスタにおける前記第一方向と交差する。
例えば、本開示の一実施例により提供されるアレイ基板において、前記第一光制御ユニットに含まれる薄膜トランジスタと前記第二光制御ユニットに含まれる薄膜トランジスタは、同一の第二信号線に接続されるとともに、当該同一の第二信号線の第一側と第二側にそれぞれ位置し、当該第一側と当該第二側が前記第二方向において互に反対側となる。
例えば、本開示の一実施例により提供されるアレイ基板において、前記第一光制御ユニットと前記第二光制御ユニットは、前記第三方向に沿って並ぶ隣接する２つの光制御ユニットの行にそれぞれ位置し、且つ、前記第一光制御ユニットと前記第二光制御ユニットは、前記第二方向に沿って並ぶ隣接する２つの光制御ユニットの列にそれぞれ位置する。
例えば、本開示の一実施例により提供されるアレイ基板において、前記第一光制御ユニットに含まれる薄膜トランジスタは、前記第一電極の第一補償端による前記ベース基板における正射影の面積を第一面積とし、前記第一電極の第一重なり端による前記ベース基板における正射影の面積を第三面積とし、前記第二光制御ユニットに含まれる薄膜トランジスタは、前記第一電極の第一補償端による前記ベース基板における正射影の面積を第二面積とし、前記第一電極の第一重なり端による前記ベース基板における正射影の面積を第四面積とし、前記第一面積は、前記第二面積と異なり、前記第三面積は、前記第四面積と異なり、前記第一面積と前記第二面積との和は、前記第三面積と前記第四面積との和と同じである。
例えば、本開示の一実施例により提供されるアレイ基板において、前記第一光制御ユニットに含まれる薄膜トランジスタは、前記第二光制御ユニットに含まれる薄膜トランジスタと前記第三方向に沿った対称軸に対して軸対称であり、または、前記第一光制御ユニットに含まれる薄膜トランジスタは、前記第三方向に沿って並進された後で前記第二光制御ユニットに含まれる薄膜トランジスタと前記第三方向に沿った対称軸に対して軸対称である。
例えば、本開示の一実施例により提供されるアレイ基板において、前記複数本の第一信号線の少なくとも一部は、折れ線であり、且つ、連続した周期で並ぶ複数の第一折れ線ユニットを含み、１つの前記第一折れ線ユニットは、１つの前記光制御ユニットに対応し、１つの前記第一折れ線ユニットは、第四方向に沿って延びた第一線分と第五方向に沿って延びた第二線分とを含み、第四方向は、第五方向と交差し、前記第四方向と前記第五方向が何れも前記第二方向と前記第三方向と交差し、前記第一線分と前記第二線分は、前記第二方向に沿って順次並び、前記第一線分は、前記第二線分に接続された第一端を含み、前記第二線分は、前記第一線分の第一端に接続された第一端を含み、前記第一線分の第一端と前記第二線分の第一端との接続点は、前記第一折れ線ユニットの折曲点であり、前記第一光制御ユニットにおいて、前記第一本体部分が前記第一折れ線ユニットの第一線分に接続され、且つ、前記第二光制御ユニットにおいて、前記第一本体部分が前記第一折れ線ユニットの第二線分に接続される。
例えば、本開示の一実施例により提供されるアレイ基板において、前記第一光制御ユニットに含まれる薄膜トランジスタにおける前記第一方向は、前記第五方向と同じであり、前記第二光制御ユニットに含まれる薄膜トランジスタにおける前記第一方向は、前記第四方向と同じである。
例えば、本開示の一実施例により提供されるアレイ基板において、前記第一線分は、隣接する前記第一折れ線ユニットの前記第二線分に接続された第二端を含み、前記第二線分は、隣接する前記第一折れ線ユニットの前記第一線分の第二端に接続された第二端を含み、前記第一線分の第二端と前記第二線分の第二端との接続点の前記ベース基板における正射影が前記第二信号線による前記ベース基板における正射影に位置し、前記第一光制御ユニットにおいて、前記第一線分の第二端が前記第一線分の第一端よりも前記薄膜トランジスタに近く、且つ、前記第二光制御ユニットにおいて、前記第二線分の第二端が前記第二線分の第一端よりも前記薄膜トランジスタに近い。
例えば、本開示の一実施例により提供されるアレイ基板において、前記複数本の第二信号線の少なくとも一部は、折れ線であり、且つ、連続した周期で並ぶ複数の第二折れ線ユニットを含み、１つの前記第二折れ線ユニットが１つの前記光制御ユニットに対応し、１つの前記第二折れ線ユニットは、第六方向に沿って延びた第一線分と第七方向に沿って延びた第二線分とを含み、第六方向が第七方向と交差し、前記第六方向と前記第七方向とが何れも前記第二方向と前記第三方向と交差し、前記第一線分と前記第二線分は、前記第三方向に沿って順次並び、前記第一線分は、前記第二線分に接続された第一端を含み、前記第二線分は、前記第一線分の第一端に接続された第一端を含み、前記第一線分の第一端と前記第二線分の第一端との接続点は、前記第二折れ線ユニットの折曲点であり、前記第一光制御ユニットにおいて、前記薄膜トランジスタの第一電極または第二電極が前記第二折れ線ユニットの第一線分に接続され、且つ、前記第二光制御ユニットにおいて、前記薄膜トランジスタの第一電極または第二電極が前記第二折れ線ユニットの第一線分に接続された
例えば、本開示の一実施例により提供されるアレイ基板において、前記第二信号線の少なくとも一部は、直線である。
本開示の少なくとも一実施例は、本開示の実施例により提供される何れか１種のアレイ基板を含む表示装置であって、前記アレイ基板は、光制御基板であり、前記表示装置は、前記光制御基板を含む光制御パネルと、前記光制御パネルと積層して設けられるとともに、複数本の前記第二方向に沿って延びた第一表示信号線と複数本の前記第三方向に沿って延びた第二表示信号線とを含み、前記複数本の第一表示信号線と前記複数本の第二表示信号線が交差してアレイ状に配置された複数のサブ画素ユニットを区画する表示液晶パネルと、前記光制御パネルの前記表示液晶パネルから離れた側に位置するバックライトユニットと、をさらに含み、前記光制御パネルは、バックライトユニットからのバックライトがそれを経て前記表示液晶パネルに入射するのを許容するように配置される、表示装置をさらに提供する。
本発明の実施例の技術的手段をより明確に説明するために、以下、実施例の図面について簡単に説明するが、以下の説明における図面は、本発明の実施例の一部のみに関し、本発明を限定するものではないことが自明である。
本開示の一実施例により提供される薄膜トランジスタの平面模式図である。 図１ＡにおけるＡ－Ａ’線に沿った断面模式図である。 本開示の一実施例により提供される他の薄膜トランジスタの平面模式図である。 図２ＡにおけるＢ－Ｂ’線に沿った断面模式図である。 図２ＡにおけるＣ－Ｃ’線に沿った断面模式図である。 薄膜トランジスタのアライメントずれが発生して寄生容量が変化する模式図である。 本開示の一実施例により提供される薄膜トランジスタのアライメントずれが発生するときの容量補償の模式図である。 本開示の他の一実施例により提供される薄膜トランジスタのアライメントずれが発生するときの容量補償の模式図である。 本開示の一実施例により提供される光制御基板の構成模式図である。 図４Ａに示す光制御基板の第一光制御ユニットと第二光制御ユニットにおける薄膜トランジスタを含む局部の拡大模式図である。 本開示の一実施例により提供される他の光制御基板の構成模式図である。 図５Ａに示す光制御基板の第一光制御ユニットにおける薄膜トランジスタを含む局部の拡大模式図である。 図５Ａに示す光制御基板の第二光制御ユニットにおける薄膜トランジスタを含む局部の拡大模式図である。 本開示の一実施例により提供される更なる光制御基板の構成模式図である。 図６Ａにおける局部の拡大模式図である。 図６Ａに示す光制御基板の第一光制御ユニットにおける薄膜トランジスタを含む局部の拡大模式図である。 図６Ａに示す光制御基板の第二光制御ユニットにおける薄膜トランジスタを含む局部の拡大模式図である。 図６ＣにおけるＢ－Ｂ’線とＤ－Ｄ’線に沿った断面模式図である。 本開示の一実施例により提供される表示装置の構成模式図である。
本発明の実施例の目的、技術的手段及び利点をさらに明確に説明するために、以下、本発明の実施例の図面を参照して、本発明の実施例の技術的手段について明確かつ完全に説明する。記載された実施例は、本発明の一部の実施例であり、全ての実施例ではないことは、明らかである。記載された本発明の実施例に基づいて、当業者が創造的な仕事をせずに取得するその他の実施例は、いずれも本発明の保護範囲に含まれる。
特に定義されない限り、ここで使用される技術用語又は科学用語は、当業者が理解する通常の意味のはずである。本特許出願の明細書及び請求の範囲で使用される「第一」、「第二」及び類似する用語は、何らかの順序、数量又は重要性を示すものではなく、異なる構成部分を区別するためのものに過ぎない。「含む」や「含まれる」などの類似する用語は、この用語の前に記載した素子や物がこの用語の後に挙げられる素子や物、及びそれらの均等物を含むことを意味するが、その他の素子や物を排除するものではない。「内」、「外」、「上」、「下」などは、相対位置関係を示すためのものに過ぎず、説明対象の絶対位置が変わると、当該相対位置関係もそれに応じて変わる可能性がある。
本開示の図面は、厳密に実際の比率で描かれているものではなく、光制御基板における光制御ユニットとトランジスタの数も、図示の数に限定されるものではなく、各構造の具体的なサイズと数は、実際の必要に応じて決定することができる。本開示に記載されている図面は、構成模式図に過ぎない。
通常、液晶パネルの駆動回路において、互いに交差するゲート線とデータ線によりアレイ状に配置された複数の画素ユニットを区画する。駆動回路は、薄膜トランジスタアレイをさらに含み、アレイ状に配置された複数の薄膜トランジスタを含む。各列の画素は、１本のデータ線に対応し、各列の画素ユニットにおける薄膜トランジスタは、いずれも当該データ線の同一側に設けられてもよいし、隣接する行の薄膜トランジスタは、当該データ線の両側にそれぞれ設けられてもよい。表示パネルの薄膜トランジスタアレイを作製する過程で、異なる層の金属間に相対的な位置ずれがあるため、異なる行の画素ユニットや異なる列の画素ユニット間の薄膜トランジスタの寄生容量に負荷の差が生じ、表示横縞が発生し、表示品質に影響を及ぼすなどのパネル表示異常を引き起こすことが多い。
図３Ａは、薄膜トランジスタが上述したアライメントずれが発生して寄生容量が変化する模式図である。図３Ａに示すように、第一薄膜トランジスタは、ゲート電極１００１とソース電極１００２とを含み、第二薄膜トランジスタは、ゲート電極１００３とソース電極１００４とを含む。水平方向は、ゲート電極１００１、ソース電極１００２、ゲート電極１００３及びソース電極１００４の何れの延伸方向とも異なり、ゲート電極１００１は、ゲート電極１００３と延伸方向が異なり、ソース電極１００２は、ソース電極１００４と延伸方向が異なる。図３Ａにおける第一薄膜トランジスタは、プロセス誤差により、ソース電極１００２がゲート電極１００１に対して水平方向に相対的なずれがあり、例えば、ソース電極１００２が右方向にずれると、第一薄膜トランジスタのゲート電極１００１とソース電極１００２とのオーバーラップ面積が減少する。図３Ａにおける第二薄膜トランジスタは、プロセス誤差により、ソース電極１００４がゲート電極１００３に対して水平方向に相対的なずれがあり、例えば、ソース電極１００４が右方向にずれると、第二薄膜トランジスタのゲート電極１００３とソース電極１００４とのオーバーラップ面積が増大する。
第一薄膜トランジスタの領域Ｒ１と第二薄膜トランジスタの領域Ｒ２とを例に紹介する。平板コンデンサの計算式によると、
Figure 0007585295000001
 例えば、図３Ａに示すように、ゲート電極１００１に接続されたゲート線１００５とゲート電極１００３に接続されたゲート線１００６の水平方向との夾角は、何れもθであり、ソース電極１００２がゲート電極１００１に対して変位のずれ
Figure 0007585295000002
 （大きさが｜ρ｜に等しく、水平方向との夾角がαである）があるとき、第一薄膜トランジスタのゲート電極１００１とソース電極１００２とのオーバーラップ面積の減少量は、
Figure 0007585295000003
 である。同じ理由で、ゲート電極１００４がソース電極１００２に対して変位のずれ
Figure 0007585295000004
 （大きさが｜ρ｜に等しく、水平方向との夾角がαである）があるとき、第一薄膜トランジスタのゲート電極１００１とソース電極１００２とのオーバーラップ面積の減少量は、
Figure 0007585295000005
 である。もし表示パネルにおいて、薄膜トランジスタの上述した変位のずれが異なれば、異なる薄膜トランジスタの寄生容量の大きさが異なり、表示パネルの位置によって表示ムラが発生し、表示品質に影響を及ぼす。例えば、図３Ａに示す第一薄膜トランジスタと第二薄膜トランジスタは、表示パネルの隣接する行の画素ユニットにそれぞれ位置するとともに、隣接する列の画素ユニットにそれぞれ位置すると、奇偶行の画素ユニット間の結合容量に差が生じ、表示横縞を引起してしまう。
本開示の少なくとも一実施例は、ベース基板に設けられるとともに、前記ベース基板に位置するゲート電極と、第一電極と、第二電極とを含む薄膜トランジスタであって、前記ゲート電極は、第一方向に沿って延びる第一本体部分と、基本的に前記第一方向に沿って延び、前記第一本体部分に電気的に接続されるとともに、前記第一本体部分から第一間隔を開けた第一延長部分とを含み、前記第一電極は、前記ベース基板における正射影が前記第一本体部分による前記ベース基板における正射影と少なくとも一部重なる、第一重なり端と、前記第一重なり端の前記第一本体部分から離れた側に位置する、前記ベース基板における正射影が前記第一延長部分による前記ベース基板における正射影と少なくとも一部重なる、第一補償端と、前記第一重なり端と前記第一補償端とを接続し、前記ベース基板における正射影が前記第一間隔による前記ベース基板における正射影内に位置する第一中間部分と、を含む薄膜トランジスタを提供する。本開示の実施例により提供される薄膜トランジスタは、薄膜トランジスタを使用する必要がある任意の回路や基板に使用することができる。当該基板は、例えば、アレイ基板であり、例えば、表示基板や光制御基板などであり、当該回路は、例えば、表示駆動回路、光制御基板の光制御駆動回路などであり、アレイ基板や回路における薄膜トランジスタのゲート電極とソース／ドレイン電極のアライメントずれに起因する容量の差の問題を解決し、容量の差を補償するという技術的効果を達成する。
図１Ａは、本開示の一実施例により提供される薄膜トランジスタの平面模式図であり、図１Ｂは、図１ＡにおけるＡ－Ａ’線に沿った断面模式図である。図１Ａと図１Ｂに示すように、薄膜トランジスタ１０は、ベース基板５に位置するゲート電極３と、第一電極１と、第二電極２と、を含む。ゲート電極３は、第一本体部分３１と第一延長部分３２と、を含む。第一本体部分３１は、第一方向に沿って延び、第一延長部分３２は、基本的に第一方向に沿って延び、第一本体部分３１に電気的に接続されるとともに、第一本体部分３１から第一間隔４１を開ける。例えば、第一間隔４１は、第一方向に沿って延び、例えば、第一延長部分３２の第一本体部分３１に接続されない位置は、何れも第一間隔４１を介して第一本体部分３１から間隔される。第一電極１は、第一重なり端１１と、第一補償端１２と、第一中間部分１３とを含み、第一重なり端１１によるベース基板５における正射影が第一本体部分３１によるベース基板５における正射影と少なくとも一部重なり、第一補償端１２は、第一重なり端１１の第一本体部分３１から離れた側に位置し、第一補償端１２によるベース基板５における正射影が第一延長部分３２によるベース基板５における正射影と一部重なり、他の実施例において、第一補償端１２によるベース基板５における正射影は、第一延長部分３２によるベース基板５における正射影の第一方向に直交する幅全体と重なってもよく、例えば、第一延長部分３２によるベース基板５における正射影全体と重なってもよい。第一中間部分１３は、第一重なり端１１と第一補償端１２とを接続し、第一中間部分１３によるベース基板５における正射影が第一間隔４１によるベース基板５における正射影内に位置し、即ち、第一中間部分１３は、第一間隔４１内に位置し、ベース基板５に直交する方向にゲート電極３と重ならない。例えば、図１Ａに示すように、第一重なり端１１と、第一補償端１２と、第一中間部分１３とは、何れも第一方向に沿って延びるストライプである。例えば、第二電極２によるベース基板５における正射影は、第一本体部分３１によるベース基板５における正射影と少なくとも一部重なる。例えば、図１Ａにおいて、第二電極２によるベース基板５における正射影は、第一本体部分３１によるベース基板における正射影内に位置する。
図１Ｂに示すように、薄膜トランジスタ１０は、ベース基板５に直交する方向にゲート電極３と重なられた半導体層６と、ゲート電極３を被覆するゲート絶縁層７とをさらに含み、半導体層６によるベース基板５における正射影は、ゲート電極３によるベース基板５における正射影内に位置することによって、当該薄膜トランジスタ１０を用いるパネル（例えば、光制御パネルまたは表示パネル）の光透過率を高めるのに役立つ。
当該薄膜トランジスタ１０を作製する過程で、もし上述した変位のずれがあれば、第一延長部分３２と第一補償端１２は、このような変位のずれを補償できる。具体的には、図３Ｂは、本開示の一実施例により提供される薄膜トランジスタのアライメントずれが発生するときの容量補償の模式図である。図３Ｂに示すように、第一電極１と第二電極２を形成するための金属層がゲート電極３に対して変位のずれがあるとき、形成された第一電極１と第二電極２とゲート電極３には変位のずれがあり、例えば、変位のずれ
Figure 0007585295000006
 （大きさが｜ρ｜に等しく、水平方向との夾角がαである）がある。第一本体部分３１と第一延長部分３２との水平方向との夾角は、何れもθであり、第一電極１がゲート電極３に対して変位のずれ
Figure 0007585295000007
 （大きさが｜ρ｜に等しく、水平方向との夾角がαである）があるとき、ゲート電極３の第一本体部分３１と第一電極１とのオーバーラップ面積の減少量は、
Figure 0007585295000008
 である。同時に、ゲート電極３の第一延長部分３２と第一電極１とのオーバーラップ面積の増大量は、
Figure 0007585295000009
 であり、これにより、ゲート電極３と第一電極１とのオーバーラップ面積は、基本的に変わらない。従って、本開示の実施例により提供される薄膜トランジスタ１０は、上述した変位のずれによる結合容量の差の問題を防止でき、当該薄膜トランジスタを用いる表示パネルにおいて、当該結合容量の差による表示異常を避けることができる。
なお、水平方向は、基準方向であり、図１Ａに示すように、水平方向は、例えば、ベース基板５のエッジ５１の延伸方向である。
例えば、第一方向は、任意の方向でもよく、第一方向と水平方向との間の夾角は、０度よりも大きく、９０度よりも小さい。つまり、第一方向は、水平方向に対して傾斜している。このように、表示パネルには、複数の本開示の実施例により提供される薄膜トランジスタが含まれるとともに、複数の薄膜トランジスタにおける第一方向が互いに異なる場合に、薄膜トランジスタのゲート電極と第一電極とは、水平方向、または、水平方向に直交する方向、または同時に水平方向と直交方向に変位のずれであって、例えば、上述したずれ
Figure 0007585295000010
 があるとき、ゲート電極３と第一電極１とのオーバーラップ面積は、何れも基本的に変わらず、容量補償を実現できる。これにより、上述した変位のずれによる結合容量の差の問題が防止される。
本開示の実施例において、例えば、第一電極１は、ソース電極であり、第二電極２は、ドレイン電極であり、または、第一電極１は、ドレイン電極であり、第二電極２は、ソース電極である。
例えば、ゲート電極３は、第一本体部分３１と第一延長部分３２を接続する第一接続部分３３をさらに含み、第一接続部分３３によるベース基板５における正射影が第一電極１と第二電極２によるベース基板５における正射影と何れも重ならないことで、第一接続部分３３が変位の誤差によりゲート電極３と第一電極１、第二電極２とのオーバーラップ面積を変えることによる薄膜トランジスタの結合容量の差を避ける。
例えば、第一延長部分３２は、第一方向に第一端３２１と第二端３２２とを有し、第一本体部分３１は、第一方向に第一端３１１と第二端３１２とを有し、第一接続部分３３は、第一延長部分３２の第一端３２１と第一本体部分３１の第一端３１１を接続し、且つ、第一延長部分３２の第二端３２２と第一本体部分３１の第二端３１２は、第一接続部分３３の同一側に位置する。このように、薄膜トランジスタ１０の構造をコンパクトにし、薄膜トランジスタの体積を低減し、薄膜トランジスタを用いる表示パネルに薄膜トランジスタの占めるスペースを低減するのに有利である。
例えば、第一延長部分３２の第一方向に直交する方向における幅は、０よりも大きく、３μｍ以下である。第一延長部分の前記第一方向に直交する方向における幅と第一本体部分の前記第一方向に直交する方向における幅との比は、０．２～０．３である。勿論、本開示の実施例は、これを限定せず、実際のプロセス誤差に応じて設計できる。
図２Ａは、本開示の一実施例により提供される他の薄膜トランジスタの平面模式図であり、図２Ｂは、図２ＡにおけるＢ－Ｂ’線に沿った断面模式図であり、図２Ｃは、図２ＡにおけるＣ－Ｃ’線に沿った断面模式図である。図２Ａ～２Ｃに示すように、第一中間部分１３は、第一方向に沿って延びたストライプ部１４を含む。第一電極１は、複数の第一部分１５と複数の第二部分１６とを含み、複数の第一部分１５は、ストライプ部１４に接続され、ストライプ部１４の第一本体部分３１に近い第一側に位置するとともに、第一方向に沿って間隔を開けて並び、複数の第二部分１６は、ストライプ部１４に接続され、ストライプ部１４の第一延長部分３２に近い第二側に位置するとともに、第一方向に沿って間隔を開けて並び、即ち、複数の第一部分１５と複数の第二部分１６は、ストライプ部１４の対向する両側に位置する。且つ、第一重なり端１１は、複数の第一部分１５のそれぞれの少なくとも一部を含み、例えば、図２Ａに示すように、複数の第一部分１５のそれぞれは、第一領域１５１と第二領域１５２とを含み、第一領域１５１によるベース基板５における正射影が第一本体部分３１によるベース基板５における正射影内に位置する。第二領域１５２によるベース基板５における正射影は、第一本体部分３１によるベース基板５における正射影と重ならず、第一間隔４１によるベース基板５における正射影内に位置する。第一補償端１２は、複数の第二部分１６のそれぞれの少なくとも一部を含むことによって、それぞれの第一部分１５の上述した変位の誤差による容量の差の問題を解決し、容量補償を実現する。例えば、図２Ａに示すように、複数の第二部分１６のそれぞれは、第三領域１６１と第四領域１６２とを含み、第三領域１６１によるベース基板５における正射影が第一延長部分３２によるベース基板５における正射影内に位置する。第四領域１６２によるベース基板５における正射影は、第一延長部分３２によるベース基板５における正射影と重ならず、第一間隔４１によるベース基板５における正射影内に位置する。図３Ｃに示すように、薄膜トランジスタ１０におけるそれぞれの第一部分１５と対応する第二部分１６について、領域Ｄの容量補償状況は、全て図３Ｂに示すものと同様であり、上述した記載を参照されたい。
例えば、図２Ａに示すように、複数の第一部分１５は、第一方向に直交し、且つ、複数の第二部分１６は、第一方向に直交し、複数の第一部分１５、ストライプ部１４及び複数の第二部分１６からなる構造は、全体的魚の骨の形をしている。且つ、複数の第一部分１５は、複数の第二部分１６と一々と対応し、複数の第一部分１５と複数の第二部分１６は、ストライプ部１４を対称軸に軸対称である。これにより、複数の第一部分１５のそれぞれの第一方向に直交する方向における幅は、対応する第二部分１６の第一方向に直交する方向における幅に等しい。この場合に、構造は簡単であり、且つ、容量補償の効果は最高である。例えば、複数の第一部分１５は、第一方向に直交し、且つ、複数の第二部分１６は、第一方向に直交する。この場合に、上述した変位の誤差が発生した場合、それぞれの第一部分１５と第一本体部分３１とのオーバーラップ面積の変化量と、それぞれの第二部分１６と第一延長部分３２とのオーバーラップ面積の変化量とをより近づけることができ、補償効果がよりよい。勿論、他の実施例において、複数の第一部分１５のそれぞれは、第一方向に直交せず、且つ、複数の第二部分１６のそれぞれは、第一方向に直交しなくてもよい。例えば、複数の第一部分１５のそれぞれの平面図形は、矩形であり、複数の第二部分１６のそれぞれの平面図形は、矩形であり、他の図形よりも、上述した変位の誤差が発生した場合、それぞれの第一部分１５と第一本体部分３１とのオーバーラップ面積の変化量と、それぞれの第二部分１６と第一延長部分３２とのオーバーラップ面積の変化量とがより近づき、補償効果がよりよく、作製も容易である。勿論、複数の第一部分１５のそれぞれの平面図形と複数の第二部分１６のそれぞれの平面図形も他の図形であってもよく、例えば、平行四辺形などでもよく、本開示の実施例は、これを限定しない。
例えば、図２Ａに示すように、第二電極２も基本的に第一方向に沿って延び、第二電極２によるベース基板５における正射影は、第一本体部分３１によるベース基板５における正射影の一部と重なり、第二電極２は、第一方向に沿って並ぶとともに第一延長部分３２から離れた方向に沿って窪む複数の第一凹部分２１を含み、第一電極１は、複数の第一部分１５と一々と対応する複数の第一突出部分１７をさらに含み、複数の第一突出部分１７のそれぞれが対応する第一部分１５に接続され、複数の第一突出部分１７がそれぞれ一々と対応して複数の第一凹部分２１内に進入する。第一重なり端１１は、複数の第一突出部１７をさらに含むことで、薄膜トランジスタの構造をコンパクトにし、薄膜トランジスタの体積を低減する。
例えば、図２Ａに示す実施例において、第一凹部分２１は、Ｕ字状であり、もちろん、第一凹部分２１の形状は、Ｕ字状に限らず、Ｖ字状または不規則な凹み形状などでもよく、本開示の実施例は、第一凹部分の具体的な形状を限定しない。
例えば、図２Ａと図２Ｂに示すように、薄膜トランジスタ１０は、ベース基板５に直交する方向にゲート電極３と重なられた半導体層６と、ゲート電極３を被覆するゲート絶縁層７と、をさらに含む。第一本体部分３１は、第一延長部分３２に近いエッジ３１１を有し、当該エッジ３１１によるベース基板５における正射影と複数の第一部分１５によるベース基板５における正射影とは、少なくとも一部オーバーラップし、複数の第一部分１５のそれぞれによる第一方向における幅をそれらに接続された第一突出部１７の第一方向における幅よりも大きくすることで、第一電極１が第一本体部分３１のエッジ３１１の位置で断線するのが防止される。第一電極１は、エッジ３１１とオーバーラップするため、エッジ３１１の位置に層間の高さの差があり、もし第一電極１の幅が小さ過ぎれば、図２Ｂに示すように、断線の問題が発生しやすくなる。
図２Ａ～２Ｃに示す実施例について、言及されない特徴と技術効果は、何れも図１Ａにおけるものと同じであり、上述した記載を参照されたい。ここで、詳しい説明は、省略する。
本開示の少なくとも一実施例は、第二方向に沿って延びた複数本の第一信号線と第三方向に沿って延びた複数本の第二信号線とを含み、前記第二方向と前記第三方向が互に交差し、前記複数本の第一信号線と前記複数本の第二信号線が交差してアレイ状に配置された複数の光制御ユニッを区画するアレイ基板をさらに提供し、各前記光制御ユニットは、本開示の実施例により提供される何れの薄膜トランジスタを含み、前記第一方向は、前記第二方向と前記第三方向との両者と交差し、前記薄膜トランジスタのゲート電極は、前記複数本の第一信号線のうちの一本に電気的に接続され、前記薄膜トランジスタの第一電極または第二電極は、前記複数本の第二信号線のうちの一本に電気的に接続されるとともに、前記複数本の第一信号線及び前記複数本の第二信号線は、何れも前記ベース基板に設けられる。例えば、当該アレイ基板は、表示基板または光制御基板でもよい。
液晶表示装置において、ローカルディミング技術を用いるために、例えば、直下型のバックライトユニットまたはサイドイン型のバックライトユニットを用いる場合に、表示液晶パネルとバックライトユニットの間に、液晶光制御パネルでもよい光制御パネルを追加することができる。当該光制御パネルは、所定の領域での光透過率を制御することができ、画面の輝度（階調）が高い部分について、光制御パネルの該当する領域の光透過率も高くなり、バックライトユニットからのより多くの光が通過するのを許容し、画面の輝度が低い部分について、光制御パネルの該当する領域の光透過率も低くなり、バックライトユニットからの少ない光が通過するのを許容することで、表示画面のコントラストを高め、表示画質を向上させる目的を達成する。例えば、当該光制御パネルは、本開示の実施例により提供される光制御基板を含むことができ、当該光制御基板を光制御パネルにおける液晶ステアリングを制御するために用いることによって、光制御の目的を達成する。勿論、本開示の実施例により提供される光制御基板は、薄膜トランジスタのゲート電極とソース／ドレイン電極とのアライメントずれに起因する容量の差の問題を解決し、容量の差を補償する技術効果を達成するために、２層液晶セル表示パネルに限らず、薄膜トランジスタを必要とする他の何れのパネルにも用いることができる。当該アレイ基板は、上述した光制御基板とすることができ、以下では、アレイ基板を上述した光制御基板とする例を紹介する。
例示的に、図４Ａは、本開示の一実施例により提供される光制御基板の構成模式図であり、図４Ｂは、図４Ａに示す光制御基板の第一光制御ユニットと第二光制御ユニットにおける薄膜トランジスタを含む局部の拡大模式図である。図４Ａと図４Ｂに示すように、光制御基板１００は、第二方向に沿って延びた複数本の第一信号線１０３と第三方向に沿って延びた複数本の第二信号線１０４とを含み、第二方向と第三方向が互に交差し、複数本の第一信号線１０３と複数本の第二信号線１０４が交差してアレイ状に配置された複数の光制御ユニット１０６／１０７を区画し、各光制御ユニット１０６／１０７は、本開示の実施例により提供される何れか１種の薄膜トランジスタを含み、第一方向は、第二方向と交差するとともに、第三方向と交差する。薄膜トランジスタのゲート電極３は、複数本の第一信号線１０３のうちの一本に電気的に接続され、薄膜トランジスタの第一電極１または第二電極２は、複数本の第二信号線１０４のうちの一本に電気的に接続され、且つ、複数本の第一信号線１０３及び複数本の第二信号線１０４は、何れもベース基板５に設けられる。当該光制御基板１００において、第一方向は、第二方向と交差するとともに、第三方向と交差するため、水平方向または、水平方向に直交する方向、または同時に水平方向と直交方向に変位のずれであって、例えば、上述したずれ
Figure 0007585295000011
 があるとき、ゲート電極３と第一電極１とのオーバーラップ面積は、何れも基本的に変わらず、容量補償を実現できる。これにより、上述した変位のずれによる結合容量の差の問題が防止される。即ち、ゲート電極の金属層とソース電極／ドレイン電極の金属層との間に変位のずれがあることで、発生する異なる行の間の薄膜トランジスタのゲート電極とソース／ドレイン電極との間の結合容量の差が防止されることによって、それによるパネル表示異常、例えば、表示シワが防止される。
なお、複数本の第一信号線と複数本の第二信号線との交差は、両者が電気的に接続されるものではなく、光制御基板は、第一信号線と複数本の第二信号とを互いに絶縁させるように複数本の第一信号線と複数本の第二信号線との間に位置する絶縁層をさらに含む。
例えば、第一信号線１０３は、第一ゲート線であり、第二信号線１０４は、第一データ線である。第一ゲート線と第一データ線は、光制御基板１００の光制御ユニット１０６／１０７における液晶分子（不図示）の回転を駆動するための第一ゲート信号と第一データ信号をそれぞれ提供するように配置され、光制御基板１００によるバックライトの出射角の角度または強度に対する調整を実現する。さらに、例えば、本開示の他の一実施例において、第一信号線１０３は、第一ゲート線であり、第二信号線１０４は、第一データ線である。各光制御ユニット７に含まれる薄膜トランジスタをスイッチング素子とし、各光制御ユニット７は、画素電極、共通電極をさらに含む。図４Ｂに示すように、薄膜トランジスタのゲート電極３は、第一ゲート信号を受信するために第一ゲート線１０３に接続され、薄膜トランジスタの第二電極２（例えば、ソース電極）は、第一データ信号を受信するために第一データ線に接続され、薄膜トランジスタの第一電極１（例えば、ドレイン電極）は、導通状態にあるときに画素電極を充電するために画素電極（図では不図示）に接続され、共通電極と画素電極は、液晶層とともに液晶容量を形成し、画素電極が充電されると、共通電極と画素電極との間に電界が形成されて液晶層中の液晶分子の回転が制御される。光制御パネルが垂直電界方式または水平電界方式であることにより、共通電極と画素電極は、同一基板に位置して互いに隣接して設けられてもよいし、異なる基板に位置して互いに対向してもよい。図では、画素電極と共通電極は、示されないが、当業者は、汎用技術を参考にすることができる。
例えば、図４Ａと図４Ｂに示す実施例において、複数本の第一信号線１０３と複数本の第二信号線１０４は、何れも直線である。複数の光制御ユニットは、第一光制御ユニット１０６と第二光制御ユニット１０７とを含み、第一光制御ユニット１０６と第二光制御ユニット１０７は、第三方向に沿って並ぶ隣接する２つの光制御ユニットの行にそれぞれ位置し、且つ、第一光制御ユニット１０６と第二光制御ユニット１０７は、第二方向に沿って並ぶ隣接する２つの光制御ユニットの列にそれぞれ位置する。例えば、第一光制御ユニット１０６に含まれる薄膜トランジスタ１０１と第二光制御ユニット１０７に含まれる薄膜トランジスタ１０２は、同一の第二信号線１０４に接続されるとともに、当該同一の第二信号線１０４の同一側にそれぞれ位置し、第一光制御ユニット１０６に含まれる薄膜トランジスタ１０１における第一方向は、第二光制御ユニット１０７に含まれる薄膜トランジスタ１０２における第一方向と基本的に平行である。
図５Ａは、本開示の一実施例により提供される他の光制御基板の構成模式図であり、図５Ｂは、図５Ａに示す光制御基板の第一光制御ユニットにおける薄膜トランジスタを含む局部の拡大模式図であり、図５Ｃは、図５Ａに示す光制御基板の第二光制御ユニットにおける薄膜トランジスタを含む局部の拡大模式図である。第一光制御ユニット１０６に含まれる薄膜トランジスタ１０１における第一方向は、第二光制御ユニット１０７に含まれる薄膜トランジスタ１０２における第一方向と交差する。例えば、第一光制御ユニット１０６に含まれる薄膜トランジスタ１０１と第二光制御ユニット１０７に含まれる薄膜トランジスタ１０２は、同一の第二信号線１０４に接続されるとともに、当該同一の第二信号線１０４の第一側と第二側にそれぞれ位置する。当該第一側と当該第二側は、第二方向に互に反対側となり、即ち、薄膜トランジスタは、「Ｚ」反転設計になることで、当該光制御基板を用いた表示パネルの首振りシワ現象を防止でき、特に大型パネル（例えば、６５インチ以上）では、この利点がより顕著になっている。例えば、複数の光制御ユニットは、第一光制御ユニット１０６と第二光制御ユニット１０７とを含み、第一光制御ユニット１０６と第二光制御ユニット１０７は、第三方向に沿って並ぶ隣接する２つの光制御ユニットの行にそれぞれ位置する。且つ、第一光制御ユニット１０６と第二光制御ユニット１０７は、第二方向に沿って並ぶ隣接する２つの光制御ユニットの列にそれぞれ位置することによって、当該光制御基板を用いた表示パネルにおいて、隣接する行の表示ユニットまたは隣接する列の表示ユニットの薄膜トランジスタに、上述した変位のずれによる表示不良の問題が発生するのを防止でき、表示横縞や縦筋を防止できる。
例えば、図５Ａ～５Ｃに示す実施例において、第一光制御ユニット１０６に含まれる薄膜トランジスタ１０１は、第一電極１の第一補償端１２によるベース基板５における正射影の面積を第一面積とし、第一電極１の第一重なり端１１によるベース基板５における正射影の面積を第三面積とし、第二光制御ユニット１０７に含まれる薄膜トランジスタ１０２は、第一電極１の第一補償端１２によるベース基板５における正射影の面積を第二面積とし、第一電極１の第一重なり端１１によるベース基板５における正射影の面積を第四面積とし、第一面積は、第二面積と異なり、第三面積は、第四面積と異なり、第一面積と第二面積との和は、第三面積と第四面積とのと同じであり、よりよい補償効果を達成する。
例えば、図５Ａ～５Ｃに示す実施例において、第一光制御ユニット１０６に含まれる薄膜トランジスタ１０１は、第二光制御ユニット１０７に含まれる薄膜トランジスタ１０２と第三方向に沿った対称軸に対して軸対称であり、または、第一光制御ユニット１０６に含まれる薄膜トランジスタ１０１は、第三方向に沿って並進された後で第二光制御ユニット１０７に含まれる薄膜トランジスタ１０２と第二信号線１０４に平行な対称軸に対して軸対称であり、光制御基板全体の補償状況を均一にし、光制御基板全体の薄膜トランジスタの作製も容易になる。また、この場合、本実施例により提供される光制御基板は、図３Ａに示す容量補償の問題を解決でき、前記変位のずれが発生した場合に、第一光制御ユニット１０６に含まれる薄膜トランジスタ１０１と第二光制御ユニット１０７に含まれる薄膜トランジスタ１０２の結合容量は、何れも基本的に変わらず、それによる表示不良であって、例えば、表示横縞を避ける。
例えば、他の実施例により提供される光制御基板において、複数本の第一信号線１０３と複数本の第二信号線１０４は、少なくとも一部が折れ線の配線である。典型的に、例えば、図６Ａは、本開示の一実施例により提供されるさらなる光制御基板の構成模式図であり、図６Ｂは、図６Ａにおける局部１０５の拡大模式図であり、図６Ｃは、図６Ａに示す光制御基板の第一光制御ユニットにおける薄膜トランジスタを含む局部の拡大模式図であり、図６Ｄは、図６Ａに示す光制御基板の第二光制御ユニットにおける薄膜トランジスタを含む局部の拡大模式図である。通常、表示液晶パネルの複数本の信号線は、互に交差する第二方向と第三方向に沿って延びた直線であり、これらの互いに交差する信号線により区画された複数のサブ画素ユニットの平面形状は、何れも矩形である。複数本の第一信号線１０３と複数本の第二信号線１０４は、少なくとも一部が折れ線の配線であり、従って、光制御ユニット１０６／１０７の平面形状は、矩形ではなく、光制御ユニット１０６／１０７の平面形状とサブ画素ユニットの平面形状は、異なり、配布規律も異なることによって、人の目にはモアレが感じられなくなり、モアレを解消または改善する効果を達成する。この場合に、例えば、図６Ａ～６Ｄに示すように、複数本の第一信号線１０３は、少なくとも一部が折れ線であり、且つ、連続周期で並ぶ複数の第一折れ線ユニット１０３０を含み、１つの第一折れ線ユニット１０３０は、１つの光制御ユニット１０６／１０７に対応し、１つの第一折れ線ユニット１０３０は、第四方向に沿って延びた第一線分１０３１と第五方向に沿って延びた第二線分１０３２とを含み、第四方向は、第五方向と交差し、第四方向と第五方向が何れも第二方向と第三方向と交差し、第一線分１０３１と第二線分１０３２は、第二方向に沿って順次並び、第一線分１０３１は、第二線分１０３２に接続された第一端を含み、第二線分１０３２は、第一線分１０３１の第一端に接続された第一端を含み、第一線分１０３１の第一端と第二線分１０３２の第一端との接続点Ａは、第一折れ線ユニット１０３０の折曲点である。第一光制御ユニット１０６において、第一本体部分３１が第一折れ線ユニット１０３０の第一線分１０３１に接続され、例えば、この両者が一体成型され、且つ、第二光制御ユニット１０７において、第一本体部分３１が第一折れ線ユニット１０３０の第二線分１０３２に接続され、例えば、この両者が一体成型されることによって、薄膜トランジスタのゲート電極３が光制御基板１００の光制御ユニットにおける液晶分子を回転させるように駆動するための第一ゲート信号を受信する。複数の第一折れ線ユニット１０３０の少なくとも１つの第一線分１０３１と第二線分１０３２は、当該第一折れ線ユニット１０３０に対応する光制御ユニット１０６／１０７の第三方向における中央線１０８に対して対称である。本実施例において、モアレを改善すると同時に、隣接する行の表示ユニットまたは隣接する列の表示ユニットにおける薄膜トランジスタに、上述した変位のずれによる表示不良の問題が発生するのを防止でき、表示横縞や縦筋が防止される。
例えば、図６Ｂに示すように、第一光制御ユニット１０６に含まれる薄膜トランジスタ１０１は、第三方向に沿って並進された後で、第二光制御ユニット１０７に含まれる薄膜トランジスタ１０２と第二信号線１０４に平行な対称軸１０８に対して軸対称であり、光制御基板全体の補償状況を均一にし、光制御基板全体の薄膜トランジスタの作製も容易になる。
例えば、図６Ｂに示すように、第一光制御ユニット１０６に含まれる薄膜トランジスタ１０１における第一方向は、第五方向と同じであり、第二光制御ユニット１０７に含まれる薄膜トランジスタ１０２における第一方向は、第四方向と同じであり、ゲート電極３とそれに接続された第一信号線１０３とが一体に形成されたときのパターニングを容易にし、且つ、薄膜トランジスタと第一信号線１０３の構造をコンパクトにして、光制御ユニット内の空間利用率を向上させる。
例えば、図６Ａ～６Ｄに示す実施例において、第一線分１０３１は、それに隣接する第一折れ線ユニット１０３０の第二線分１０３２に接続された第二端を含み、第二線分１０３２は、それに隣接する第一折れ線ユニットの第一線分の第二端に接続された第二端を含み、第一線分の第二端と第二線分の第二端との接続点によるベース基板における正射影が第二信号線によるベース基板５における正射影に位置し、第一光制御ユニット１０６において、第一線分１０３１の第二端は、第一線分１０３１の第一端よりも薄膜トランジスタ１０１に近く、且つ、第二光制御ユニット１０７において、第二線分１０３２の第二端は、第二線分１０３２の第一端よりも薄膜トランジスタ１０２に近い。
例えば、図６Ａ～６Ｄに示す実施例において、複数本の第二信号線１０４は、少なくとも一部が折れ線であり、且つ、連続周期で並ぶ複数の第二折れ線ユニット１０４０を含み、１つの第二折れ線ユニット１０４０は、１つの光制御ユニット１０６／１０７に対応し、１つの第二折れ線ユニット１０４０は、第六方向に沿って延びた第一線分１０４１と第七方向に沿って延びた第二線分１０４２とを含み、第六方向は、第七方向と交差し、第六方向と第七方向が何れも第二方向と第三方向と交差し、第一線分１０４１と第二線分１０４２は、第三方向に沿って順次並び、第一線分１０４１は、第二線分１０４２に接続された第一端を含み、第二線分１０４２は、第一線分１０４１の第一端に接続された第一端を含み、第一線分１０４１の第一端と第二線分１０４２の第一端との接続点Ｂは、第二折れ線ユニット１０４０の折曲点であり、第一光制御ユニット１０６において、薄膜トランジスタ１０１の第一電極１または第二電極２は、第二折れ線ユニット１０７の第一線分１０４１に接続され、且つ、第二光制御ユニット１０７において、薄膜トランジスタ１０２の第一電極１または第二電極２は、第二折れ線ユニット１０４０の第一線分１０４１に接続されることによって、薄膜トランジスタの第一電極１または第二電極２が光制御基板１００の光制御ユニットにおける液晶分子を回転させるように駆動するための第一データ信号を受信する。
勿論、他の実施例において、第二信号線１０４の少なくとも一部は、直線でもよい。例えば、第一信号線１０３は、図６Ａに示す折れ線であり、第二信号線１０４は、図５Ａに示す直線である。
図６Ｃと図６Ｄに示すように、第一延長部分１２は、第一方向に第一端と第二端とを有し、第一本体部分１１は、第一方向に第一端と第二端とを有する。第一光制御ユニットにおいて、第一延長部分１２の第一端は、第一延長部分１２の第二端よりも当該第一光制御ユニットに接続された第二信号線１０４に近く、第一本体部分１１の第一端は、第一本体部分１１の第二端よりも当該第一光制御ユニットに接続された第二信号線１０４に近く、且つ、第二光制御ユニットにおいて、第一延長部分１２の第一端は、第一延長部分１２の第二端よりも当該第二光制御ユニットに接続された第二信号線１０４に近く、第一本体部分１１の第一端は、第一本体部分１１の第二端よりも当該第二光制御ユニットに接続された第二信号線１０４に近い。
図６Ｅは、図６ＣにおけるＢ－Ｂ’線とＤ－Ｄ’線に沿った断面模式図である。図６Ｅに示すように、Ｂ－Ｂ’線に沿った断面について、前の記載を参照し、Ｄ－Ｄ’線に沿った断面模式図に示すように、光制御パネルは、ベース基板５に位置する共通電極４４と、層間絶縁層４３と、画素電極４５とをさらに含む。層間絶縁層４３は、第一電極１または第二電極２を被覆し、第一電極１は、外側接続部分１８をさらに含み、外側接続部分１８は、ストライプ部１４に接続されるとともに、第一方向と交差する方向に沿って延び、外側接続部分１８のストライプ部１４の端部から離れた第一方向に沿ったサイズは、外側接続部分１８の他の部分の第一方向における線幅よりも大きい。層間絶縁層４３は、外側接続部分１８を露出させるストライプ部１４の端部から離れた通過孔を含み、画素電極４５は、当該通過孔を介して外側接続部分１８に電気的に接続されることによって、画素電極４５と第一電極１との電気的な接続が実現される。図６Ａに示すように、共通電極４４の平面図形は、折れ線であり、即ち、共通電極４４は、折れ線の配線であり、画素電極４５の向きは、共通電極４４の向きと一致することによって、共通電極４４とスリット電界を形成する。例えば、光制御パネルは、液晶光制御パネルであり、液晶は、当該スリット電界の作用で偏向し、光制御を実現する。
図６Ａに示す実施例の他の提及されない特徴及び対応する技術効果は、何れも図５Ａにおけるものと同じであり、前の記載を参照されたい。
本開示の少なくとも一実施例は、表示装置をさらに提供し、当該表示装置は、本開示の実施例により提供される何れか１種の光制御基板を含む。例示的に、図７は、本開示の一実施例により提供される表示装置の構成模式図である。図７に示すように、表示装置１０００は、本開示の実施例により提供される何れか１種のアレイ基板１００を含み、例えば、アレイ基板１００は、光制御基板である。表示装置１０００は、積層して設けられた光制御液晶パネル１００１と、表示液晶パネル１００２と、バックライトユニット８７とを含む。光制御液晶パネル１００１は、上述した光制御基板１００を含み、バックライトユニット９からのバックライトが先に光制御液晶パネル１００１に入るように、バックライトユニット８７は、光制御パネル２の表示液晶パネル１から離れた側に位置し、必要に応じて光制御液晶パネル１００１を介してバックライトの出射角度または強度を調整してから表示液晶パネル１００２に入射し、例えば、狭い視野角と広い視野角の切り替えのニーズ、表示パネルの各位置の発光強度を異ならせるように制御するニーズなどを実現する。バックライトユニット８７は、直下型のバックライトユニットまたはサイドイン型のバックライトユニットでもよいが、本開示の実施例は、それを限定しない。
光制御液晶パネル１００１は、光制御基板１００と、光制御液晶層８５と、第二ブラックマトリックス８８とを含み、光制御基板１００は、本開示の実施例により提供される光制御基板１００における第一データ線と、第二データ線と、薄膜トランジスタとを含む光制御駆動回路層８１を含む。
例えば、表示液晶パネル１００２は、前記第二方向に沿って延びた複数本の第一表示信号線と、第三方向に沿って延びた複数本の第二表示信号線とを含む複数本の信号線を含み、複数本の第一表示信号線と複数本の第二表示信号線が交差してアレイ状に配置された複数のサブ画素ユニットを区画する。例えば、表示液晶パネル１００２は、表示駆動回路層８３と、表示液晶層８６と、表示画素９と、第二ブラックマトリックス８９とをさらに含む。例えば、表示画素９は、３つの異なる色のサブ画素を含み、それぞれは第一サブ画素９１と、第二サブ画素９２と、第三子画素９３とであり、本開示の実施例は、サブ画素ユニットの数と色を限定しない。例えば、表示液晶パネル１００２の駆動回路層８３は、本開示の実施例により提供される薄膜トランジスタを含んでもよく、当該表示液晶パネル１００２で薄膜トランジスタのゲート電極とソース電極／ドレイン電極とが変位のずれが発生することによる薄膜トランジスタの結合容量の差を防止することによって、当該結合容量の差による表示異常を避けることを達成する。
例えば、複数本の第一表示信号線は、第二ゲート線であり、複数本の第二表示信号線は、第二データ線であり、第二ゲート線と第二データ線は、表示液晶パネル１００２のカラーサブ画素ユニットにおける液晶分子を回転させるように駆動するための第二ゲート信号と第二データ信号をそれぞれ提供するように配置され、または、複数本の第一表示信号線と複数本の第二表示信号線は、第二ブラックマトリックスに構成される。
当該表示装置１０００は、液晶表示装置である。例えば、当該表示装置は、携帯、タブレット、ディスプレイ、ノートパソコン、ＡＴＭ機など、表示機能を持つ何れの製品や部材として実現できる。当該表示装置１０００は、表示液晶パネル１に入射されるバックライトの方向または強弱を制御できるとともに、薄膜トランジスタのゲート電極とソース電極／ドレイン電極とが変位のずれが発生することによる薄膜トランジスタの結合容量の差を防止することによって、当該結合容量の差による表示異常を避けることを達成できる。
上記の記載は、本発明の例示的な実施形態に過ぎず、本発明の保護範囲を制限するためのものではなく、本発明の保護範囲は、添付の請求項によって決定される。
１ 第一電極
２ 第二電極
３ ゲート電極
５ ベース基板
６ 半導体層
７ ゲート絶縁層
９ 表示画素
１０ 薄膜トランジスタ
１１ 第一重なり端
１２ 第一補償端
１３ 第一中間部分
１４ ストライプ部
１５ 第一部分
１６ 第二部分
１７ 第一突出部分
１８ 外側接続部分
２１ 第一凹部分
３１ 第一本体部分
３２ 第一延長部分
３３ 第一接続部分
４１ 第一間隔
４３ 層間絶縁層
４４ 共通電極
４５ 画素電極
５１ エッジ
８１ 光制御駆動回路層
８３ 駆動回路層
８５ 光制御液晶層
８６ 表示液晶層
８７ バックライトユニット
８８ 第二ブラックマトリックス
８９ 第二ブラックマトリックス
９１ 第一サブ画素
９２ 第二サブ画素
９３ 第三サブ画素
１００ 光制御基板
１０１ 薄膜トランジスタ
１０２ 薄膜トランジスタ
１０３ 第一信号線
１０４ 第二信号線
１０５ 局部
１０６ 光制御ユニット
１０７ 光制御ユニット
１０８ 中央線、対称軸
１５１ 第一領域
１５２ 第二領域
１６１ 第三領域
１６２ 第四領域
３１１ 第一端
３１２ 第二端
３２１ 第一端
３２２ 第二端
１０００ 表示装置
１００１ ゲート電極
１００２ ソース電極
１００３ ゲート電極
１００４ ソース電極
１００５ ゲート線
１００６ ゲート線
１０３０ 第一折れ線ユニット
１０３１ 第一線分
１０３２ 第二線分
１０４０ 第二折れ線ユニット
１０４１ 第一線分
１０４２ 第二線分

Claims (20)

  1. ベース基板に設けられるとともに、前記ベース基板に位置するゲート電極と、第一電極と、第二電極とを含む薄膜トランジスタであって、
    前記ゲート電極は、
    第一方向に沿って延びる第一本体部分と、
    前記第一方向に沿って延び、前記第一本体部分に電気的に接続されるとともに、前記第一本体部分から第一間隔を開けた第一延長部分とを含み、
    前記第一電極は、
    前記ベース基板における正射影が前記第一本体部分による前記ベース基板における正射影と少なくとも一部重なる、第一重なり端と、
    前記第一重なり端の前記第一本体部分から離れた側に位置する、前記ベース基板における正射影が前記第一延長部分による前記ベース基板における正射影と少なくとも一部重なる、第一補償端と、
    前記第一重なり端と前記第一補償端とを接続し、前記ベース基板における正射影が前記第一間隔による前記ベース基板における正射影内に位置する第一中間部分と、を含み、
    前記第一中間部分が前記第一方向に沿って延びるストライプ部を含み、
    前記第一電極は、
    前記ストライプ部に接続され、前記ストライプ部の前記第一本体部分に近い第一側に位置するとともに、前記第一方向に沿って間隔を開けて並ぶ複数の第一部分と、
    前記ストライプ部に接続され、前記ストライプ部の前記第一延長部分に近い第二側に位置するとともに、前記第一方向に沿って間隔を開けて並ぶ複数の第二部分と、を含み、
    前記第一重なり端は、前記複数の第一部分のそれぞれの少なくとも一部を含み、前記第一補償端は、前記複数の第二部分のそれぞれの少なくとも一部を含み、
    前記複数の第一部分は、前記複数の第二部分と一々と対応し、前記複数の第一部分と前記複数の第二部分は、前記ストライプ部を対称軸に軸対称である、
    薄膜トランジスタ。
  2. 前記複数の第一部分のそれぞれは、第一領域と第二領域とを含み、前記第一領域による前記ベース基板における正射影が前記第一本体部分による前記ベース基板における正射影内に位置し、前記第二領域による前記ベース基板における正射影が前記第一本体部分による前記ベース基板における正射影と重ならず、且つ、前記第一間隔による前記ベース基板における正射影内に位置し、
    前記複数の第二部分のそれぞれは、第三領域と第四領域とを含み、前記第三領域による前記ベース基板における正射影が前記第一延長部分による前記ベース基板における正射影内に位置し、前記第四領域による前記ベース基板における正射影が前記第一延長部分による前記ベース基板における正射影と重ならず、且つ、前記第一間隔による前記ベース基板における正射影内に位置する、
    請求項１に記載の薄膜トランジスタ。
  3. 前記複数の第一部分のそれぞれは、前記第一方向に直交し、且つ、前記複数の第二部分のそれぞれは、前記第一方向に直交する、
    請求項１に記載の薄膜トランジスタ。
  4. 前記第二電極による前記ベース基板における正射影が前記第一本体部分による前記ベース基板における正射影と少なくとも一部重なり、
    前記第二電極は、前記第一方向に沿って並ぶとともに前記第一延長部分から離れた方向に沿って窪む複数の第一凹部分を含み、前記第一電極は、前記複数の第一部分と一々と対応する複数の第一突出部分をさらに含み、前記複数の第一突出部分のそれぞれが対応する前記第一部分に接続され、前記複数の第一突出部分がそれぞれ一々と対応して前記複数の第一凹部分内に進入し、且つ、
    前記第一重なり端は、前記複数の第一突出部分をさらに含む、
    請求項１～３の何れか１項に記載の薄膜トランジスタ。
  5. 前記第一本体部分は、前記第一延長部分に近いエッジを有し、前記エッジによる前記ベース基板における正射影が前記複数の第一部分による前記ベース基板における正射影と少なくとも一部オーバーラップし、前記複数の第一部分のそれぞれによる前記第一方向における幅がそれに接続された前記第一突出部分による前記第一方向における幅よりも大きい、
    請求項４に記載の薄膜トランジスタ。
  6. 前記第一延長部分の前記第一方向に直交する方向における幅は、０よりも大きく、３μｍ以下であり、
    第一延長部分の前記第一方向に直交する方向における幅と第一本体部分の前記第一方向に直交する方向における幅との比は、０．２～０．３である、
    請求項１～５の何れか１項に記載の薄膜トランジスタ。
  7. 前記ゲート電極は、前記第一本体部分と前記第一延長部分を接続し、前記ベース基板における正射影が前記第一電極と前記第二電極による前記ベース基板における正射影と何れも重ならない第一接続部分をさらに含む、
    請求項１～６の何れか１項に記載の薄膜トランジスタ。
  8. 前記第一延長部分は、前記第一方向に第一端と第二端とを有し、前記第一本体部分は、前記第一方向に第一端と第二端とを有し、
    前記第一接続部分は、前記第一延長部分の第一端と前記第一本体部分の第一端に接続し、且つ、
    前記第一延長部分の第二端と前記第一本体部分の第二端は、前記第一接続部分の同一側に位置する、
    請求項７に記載の薄膜トランジスタ。
  9. 前記第一方向と前記ベース基板のエッジの延伸方向との間の夾角は、０度よりも大きく９０度よりも小さい、
    請求項１～８の何れか１項に記載の薄膜トランジスタ。
  10. 前記ベース基板に設けられ、第二方向に沿って延びた複数本の第一信号線と第三方向に沿って延びた複数本の第二信号線とを含み、前記第二方向と前記第三方向が互に交差し、前記複数本の第一信号線と前記複数本の第二信号線が交差してアレイ状に配置された複数の光制御ユニットを区画し、
    各前記光制御ユニットは、請求項１～９の何れか１項に記載の薄膜トランジスタを含み、前記第一方向は、前記第二方向と前記第三方向との両者と交差し、前記薄膜トランジスタのゲート電極は、前記複数本の第一信号線のうちの一本に電気的に接続され、前記薄膜トランジスタの第一電極または第二電極は、前記複数本の第二信号線のうちの一本に電気的に接続される、
    アレイ基板。
  11. 前記複数の光制御ユニットは、第一光制御ユニットと第二光制御ユニットとを含み、
    前記第一光制御ユニットに含まれる薄膜トランジスタにおける前記第一方向は、前記第二光制御ユニットに含まれる薄膜トランジスタにおける前記第一方向と交差する、
    請求項１０に記載のアレイ基板。
  12. 前記第一光制御ユニットに含まれる薄膜トランジスタと前記第二光制御ユニットに含まれる薄膜トランジスタは、同一の第二信号線に接続されるとともに、前記同一の第二信号線の第一側と第二側にそれぞれ位置し、前記第一側と前記第二側が前記第二方向において互に反対側となる、
    請求項１１に記載のアレイ基板。
  13. 前記第一光制御ユニットと前記第二光制御ユニットは、前記第三方向に沿って並ぶ隣接する２つの光制御ユニットの行にそれぞれ位置し、且つ、前記第一光制御ユニットと前記第二光制御ユニットは、前記第二方向に沿って並ぶ隣接する２つの光制御ユニットの列にそれぞれ位置する、
    請求項１２に記載のアレイ基板。
  14. 前記第一光制御ユニットに含まれる薄膜トランジスタは、前記第一電極の第一補償端による前記ベース基板における正射影の面積を第一面積とし、前記第一電極の第一重なり端による前記ベース基板における正射影の面積を第三面積とし、
    前記第二光制御ユニットに含まれる薄膜トランジスタは、前記第一電極の第一補償端による前記ベース基板における正射影の面積を第二面積とし、前記第一電極の第一重なり端による前記ベース基板における正射影の面積を第四面積とし、
    前記第一面積と前記第三面積との和は、前記第二面積と前記第四面積との和と同じである、
    請求項１１～１３の何れか１項に記載のアレイ基板。
  15. 前記第一光制御ユニットに含まれる薄膜トランジスタは、前記第二光制御ユニットに含まれる薄膜トランジスタと前記第三方向に沿った対称軸に対して軸対称であり、または、
    前記第一光制御ユニットに含まれる薄膜トランジスタは、前記第三方向に沿って並進された後で前記第二光制御ユニットに含まれる薄膜トランジスタと前記第三方向に沿った対称軸に対して軸対称である、
    請求項１１～１４の何れか１項に記載のアレイ基板。
  16. 前記複数本の第一信号線の少なくとも一部は、折れ線であり、且つ、連続した周期で並ぶ複数の第一折れ線ユニットを含み、１つの前記第一折れ線ユニットは、１つの前記光制御ユニットに対応し、
    １つの前記第一折れ線ユニットは、第四方向に沿って延びた第一線分と第五方向に沿って延びた第二線分とを含み、第四方向は、第五方向と交差し、前記第四方向と前記第五方向が何れも前記第二方向と前記第三方向と交差し、
    前記第一線分と前記第二線分は、前記第二方向に沿って順次並び、前記第一線分は、前記第二線分に接続された第一端を含み、前記第二線分は、前記第一線分の第一端に接続された第一端を含み、前記第一線分の第一端と前記第二線分の第一端との接続点は、前記第一折れ線ユニットの折曲点であり、
    前記第一光制御ユニットにおいて、前記第一本体部分が前記第一折れ線ユニットの第一線分に接続され、且つ、
    前記第二光制御ユニットにおいて、前記第一本体部分が前記第一折れ線ユニットの第二線分に接続された、
    請求項１１～１５の何れか１項に記載のアレイ基板。
  17. 前記第一光制御ユニットに含まれる薄膜トランジスタにおける前記第一方向は、前記第五方向と同じであり、前記第二光制御ユニットに含まれる薄膜トランジスタにおける前記第一方向は、前記第四方向と同じである、
    請求項１６に記載のアレイ基板。
  18. 前記第一線分は、隣接する前記第一折れ線ユニットの前記第二線分に接続された第二端を含み、前記第二線分は、隣接する前記第一折れ線ユニットの前記第一線分の第二端に接続された第二端を含み、前記第一線分の第二端と前記第二線分の第二端との接続点による前記ベース基板における正射影が前記第二信号線による前記ベース基板における正射影に位置し、
    前記第一光制御ユニットにおいて、前記第一線分の第二端が前記第一線分の第一端よりも前記薄膜トランジスタに近く、且つ、
    前記第二光制御ユニットにおいて、前記第二線分の第二端が前記第二線分の第一端よりも前記薄膜トランジスタに近い、
    請求項１６または１７に記載のアレイ基板。
  19. 前記複数本の第二信号線の少なくとも一部は、折れ線であり、且つ、連続した周期で並ぶ複数の第二折れ線ユニットを含み、１つの前記第二折れ線ユニットが１つの前記光制御ユニットに対応し、
    １つの前記第二折れ線ユニットは、第六方向に沿って延びた第一線分と第七方向に沿って延びた第二線分とを含み、第六方向が第七方向と交差し、前記第六方向と前記第七方向とが何れも前記第二方向と前記第三方向と交差し、
    前記第一線分と前記第二線分は、前記第三方向に沿って順次並び、前記第一線分は、前記第二線分に接続された第一端を含み、前記第二線分は、前記第一線分の第一端に接続された第一端を含み、前記第一線分の第一端と前記第二線分の第一端との接続点は、前記第二折れ線ユニットの折曲点であり、
    前記第一光制御ユニットにおいて、前記薄膜トランジスタの第一電極または第二電極が前記第二折れ線ユニットの第一線分に接続され、且つ、
    前記第二光制御ユニットにおいて、前記薄膜トランジスタの第一電極または第二電極が前記第二折れ線ユニットの第二線分に接続される、
    請求項１１～１８の何れか１項に記載のアレイ基板。
  20. 請求項１１～１９の何れか１項に記載のアレイ基板を含む表示装置であって、前記アレイ基板は、光制御基板であり、前記表示装置は、
    前記光制御基板を含む光制御パネルと、
    前記光制御パネルと積層して設けられ、複数本の前記第二方向に沿って延びた第一表示信号線と複数本の前記第三方向に沿って延びた第二表示信号線とを含み、前記複数本の第一表示信号線と前記複数本の第二表示信号線が交差してアレイ状に配置された複数のサブ画素ユニットを区画する表示液晶パネルと、
    前記光制御パネルの前記表示液晶パネルから離れた側に位置するバックライトユニットと、をさらに含み、前記光制御パネルは、前記バックライトユニットからのバックライトがそれを経て前記表示液晶パネルに入射するのを許容するように配置される、
    表示装置。
JP2022505485A 2019-11-20 2020-10-13 薄膜トランジスタ、アレイ基板及び表示装置 Active JP7585295B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201911143764.5 2019-11-20
CN201911143764.5A CN112825331A (zh) 2019-11-20 2019-11-20 薄膜晶体管、阵列基板以及显示装置
PCT/CN2020/120562 WO2021098411A1 (zh) 2019-11-20 2020-10-13 薄膜晶体管、阵列基板以及显示装置

Publications (2)

Publication Number Publication Date
JP2023502828A JP2023502828A (ja) 2023-01-26
JP7585295B2 true JP7585295B2 (ja) 2024-11-18

Family

ID=75907286

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022505485A Active JP7585295B2 (ja) 2019-11-20 2020-10-13 薄膜トランジスタ、アレイ基板及び表示装置

Country Status (5)

Country Link
US (2) US11581413B2 (ja)
EP (1) EP4064366A4 (ja)
JP (1) JP7585295B2 (ja)
CN (1) CN112825331A (ja)
WO (1) WO2021098411A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12057458B2 (en) 2021-08-23 2024-08-06 Tcl China Star Optoelectronics Technology Co., Ltd. Display panel and mobile terminal
CN113745248B (zh) * 2021-08-23 2023-10-10 Tcl华星光电技术有限公司 显示面板
WO2024227287A1 (zh) * 2023-05-04 2024-11-07 京东方科技集团股份有限公司 阵列基板、视角控制盒及显示装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004145346A (ja) 2002-10-24 2004-05-20 Lg Philips Lcd Co Ltd 液晶表示装置及びその製造方法
JP2005175248A (ja) 2003-12-12 2005-06-30 Sanyo Electric Co Ltd フィールドシーケンシャル方式液晶表示装置
JP2005196118A (ja) 2003-12-29 2005-07-21 Lg Phillips Lcd Co Ltd マルチドメイン横電界モード液晶表示装置
JP2008122969A (ja) 2006-11-10 2008-05-29 Beijing Boe Optoelectronics Technology Co Ltd Ｔｆｔ―ｌｃｄアレイ基板及びその製造方法
JP2014132337A (ja) 2013-01-04 2014-07-17 Samsung Display Co Ltd 薄膜トランジスター表示板
JP2015099331A (ja) 2013-11-20 2015-05-28 株式会社ジャパンディスプレイ 液晶表示装置
US20180011357A1 (en) 2016-07-05 2018-01-11 Samsung Display Co., Ltd. Liquid-crystal display
CN108983463A (zh) 2018-08-29 2018-12-11 京东方科技集团股份有限公司 显示面板及显示装置
CN209373316U (zh) 2019-03-15 2019-09-10 北京京东方显示技术有限公司 一种阵列基板及液晶显示面板

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3071648B2 (ja) 1994-10-24 2000-07-31 シャープ株式会社 液晶表示素子
KR100553935B1 (ko) * 2003-08-20 2006-02-24 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
CN100507685C (zh) * 2004-01-12 2009-07-01 友达光电股份有限公司 具有电容补偿结构的液晶显示器
JP2005266215A (ja) * 2004-03-18 2005-09-29 Toshiba Matsushita Display Technology Co Ltd 液晶表示装置および抵抗検出式タッチパネル
KR101245991B1 (ko) * 2006-06-23 2013-03-20 엘지디스플레이 주식회사 액정표시장치 및 그 제조 방법
JP5365007B2 (ja) 2007-01-25 2013-12-11 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
CN103257498B (zh) 2013-05-07 2016-04-13 京东方科技集团股份有限公司 一种像素结构及其驱动方法、显示装置
CN105182643B (zh) * 2015-09-24 2019-04-09 深超光电（深圳）有限公司 主动式阵列基板及显示面板
CN210668384U (zh) * 2019-11-20 2020-06-02 京东方科技集团股份有限公司 薄膜晶体管、阵列基板和显示装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004145346A (ja) 2002-10-24 2004-05-20 Lg Philips Lcd Co Ltd 液晶表示装置及びその製造方法
JP2005175248A (ja) 2003-12-12 2005-06-30 Sanyo Electric Co Ltd フィールドシーケンシャル方式液晶表示装置
JP2005196118A (ja) 2003-12-29 2005-07-21 Lg Phillips Lcd Co Ltd マルチドメイン横電界モード液晶表示装置
JP2008122969A (ja) 2006-11-10 2008-05-29 Beijing Boe Optoelectronics Technology Co Ltd Ｔｆｔ―ｌｃｄアレイ基板及びその製造方法
JP2014132337A (ja) 2013-01-04 2014-07-17 Samsung Display Co Ltd 薄膜トランジスター表示板
JP2015099331A (ja) 2013-11-20 2015-05-28 株式会社ジャパンディスプレイ 液晶表示装置
US20180011357A1 (en) 2016-07-05 2018-01-11 Samsung Display Co., Ltd. Liquid-crystal display
CN108983463A (zh) 2018-08-29 2018-12-11 京东方科技集团股份有限公司 显示面板及显示装置
CN209373316U (zh) 2019-03-15 2019-09-10 北京京东方显示技术有限公司 一种阵列基板及液晶显示面板

Also Published As

Publication number Publication date
US20220037492A1 (en) 2022-02-03
EP4064366A4 (en) 2023-01-04
WO2021098411A1 (zh) 2021-05-27
JP2023502828A (ja) 2023-01-26
CN112825331A (zh) 2021-05-21
EP4064366A1 (en) 2022-09-28
US20230141490A1 (en) 2023-05-11
US11581413B2 (en) 2023-02-14
US12206003B2 (en) 2025-01-21

Similar Documents

Publication Publication Date Title
US11281059B2 (en) Display panel and a display device
US10281785B2 (en) Liquid crystal display device having large holding capacitance in the pixel
US7663617B2 (en) Thin film transistor array panel and liquid crystal display including the panel
US6741314B2 (en) Liquid crystal display with high aperature ratio
JP7585295B2 (ja) 薄膜トランジスタ、アレイ基板及び表示装置
JP2007264231A (ja) Ｆｆｓモードの液晶表示パネル
US8570465B2 (en) Liquid crystal display
KR20220093093A (ko) 화소 구조, 어레이 기판 및 표시 패널
JP2016105121A (ja) カラーフィルタ基板及び表示装置
US8355090B2 (en) Liquid crystal display having reduced kickback effect
US8018399B2 (en) Pixel array
US20240361640A1 (en) Display device
CN210668384U (zh) 薄膜晶体管、阵列基板和显示装置
JP2017032973A (ja) 表示パネル
US12153312B2 (en) Array substrate comprising first and second electrodes each having a plurality of branch electrodes arranged at intervals and liquid crystal display panel
US9766516B2 (en) Display device
US12216370B2 (en) Display panel and display device
US11556034B2 (en) Display device
US20240411188A1 (en) Liquid crystal display device
CN114815408A (zh) 显示面板及显示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231011

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240522

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240527

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240827

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241007

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20241106

R150 Certificate of patent or registration of utility model

Ref document number: 7585295

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150