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JP6981890B2 - 半導体装置 - Google Patents

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JP6981890B2
JP6981890B2 JP2018012427A JP2018012427A JP6981890B2 JP 6981890 B2 JP6981890 B2 JP 6981890B2 JP 2018012427 A JP2018012427 A JP 2018012427A JP 2018012427 A JP2018012427 A JP 2018012427A JP 6981890 B2 JP6981890 B2 JP 6981890B2
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信夫 町田
耕一 新井
賢一 久田
泰典 山下
聡司 江口
広信 宮本
敦 酒井
克己 永久
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Description

本発明は、半導体装置に関し、特に、炭化シリコン（ＳｉＣ）基板を用いた半導体装置に好適に利用できるものである。
パワートランジスタを有する半導体装置において、ＳｉＣ基板を用いた半導体装置が検討されている。ＳｉＣ基板を用いた場合、ＳｉＣはシリコン（Ｓｉ）に比べてバンドギャップが大きいため、絶縁破壊耐圧が大きくなる。また、ＳｉＣ基板のパワートランジスタにおいて、Ｓｉ基板のパワートランジスタでも用いられているトレンチゲート構造が適用されている。
特許文献１には、ＳｉＣ基板を用いたトレンチゲート構造のパワートランジスタが開示されており、電界緩和用のｐ型の不純物領域が設けられたｎ型の低濃度ドリフト層と、低濃度ドリフト層上に形成されたｎ型の高濃度ドリフト層とが開示されている。そして、トレンチゲートを高濃度ドリフト層内に設けることが開示されている。
特許文献２には、ＳｉＣ基板を用いたプレーナ型のパワートランジスタが開示されており、半導体基板上に、低濃度のエピタキシャル層、高濃度のエピタキシャル層および低濃度のエピタキシャル層を積層させた構造が開示されている。
特許文献３には、ＳｉＣ基板を用いたトレンチゲート構造のパワートランジスタが開示されており、電界緩和用のｐ型の不純物領域が設けられたｎ型の第１低濃度ドリフト層と、第１低濃度ドリフト層上に形成されたｎ型の第２低濃度ドリフト層とが開示されている。そして、複数のｐ型の不純物領域の間に、ｎ型の高濃度不純物領域を設けることが開示されている。
特開２０１４−１７５５１８号公報 特開２００１−２７４３９５号公報 特開２０１５−２６７２６号公報
ＳｉＣ基板を用いたトレンチゲート構造のパワートランジスタでは、パワートランジスタのオン抵抗を低減し、トレンチゲートの下部周辺の耐圧向上を図ることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態によれば、半導体装置は、シリコンおよび炭素を含んで構成される半導体基板と、半導体基板の上面上に形成された第１導電型の第１半導体層と、第１半導体層上に形成された第１導電型の第３半導体層と、第１半導体層と第３半導体層との間に形成された前記第１導電型の第２半導体層と、を有する。また、半導体装置は、第１半導体層と第３半導体層との間に形成され、第１導電型とは反対の導電型である第２導電型であり、且つ、平面視において、第２半導体層を挟むように形成された第１不純物領域および第２不純物領域と、第３半導体層に形成された溝と、溝内にゲート絶縁膜を介して埋め込まれたゲート電極と、を有する。ここで、第２半導体層の不純物濃度は、第１半導体層の不純物濃度、および、第３半導体層の不純物濃度よりも高く、平面視において、第１不純物領域と第２不純物領域との間に位置している第２半導体層は、ゲート電極の少なくとも一部と重なる。
本願において開示される、一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置である半導体チップのレイアウトを示す平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 本願発明者によるシミュレーションの結果を示す図である。 本願発明者によるシミュレーションの結果を示す図である。 本願発明者によるシミュレーションの結果を示す図である。 本願発明者によるシミュレーションの結果を示す図である。 本願発明者によるシミュレーションの結果を示す図である。 本願発明者によるシミュレーションの結果を示す図である。 本願発明者によるシミュレーションの結果を示す図である。 実施の形態１の変形例の半導体装置の断面図である。 本願発明者によるシミュレーションの結果を示す図である。 実施の形態２の半導体装置の要部平面図である。 実施の形態２の半導体装置の断面図である。 実施の形態２の変形例の半導体装置の断面図である。 実施の形態３の半導体装置の断面図である。 実施の形態３の半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 実施の形態３の変形例の半導体装置の断面図である。 実施の形態４の半導体装置の要部平面図である。 実施の形態４の半導体装置の断面図である。 実施の形態４の変形例の半導体装置の要部平面図である。 実施の形態４の変形例の半導体装置の断面図である。 検討例の半導体装置を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図が平面図と対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。
（実施の形態１）
以下に、本実施の形態の半導体装置の構造、半導体装置の製造方法、検討例の説明、および、本実施の形態の主な特徴を、順番に説明する。
＜半導体装置の構造＞
図１は、本実施の形態の半導体装置である半導体チップＣの平面図である。図１では、理解を簡単にするために、絶縁膜ＩＦ５（図３参照）を透過した状態を示し、平面図であるが、ゲート電位電極ＧＥおよびソース電位電極ＳＥにハッチングを付している。半導体チップＣは、複数のトレンチゲート構造のパワートランジスタを有する。このようなパワートランジスタを、パワーＭＯＳＦＥＴ（Metal Oxyde Semiconductor Field Effect Transistor）と称することもある。
図１に示すように、半導体チップＣの表面は、主に、ソース電位電極ＳＥおよびゲート電位電極ＧＥで覆われている。半導体チップＣの中央部付近の領域であるパッド領域ＰＡ内のソース電位電極ＳＥの外周には、ゲート電位電極ＧＥの一部が形成されており、更にその外周には、ソース電位電極ＳＥの一部が形成されている。パッド領域ＰＡ内では、絶縁膜ＩＦ５の一部が除去されており、ソース電位電極ＳＥの一部、および、ゲート電位電極ＧＥの一部が露出している。これらの露出したソース電位電極ＳＥ上およびゲート電位電極ＧＥ上に、それぞれ、ワイヤボンディングまたはクリップ（銅板）などの外部接続端子が接続されることで、半導体チップＣが、他チップまたは配線基板などと電気的に接続される。
図２は、半導体チップＣの要部平面図であり、図１に示されるパッド領域ＰＡ内のソース電位電極ＳＥ下の一部の平面図に対応している。図３は、図２のＡ−Ａ線に沿った断面図である。
図２では、本実施の形態の主な特徴に密接に関係する構成である、溝ＴＲ内に形成されたゲート電極Ｇ、ｎ型半導体層ＮＥ２およびｐ型不純物領域ＰＴのみを示しており、他の構成については、図示を省略している。また、溝ＴＲ内に形成されたゲート電極Ｇは破線で示されており、図２は平面図であるが、図面を見易くするため、溝ＴＲ内に形成されたゲート電極Ｇにハッチングを付している。
図２に示されるように、溝ＴＲ、ゲート電極Ｇ、ｎ型半導体層ＮＥ２およびｐ型不純物領域ＰＴは、それぞれＹ方向に延在している。すなわち、溝ＴＲ、ゲート電極Ｇ、ｎ型半導体層ＮＥ２およびｐ型不純物領域ＰＴの各々の平面形状は、Ｙ方向に長辺を有する矩形状であり、これらのＹ方向における長さは、それぞれ、これらのＸ方向における長さより大きい。また、溝ＴＲ、ゲート電極Ｇ、ｎ型半導体層ＮＥ２およびｐ型不純物領域ＰＴは、Ｘ方向において、繰り返し配置されている。また、本実施の形態では、Ｙ方向に垂直な断面において、ゲート電極Ｇの中央から厚さ方向（Ｚ方向）に中央線を引いた時、Ｘ方向で互いに隣接する２つｐ型不純物領域ＰＴは、上記中央線に対して、対称となるように配置されている。
後で詳細に説明するが、本実施の形態の特徴の一つとして、平面視において、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部は、ｎ型半導体層ＮＥ２と重なる位置に配置されている。
次に、図３を用いて、本実施の形態におけるトレンチゲート構造のパワートランジスタの断面構造を説明する。
本実施の形態で使用される半導体基板ＳＢは、シリコンおよび炭素を含んで構成された基板であり、具体的には、ｎ型の不純物が導入された炭化シリコン（ＳｉＣ）基板である。半導体基板ＳＢの上面（第１面）上には、ドリフト層ＤＲが形成されており、半導体基板ＳＢの裏面（第２面）には、金属膜からなるドレイン電位電極ＤＥが形成されている。半導体基板ＳＢおよびドリフト層ＤＲは、それぞれ、パワートランジスタのドレイン領域の一部を構成し、ドレイン電位電極ＤＥと電気的に接続され、ドレイン電位電極ＤＥを介して、パワートランジスタの動作時にドレイン電位が印加される。
ドリフト層ＤＲは、ｎ型半導体層ＮＥ１〜ＮＥ３、および、ｐ型不純物領域ＰＴを有する。ｎ型半導体層ＮＥ１は、半導体基板ＳＢ上に形成されており、ｎ型半導体層ＮＥ３は、ｎ型半導体層ＮＥ１上に形成されており、ｎ型半導体層ＮＥ２は、ｎ型半導体層ＮＥ１とｎ型半導体層ＮＥ３との間に形成されている。これらのｎ型半導体層ＮＥ１〜ＮＥ３は、それぞれ、ＳｉＣ基板である半導体基板ＳＢ上に、エピタキシャル法によって形成された半導体層である。このため、ｎ型半導体層ＮＥ１〜ＮＥ３は、それぞれ、ＳｉＣによって構成されている。また、ｎ型半導体層ＮＥ２の不純物濃度は、ｎ型半導体層ＮＥ１の不純物濃度、および、ｎ型半導体層ＮＥ３の不純物濃度よりも高い。また、ｎ型半導体層ＮＥ１の不純物濃度は、ｎ型半導体層ＮＥ３の不純物濃度と同程度である。
ｐ型不純物領域ＰＴは、ｎ型半導体層ＮＥ３とｎ型半導体層ＮＥ１との間に、複数形成されている。互いに隣接するｐ型不純物領域ＰＴの間には、ｎ型半導体層ＮＥ２が形成されている。すなわち、平面視において、互いに隣接するｐ型不純物領域ＰＴは、ｎ型半導体層ＮＥ２を挟むように形成されている。後で詳細に説明するが、ｐ型不純物領域ＰＴの厚さは、ｎ型半導体層ＮＥ２の厚さと同じでもよいし、ｎ型半導体層ＮＥ２の厚さよりも厚くても薄くてもよい。本実施の形態では、ｐ型不純物領域ＰＴの厚さは、ｎ型半導体層ＮＥ２の厚さよりも薄く、ｐ型不純物領域ＰＴが、ｎ型半導体層ＮＥ２内に形成されている場合を例示している。このため、図３では、ｐ型不純物領域ＰＴとｎ型半導体層ＮＥ１との間に、ｎ型半導体層ＮＥ２が形成されている。
ドリフト層ＤＲの上層であるｎ型半導体層ＮＥ３の表面側には、ｐ型のチャネル領域（不純物領域）ＰＣが形成されており、チャネル領域ＰＣの表面側には、ｎ型のソース領域（不純物領域）ＮＳ、および、ｐ型のボディ領域（不純物領域）ＰＢが形成されている。ソース領域ＮＳおよびボディ領域ＰＢは、それぞれ、ソース電位電極ＳＥと電気的に接続され、ソース電位電極ＳＥを介して、パワートランジスタの動作時にソース電位が印加される。ボディ領域ＰＢは、ソース電位電極ＳＥがチャネル領域ＰＣと接続する際に、接触抵抗を低減させる目的で設けられた領域である。このため、ボディ領域ＰＢの不純物濃度は、チャネル領域ＰＣの不純物濃度よりも高い。
また、ソース領域ＮＳおよびボディ領域ＰＢの表面に、ソース電位電極ＳＥとの接触抵抗を更に低減させる目的で、シリサイド層を形成してもよい。シリサイド層は、例えばチタンシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）またはニッケルシリサイド（ＮｉＳｉ）からなる。本実施の形態では、このシリサイド層の図示を省略している。
半導体基板ＳＢの表面側には、溝ＴＲが形成されている。溝ＴＲは、ソース領域ＮＳおよびチャネル領域ＰＣを貫通し、ｎ型半導体層ＮＥ３に達するように形成されている。すなわち、溝ＴＲの底部は、ｎ型半導体層ＮＥ３内に位置している。また、溝ＴＲは、２つのソース領域ＮＳの間に位置するように形成されている。
溝ＴＲの内部には、ゲート絶縁膜ＧＩを介して、ゲート電極Ｇが埋め込まれている。ゲート電極Ｇは、ゲート電位電極ＧＥと電気的に接続し、パワートランジスタの動作時にゲート電位が印加される。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜であり、ゲート電極Ｇは、例えばｎ型の不純物が導入された多結晶シリコン膜である。また、ゲート絶縁膜ＧＩとしては、酸化シリコン膜に代えて、酸化アルミニウム膜または酸化ハフニウム膜などのように、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。
ここで、ｐ型不純物領域ＰＴと、溝ＴＲ内のゲート電極Ｇとの関係について説明する。溝ＴＲ内のゲート電極Ｇの底部（溝ＴＲの底部）付近、特に溝ＴＲの角部付近は、パワートランジスタの動作時に、強い電界が発生する領域であり、ゲート絶縁膜ＧＩの破壊が起こり易い領域である。ｐ型不純物領域ＰＴは、主に、この電界を緩和するために設けられている。溝ＴＲの下部のドリフト層ＤＲ内にｐ型不純物領域ＰＴを設けることで、電界が緩和されるので、ゲート絶縁膜ＧＩの破壊を抑制でき、ドリフト層ＤＲ全体の耐圧を向上させることができる。
また、本実施の形態では、Ｙ方向に垂直な断面において、ゲート電極Ｇの中央から厚さ方向に中央線を引いた時、Ｘ方向で互いに隣接する２つｐ型不純物領域ＰＴは、上記中央線に対して、対称となるように配置されている。
また、上述のように、平面視において、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部は、ｎ型半導体層ＮＥ２と重なる位置に配置されている。言い換えれば、断面視において、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部の直下には、ｎ型半導体層ＮＥ２が形成されている。本実施の形態においては、溝ＴＲ内に形成されたゲート電極Ｇの２つの角部を結ぶ底部全体の直下に、ｎ型半導体層ＮＥ２が形成されている。
なお、本実施の形態で表現する「直下」とは、一方の対象物の下方を意味し、一方の対象物と、他方の対象物とが物理的に直接接していない状態も含まれる。言い換えれば、「直下」とは、平面視において、一方の対象物と、他方の対象物とが重なっている状態を意味する。例えば、図３において、ｎ型半導体層ＮＥ２は、溝ＴＲおよびゲート電極Ｇの下方に形成されており、溝ＴＲおよびゲート電極Ｇと物理的に接していない。
ソース領域ＮＳ上には、ゲート絶縁膜ＧＩの一部が形成され、このゲート絶縁膜ＧＩの一部およびゲート電極Ｇの各々の上面には、例えば酸化シリコンからなる層間絶縁膜ＩＬが形成されている。そして、層間絶縁膜ＩＬ内には、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＩを貫通し、ソース領域ＮＳおよびボディ領域ＰＢに達するように形成されている。
層間絶縁膜ＩＬ上には、ソース電位電極ＳＥが形成され、コンタクトホールＣＨ内にはソース電位電極ＳＥが埋め込まれている。すなわち、ソース電位電極ＳＥは、ソース領域ＮＳおよびボディ領域ＰＢと電気的に接続されている。ソース電位電極ＳＥは、例えばアルミニウムを主体とする導電性膜からなる。また、ソース電位電極ＳＥは、例えば窒化チタンからなるバリアメタル膜と、アルミニウムを主体とする導電性膜との積層膜としてもよい。なお、図３では図示していないが、図１で示したゲート電位電極ＧＥも、ソース電位電極ＳＥと同じように形成されており、ゲート電位電極ＧＥは、ゲート電極Ｇと電気的に接続されている。
ソース電位電極ＳＥ上には、例えばポリイミドなどの樹脂からなる絶縁膜ＩＦ５が形成されている。図３では図示していないが、図１で示したパッド領域ＰＡにおいて、絶縁膜ＩＦ５には、ソース電位電極ＳＥの一部、および、ゲート電位電極ＧＥの一部を露出するように、開口部が設けられている。
また、図３において、破線で囲まれた領域は、単位セルＵＣを示している。本実施の形態において、単位セルＵＣは、１つのゲート電極Ｇと、１つのゲート電極Ｇの両側に各々形成された、ソース領域ＮＳ、ボディ領域ＰＢおよびチャネル領域ＰＣと、ドリフト層ＤＲと、半導体基板ＳＢとを含む。本実施の形態では、単位セルＵＣを、ゲート電極Ｇの一方の側面側に形成されたボディ領域ＰＢの中心から、ゲート電極Ｇの他方の側面側に形成されたボディ領域ＰＢの中心までの領域として、定義している。半導体チップＣには、複数の単位セルＵＣが繰り返し配置されている。
また、図３では、単位セルＵＣの幅を、距離Ｌ６として示している。距離Ｌ１〜Ｌ５については、後で本実施の形態の主な特徴を説明する際に使用する。
なお、本実施の形態では、単位セルＵＣの幅である距離Ｌ６は、上記の２つのボディ領域ＰＢの各々の中心を結ぶ距離として表しているが、例えば、Ｙ方向に垂直な断面において、ゲート電極Ｇの中央から厚さ方向に中央線を引いた時、Ｘ方向に隣接する２つのゲート電極の各々の中央線を結ぶ距離を、距離Ｌ６として表すこともできる。
＜半導体装置の製造方法＞
以下に、図４〜図１４を用いて、本実施の形態の半導体装置の製造方法を説明する。図４〜図１４では、説明の簡略化のため、図３の単位セルＵＣに対応する領域のみを示している。
まず、図４に示されるように、エピタキシャル層が形成されたＳｉＣからなる半導体基板ＳＢを用意する。エピタキシャル層は、ＳｉＣからなる半導体層であり、ｎ型の不純物が導入されたｎ型半導体層ＮＥ１の単層構造、または、ｎ型半導体層ＮＥ１と、ｎ型の不純物が導入されたｎ型半導体層ＮＥ２との積層構造からなる。ここで、ｎ型半導体層ＮＥ２の不純物濃度は、ｎ型半導体層ＮＥ１の不純物濃度よりも高い。ｎ型半導体層ＮＥ１は、例えば、１×１０１６／ｃｍ３程度の不純物濃度を有し、８．６μｍ程度の厚さを有する。ｎ型半導体層ＮＥ２は、例えば、４×１０１６／ｃｍ３程度の不純物濃度を有し、０．４μｍ程度の厚さを有する。
ｎ型半導体層ＮＥ１は、半導体基板ＳＢの上面上に、ｎ型の不純物を導入しながらエピタキシャル成長をさせることで形成される。ｎ型半導体層ＮＥ２は、ｎ型半導体層ＮＥ１上に、ｎ型の不純物を導入しながらエピタキシャル成長をさせる、または、ｎ型半導体層ＮＥ１の表面に、ｎ型の不純物をイオン注入することで形成される。
図５は、ｐ型不純物領域ＰＴの形成工程を示している。
まず、ｎ型半導体層ＮＥ２上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ１をパターニングする。次に、パターニングされた絶縁膜ＩＦ１をマスクとしてイオン注入を行うことで、ｎ型半導体層ＮＥ２内に、ｐ型不純物領域ＰＴを形成する。このイオン注入は、アルミニウム（Ａｌ）イオンが用いられ、例えば、注入エネルギーを１５０ＫｅＶ程度とし、ドーズ量を５×１０１３／ｃｍ２程度とした条件で行われる。
また、ｐ型不純物領域ＰＴの厚さは、ｎ型半導体層ＮＥ２の厚さと同じでもよいし、ｎ型半導体層ＮＥ２の厚さよりも厚くても薄くてもよい。本実施の形態では、ｐ型不純物領域ＰＴの厚さは、ｎ型半導体層ＮＥ２の厚さよりも薄く、ｐ型不純物領域ＰＴが、ｎ型半導体層ＮＥ２内に形成されている場合を例示している。
その後、絶縁膜ＩＦ１を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。
図６は、ｎ型半導体層ＮＥ３の形成工程を示している。
ｎ型半導体層ＮＥ３は、ｎ型半導体層ＮＥ２上およびｐ型不純物領域ＰＴ上に、ｎ型の不純物を導入しながらエピタキシャル成長をさせることで形成される。ｎ型半導体層ＮＥ３の不純物濃度は、ｎ型半導体層ＮＥ２の不純物濃度よりも低く、ｎ型半導体層ＮＥ１の不純物濃度と同程度である。ｎ型半導体層ＮＥ３は、例えば、１×１０１６／ｃｍ３程度の不純物濃度を有し、３．０μｍ程度の厚さを有する。
図７は、ｐ型のチャネル領域ＰＣの形成工程を示している。
ｐ型のチャネル領域ＰＣは、例えば、アルミニウム（Ａｌ）イオンを用いたイオン注入によって、ｎ型半導体層ＮＥ３内に形成される。
図８は、ｎ型のソース領域ＮＳの形成工程を示している。
まず、ｐ型不純物領域ＰＴ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ２を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ２をパターニングする。次に、パターニングされた絶縁膜ＩＦ２をマスクとして、窒素（Ｎ）イオンを用いたイオン注入を行うことで、ｐ型不純物領域ＰＴ内に、選択的にｎ型のソース領域ＮＳを形成する。
その後、絶縁膜ＩＦ２を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。
図９は、ｐ型のボディ領域ＰＢの形成工程を示している。
まず、ソース領域ＮＳ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ３を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ３をパターニングする。次に、パターニングされた絶縁膜ＩＦ３をマスクとして、アルミニウム（Ａｌ）イオンを用いたイオン注入を行うことで、ソース領域ＮＳに隣接し、チャネル領域ＰＣに達するｐ型のボディ領域ＰＢを形成する。
その後、絶縁膜ＩＦ３を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。
図１０は、溝ＴＲの形成工程を示している。
まず、ソース領域ＮＳ上およびボディ領域ＰＢ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ４を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、絶縁膜ＩＦ４をパターニングする。次に、パターニングされた絶縁膜ＩＦ４をマスクとして、ドライエッチング処理を行うことで、ソース領域ＮＳおよびチャネル領域ＰＣを貫通し、ｎ型半導体層ＮＥ３に達する溝ＴＲを形成する。溝ＴＲの幅は０．８μｍ程度であり、溝ＴＲの深さは１．２μｍ程度である。なお、このドライエッチング処理は、ＣＦ４またはＳＦ６などのフッ素を含む分子からなるガスを用いて行われる。
その後、絶縁膜ＩＦ４を、例えば、フッ酸を含む溶液を用いたウェットエッチング処理によって除去する。
図１１は、ゲート絶縁膜ＧＩおよびゲート電極Ｇの形成工程を示している。
まず、溝ＴＲ内、ソース領域ＮＳ上およびボディ領域ＰＢ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなるゲート絶縁膜ＧＩを形成する。ゲート絶縁膜ＧＩとしては、酸化シリコン膜に代えて、酸化アルミニウムまたは酸化ハフニウム膜などのように、酸化シリコン膜よりも誘電率の高い高誘電率膜を用いてもよい。
次に、溝ＴＲ内を埋め込むように、ゲート絶縁膜ＧＩ上に、例えばＣＶＤ法によって、例えば多結晶シリコンからなる導電性膜を形成する。次に、上記導電性膜上に、上記導電性膜の一部を覆うレジストパターンＲＰ１を形成する。次に、このレジストパターンＲＰ１をマスクとして、ドライエッチング処理を行うことで、レジストパターンＲＰ１から露出している上記導電性膜を除去する。これにより、残された上記導電性膜からなるゲート電極Ｇが形成される。
その後、レジストパターンＲＰ１をアッシング処理などによって除去する。
図１２は、層間絶縁膜ＩＬの形成工程を示している。
溝ＴＲの外部に形成されているゲート電極Ｇの側面および上面を覆うように、ゲート絶縁膜ＧＩ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、酸化シリコン膜に限られず、窒化シリコン膜または酸窒化シリコン膜などの他の絶縁膜で形成してもよい。
図１３は、コンタクトホールＣＨの形成工程を示している。
まず、層間絶縁膜ＩＬ上に、層間絶縁膜ＩＬの一部を覆い、且つ、溝ＴＲの外部のゲート電極Ｇの幅よりも広い幅を有するレジストパターンＲＰ２を形成する。次に、このレジストパターンＲＰ２をマスクとして、ドライエッチング処理を行うことで、層間絶縁膜ＩＬおよびゲート絶縁膜ＧＩが除去される。これにより、層間絶縁膜ＩＬ中およびゲート絶縁膜ＧＩ中に、ソース領域ＮＳの一部、および、ボディ領域ＰＢに達するコンタクトホールＣＨが形成される。
その後、レジストパターンＲＰ２をアッシング処理などによって除去する。
また、本実施の形態では図示していないが、コンタクトホールＣＨの形成工程後に、ソース領域ＮＳの一部、および、ボディ領域ＰＢの各々の上面に、シリサイド層を形成してもよい。その場合、シリサイド層は、具体的には次のようにして形成することができる。まず、ソース領域ＮＳの一部、および、ボディ領域ＰＢの各々の上面に、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）またはニッケル（Ｎｉ）からなるシリサイド層形成用の金属膜を形成する。次に、この金属膜に熱処理を施すことによって、ソース領域ＮＳの一部、および、ボディ領域ＰＢを構成する材料と、金属膜とを反応させることで、例えばチタンシリサイド（ＴｉＳｉ２）、コバルトシリサイド（ＣｏＳｉ２）またはニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層が形成される。その後、未反応の金属膜を除去する。
図１４は、ソース電位電極ＳＥ、絶縁膜ＩＦ５およびドレイン電位電極ＤＥの形成工程を示している。
まず、コンタクトホールＣＨ内を埋め込むように、層間絶縁膜ＩＬ上に、例えばスパッタリング法によって、例えばアルミニウムを主体とする導電性膜を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、この導電性膜をパターニングすることで、ソース領域ＮＳおよびボディ領域ＰＢと電気的に接続するソース電位電極ＳＥが形成される。また、上記導電性膜の形成前に、例えば窒化チタンからなるバリアメタル膜を形成し、ソース電位電極ＳＥを、バリアメタル膜と、上記導電性膜との積層膜としてもよい。なお、ここでは図示していないが、図１で示したゲート電位電極ＧＥも、ソース電位電極ＳＥと同じように形成されており、ゲート電位電極ＧＥは、ゲート電極Ｇと電気的に接続されている。
次に、ソース電位電極ＳＥ上に、例えば塗布法を用いて、例えばポリイミドなどの樹脂からなる絶縁膜ＩＦ５を形成する。その後、ここでは図示していないが、図１で示したパッド領域ＰＡにおいて、絶縁膜ＩＦ５に、ソース電位電極ＳＥの一部、および、ゲート電位電極ＧＥの一部を露出するように、開口部を形成する。
次に、半導体基板ＳＢの裏面に対して研磨処理を実施し、半導体基板ＳＢを、所望の厚さまで薄くする。次に、半導体基板ＳＢの裏面に、例えばスパッタリング法またはＣＶＤ法によって、例えば窒化チタン膜などの金属膜からなるドレイン電位電極ＤＥを形成する。
以上により、図３に示される半導体装置が製造される。
＜検討例の説明＞
図３６を用いて、本願発明者が検討した検討例の半導体装置を説明する。
検討例の半導体装置は、本実施の形態と同様に、ＳｉＣからなる半導体基板ＳＢを用いたトレンチゲート構造のパワートランジスタである。図３６は、本実施の形態の単位セルＵＣに対応する断面図である。図３６に示されるように、検討例では、本実施の形態と同様に、ドリフト層ＤＲとなる領域には、ｎ型半導体層ＮＥ１、ｎ型半導体層ＮＥ３およびｐ型不純物領域ＰＴが形成されているが、本実施の形態と異なり、ｎ型半導体層ＮＥ２が形成されていない。
以下に、検討例の課題について説明する。
上述のように、ｐ型不純物領域ＰＴは、溝ＴＲ内のゲート電極Ｇの底部（溝ＴＲの底部）付近、特に溝ＴＲの角部付近で発生する電界を緩和するために設けられている。ｐ型不純物領域ＰＴの幅を広げると、電界緩和効果が更に強くなり、ドリフト層ＤＲ全体の耐圧を向上させることができる。しかし、互いに隣接するｐ型不純物領域ＰＴの間の距離が狭くなると、電流経路が狭まることになるので、結果的に、オン抵抗が増加するという課題がある。
オン抵抗の増加を抑制するためには、例えば、ｎ型半導体層ＮＥ３の不純物濃度を増加させればよいが、これは、電界の集中が最も強くなる溝ＴＲの角部において、耐圧が劣化する原因となる。同様に、ｎ型半導体層ＮＥ１の不純物濃度を増加させることでも、オン抵抗を低くできるが、ドリフト層ＤＲ全体の耐圧が低下する。特に、ドリフト層ＤＲ内での厚さが最も厚い層であるｎ型半導体層ＮＥ１を高濃度にすると、耐圧低下の影響が大きくなる。このように、パワートランジスタの耐圧向上と、オン抵抗の低減とは、トレードオフの関係にあり、これら両方の性能を同時に向上させることが難しいという問題がある。
＜本実施の形態の半導体装置の主な特徴について＞
以下に、図１５〜図２１を用いて、本実施の形態の半導体装置の主な特徴および効果を説明する。図１５〜図２１は、本願発明者が実施したシミュレーションの結果を示す図である。図１５には、本実施の形態の結果だけでなく、比較対象として、上述の検討例の結果、および、後述の実施の形態２の結果も示されている。
図１５に示される距離Ｌ１は、図３に示される距離Ｌ１に対応しており、互いに隣接するｐ型不純物領域ＰＴの間の距離である。すなわち、距離Ｌ１は、平面視において、Ｘ方向における各ｐ型不純物領域ＰＴの間の距離である。
図１５の縦軸は、パワートランジスタのオン抵抗を相対値で示し、距離Ｌ１が広くなる程に、オン抵抗が低くなり、オン抵抗が改善されることを表している。図１５の横軸は、パワートランジスタの耐圧を相対値で示し、距離Ｌ１が狭くなる程に、耐圧が高くなり、耐圧が改善させることを表している。
図１５に示されるように、本実施の形態の半導体装置は、パワートランジスタのオン抵抗および耐圧の両方において、検討例の半導体装置と比較して、優れていることが判る。
ここで、距離Ｌ１が広くなるということは、ｐ型不純物領域ＰＴ自体の幅を狭くする、または、互いに隣接するｐ型不純物領域ＰＴの間に形成されているｎ型半導体層ＮＥ２の幅を広くすることを意味する。逆に、距離Ｌ１が狭くなるということは、ｐ型不純物領域ＰＴ自体の幅を広くする、または、ｎ型半導体層ＮＥ２の幅を狭くすることを意味する。
本実施の形態では、検討例と異なり、互いに隣接するｐ型不純物領域ＰＴの間に、高濃度の不純物領域であるｎ型半導体層ＮＥ２が形成されている。すなわち、電流経路となる領域に、低抵抗となるｎ型半導体層ＮＥ２が形成されているので、パワートランジスタのオン抵抗を低減することができる。また、溝ＴＲの底部は、ｎ型半導体層ＮＥ２よりも低濃度のｎ型半導体層ＮＥ３内に位置している。このため、溝ＴＲの底部付近における耐圧を向上させることができている。
更に、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部の直下には、ｎ型半導体層ＮＥ２が形成されている。このため、ドレイン電位電極ＤＥ、溝ＴＲの側面（ゲート電極Ｇの側面）のチャネル領域ＰＣ、および、ソース電位電極ＳＥを経由する電流経路の最短経路に、低抵抗のｎ型半導体層ＮＥ２が形成されていることになる。言い換えれば、電流密度の高い領域に、低抵抗のｎ型半導体層ＮＥ２が形成されている。このため、効率的にパワートランジスタのオン抵抗を低下させることができる。
図１５に示されるように、ｎ型半導体層ＮＥ２の幅は、距離Ｌ１の値によって変化するが、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部の直下には、ｎ型半導体層ＮＥ２が形成されていることが重要である。言い換えれば、平面視において、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部は、ｎ型半導体層ＮＥ２と重なっている。特に、溝ＴＲ内に形成されたゲート電極Ｇの２つの角部のうち、少なくとも一方の直下に、ｎ型半導体層ＮＥ２が形成されていることが好ましい。
以上のように、本実施の形態では、パワートランジスタのオン抵抗を低減させることができ、耐圧も向上させることができる。従って、半導体装置の性能を向上させることができ、半導体装置の信頼性を向上させることができる。
図１６〜図２１は、本実施の形態の半導体装置における各構成の関係について、本願発明者が検討を重ねた結果である。
図１６は、ｎ型半導体層ＮＥ１の不純物濃度に対するｎ型半導体層ＮＥ２の不純物濃度の比と、オン抵抗との関係を示している。なお、ここでは各測定点において、耐圧が１５００Ｖで一定となるように、距離Ｌ１を調整している。また、最左点（横軸の値が１の点）は、検討例に相当する点である。
図１６に示されるように、ｎ型半導体層ＮＥ２の濃度を高くすると、オン抵抗は低下するが、ｎ型半導体層ＮＥ２の濃度を高めすぎると、逆にオン抵抗が増加する結果となる。すなわち、ｎ型半導体層ＮＥ２の濃度を高めすぎると、耐圧が低下するので、上述のように耐圧を１５００Ｖに保持するためには、距離Ｌ１を狭くする必要がある。従って、互いに隣接するｐ型不純物領域ＰＴの間の領域である電流経路が狭くなりすぎることになるので、結果的にオン抵抗が増加してしまう。
本実施の形態では、横軸の値が、２〜１０である範囲を適切な範囲として使用できる。また、横軸の値は、３〜７である範囲がより好ましい。例えば、ｎ型半導体層ＮＥ１の不純物濃度が、１×１０１６／ｃｍ３程度である場合、ｎ型半導体層ＮＥ２の不純物濃度は、２×１０１６／ｃｍ３〜１×１０１６／ｃｍ３の範囲とすることが好ましく、３×１０１６／ｃｍ３〜７×１０１６／ｃｍ３の範囲とすることが最も好ましい。
図１７は、ｎ型半導体層ＮＥ３の不純物濃度に対するｎ型半導体層ＮＥ２の不純物濃度の比と、耐圧との関係を示している。なお、ここでは各測定点において、オン抵抗が一定となるように、距離Ｌ１を調整しており、ｎ型半導体層ＮＥ１の不純物濃度と、ｎ型半導体層ＮＥ３の不純物濃度とが同程度となる条件で測定している。
図１７に示されるように、横軸の値が２．０〜５．０である範囲において、１５００Ｖ前後の十分な耐圧を確保できることが判る。
図１８は、ｎ型半導体層ＮＥ１の不純物濃度に対するｎ型半導体層ＮＥ３の不純物濃度の比と、耐圧との関係を示している。なお、ここでは各測定点において、オン抵抗が一定となるように、距離Ｌ１を調整しており、ｎ型半導体層ＮＥ１の不純物濃度に対するｎ型半導体層ＮＥ２の不純物濃度の比が、４となる条件で測定している。
図１８に示されるように、横軸の値が０．８〜２．０である範囲において、１５００Ｖ前後の十分な耐圧を確保できることが判る。
図１９は、溝ＴＲの底部から、ｎ型半導体層ＮＥ２の上面までの距離Ｌ２と、オン抵抗との関係を示している。また、図１９に示される距離Ｌ２は、図３に示される距離Ｌ２に対応している。なお、ここでは各測定点において、耐圧が１５００Ｖで一定となるように、距離Ｌ１を調整している。
図１９に示されるように、距離Ｌ２が４μｍ以上では、オン抵抗はほぼ一定であるが、距離Ｌ２が４μｍ以下では、オン抵抗が低下する。距離Ｌ２が０．５μｍ以下になると、溝ＴＲと、ｐ型不純物領域ＰＴとが接近しすぎることになり、電流経路が狭くなりすぎることになるため、結果的にオン抵抗が増加してしまう。
本実施の形態では、距離Ｌ２が０．３μｍ〜４．０μｍの範囲を、適切な範囲として使用できる。特に、距離Ｌ２は、０．３μｍ〜２．０μｍの範囲が好ましく、０．５μｍ〜１．０μｍの範囲が最も好ましい。
図２０は、ドリフト層ＤＲの厚さ（距離Ｌ３）に対するｎ型半導体層ＮＥ２の厚さ（距離Ｌ４）の比と、オン抵抗との関係を示している。ここで、ドリフト層ＤＲの厚さ（距離Ｌ３）は、ｎ型半導体層ＮＥ１〜ＮＥ３の各厚さの和である。また、図２０に示される距離Ｌ３および距離Ｌ４は、図３に示される距離Ｌ３および距離Ｌ４に対応している。なお、ここでは各測定点において、耐圧が１５００Ｖで一定となるように、距離Ｌ１を調整している。また、最左点（横軸の値が０．００の点）は、検討例に相当する点である。
図２０に示されるように、距離Ｌ４／距離Ｌ３の値が、０．０２〜０．１３の範囲で、オン抵抗が低減している。従って、例えば、ドリフト層ＤＲの厚さ（距離Ｌ３）が１２μｍである場合、ｎ型半導体層ＮＥ２の厚さ（距離Ｌ４）は、０．２４μｍ〜１．５６μｍとすることが好ましい。
図２１は、ｐ型不純物領域ＰＴの厚さ（距離Ｌ５）に対するｎ型半導体層ＮＥ２の厚さ（距離Ｌ４）の比と、オン抵抗との関係を示している。また、図２１に示される距離Ｌ４および距離Ｌ５は、図３に示される距離Ｌ４および距離Ｌ５に対応している。なお、ここでは各測定点において、耐圧が１５００Ｖで一定となるように、距離Ｌ１を調整している。また、最左点（横軸の値が０．０の点）は、検討例に相当する点である。
図２１に示されるように、距離Ｌ４／距離Ｌ５の値が、０．５〜２．２の範囲で、オン抵抗が低減している。そして、距離Ｌ４／距離Ｌ５の値が、１．０〜２．０の範囲で、高い効果が得られ、１．４〜１．９の範囲で、更に高い効果が得られる。例えば、ｐ型不純物領域ＰＴの厚さ（距離Ｌ５）が、０．４μｍである場合、ｎ型半導体層ＮＥ２の厚さ（距離Ｌ４）は、０．２μｍ〜０．８８μｍであることが好ましく、０．４μｍ〜０．８μｍであることが更に好ましく、０．５６μｍ〜０．７６μｍであることが更に好ましい。
以上のように、本実施の形態では、溝ＴＲの直下に、ｎ型半導体層ＮＥ２を形成するだけでなく、上記の各構成の関係を適切な範囲とすることで、半導体装置の性能を更に向上させることができ、半導体装置の信頼性を更に向上させることができる。
（実施の形態１の変形例）
図２２は、実施の形態１の変形例の半導体装置を示している。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、Ｙ方向に垂直な断面において、ゲート電極Ｇの中央から厚さ方向に中央線を引いた時、互いに隣接する２つｐ型不純物領域ＰＴは、上記中央線に対して、対称となるように配置されていた。
これに対して、本変形例では、互いに隣接する２つｐ型不純物領域ＰＴは、上記中央線に対して、非対称となるように配置されている。
図２２では、上記中央線と、互いに隣接する２つｐ型不純物領域ＰＴ間の中点とがずれた距離を、距離Ｌ７として示している。言い換えれば、上記中央線と、ｎ型半導体層ＮＥ２の中心とは、距離Ｌ７の範囲で離れている。
また、本変形例における単位セルＵＣの幅は、実施の形態１における単位セルＵＣの幅と同じである。このため、単位セルＵＣ内において、ｐ型不純物領域ＰＴの平面積および体積、並びに、ｎ型半導体層ＮＥ２の平面積および体積は、実施の形態１と本変形例とで同じである。
図２３は、本願発明者が実施したシミュレーションの結果を示す図であり、比較対象として、本変形例だけでなく、後述の実施の形態２の変形例の結果も記載している。
図２３は、単位セルＵＣの幅（距離Ｌ６）に対する上記距離Ｌ７の比と、オン抵抗との関係を、実線で示している。また、横軸の値が０．０の点は、実施の形態１に相当する点であり、上記中央線と、互いに隣接する２つｐ型不純物領域ＰＴ間の中点とが一致している点である。
図２３に示されるように、距離Ｌ７／距離Ｌ６の絶対値が大きくなる程に、オン抵抗が増加している。本願発明者の検討では、距離Ｌ７／距離Ｌ６の絶対値が１／８（０．１２５）以内であれば、市場で要求されるオン抵抗の値を保持できる。すなわち、理想的には、上述の実施の形態１のように、互いに隣接する２つｐ型不純物領域ＰＴは、上記中央線に対して、対称となるように配置されていることが最も好ましいが、本変形例のように、距離Ｌ７／距離Ｌ６の絶対値が１／８（０．１２５）以内であっても、半導体装置の性能を維持できる。
なお、図２３では各測定点において、耐圧が１５００Ｖで一定となるように、距離Ｌ１を調整している。図２３の破線は、単位セルＵＣの幅（距離Ｌ６）に対する上記距離Ｌ７の比と、単位セルＵＣの幅（距離Ｌ６）に対するｐ型不純物領域ＰＴの間の距離（距離Ｌ１）の比との関係を示している。図２３に示されるように、距離Ｌ７／距離Ｌ６の絶対値を大きくする時には、距離Ｌ１／距離Ｌ６の値を、若干小さくする。すなわち、ｐ型不純物領域ＰＴ自体の幅を、若干大きくする。これにより、上記中心線と、互いに隣接する２つｐ型不純物領域ＰＴ間の中点とがずれている場合でも、耐圧を一定に保つことができる。
（実施の形態２）
以下に、実施の形態２の半導体装置を、図２４および図２５を用いて説明する。図２４は、実施の形態１の図２と同様の箇所を示す要部平面図であり、図２５は、図２４のＡ−Ａ線に沿った断面図である。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、ｐ型不純物領域ＰＴの配置の周期は、単位セルＵＣの幅（距離Ｌ６）と同じであった。
これに対して、実施の形態２では、ｐ型不純物領域ＰＴの配置の周期が、単位セルＵＣの幅（距離Ｌ６）の整数分の１である。図２４および図２５では、上記周期の一例として、上記周期が、距離Ｌ６の２分の１である場合を例示している。従って、単位セルＵＣ内には、２つ分のｐ型不純物領域ＰＴが配置されている。
図２４では、溝ＴＲ内に形成されたゲート電極Ｇと平面視で重なる位置に、ｐ型不純物領域ＰＴが配置されている半導体装置を例示している。言い換えれば、図２５に示されるように、溝ＴＲ内に形成されたゲート電極Ｇの一部の直下に、ｐ型不純物領域ＰＴが形成されている。また、複数のｐ型不純物領域ＰＴは、それぞれ、互いに離間するように配置されている。従って、実施の形態２では、実施の形態１よりも更にパワートランジスタの耐圧を向上させることができる。
また、実施の形態２でも、実施の形態１と同様に、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部の直下には、ｎ型半導体層ＮＥ２が形成されていてもよい。特に、溝ＴＲ内に形成されたゲート電極Ｇの２つの角部のうち、少なくとも一方の直下に、ｎ型半導体層ＮＥ２が形成されていてもよい。しかしながら、実施の形態２では、これらの特徴は必須ではなく、例えば、溝ＴＲ内に形成されたゲート電極Ｇ全体の直下に、ｐ型不純物領域ＰＴが形成されていてもよい。
また、上述のように、溝ＴＲ内に形成されたゲート電極Ｇの直下に、ｐ型不純物領域ＰＴを形成するだけでは、パワートランジスタの耐圧は向上するが、オン抵抗が増加してしまう。そこで、実施の形態２では、実施の形態１と比較して、各ｐ型不純物領域ＰＴ自体の幅を小さくし、単位セルＵＣに占めるｎ型半導体層ＮＥ２の面積および体積を増やしている。
また、実施の形態１と同様に、Ｙ方向に垂直な断面において、ゲート電極Ｇの中央から厚さ方向に中央線を引いた時、これらのｐ型不純物領域ＰＴは、上記中央線に対して、対称となるように配置されていることが、最も好ましい。
図１５は、互いに隣接するｐ型不純物領域ＰＴの間の距離Ｌ１を変化させた時の、パワートランジスタのオン抵抗と耐圧の関係を示すグラフである。図１５に示されるように、実施の形態２の半導体装置は、検討例の半導体装置だけでなく、実施の形態１の半導体装置と比較しても、パワートランジスタのオン抵抗および耐圧の両方において、優れていることが判る。
なお、実施の形態２の製造方法は、図５で説明したｐ型不純物領域ＰＴ形成用のマスクである、絶縁膜ＩＦ１のパターンが異なるが、それ以外は、実施の形態１と同様である。
また、実施の形態２では、ｐ型不純物領域ＰＴの配置の周期が、単位セルＵＣの幅（距離Ｌ６）の２分の１である場合を例示したが、ｐ型不純物領域ＰＴの配置の周期は、距離Ｌ６の３分の１など、他の値としてもよい。
（実施の形態２の変形例）
図２６は、実施の形態２の変形例の半導体装置を示している。なお、以下の説明では、実施の形態２との相違点を主に説明する。
本変形例では、実施の形態１の変形例と同様に、Ｙ方向に垂直な断面において、ゲート電極Ｇの中央から厚さ方向に中央線を引いた時、各ｐ型不純物領域ＰＴは、上記中央線に対して、非対称となるように配置されている。また、本変形例では、上記中央線と、溝ＴＲの直下に位置するｐ型不純物領域ＰＴの中心とがずれた距離を、距離Ｌ７として示している。言い換えれば、上記中央線と、溝ＴＲの直下に位置するｐ型不純物領域ＰＴの中心とは、距離Ｌ７の範囲で離れている。
図２３では、本変形例における、単位セルＵＣの幅（距離Ｌ６）に対する上記距離Ｌ７の比と、オン抵抗との関係を、実線で示している。また、横軸の値が０．０の点は、実施の形態２に相当する点であり、上記中央線と、溝ＴＲの直下に位置するｐ型不純物領域ＰＴの中心とが一致している点である。
図２３に実線で示されるように、距離Ｌ７／距離Ｌ６の絶対値が大きくなる程に、オン抵抗が増加しているが、実施の形態１と比較すると、実施の形態２では、オン抵抗の増加が抑制されている。
また、実施の形態２および本変形例では、ｐ型不純物領域ＰＴの配置の周期は、単位セルＵＣの幅（距離Ｌ６）の２分の１である場合を例示している。このため、図２３の破線は、単位セルＵＣの幅（距離Ｌ６）に対する上記距離Ｌ７の比と、単位セルＵＣの幅（距離Ｌ６）に対するｐ型不純物領域ＰＴの間の距離（距離Ｌ１）の２倍の値の比との関係を示している。距離Ｌ７／距離Ｌ６の絶対値を大きくする時には、ｐ型不純物領域ＰＴ自体の幅を、実施の形態１よりも、小さくする必要がある。これにより、上記中央線と、溝ＴＲの直下に位置するｐ型不純物領域ＰＴの中心とがずれている場合でも、耐圧を一定に保つことができる。
（実施の形態３）
以下に、実施の形態３の半導体装置を、図２７〜図３０を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。図２７〜図３０では、単位セルＵＣのみを示している。
実施の形態１では、エピタキシャル成長法によって、ｎ型半導体層ＮＥ１の上面全体にｎ型半導体層ＮＥ２を形成し、イオン注入法によって、ｐ型不純物領域ＰＴをｎ型半導体層ＮＥ２中に選択的に形成していた。このため、ｎ型半導体層ＮＥ２は、ｐ型不純物領域ＰＴと接していた。
実施の形態３では、図２７に示されるように、ｎ型半導体層ＮＥ２ａは、ｐ型不純物領域ＰＴと必ず接している必要はなく、ｐ型不純物領域ＰＴと分離して配置されていてもよい。両者を分離する場合、ｐ型不純物領域ＰＴとｎ型半導体層ＮＥ２ａとの間には、ｎ型半導体層ＮＥ１の一部が存在することになる。すなわち、ｎ型半導体層ＮＥ２ａは、互いに隣接するｐ型不純物領域ＰＴの間の領域の一部に、選択的に形成されている。
実施の形態３においても、実施の形態１と同様に、溝ＴＲ内に形成されたゲート電極Ｇの少なくとも一部の直下には、高濃度のｎ型の不純物領域として、ｎ型半導体層ＮＥ２ａが形成されている。特に、溝ＴＲの２つの角部のうち少なくとも１つの直下には、ｎ型半導体層ＮＥ２ａが形成されている。このため、パワートランジスタのオン抵抗を低下させることができる。しかし、ゲート電極Ｇの直下から離れた領域には、ｎ型半導体層ＮＥ２ａよりも不純物濃度の低いｎ型半導体層ＮＥ１が存在する。すなわち、電流密度が高く、電流経路の主経路となる領域のみに、選択的にｎ型半導体層ＮＥ２ａが形成され、電流密度の低い領域には、ｎ型半導体層ＮＥ１が存在している。このため、オン抵抗を効果的に低下させながら、耐圧の向上を図ることができる。
図２８〜図３０は、実施の形態３の半導体装置の製造方法を示している。
まず、図２８に示されるように、ｎ型半導体層ＮＥ１上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ６を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、この絶縁膜ＩＦ６をパターニングする。次に、パターニングされた絶縁膜ＩＦ６をマスクとしてイオン注入を行うことで、ｎ型半導体層ＮＥ１内に、高濃度のｎ型の不純物領域として、ｎ型半導体層ＮＥ２ａを形成する。このイオン注入は、１回だけでなく、複数回に分けて行ってもよい。また、複数回のイオン注入の場合、各注入エネルギーを変更し、各不純物濃度のピーク位置を調整してもよい。その後、フッ酸を含む溶液を用いたウェットエッチング処理などによって、絶縁膜ＩＦ６を除去する。
次に、図２９に示されるように、ｎ型半導体層ＮＥ１上およびｎ型半導体層ＮＥ２ａ上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ７を形成する。次に、フォトリソグラフィ法およびエッチング処理によって、この絶縁膜ＩＦ７をパターニングする。次に、パターニングされた絶縁膜ＩＦ７をマスクとしてイオン注入を行うことで、ｎ型半導体層ＮＥ１内に、ｐ型不純物領域ＰＴを形成する。その後、フッ酸を含む溶液を用いたウェットエッチング処理などによって、絶縁膜ＩＦ７を除去する。
なお、実施の形態３では、ｎ型半導体層ＮＥ２ａを先に形成し、ｐ型不純物領域ＰＴを後から形成する例を示したが、これらの順番は逆であってもよい。
次に、図３０に示されるように、エピタキシャル成長法によって、ｎ型半導体層ＮＥ１上、ｎ型半導体層ＮＥ２ａ上およびｐ型不純物領域ＰＴ上に、ｎ型半導体層ＮＥ３を形成する。これにより、ｎ型半導体層ＮＥ１、ｎ型半導体層ＮＥ２ａ、ｎ型半導体層ＮＥ３およびｐ型不純物領域ＰＴを有するドリフト層ＤＲが形成される。
その後、実施の形態１と同様の製造工程を経ることで、図２７の半導体装置が製造される。
以上のように、実施の形態３では、イオン注入を行うことで、ｎ型半導体層ＮＥ２ａおよびｐ型不純物領域ＰＴを形成しているが、ｎ型半導体層ＮＥ２ａの不純物濃度、および、ｐ型不純物領域ＰＴの不純物濃度は、それぞれ、実施の形態１のｎ型半導体層ＮＥ２の不純物濃度、および、ｐ型不純物領域ＰＴの不純物濃度と同様である。
また、実施の形態３では、エピタキシャル成長法ではなく、イオン注入を用いることで、ｎ型半導体層ＮＥ２ａの厚さ（距離Ｌ４）を調整しやすくなるという効果、および、ｎ型半導体層ＮＥ２ａ内の不純物プロファイルを調整しやすくなるという効果を有する。すなわち、ｎ型半導体層ＮＥ２ａは、ｎ型半導体層ＮＥ１およびｎ型半導体層ＮＥ３よりも高い不純物濃度を有する層であるが、例えば、エピタキシャル成長法を用いた場合には、ｎ型半導体層ＮＥ２ａとｎ型半導体層ＮＥ３との界面において、不純物濃度の勾配が急峻になる。このため、この界面付近における電界が急激に変化し、耐圧の低下を引き起こす恐れがある。ｎ型半導体層ＮＥ２ａとｎ型半導体層ＮＥ１との界面でも、同様の問題がある。実施の形態３では、これらの界面付近の不純物濃度の勾配が緩やかになるように、上記のイオン注入を用いて調整することができる。従って、半導体装置の信頼性を更に高めることができる。
また、上述の実施の形態１の変形例、実施の形態２、および、実施の形態２の変形例に、実施の形態３で説明した技術を適用してもよい。
（実施の形態３の変形例）
図３１は、実施の形態３の変形例の半導体装置を示している。なお、以下の説明では、実施の形態３との相違点を主に説明する。
本変形例でも、実施の形態３と同様に、イオン注入によって、ｎ型半導体層ＮＥ２ｂを形成している。
実施の形態３において、互いに隣接するｐ型不純物領域ＰＴの間に形成されていたｎ型半導体層ＮＥ２ａは、２つの箇所に分離されている。従って、本変形例では、図３１に示されるように、分離された２つの箇所として、２つのｎ型半導体層ＮＥ２ｂが形成されている。このため、２つのｎ型半導体層ＮＥ２ｂの間の領域には、低濃度のｎ型半導体層ＮＥ１が存在している。
また、２つのｎ型半導体層ＮＥ２ｂは、それぞれ、溝ＴＲ内に形成されたゲート電極Ｇの２つ角部の直下に形成されている。すなわち、電流密度が最も高い領域に、２つのｎ型半導体層ＮＥ２ｂが配置されている。これにより、実施の形態３と比較して、オン抵抗は若干高いものの、耐圧を更に向上させることができる。
また、本変形例では、２つのｎ型半導体層ＮＥ２ｂを例示したが、３つ以上のｎ型半導体層ＮＥ２ｂを配置してもよい。すなわち、互いに隣接するｐ型半導体層ＰＴの間の領域に、ｎ型半導体層ＮＥ２ａが複数の箇所に分離された構造として、複数のｎ型半導体層ＮＥ２ｂが形成されていてもよい。
なお、ｎ型半導体層ＮＥ２ｂの製造方法は、図２８で説明した絶縁膜ＩＦ６のパターンが異なるが、それ以外は、実施の形態３と同様である。
（実施の形態４）
以下に、実施の形態４の半導体装置を、図３２および図３３を用いて説明する。図３２は、実施の形態１の図２と同様の箇所を示す要部平面図であり、図３３は、図３２のＢ−Ｂ線に沿った断面図である。なお、図３２のＡ−Ａ線に沿った断面図は、図３と同様である。以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１では、平面視において、ｐ型不純物領域ＰＴは、溝ＴＲおよびゲート電極Ｇと同様に、Ｙ方向に延在するように連続的に形成されていた。すなわち、平面視において、ｐ型不純物領域ＰＴは、ストライプ状に形成されていた。
実施の形態４では、図３２に示されるように、平面視において、ｐ型不純物領域ＰＴは、Ｙ方向で分断されており、複数のｐ型不純物領域ＰＴが、互いに離間するように形成されている。すなわち、平面視において、複数のｐ型不純物領域ＰＴが、Ｙ方向およびＸ方向において、それぞれ分離されており、複数の島状として形成されている。
また、図３３に示されるように、Ｂ−Ｂ断面においては、ｎ型半導体層ＮＥ２内に、ｐ型不純物領域ＰＴが形成されていない。言い換えれば、Ｙ方向において互いに隣接するｐ型不純物領域ＰＴの間には、ｎ型半導体層ＮＥ２が形成されている。
以上のように、ｐ型不純物領域ＰＴは、Ｙ方向において不連続に形成されていてもよいが、実施の形態１と比較して、耐圧が若干低下し易い構造になる。
しかし、上述の実施の形態１および２において、図１５を用いて説明したように、パワートランジスタのオン抵抗および耐圧は、Ｘ方向における各ｐ型不純物領域ＰＴの間の距離Ｌ１によって調整することができる。このため、例えば、Ｘ方向における各ｐ型不純物領域ＰＴの間の距離Ｌ１を狭くして、耐圧を向上させた状態で、Ｙ方向において、ｐ型不純物領域ＰＴを不連続に形成することで、所望の耐圧に調整することも可能となる。このように、実施の形態４に開示した技術を用いることで、耐圧調整のための設計の自由度を高めることができる。
なお、実施の形態４の製造方法は、図５で説明したｐ型不純物領域ＰＴ形成用のマスクである、絶縁膜ＩＦ１のパターンが異なるが、それ以外は、実施の形態１と同様である。
（実施の形態４の変形例）
以下に、実施の形態４の半導体装置を、図３４および図３５を用いて説明する。図３４は、実施の形態４の図３２と同様の箇所を示す要部平面図であり、図３５は、図３４のＢ−Ｂ線に沿った断面図である。なお、図３４のＡ−Ａ線に沿った断面図は、図３と同様である。以下の説明では、実施の形態４との相違点を主に説明する。
図３４に示されるように、本変形例でも、実施の形態４と同様に、ｐ型不純物領域ＰＴは、Ｙ方向において不連続に形成されている。
しかし、図３３に示されるように、Ｂ−Ｂ断面においては、溝ＴＲ内に形成されたゲート電極Ｇの一部の直下にも、ｐ型不純物領域ＰＴが形成されている。従って、本変形例では、Ｙ方向において、図３のＡ−Ａ断面の構造と、図３５のＢ−Ｂ断面の構造とが、交互に形成される。このため、図３４に示されるように、平面視において、複数のｐ型不純物領域ＰＴは、千鳥状に配置される。言い換えれば、溝ＴＲの一部の直下に位置する複数のｐ型不純物領域ＰＴは、Ｘ方向において他のｐ型不純物領域ＰＴと隣接しない領域に、互いに離間するように形成されている。
このように、溝ＴＲ内に形成されたゲート電極Ｇの一部の直下にも、ｐ型不純物領域ＰＴが配置されている構造とすることで、実施の形態４と比較して、耐圧を向上させ易い構造とすることができる。
以上、本願発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、上記実施の形態１〜４においては、トレンチゲート型のパワートランジスタをｎ型のＭＯＳＦＥＴとして説明したが、上記実施の形態１〜４の技術を、ｐ型のＭＯＳＦＥＴに適用することもできる。具体的には、上記実施の形態１〜４において記載した各構成の導電型を逆にすることで、ｐ型のＭＯＳＦＥＴを製造できる。
また、上記実施の形態１〜４においては、トレンチゲート型のパワートランジスタをＭＯＳＦＥＴとして説明したが、このトレンチゲート型のパワートランジスタをＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用することもできる。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
[付記１]
シリコンおよび炭素を含んで構成される半導体基板と、
前記半導体基板の上面上に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成された前記第１導電型の第３半導体層と、
前記第１半導体層と前記第３半導体層との間に形成された前記第１導電型の第２半導体層と、
前記第１半導体層と前記第３半導体層との間に形成され、前記第１導電型とは反対の導電型である第２導電型であり、且つ、平面視において、前記第２半導体層を挟むように形成された複数の第１不純物領域と、
前記第３半導体層内に形成された前記第２導電型の第２不純物領域と、
前記第１不純物領域内に形成された前記第１導電型の第３不純物領域と、
前記第２不純物領域および前記第３不純物領域を貫通して、前記第３半導体層に達する溝と、
前記溝内に形成されたゲート絶縁膜と、
前記溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
を有し、
前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度、および、前記第３半導体層の不純物濃度よりも高く、
平面視において、前記溝および前記ゲート電極は、第１方向に延在し、
複数の前記ゲート電極が、前記第２方向で互いに隣接するように形成され、
前記第１方向に垂直な断面において、前記ゲート電極の中央から厚さ方向に中央線を引き、前記第２方向で隣接する２つの前記ゲート電極の各々の前記中央線を結ぶ距離をＬ６とした時、前記複数の第１不純物領域は、Ｌ６の整数分の１の周期で形成されている、半導体装置。
［付記２］
付記１に記載の半導体装置において、
前記周期は、Ｌ６の２分の１である、半導体装置。
［付記３］
付記１に記載の半導体装置において、
平面視において、互いに隣接する前記第１不純物領域の間に位置している前記第２半導体層は、前記溝に埋め込まれた前記ゲート電極の少なくとも一部と重なる、半導体装置。
［付記４］
付記１に記載の半導体装置において、
前記溝に埋め込まれた前記ゲート電極全体の直下には、前記複数の第１不純物領域のうち１つが形成されている、半導体装置。
Ｃ 半導体チップ
ＣＨ コンタクトホール
ＤＥ ドレイン電位電極
ＤＲ ドリフト層
Ｇ ゲート電極
ＧＥ ゲート電位電極
ＧＩ ゲート絶縁膜
ＩＦ１〜ＩＦ７ 絶縁膜
ＩＬ 層間絶縁膜
Ｌ１〜Ｌ７ 距離
ＮＥ１、ＮＥ２、ＮＥ２ａ、ＮＥ２ｂ、ＮＥ３ ｎ型半導体層
ＮＳ ソース領域（不純物領域）
ＰＢ ボディ領域（不純物領域）
ＰＣ チャネル領域（不純物領域）
ＰＴ ｐ型不純物領域
ＲＰ１、ＲＰ２ レジストパターン
ＳＢ 半導体基板
ＳＥ ソース電位電極
ＴＲ 溝
ＵＣ 単位セル

Claims (11)

  1. シリコンおよび炭素を含んで構成される半導体基板と、
    前記半導体基板の上面上に形成された第１導電型の第１半導体層と、
    前記第１半導体層上に形成された前記第１導電型の第３半導体層と、
    前記第１半導体層と前記第３半導体層との間に形成された前記第１導電型の第２半導体層と、
    前記第１半導体層と前記第３半導体層との間に形成され、前記第１導電型とは反対の導電型である第２導電型であり、且つ、平面視において、前記第２半導体層を挟むように形成された第１不純物領域および第２不純物領域と、
    前記第３半導体層内に形成された前記第２導電型の第３不純物領域と、
    前記第３不純物領域内に形成された前記第１導電型の第４不純物領域と、
    前記第４不純物領域および前記第３不純物領域を貫通して、前記第３半導体層に達する溝と、
    前記溝内に形成されたゲート絶縁膜と、
    前記溝内に前記ゲート絶縁膜を介して埋め込まれたゲート電極と、
    を有し、
    前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度、および、前記第３半導体層の不純物濃度よりも高く、
    平面視において、前記第１不純物領域と前記第２不純物領域との間に位置している前記第２半導体層は、前記溝に埋め込まれた前記ゲート電極の少なくとも一部と重り、
    前記第２半導体層と前記第１不純物領域との間、および、前記第２半導体層と前記第２不純物領域との間には、前記第１半導体層の一部が形成され、
    前記第２半導体層は、複数の箇所に分離され、
    前記複数の箇所の各々の間の領域には、前記第１半導体層の一部が形成されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記溝に埋め込まれた前記ゲート電極の２つの角部のうち、少なくとも一方の直下には、前記第２半導体層が形成されている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    平面視において、前記溝および前記ゲート電極は、第１方向に延在し、
    前記第１方向に垂直な断面において、前記ゲート電極の中央から厚さ方向に中央線を引いた時、前記第１不純物領域および前記第２不純物領域は、前記中央線に対して、互いに対称となる位置に形成されている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    平面視において、前記溝および前記ゲート電極は、第１方向に延在し、
    前記第１方向に垂直な断面において、前記ゲート電極の中央から厚さ方向に中央線を引いた時、前記第１不純物領域および前記第２不純物領域は、前記中央線に対して、互いに非対称となる位置に形成されている、半導体装置。
  5. 請求項４に記載の半導体装置において、
    平面視において、前記第１不純物領域および前記第２不純物領域は、前記第１方向と直交する第２方向で互いに離間され、
    複数の前記ゲート電極が、前記第２方向で互いに隣接するように形成され、
    前記第２方向で隣接する２つの前記ゲート電極の各々の前記中央線を結ぶ距離をＬ６とし、２つの前記ゲート電極うちの一方の前記中央線から、前記第１不純物領域と前記第２不純物領域との間の中点を結ぶ距離をＬ７とした時、Ｌ７／Ｌ６の値は、１／８以内である、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第３半導体層の不純物濃度に対する前記第２半導体層の濃度の比は、２．０〜５．０の範囲内である、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１不純物領域または前記第２不純物領域の何れかの厚さに対する前記第２半導体層の厚さの比は、０．５〜２．２の範囲内である、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第１不純物領域と前記第２不純物領域との間に位置している前記第２半導体層に、前記第１不純物領域および前記第２不純物領域と離間するように、前記第２導電型の第５不純物領域が形成されている、半導体装置。
  9. 請求項８に記載の半導体装置において、
    平面視において、前記溝および前記ゲート電極は、第１方向に延在し、
    前記第１方向に垂直な断面において、前記ゲート電極の中央から厚さ方向に中央線を引いた時、前記第５不純物領域の中心は前記中央線からずれており、前記第１不純物領域および前記第２不純物領域は、前記中央線に対して、互いに非対称となる位置に形成されている、半導体装置。
  10. 請求項１に記載の半導体装置において、
    平面視において、前記溝および前記ゲート電極は、第１方向に延在し、
    平面視において、前記第１不純物領域および前記第２不純物領域は、前記第１方向と直交する第２方向で互いに離間され、
    複数の前記第１不純物領域が、前記第１方向に沿って、互いに離間するように形成され、
    複数の前記第２不純物領域が、前記第１方向に沿って、互いに離間するように形成されている、半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記第２方向において、前記第１不純物領域および前記第２不純物領域に隣接しない領域であり、且つ、平面視において、前記ゲート電極の少なくとも一部と重なる領域に形成されている前記第２半導体層には、前記第２導電型の第６不純物領域が、互いに離間するように、複数形成されている、半導体装置。
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