JP6320632B2 - シフトレジスタ - Google Patents

Description

本発明は、シフトレジスタに関し、特に、表示装置の駆動回路などに好適に使用されるシフトレジスタに関する。

アクティブマトリクス型の表示装置は、２次元状に配置された画素回路を行単位で選択し、選択した画素回路に画像データに応じた電圧を書き込むことにより、画像を表示する。画素回路を行単位で選択するためには、走査線駆動回路として、クロック信号に基づき出力信号を順にシフトするシフトレジスタが用いられる。また、点順次駆動を行う表示装置では、データ線駆動回路の内部に同様のシフトレジスタが設けられる。

液晶表示装置などでは、画素回路内のＴＦＴ（Thin Film Transistor）を形成するための製造プロセスを用いて、画素回路の駆動回路を画素回路と一体に形成することがある。この場合には、製造コストを削減するために、シフトレジスタを含む駆動回路をＴＦＴと同じ導電型のトランジスタで形成することが好ましい。

シフトレジスタについては、従来から各種の回路が知られている。例えば、特許文献１には、図２７に示すシフトレジスタ９００が記載されている。シフトレジスタ９００は、図２８に示す単位回路９０１を多段接続した構成を有する。シフトレジスタ９００は、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮがローレベルで、全オン制御信号の否定信号ＡＯＮＢがハイレベルのときに通常動作を行う。このときトランジスタＱ７、Ｑ９、Ｑ１１はオフし、トランジスタＱ８、Ｑ１０はオンする。

以下、単位回路９０１の通常動作を説明する。まず入力信号ＩＮがハイレベルに変化すると、トランジスタＱ３がオンし、ノードＮ１の電位はハイレベルになり、ノードＮ１はフローティング状態になり、トランジスタＱ１はオンする。このときクロック信号ＣＫＡはローレベルであるので、出力信号ＯＵＴはローレベルである。また、入力信号ＩＮがハイレベルに変化すると、トランジスタＱ５がオンし、ノードＮ２、Ｎ３の電位はローレベルになる。次に入力信号ＩＮがローレベルになると、トランジスタＱ３、Ｑ５はオフする。

次にクロック信号ＣＫＡがハイレベルに変化すると、出力信号ＯＵＴはハイレベルになる。このとき、コンデンサＣｖやトランジスタＱ１の寄生容量を介して、ノードＮ１の電位が突き上げられ、ノードＮ１の電位は（ＶＤＤ＋Ｖｔｈ）よりも高くなる（ＶｔｈはＴＦＴの閾値電圧）。このため、出力信号ＯＵＴの電位はＶＤＤになる。次に、クロック信号ＣＫＡがローレベルに変化すると、ノードＮ１の電位は元のハイレベルに戻り、出力信号ＯＵＴはローレベルになる。

次にクロック信号ＣＫＢがハイレベルに変化すると、トランジスタＱ６がオンし、ノードＮ２、Ｎ３の電位はハイレベルになり、ノードＮ２、Ｎ３はフローティング状態になる。このため、トランジスタＱ２、Ｑ４がオンし、ノードＮ１の電位はローレベルになる。次にクロック信号ＣＫＢがローレベルに変化すると、トランジスタＱ６はオフする。

その後、クロック信号ＣＫＢは、所定の周期でハイレベルとローレベルになる。クロック信号ＣＫＢのハイレベル期間では、トランジスタＱ６がオンし、ノードＮ２、Ｎ３にハイレベル電位が印加される。クロック信号ＣＫＢのローレベル期間では、トランジスタＱ６はオフし、ノードＮ２、Ｎ３はフローティング状態でハイレベル電位を保持する。

出力信号ＯＵＴがハイレベルのときにノードＮ２がフローティング状態であるすると、出力信号ＯＵＴに載るノイズによってノードＮ２の電位が変動し、トランジスタＱ２がオンし、シフトレジスタ９００が誤動作する可能性がある。トランジスタＱ１２は、出力信号ＯＵＴがハイレベルのときにノードＮ２の電位をローレベルに固定する機能を有する。トランジスタＱ１４、Ｑ１５は、入力信号ＩＮ、ＢＩＮが共にハイレベルのときに、ノードＮ２の電位をハイレベルにする機能を有する。トランジスタＱ１２、Ｑ１４、Ｑ１５を設けることにより、シフトレジスタ９００の信頼性を高くすることができる。

シフトレジスタ９００は、電源オン時に、図２９に示すタイミングチャートに従い動作する。初期化信号ＩＮＩＴと全オン制御信号ＡＯＮがハイレベルに変化し、全オン制御信号の否定信号ＡＯＮＢがローレベルに変化すると、トランジスタＱ７、Ｑ９、Ｑ１１はオンし、トランジスタＱ８、Ｑ１０はオフする。このため、ノードＮ２の電位はローレベルになり、ノードＮ３の電位はハイレベルになる。これに伴い、トランジスタＱ２はオフし、トランジスタＱ４はオンし、ノードＮ１の電位はローレベルになり、トランジスタＱ１はオフする。このようにトランジスタＱ１、Ｑ２はオフし、トランジスタＱ７はオンするので、出力信号ＯＵＴはハイレベルになり、トランジスタＱ１２はオンする。以下、このようにすべての単位回路の出力信号をオンレベル（ここではハイレベル）にすることを全オン出力という。

次に全オン制御信号ＡＯＮがローレベルに変化し、全オン制御信号の否定信号ＡＯＮＢがハイレベルに変化すると、トランジスタＱ７、Ｑ１１はオフし、トランジスタＱ８、Ｑ１０はオンする。このときノードＮ２の電位はハイレベルになり、トランジスタＱ２がオンし、出力信号ＯＵＴはローレベルになり、トランジスタＱ１２はオフする。以下、このようにすべての単位回路の出力信号をオフレベル（ここではローレベル）にすることを初期化という。

シフトレジスタ９００が電源オン時に全オン出力と初期化を行うことにより、初段の単位回路９０１の入力端子ＩＮに与えられるスタート信号ＳＴがハイレベルに変化する前に、すべての単位回路９０１内のノードＮ１の電位と出力信号ＯＵＴをローレベルにし、ノードＮ２、Ｎ３の電位をハイレベルにすることができる。

国際公開第２０１２／２９８７６号

しかしながら、トランジスタＱ１２の状態は初期化前は不定であり、トランジスタＱ１２は初期化前にオン状態である可能性がある。トランジスタＱ１０、Ｑ１２がオン状態のときに初期化信号ＩＮＩＴがハイレベルになると、ノードＮ２、Ｎ３にはトランジスタＱ９を介してハイレベル電位が印加され、トランジスタＱ１２を介してローレベル電位が印加される。このため、ノードＮ２、Ｎ３の電位は、初期化時にハイレベルになりにくい。したがって、シフトレジスタ９００は、場合によっては初期化を行えず、誤動作することがある。

それ故に、本発明は、出力信号に基づき単位回路内のノードの電位を安定化でき、初期化を確実に行えるシフトレジスタを提供することを目的とする。

本発明の第１の局面は、複数の単位回路を多段接続した構成を有するシフトレジスタであって、
前記単位回路は、
クロック信号を入力するためのクロック端子に接続された第１導通端子と、前記クロック信号を出力するための出力端子に接続された第２導通端子と、第１ノードに接続された制御端子とを有する出力トランジスタと、
前記出力端子に接続された第１導通端子と、オフ電位が印加される第２導通端子と、第２ノードに接続された制御端子とを有する出力リセットトランジスタと、
前記第１および第２ノードの電位を制御するノード制御部とを備え、
前記ノード制御部は、前記第２ノードに接続された第１導通端子と、オフ電位が印加される第２導通端子と、前記出力端子に接続された制御端子とを有するノード安定化トランジスタを含み、
前記単位回路は、前記出力端子に接続された第１導通端子と、オフ電位が印加される第２導通端子と、初期化時にオンレベルになる初期化信号が与えられた制御端子とを有する出力初期化トランジスタをさらに備えることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記ノード制御部は、
前記単位回路の入力信号に応じて前記第１ノードの電位をオンレベルに制御する第１トランジスタと、
前記第２ノードの電位に応じて前記第１ノードの電位をオフレベルに制御する第２トランジスタと、
前記入力信号に応じて前記第２ノードの電位をオフレベルに制御する第３トランジスタと、
前記単位回路の第２クロック信号に応じて前記第２ノードの電位をオンレベルに制御する第４トランジスタとをさらに含むことを特徴とする。

本発明の第３の局面は、本発明の第２の局面において、
前記ノード制御部は、前記初期化信号に応じて前記第２ノードの電位をオンレベルに制御する第５トランジスタをさらに含むことを特徴とする。

本発明の第４の局面は、本発明の第３の局面において、
前記出力リセットトランジスタ、前記ノード安定化トランジスタ、および、前記出力初期化トランジスタの第２導通端子には、オフ電位が固定的に印加されることを特徴とする。

本発明の第５の局面は、本発明の第４の局面において、
前記単位回路は、全オン出力時にオンレベルになる全オン制御信号に応じて前記出力端子の電位をオンレベルに制御するトランジスタをさらに備えることを特徴とする。

本発明の第６の局面は、本発明の第５の局面において、
前記ノード制御部は、
前記全オン制御信号の否定信号に応じて前記第１トランジスタにオン電位を供給するトランジスタと、
前記第２ノードに接続された導通端子と、第３ノードに接続された導通端子と、前記全オン制御信号の否定信号が与えられた制御端子とを有するトランジスタと、
前記全オン制御信号に応じて前記第２ノードの電位をオフレベルに制御するトランジスタとをさらに含み、
前記第２トランジスタの制御端子、前記第４トランジスタの第２導通端子、および、前記第５トランジスタの第２導通端子は、前記第３ノードに接続されることを特徴とする。

本発明の第７の局面は、本発明の第５の局面において、
前記ノード制御部は、
前記全オン制御信号に応じて前記第１ノードの電位をオフレベルに制御するトランジスタと、
前記全オン制御信号に応じて前記第２ノードの電位をオフレベルに制御するトランジスタとをさらに含み、
前記第１トランジスタは、前記入力信号に応じて前記第１ノードに前記全オン制御信号の否定信号を与えることを特徴とする。

本発明の第８の局面は、本発明の第３の局面において、
前記出力リセットトランジスタ、前記ノード安定化トランジスタ、および、前記出力初期化トランジスタの第２導通端子には、全オン出力時にオンレベルになる全オン制御信号が与えられることを特徴とする。

本発明の第９の局面は、本発明の第２の局面において、
前記ノード制御部は、前記第１ノードに接続された導通端子と、前記第１および第２トランジスタの一方の導通端子に接続された導通端子と、オン電位が固定的に印加された制御端子とを有するトランジスタをさらに含むことを特徴とする。

本発明の第１０の局面は、本発明の第２の局面において、
前記第１および第２トランジスタの一方の導通端子は、前記第１ノードに接続されることを特徴とする。

本発明の第１１の局面は、本発明の第１の局面において、
前記単位回路の入力信号として、前段の単位回路の出力信号および次段の単位回路の出力信号のいずれかを選択する複数の選択回路をさらに備える。

本発明の第１２の局面は、本発明の第１の局面において、
前記単位回路は、前記出力トランジスタ、前記出力リセットトランジスタ、前記ノード安定化トランジスタ、および、前記出力初期化トランジスタを複数個ずつ備えることを特徴とする。

本発明の第１３の局面は、表示装置であって、
互いに平行に配置された複数の走査線と、
前記走査線と直交するように互いに平行に配置された複数のデータ線と、
前記走査線および前記データ線の交点に対応して配置された複数の画素回路と、
前記走査線を駆動する走査線駆動回路として、第１〜第１２のいずれかの局面に係るシフトレジスタとを備える。

本発明の第１の局面によれば、初期化時に出力初期化トランジスタがオンするので、出力端子にはオフ電位が印加され、ノード安定化トランジスタはオフする。したがって、初期化前のノード安定化トランジスタの状態にかかわらず、初期化時に第２ノードの電位を所望のレベルに制御し、シフトレジスタを確実に初期化することができる。

本発明の第２の局面によれば、入力信号と第２クロック信号に基づき、単位回路の状態を第１ノードの電位がオンレベルで第２ノードの電位がオフレベルである状態と、その逆の状態とに切り替えることができる。

本発明の第３の局面によれば、初期化時に第２ノードの電位をオンレベルに制御することができる。

本発明の第４の局面によれば、３個のトランジスタの第２導通端子に固定的に印加されたオフ電位を用いて、出力信号と第２ノードの電位をオフレベルに制御することができる。

本発明の第５の局面によれば、全オン出力時にシフトレジスタの出力信号をすべてオンレベルに制御することができる。

本発明の第６の局面によれば、通常動作時には、第２ノードと第３ノードは電気的に接続され、第１トランジスタは入力信号に応じて第１ノードの電位をオンレベルに制御する。全オン出力時には、第３ノードの電位はオンレベル、第１および第２ノードの電位はオフレベルになるので、出力トランジスタはオフし、出力端子の電位はオンレベルになる。このようにしてシフトレジスタは、通常動作と全オン出力を選択的に行うことができる。

本発明の第７の局面によれば、通常動作時には、第１トランジスタは入力信号に応じて第１ノードの電位をオンレベルに制御する。全オン出力時には、第１および第２ノードの電位はオフレベルになり、出力トランジスタはオフし、出力端子の電位はオンレベルになる。このようにしてシフトレジスタは、通常動作と全オン出力を選択的に行うことができる。

本発明の第８の局面によれば、通常動作時に、３個のトランジスタの第２導通端子に与えられたオフレベルの全オン制御信号を用いて、出力信号と第２ノードの電位をオフレベルに制御することができる。

本発明の第９の局面によれば、第１および第２トランジスタを用いて第１ノードの電位を制御すると共に、第１ノードに接続されるトランジスタの端子間に高電圧が印加されることを防止することができる。

本発明の第１０の局面によれば、第１および第２トランジスタを用いて第１ノードの電位を直接制御することができる。

本発明の第１１の局面によれば、選択回路を用いてシフトレジスタのスキャン方向を切り替えることができる。

本発明の第１２の局面によれば、１個の単位回路から複数の信号を出力することにより、シフトレジスタの回路量を削減することができる。

本発明の第１３の局面によれば、初期化を確実に行えるシフトレジスタを用いて、信頼性の高い表示装置を構成することができる。

本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１に示すシフトレジスタの単位回路の回路図である。 図１に示すシフトレジスタのタイミングチャートである。 本発明の第２の実施形態に係るシフトレジスタの構成を示すブロック図である。 図４に示すシフトレジスタの選択回路の回路図である。 本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。 図６に示すシフトレジスタの単位回路の回路図である。 図６に示すシフトレジスタの全オン出力および初期化時のタイミングチャートである。 本発明の第４の実施形態に係るシフトレジスタの単位回路の回路図である。 本発明の第５の実施形態に係るシフトレジスタの構成を示すブロック図である。 図１０に示すシフトレジスタの単位回路の回路図である。 本発明の第６の実施形態の第１例に係るシフトレジスタの構成を示すブロック図である。 図１２に示すシフトレジスタの単位回路の回路図である。 図１２に示すシフトレジスタのタイミングチャートである。 第６の実施形態の第２例に係るシフトレジスタの構成を示すブロック図である。 図１５に示すシフトレジスタの単位回路の回路図である。 図１５に示すシフトレジスタのタイミングチャートである。 第６の実施形態の第３例に係るシフトレジスタの構成を示すブロック図である。 図１８に示すシフトレジスタのタイミングチャートである。 第６の実施形態の第４例に係るシフトレジスタの構成を示すブロック図である。 図２０に示すシフトレジスタのタイミングチャートである。 本発明の第７の実施形態に係るシフトレジスタの単位回路の回路図である。 第７の実施形態に係るシフトレジスタのタイミングチャートである。 本発明の第８の実施形態に係る液晶表示装置の構成を示すブロック図である。 第８の実施形態に係る液晶表示装置の他の構成を示すブロック図である。 図２５に示す液晶表示装置が２倍パルス駆動を行う場合のタイミングチャートである。 従来のシフトレジスタの構成を示すブロック図である。 従来のシフトレジスタの単位回路の回路図である。 従来のシフトレジスタの全オン出力および初期化時のタイミングチャートである。

以下、図面を参照して、本発明の実施形態に係るシフトレジスタについて説明する。以下の説明では、トランジスタの導通端子がソース端子にもドレイン端子にもなる場合には、一方の導通端子を固定的にソース端子と呼び、他方の導通端子を固定的にドレイン端子と呼ぶ。また、ある端子経由で入力または出力される信号を当該端子と同じ名称で呼ぶ（例えば、クロック端子ＣＫＡ経由で入力される信号をクロック信号ＣＫＡという）。また、ゲート端子に与えたときにトランジスタがオンする電位をオン電位、トランジスタがオフする電位をオフ電位という。例えば、Ｎチャネル型トランジスタについては、ハイレベル電位がオン電位、ローレベル電位がオフ電位である。また、トランジスタの閾値電圧をＶｔｈ、ハイレベル電位をＶＤＤ、ローレベル電位をＶＳＳとする。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。図１に示すシフトレジスタ１０は、ｎ個（ｎは２以上の整数）の単位回路１１を多段接続した構成を有する。単位回路１１は、入力端子ＩＮ、クロック端子ＣＫＡ、ＣＫＢ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。シフトレジスタ１０には外部から、スタート信号ＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、および、初期化信号ＩＮＩＴが供給される。以下、ｉ段目（ｉは１以上ｎ以下の整数）の単位回路をＳＲｉともいう。

スタート信号ＳＴは、初段の単位回路１１の入力端子ＩＮに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路１１のクロック端子ＣＫＡと、偶数段目の単位回路１１のクロック端子ＣＫＢとに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路１１のクロック端子ＣＫＢと、偶数段目の単位回路１１のクロック端子ＣＫＡとに与えられる。初期化信号ＩＮＩＴは、ｎ個の単位回路１１の初期化端子ＩＮＩＴに与えられる。単位回路１１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路１１の入力端子ＩＮに与えられる。ｎ個の単位回路１１には、電源回路（図示せず）からハイレベル電位ＶＤＤとローレベル電位ＶＳＳが供給される。

図２は、単位回路１１の回路図である。図２に示す単位回路１１は、１０個のＮチャネル型トランジスタＴｒ１〜Ｔｒ９、Ｔｒｔ、コンデンサＣ１、および、抵抗Ｒ１を含んでいる。トランジスタＴｒ１のドレイン端子は、クロック端子ＣＫＡに接続される。トランジスタＴｒ１のソース端子は、トランジスタＴｒ２、Ｔｒ９のドレイン端子、トランジスタＴｒ８のゲート端子、および、出力端子ＯＵＴに接続される。トランジスタＴｒ１のゲート端子は、トランジスタＴｒｔの一方の導通端子（図２では右側の端子）に接続される。トランジスタＴｒｔの他方の導通端子は、トランジスタＴｒ３のソース端子、および、トランジスタＴｒ４のドレイン端子に接続される。トランジスタＴｒ２のゲート端子は、トランジスタＴｒ４のゲート端子、トランジスタＴｒ５、Ｔｒ８のドレイン端子、トランジスタＴｒ７のソース端子、および、抵抗Ｒ１の一端（図２では下端）に接続される。トランジスタＴｒ３、Ｔｒ５のゲート端子は、入力端子ＩＮに接続される。トランジスタＴｒ６のゲート端子はクロック端子ＣＫＢに接続され、トランジスタＴｒ６のソース端子は抵抗Ｒ１の他端に接続される。トランジスタＴｒ７のドレイン端子とゲート端子は、初期化端子ＩＮＩＴに接続される。トランジスタＴｒ３、Ｔｒ６のドレイン端子、および、トランジスタＴｒｔのゲート端子には、ハイレベル電位ＶＤＤが固定的に印加される。トランジスタＴｒ２、Ｔｒ４、Ｔｒ５、Ｔｒ８、Ｔｒ９のソース端子には、ローレベル電位ＶＳＳが固定的に印加される。コンデンサＣ１は、トランジスタＴｒ１のゲート端子とソース端子の間に設けられ、ブートストラップ容量として機能する。以下、トランジスタＴｒ１のゲート端子が接続されたノードをｎ１、トランジスタＴｒ２のゲート端子が接続されたノードをｎ２、トランジスタＴｒ３のソース端子が接続されたノードをｎ３という。

単位回路１１において、トランジスタＴｒ３〜Ｔｒ８、Ｔｒｔ、および、抵抗Ｒ１は、ノードｎ１、ｎ２の電位を制御するノード制御部として機能する。トランジスタＴｒ１は、クロック端子ＣＫＡに接続されたドレイン端子と、出力端子ＯＵＴに接続されたソース端子と、ノードｎ１に接続されたゲート端子とを有し、出力トランジスタとして機能する。トランジスタＴｒ２は、出力端子ＯＵＴに接続されたドレイン端子と、オフ電位（ローレベル電位ＶＳＳ）が印加されるソース端子と、ノードｎ２に接続されたゲート端子とを有し、出力リセットトランジスタとして機能する。トランジスタＴｒ８は、ノードｎ２に接続されたドレイン端子と、オフ電位が印加されるソース端子と、出力端子ＯＵＴに接続されたゲート端子とを有し、ノード安定化トランジスタとして機能する。トランジスタＴｒ９は、出力端子ＯＵＴに接続されたドレイン端子と、オフ電位が印加されるソース端子と、初期化信号ＩＮＩＴが与えられたゲート端子とを有し、出力初期化トランジスタとして機能する。

トランジスタＴｒ３は、入力信号ＩＮに応じてノードｎ３にオン電位（ハイレベル電位ＶＤＤ）を印加することにより、ノードｎ１の電位をオンレベルに制御する第１トランジスタとして機能する。トランジスタＴｒ４は、ノードｎ２の電位に応じてノードｎ１の電位をオフレベルに制御する第２トランジスタとして機能する。トランジスタＴｒ５は、入力信号ＩＮに応じてノードｎ２の電位をオフレベルに制御する第３トランジスタとして機能する。トランジスタＴｒ６は、クロック信号ＣＫＢに応じてノードｎ２の電位をオンレベルに制御する第４トランジスタとして機能する。トランジスタＴｒ７は、初期化信号ＩＮＩＴに応じてノードｎ２の電位をオンレベルに制御する第５トランジスタとして機能する。トランジスタＴｒｔは、ノードｎ１に接続された導通端子と、トランジスタＴｒ３のソース端子およびトランジスタＴｒ４のドレイン端子に接続された導通端子と、オン電位が固定的に印加されたゲート端子とを有する。

シフトレジスタ１０は、初期化信号ＩＮＩＴがハイレベルのときには初期化を行い、初期化信号ＩＮＩＴがローレベルのときには通常動作を行う。図３は、シフトレジスタ１０の通常動作時のタイミングチャートである。通常動作時には、初期化信号ＩＮＩＴはローレベルであるので、トランジスタＴｒ７、Ｔｒ９はオフする。このため、これらのトランジスタは、シフトレジスタ１０の通常動作に影響を与えない。

通常動作時には、クロック信号ＣＫ１は、所定の周期でハイレベルとローレベルになる。クロック信号ＣＫ１のハイレベル期間は、１／２周期よりも短い。クロック信号ＣＫ２は、クロック信号ＣＫ１を１／２周期遅延させた信号である。スタート信号ＳＴは、期間ｔ０内のクロック信号ＣＫ２のハイレベル期間でハイレベルになる。

以下、初段の単位回路ＳＲ１の通常動作を説明する。単位回路ＳＲ１では、スタート信号ＳＴが入力信号ＩＮ、クロック信号ＣＫ１がクロック信号ＣＫＡ、クロック信号ＣＫ２がクロック信号ＣＫＢである。

期間ｔ０において、入力信号ＩＮはハイレベルに変化する。このため、トランジスタＴｒ３はオンし、ノードｎ３の電位は（ＶＤＤ−Ｖｔｈ）まで上昇する。トランジスタＴｒｔのゲート端子にはハイレベル電位ＶＤＤが印加されるので、ノードｎ１とノードｎ３は電気的に接続される。このため、ノードｎ１の電位も（ＶＤＤ−Ｖｔｈ）まで上昇する。ノードｎ１の電位が（ＶＤＤ−Ｖｔｈ）になると、トランジスタＴｒｔはオフし、ノードｎ１、ｎ３はフローティング状態になる。途中でノードｎ１の電位がトランジスタのオンレベルを超えると、トランジスタＴｒ１はオンする。このときクロック信号ＣＫＡはローレベルであるので、出力信号ＯＵＴはローレベルのままである。

また、入力信号ＩＮがハイレベルに変化すると、トランジスタＴｒ５はオンする。このときクロック信号ＣＫＢはハイレベルであるので、トランジスタＴｒ６もオンする。トランジスタＴｒ６のソース端子とノードｎ２との間には抵抗Ｒ１が設けられているので、トランジスタＴｒ５、Ｔｒ６が共にオンすると、ノードｎ２の電位はローレベル電位ＶＳＳに近い電位（トランジスタのオフ電位）になる。このため、トランジスタＴｒ２、Ｔｒ４はオフする。期間ｔ０の後半部で、入力信号ＩＮはローレベルに変化する。このため、トランジスタＴｒ３、Ｔｒ５はオフする。これ以降、ノードｎ１、ｎ３はフローティング状態でハイレベル電位を保持する。

期間ｔ１では、クロック信号ＣＫＡはハイレベルに変化する。このときトランジスタＴｒ１はオン状態であるので、出力端子ＯＵＴの電位は上昇し、出力信号ＯＵＴはハイレベルになる。これに伴い、コンデンサＣ１やトランジスタＴｒ１の寄生容量を介して、フローティング状態であるノードｎ１の電位が突き上げられ、ノードｎ１の電位は（ＶＤＤ−Ｖｔｈ＋α）（αは突き上げ電圧）まで上昇する（ブートストラップ動作）。ノードｎ１の電位が（ＶＤＤ＋Ｖｔｈ）より高くなるので、出力端子ＯＵＴの電位はクロック信号ＣＫＡのハイレベル電位ＶＤＤ（閾値落ちのないハイレベル電位）に等しくなる。このとき、トランジスタＴｒ８はオンし、ノードｎ２の電位をローレベル電位ＶＳＳに固定する。期間ｔ１の後半部で、クロック信号ＣＫＡはローレベルに変化する。このため、出力信号ＯＵＴはローレベルになり、ノードｎ１の電位は期間ｔ０と同じ電位（ＶＤＤ−Ｖｔｈ）に戻り、トランジスタＴｒ８はオフする。

期間ｔ２では、クロック信号ＣＫＢはハイレベルに変化する。このため、トランジスタＴｒ６はオンし、ノードｎ２にはハイレベル電位が印加される。このときトランジスタＴｒ５はオフ状態であるので、ノードｎ２の電位は（ＶＤＤ−Ｖｔｈ）になる。このため、トランジスタＴｒ４がオンし、ノードｎ１、ｎ３の電位はローレベルになり、トランジスタＴｒ１はオフする。途中でノードｎ２の電位がトランジスタのオンレベルを超えると、トランジスタＴｒ２がオンし、出力信号ＯＵＴは再びローレベルに固定される。

期間ｔ２の後半部で、クロック信号ＣＫＢはローレベルに変化する。このため、トランジスタＴｒ６はオフする。これ以降、クロック信号ＣＫＢのハイレベル期間では、トランジスタＴｒ６がオンし、ノードｎ２にはハイレベル電位が印加される。クロック信号ＣＫＢのローレベル期間では、ノードｎ２はフローティング状態でハイレベル電位を保持する。このように単位回路ＳＲ１の出力信号ＯＵＴは、期間ｔ１内のクロック信号ＣＫ１のハイレベル期間でハイレベル（電位はＶＤＤ）になる。

単位回路ＳＲ１の出力信号ＯＵＴは、２段目の単位回路ＳＲ２の入力端子ＩＮに与えられる。単位回路ＳＲ２は、期間ｔ１〜ｔ３において、単位回路ＳＲ１の期間ｔ０〜ｔ２と同様に動作する。単位回路ＳＲ２の出力信号ＯＵＴは、３段目の単位回路ＳＲ３の入力端子ＩＮに与えられる。単位回路ＳＲ３は、期間ｔ２〜ｔ４において、単位回路ＳＲ１の期間ｔ０〜ｔ２と同様に動作する。ｎ個の単位回路１１は、クロック信号ＣＫ１の１／２周期ずつ遅れながら同様の動作を順に行う。したがって、シフトレジスタ１０の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／２周期ずつ遅れながら、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけ順にハイレベルになる。

次に、シフトレジスタ１０の初期化について説明する。シフトレジスタ１０の初期化は、例えば、シフトレジスタ１０の状態が不定であるときや、シフトレジスタ１０の出力信号Ｏ１〜Ｏｎをすべて一旦オフレベル（ここではローレベル）にするときに行われる。初期化時には、初期化信号ＩＮＩＴがハイレベルになる。

単位回路１１では、初期化信号ＩＮＩＴがハイレベルに変化すると、トランジスタＴｒ７がオンし、ノードｎ２の電位は（ＶＤＤ−Ｖｔｈ）になる。このため、トランジスタＴｒ４はオンし、ノードｎ１、ｎ３の電位はローレベルになり、トランジスタＴｒ１はオフする。また、トランジスタＴｒ２がオンし、出力信号ＯＵＴはローレベルになる。

単位回路１１の入力信号ＩＮは、前段の単位回路１１の出力信号ＯＵＴである。このため、前段の単位回路１１の出力信号ＯＵＴがローレベルになると、トランジスタＴｒ３、Ｔｒ５はオフする。また、出力信号ＯＵＴがローレベルになると、トランジスタＴｒ８はオフする。さらに、初期化信号ＩＮＩＴがハイレベルに変化すると、トランジスタＴｒ９がオンし、出力端子ＯＵＴにはローレベル電位ＶＳＳが印加される。このように初期化信号ＩＮＩＴがハイレベルに変化すると、ノードｎ１の電位と出力信号ＯＵＴはローレベルになり、ノードｎ２の電位はハイレベルになる。

出力信号ＯＵＴは、初期化前は不定であり、ハイレベルである可能性がある。出力信号ＯＵＴがハイレベルの場合、トランジスタＴｒ８はオンする。このため、トランジスタＴｒ９を含まない単位回路では、初期化信号ＩＮＩＴがハイレベルになり、トランジスタＴｒ７がオンしても、ノードｎ２の電位がハイレベルにならないことがある。

これに対して単位回路１１では、出力信号ＯＵＴが初期化前にハイレベルである場合でも、初期化信号ＩＮＩＴがハイレベルに変化すると、トランジスタＴｒ９がオンし、出力信号ＯＵＴはローレベルになり、トランジスタＴｒ８はオフする。このときトランジスタＴｒ７がオンするので、ノードｎ２の電位はハイレベルになる。したがって、シフトレジスタ１０によれば、確実に初期化を行うことができる。

以上に示すように、本実施形態に係るシフトレジスタ１０の単位回路１１は、クロック信号を入力するためのクロック端子に接続された第１導通端子と、クロック信号を出力するための出力端子に接続された第２導通端子と、第１ノード（ノードｎ１）に接続された制御端子とを有する出力トランジスタ（トランジスタＴｒ１）と、出力端子に接続された第１導通端子と、オフ電位が印加される第２導通端子と、第２ノード（ノードｎ２）に接続された制御端子とを有する出力リセットトランジスタ（トランジスタＴｒ２）と、第１および第２ノードの電位を制御するノード制御部（トランジスタＴｒ３〜Ｔｒ８、および、抵抗Ｒ１）と、出力端子に接続された第１導通端子と、オフ電位が印加される第２導通端子と、初期化時にオンレベルになる初期化信号が与えられた制御端子とを有する出力初期化トランジスタ（トランジスタＴｒ９）とを備えている。ノード制御部は、第２ノードに接続された第１導通端子と、オフ電位が印加される第２導通端子と、出力端子に接続された制御端子とを有するノード安定化トランジスタ（トランジスタＴｒ８）を含んでいる。単位回路１１では、初期化時に出力初期化トランジスタがオンするので、出力端子にはオフ電位が印加され、ノード安定化トランジスタはオフする。したがって、初期化前のノード安定化トランジスタの状態にかかわらず、初期化時に第２ノードの電位を所望レベルに制御し、シフトレジスタを確実に初期化することができる。

また、ノード制御部は、単位回路の入力信号に応じて第１ノードの電位をオンレベルに制御する第１トランジスタ（トランジスタＴｒ３）と、第２ノードの電位に応じて第１ノードの電位をオフレベルに制御する第２トランジスタ（トランジスタＴｒ４）と、入力信号に応じて第２ノードの電位をオフレベルに制御する第３トランジスタ（トランジスタＴｒ５）と、単位回路の第２クロック信号に応じて第２ノードの電位をオンレベルに制御する第４トランジスタ（トランジスタＴｒ６）とを含んでいる。したがって、入力信号と第２クロック信号に基づき、単位回路の状態を第１ノードの電位がオンレベルで第２ノードの電位がオフレベルである状態と、その逆の状態とに切り替えることができる。また、ノード制御部は、初期化信号に応じて第２ノードの電位をオンレベルに制御する第５トランジスタ（トランジスタＴｒ７）を含んでいる。したがって、初期化時に第２ノードの電位をオンレベルに制御することができる。

また、出力リセットトランジスタ、ノード安定化トランジスタ、および、出力初期化トランジスタの第２導通端子には、オフ電位が固定的に印加される。したがって、これらのトランジスタの第２導通端子に固定的に印加されたオフ電位を用いて、出力信号と第２ノードの電位をオフレベルに制御することができる。また、ノード制御部は、第１ノードに接続された導通端子と、第１および第２トランジスタの一方の導通端子に接続された導通端子と、オン電位が固定的に印加された制御端子とを有するトランジスタＴｒｔを含んでいる。したがって、第１および第２トランジスタを用いて第１ノードの電位を制御すると共に、第１ノードに接続されるトランジスタの端子間に高電圧が印加されることを防止することができる。

なお、本実施形態に係るシフトレジスタ１０については、以下の変形例を構成することができる。変形例に係るシフトレジスタは、単位回路１１に代えて、以下に示す単位回路を多段接続した構成を有する。第１変形例では、単位回路１１からコンデンサＣ１を削除した単位回路が使用される。この場合、コンデンサＣ１に代えて、トランジスタＴｒ１の寄生容量を使用することができる。第２変形例では、単位回路１１からトランジスタＴｒｔを削除した単位回路が使用される。この場合、トランジスタＴｒ３のソース端子とトランジスタＴｒ４のドレイン端子は、ノードｎ１に接続される。したがって、トランジスタＴｒ３、Ｔｒ４を用いてノードｎ１の電位を直接制御することができる。第３変形例では、単位回路１１においてトランジスタＴｒ６と抵抗Ｒ１を逆順に接続した単位回路が使用される。第４変形例では、単位回路１１において抵抗Ｒ１を１個または複数のダイオードに置換した単位回路が使用される。第５変形例では、初段の単位回路として、単位回路１１においてトランジスタＴｒ５のソース端子を初期化端子ＩＮＩＴに接続した単位回路が使用される。第５変形例に係るシフトレジスタによれば、ノイズによる誤動作を防止することができる。第６変形例では、単位回路１１においてトランジスタＴｒ７のドレイン端子にハイレベル電位ＶＤＤを印加した単位回路が使用される。これら変形例に係るシフトレジスタでも、シフトレジスタ１０と同様の効果が得られる。

（第２の実施形態）
図４は、本発明の第２の実施形態に係るシフトレジスタの構成を示すブロック図である。図４に示すシフトレジスタ２０は、第１の実施形態に係るシフトレジスタ１０にスキャン方向（シフト方向）を切り替える機能を追加したものである。シフトレジスタ２０は、ｎ個の単位回路１１、および、ｎ個の選択回路２２を備えている。ｎ個の単位回路１１とｎ個の選択回路２２は、１対１に対応づけられる。以下、ｉ段目の単位回路ＳＲｉに対応した選択回路をｉ段目の選択回路ＳＥＬｉともいう。選択回路２２は、入力端子ＩＮ１、ＩＮ２、制御端子ＵＤ、ＵＤＢ、および、出力端子Ｚを有する。シフトレジスタ２０には外部から、スタート信号ＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、初期化信号ＩＮＩＴ、および、制御信号ＵＤ、ＵＤＢが供給される。制御信号ＵＤＢは、制御信号ＵＤの否定信号である。

初期化信号ＩＮＩＴとクロック信号ＣＫ１、ＣＫ２は、第１の実施形態に係るシフトレジスタ１０と同じ態様でｎ個の単位回路１１に与えられる。スタート信号ＳＴは、初段の選択回路ＳＥＬ１の入力端子ＩＮ１と、最終段の選択回路ＳＥＬｎの入力端子ＩＮ２とに与えられる。制御信号ＵＤ、ＵＤＢは、ｎ個の選択回路２２の制御端子ＵＤ、ＵＤＢにそれぞれ与えられる。ｉ段目の選択回路ＳＥＬｉの出力端子Ｚは、ｉ段目の単位回路ＳＲｉの入力端子ＩＮに接続される。単位回路１１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力される。ｉ段目の単位回路ＳＲｉの出力信号ＯＵＴは、次段の選択回路ＳＥＬｉ＋１の入力端子ＩＮ１と、前段の選択回路ＳＥＬｉ−１の入力端子ＩＮ２とに与えられる。

図５は、選択回路２２の回路図である。図５に示す選択回路２２は、２個のトランジスタＴｒ２１、Ｔｒ２２を含んでいる。トランジスタＴｒ２１、Ｔｒ２２の一方の導通端子（図５では左側の端子）は、それぞれ、入力端子ＩＮ１、ＩＮ２に接続される。トランジスタＴｒ２１、Ｔｒ２２の他方の導通端子は、出力端子Ｚに接続される。トランジスタＴｒ２１、Ｔｒ２２のゲート端子は、それぞれ、制御端子ＵＤ、ＵＤＢに接続される。

制御信号ＵＤがハイレベルで、制御信号ＵＤＢがローレベルのときには、トランジスタＴｒ２１はオンし、トランジスタＴｒ２２はオフする。このとき、出力端子Ｚは入力端子ＩＮ１に電気的に接続され、前段の単位回路ＳＲｉ−１の出力信号ＯＵＴが単位回路ＳＲｉの入力信号ＩＮになる。したがって、シフトレジスタ２０は、第１の実施形態に係るシフトレジスタ１０と同様に動作する（順方向スキャン）。

制御信号ＵＤがローレベルで、制御信号ＵＤＢがハイレベルのときには、トランジスタＴｒ２１はオフし、トランジスタＴｒ２２はオンする。このとき、出力端子Ｚは入力端子ＩＮ２に電気的に接続され、次段の単位回路ＳＲｉ＋１の出力信号ＯＵＴが単位回路ＳＲｉの入力信号ＩＮになる。したがって、シフトレジスタ２０は、第１の実施形態に係るシフトレジスタ１０とは逆方向にシフト動作を行う（逆方向スキャン）。

以上に示すように、本実施形態に係るシフトレジスタ２０は、単位回路ＳＲｉの入力信号ＩＮとして、前段の単位回路ＳＲｉ−１の出力信号ＯＵＴおよび次段の単位回路ＳＲｉ＋１の出力信号ＯＵＴのいずれかを選択する複数の選択回路２２を備えている。したがって、選択回路２２を用いてシフトレジスタ２０のスキャン方向を切り替えることができる。

（第３の実施形態）
図６は、本発明の第３の実施形態に係るシフトレジスタの構成を示すブロック図である。図６に示すシフトレジスタ３０は、ｎ個の単位回路３１を多段接続した構成を有する。単位回路３１は、入力端子ＩＮ、クロック端子ＣＫＡ、ＣＫＢ、初期化端子ＩＮＩＴ、全オン制御端子ＡＯＮ、ＡＯＮＢ、および、出力端子ＯＵＴを有する。シフトレジスタ３０には外部から、スタート信号ＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、全オン制御信号の否定信号ＡＯＮＢ（以下、否定信号ＡＯＮＢと略称する）が供給される。

スタート信号ＳＴは、初段の単位回路３１の入力端子ＩＮに与えられる。クロック信号ＣＫ１、ＣＫ２と初期化信号ＩＮＩＴは、第１の実施形態に係るシフトレジスタ１０と同じ態様でｎ個の単位回路３１に与えられる。全オン制御信号ＡＯＮと否定信号ＡＯＮＢは、それぞれ、ｎ個の単位回路３１の全オン制御端子ＡＯＮ、ＡＯＮＢに与えられる。単位回路３１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路３１の入力端子ＩＮに与えられる。

図７は、単位回路３１の回路図である。図７に示す単位回路３１は、１４個のＮチャネル型トランジスタＴｒ１〜Ｔｒ９、Ｔｒ１１、Ｔｒ１２、Ｔｒ１４、Ｔｒ１５、Ｔｒｔ、コンデンサＣ１、および、抵抗Ｒ１を含んでいる。単位回路３１は、以下の点で単位回路１１と相違する。単位回路３１では、トランジスタＴｒ２のゲート端子は、トランジスタＴｒ５、Ｔｒ８、Ｔｒ１１のドレイン端子、および、トランジスタＴｒ１４の一方の導通端子（図７では右側の端子）に接続される。トランジスタＴｒ１４の他方の導通端子は、トランジスタＴｒ４のゲート端子、トランジスタＴｒ７のソース端子、および、抵抗Ｒ１の一端（図７では下端）に接続される。トランジスタＴｒ３のドレイン端子は、トランジスタＴｒ１５のソース端子に接続される。トランジスタＴｒ１５のドレイン端子にはハイレベル電位ＶＤＤが印加され、トランジスタＴｒ１４、Ｔｒ１５のゲート端子は全オン制御端子ＡＯＮＢ（否定信号ＡＯＮＢの入力端子）に接続される。トランジスタＴｒ１２のドレイン端子、および、トランジスタＴｒ１１、Ｔｒ１２のゲート端子は、全オン制御端子ＡＯＮに接続される。トランジスタＴｒ１２のソース端子は、出力端子ＯＵＴなどに接続される。トランジスタＴｒ１１のソース端子には、ローレベル電位ＶＳＳが印加される。以下、トランジスタＴｒ４のゲート端子が接続されたノードをｎ４という。

単位回路３１において、トランジスタＴｒ３〜Ｔｒ８、Ｔｒ１１、Ｔｒ１４、Ｔｒ１５、Ｔｒｔ、および、抵抗Ｒ１は、ノードｎ１、ｎ２の電位を制御するノード制御部として機能する。トランジスタＴｒ１〜Ｔｒ９、Ｔｒｔの機能は、単位回路１１の場合と同じである。ただし、トランジスタＴｒ７は、初期化信号ＩＮＩＴに応じてノードｎ４の電位をオンレベル（ハイレベル）に制御することにより、ノードｎ２の電位をオンレベルに制御する。トランジスタＴｒ１２は、全オン制御信号ＡＯＮに応じて出力端子ＯＵＴの電位をオンレベルに制御する。トランジスタＴｒ１５は、否定信号ＡＯＮＢに応じて第１トランジスタ（トランジスタＴｒ３）にオン電位を供給する。トランジスタＴｒ１４は、ノードｎ２に接続された導通端子と、ノードｎ４（第３ノードに相当）に接続された導通端子と、否定信号ＡＯＮＢが与えられたゲート端子とを有する。トランジスタＴｒ１１は、全オン制御信号ＡＯＮに応じてノードｎ２の電位をオフレベル（ローレベル）に制御する。

シフトレジスタ３０は、初期化信号ＩＮＩＴがハイレベルで、全オン制御信号ＡＯＮがローレベルのときには初期化を行い、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮがローレベルのときには通常動作を行い、全オン制御信号ＡＯＮがハイレベルのときには全オン出力を行う。なお、初期化信号ＩＮＩＴがローレベルで、全オン制御信号ＡＯＮがハイレベルになることはない。

通常動作時には、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮはローレベル、否定信号ＡＯＮＢはハイレベルになる。このため、トランジスタＴｒ７、Ｔｒ９、Ｔｒ１１、Ｔｒ１２はオフし、トランジスタＴｒ１４、Ｔｒ１５はオンする。したがって、トランジスタＴｒ３のドレイン端子にはハイレベル電位ＶＤＤが印加され、ノードｎ２とノードｎ４は電気的に接続される。単位回路３１は、通常動作時に単位回路１１と同じ回路になり、単位回路１１と同じ動作を行う。

図８は、シフトレジスタ３０の全オン出力および初期化時のタイミングチャートである。全オン出力および初期化を行う前には、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮはローレベルで、否定信号ＡＯＮＢはハイレベルである。

まず期間ｔａにおいて、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮはハイレベルに変化し、否定信号ＡＯＮＢはローレベルに変化する。このため、トランジスタＴｒ７、Ｔｒ９、Ｔｒ１１、Ｔｒ１２はオンし、トランジスタＴｒ１４、Ｔｒ１５はオフし、ノードｎ２とノードｎ４は電気的に切り離される。ノードｎ４の電位は、トランジスタＴｒ７の作用によりハイレベルになる。ノードｎ２の電位はトランジスタＴｒ１１の作用によりローレベルになり、トランジスタＴｒ２はオフする。ノードｎ４の電位がハイレベルになると、トランジスタＴｒ４はオンし、ノードｎ１、ｎ３の電位はローレベルになり、トランジスタＴｒ１はオフする。このようにトランジスタＴｒ１、Ｔｒ２はオフし、トランジスタＴｒ９、Ｔｒ１２はオンする。

単位回路３１は、トランジスタＴｒ１２の駆動能力がトランジスタＴｒ９の駆動能力よりも高くなるように設計される。例えば、トランジスタＴｒ１２のチャネル幅は、トランジスタＴｒ９のチャネル幅よりも大きく設計される。このため、トランジスタＴｒ９、Ｔｒ１２が共にオンしたとき、出力信号ＯＵＴはハイレベルになり、トランジスタＴｒ８はオンする。このようにしてシフトレジスタ３０は、すべての出力信号ＯＵＴをハイレベルにする（全オン出力）。

次に期間ｔｂにおいて、初期化信号ＩＮＩＴがハイレベルである間に、全オン制御信号ＡＯＮはローレベルに変化し、否定信号ＡＯＮＢはハイレベルに変化する。このため、トランジスタＴｒ１１、Ｔｒ１２はオフし、トランジスタＴｒ１４、Ｔｒ１５はオンする。このときトランジスタＴｒ７はオン状態であるので、ノードｎ２、ｎ４の電位はハイレベルになる。これに伴い、トランジスタＴｒ２がオンし、出力信号ＯＵＴはローレベルになり、トランジスタＴｒ８はオフする。このようにしてシフトレジスタ３０は、すべての出力信号ＯＵＴをローレベルにする（初期化）。

次に期間ｔｂの終了時に、初期化信号ＩＮＩＴはローレベルに変化する。これ以降、シフトレジスタ３０にはスタート信号ＳＴ、クロック信号ＣＫ１、ＣＫ２が供給され、シフトレジスタ３０は通常動作を行う。

単位回路３１でも単位回路１１と同様に、出力信号ＯＵＴが初期化前にハイレベルである場合でも、初期化信号ＩＮＩＴがハイレベルに変化すると、トランジスタＴｒ９がオンし、出力信号ＯＵＴはローレベルになり、トランジスタＴｒ８はオフする。このときトランジスタＴｒ７がオンするので、ノードｎ２の電位はハイレベルになる。したがって、シフトレジスタ３０によれば、確実に初期化を行うことができる。

以上に示すように、本実施形態に係るシフトレジスタ３０の単位回路３１は、全オン出力時にオンレベルになる全オン制御信号に応じて出力端子の電位をオンレベルに制御するトランジスタＴｒ１２を備えている。したがって、全オン出力時にシフトレジスタ３０の出力信号をすべてオンレベルに制御することができる。

また、ノード制御部は、全オン制御信号の否定信号ＡＯＮＢに応じて第１トランジスタ（トランジスタＴｒ３）にオン電位を供給するトランジスタＴｒ１５と、第２ノードに接続された導通端子と、第３ノード（ノードｎ４）に接続された導通端子と、全オン制御信号の否定信号ＡＯＮＢが与えられた制御端子とを有するトランジスタＴｒ１４と、全オン制御信号ＡＯＮに応じて第２ノードの電位をオフレベルに制御するトランジスタＴｒ１１とを含んでいる。第２トランジスタの制御端子（トランジスタＴｒ４のゲート端子）、第４トランジスタの第２導通端子（トランジスタＴｒ６のソース端子）、および、第５トランジスタの第２導通端子（トランジスタＴｒ７のソース端子）は、第３ノードに接続される。したがって、通常動作時には、第２ノードと第３ノードは電気的に接続され、第１トランジスタは入力信号に応じて第１ノードの電位をオンレベルに制御する。全オン出力時には、第３ノードの電位はオンレベル、第１および第２ノードの電位はオフレベルになるので、出力トランジスタはオフし、出力端子の電位はオンレベルになる。このようにしてシフトレジスタは、通常動作と全オン出力を選択的に行うことができる。

本実施形態に係るシフトレジスタ３０についても、上記第１〜第６変形例を構成することができる。第６変形例では、単位回路３１においてトランジスタＴｒ７、Ｔｒ１２のドレイン端子にハイレベル電位ＶＤＤを印加した単位回路が使用される。

（第４の実施形態）
本発明の第４の実施形態に係るシフトレジスタは、図６に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路３１に代えて、図９に示す単位回路４１を備えている。図９に示す単位回路４１は、単位回路１１にトランジスタＴｒ１０〜Ｔｒ１２を追加し、トランジスタＴｒ３のドレイン端子の接続先を全オン制御端子ＡＯＮＢに変更したものである。

単位回路４１は、以下の点で単位回路１１と相違する。単位回路４１では、トランジスタＴｒ１２のドレイン端子とゲート端子は、全オン制御端子ＡＯＮに接続される。トランジスタＴｒ１２のソース端子は、出力端子ＯＵＴなどに接続される。トランジスタＴｒ１０のドレイン端子は、トランジスタＴｒ３のソース端子などに接続される。トランジスタＴｒ１１のドレイン端子は、トランジスタＴｒ２のゲート端子などに接続される。トランジスタＴｒ１０、Ｔｒ１１のゲート端子は全オン制御端子ＡＯＮに接続され、トランジスタＴｒ１０、Ｔｒ１１のソース端子にはローレベル電位ＶＳＳが印加される。

単位回路４１において、トランジスタＴｒ３〜Ｔｒ８、Ｔｒ１０、Ｔｒ１１、Ｔｒｔ、および、抵抗Ｒ１は、ノードｎ１、ｎ２の電位を制御するノード制御部として機能する。トランジスタＴｒ１〜Ｔｒ９、Ｔｒｔの機能は、単位回路１１の場合と同じである。ただし、トランジスタＴｒ３は、入力信号ＩＮに応じてノードｎ１に全オン制御信号の否定信号ＡＯＮＢを与える。トランジスタＴｒ１２は、全オン制御信号ＡＯＮに応じて出力端子ＯＵＴの電位をオンレベルに制御する。トランジスタＴｒ１０は、全オン制御信号ＡＯＮに応じてノードｎ１の電位をオフレベルに制御する。トランジスタＴｒ１１は、全オン制御信号ＡＯＮに応じてノードｎ２の電位をオフレベルに制御する。

本実施形態に係るシフトレジスタは、初期化信号ＩＮＩＴがハイレベルのときには初期化を行い、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮがローレベルのときには通常動作を行い、全オン制御信号ＡＯＮがハイレベルのときには全オン出力を行う。なお、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮが同じ時間帯でハイレベルになることはない。

通常動作時には、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮはローレベル、否定信号ＡＯＮＢはハイレベルになる。このため、トランジスタＴｒ７、Ｔｒ９〜Ｔｒ１２はオフし、トランジスタＴｒ３のドレイン端子にはハイレベルの否定信号ＡＯＮＢが与えられる。単位回路４１は、通常動作時に単位回路１１と同じ回路になり、単位回路１１と同じ動作を行う。

初期化時には、初期化信号ＩＮＩＴはハイレベルになる。このため、トランジスタＴｒ７はオンし、ノードｎ２の電位は（ＶＤＤ−Ｖｔｈ）になる。これに伴い、トランジスタＴｒ４はオンし、ノードｎ１、ｎ３の電位はローレベルになり、トランジスタＴｒ１はオフする。また、トランジスタＴｒ２がオンし、出力信号ＯＵＴはローレベルになる。シフトレジスタ１０の出力信号Ｏ１〜Ｏｎは、初期化時にすべてローレベルになる。

全オン出力時には、全オン制御信号ＡＯＮはハイレベル、否定信号ＡＯＮＢはローレベルになる。このため、トランジスタＴｒ１０〜Ｔｒ１２がオンし、ノードｎ１〜ｎ３の電位はローレベルになり、トランジスタＴｒ１、Ｔｒ２、Ｔｒ４はオフし、出力信号ＯＵＴはハイレベルになる。したがって、トランジスタＴｒ８はオンし、ノードｎ２の電位はローレベルに固定される。

初段の単位回路ＳＲ１の入力信号ＩＮはスタート信号ＳＴであり、２段目以降の単位回路ＳＲ２〜ＳＲｎの入力信号ＩＮは前段の単位回路の出力信号ＯＵＴである。このため、全オン出力時に、２段目以降の単位回路ＳＲ２〜ＳＲｎでは、入力信号ＩＮがハイレベルになり、トランジスタＴｒ３はオンする。初段の単位回路ＳＲ１では、トランジスタＴｒ３の状態はスタート信号ＳＴのレベルによる。全オン出力時にトランジスタＴｒ３がトランジスタＴｒ１０と共にオンする場合、全オン制御端子ＡＯＮＢはトランジスタＴｒ１０のソース端子に電気的に接続される。この場合でも、否定信号ＡＯＮＢはローレベルであるので、ノードｎ１、ｎ３の電位は安定的にローレベルになる。

単位回路４１でも単位回路１１と同様に、出力信号ＯＵＴが初期化前にハイレベルである場合でも、初期化信号ＩＮＩＴがハイレベルに変化すると、トランジスタＴｒ９がオンし、出力信号ＯＵＴはローレベルになり、トランジスタＴｒ８はオフする。このときトランジスタＴｒ７がオンするので、ノードｎ２の電位はハイレベルになる。したがって、本実施形態に係るシフトレジスタによれば、確実に初期化を行うことができる。

以上に示すように、本実施形態に係るシフトレジスタの単位回路４１では、ノード制御部は、全オン制御信号に応じて第１ノード（ノードｎ１）の電位をオフレベルに制御するトランジスタＴｒ１０と、全オン制御信号に応じて第２ノード（ノードｎ２）の電位をオフレベルに制御するトランジスタＴｒ１１とを含んでいる。第１トランジスタ（トランジスタＴｒ３）は、入力信号に応じて第１ノードに全オン制御信号の否定信号ＡＯＮＢを与える。したがって、通常動作時には、第１トランジスタは入力信号に応じて第１ノードの電位をオンレベルに制御する。全オン出力時には、第１および第２ノードの電位はオフレベルになり、出力トランジスタはオフし、出力端子の電位はオンレベルになる。このようにしてシフトレジスタは、通常動作と全オン出力を行うことができる。

本実施形態に係るシフトレジスタについても、上記第１〜第６変形例を構成することができる。第６変形例では、単位回路４１においてトランジスタＴｒ７、Ｔｒ１２のドレイン端子にハイレベル電位ＶＤＤを印加した単位回路が使用される。また、第７変形例として、単位回路４１においてトランジスタＴｒ１０、Ｔｒ１１のソース端子を初期化端子ＩＮＩＴに接続した単位回路を使用してもよい。第７変形例に係るシフトレジスタによれば、ノイズによる誤動作を防止することができる。

（第５の実施形態）
図１０は、本発明の第５の実施形態に係るシフトレジスタの構成を示すブロック図である。図１０に示すシフトレジスタ５０は、ｎ個の単位回路５１を多段接続した構成を有する。単位回路５１は、入力端子ＩＮ、クロック端子ＣＫＡ、ＣＫＢ、初期化端子ＩＮＩＴ、全オン制御端子ＡＯＮ、および、出力端子ＯＵＴを有する。シフトレジスタ５０には外部から、スタート信号ＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、初期化信号ＩＮＩＴ、および、全オン制御信号ＡＯＮが供給される。

スタート信号ＳＴは、初段の単位回路５１の入力端子ＩＮに与えられる。クロック信号ＣＫ１、ＣＫ２、初期化信号ＩＮＩＴ、および、全オン制御信号ＡＯＮは、第３の実施形態に係るシフトレジスタ３０と同じ態様でｎ個の単位回路５１に与えられる。単位回路５１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路５１の入力端子ＩＮに与えられる。

図１１は、単位回路５１の回路図である。単位回路５１は、単位回路１１において、トランジスタＴｒ２、Ｔｒ４、Ｔｒ５、Ｔｒ８、Ｔｒ９のソース端子の接続先を全オン制御端子ＡＯＮに変更したものである。

シフトレジスタ５０は、初期化信号ＩＮＩＴがハイレベルで、全オン制御信号ＡＯＮがローレベルのときには初期化を行い、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮがローレベルのときには通常動作を行い、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮがハイレベルのときには全オン出力を行う。

初期化時および通常動作時には、全オン制御信号ＡＯＮはローレベルになる。このため、トランジスタＴｒ２、Ｔｒ４、Ｔｒ５、Ｔｒ８、Ｔｒ９のソース端子にはローレベル電位ＶＳＳが印加される。単位回路５１は、初期化時および通常動作時に単位回路１１と同じ回路になり、単位回路１１と同じ動作を行う。

全オン出力時には、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮはハイレベルになる。このときトランジスタＴｒ７、Ｔｒ９はオンし、ノードｎ２の電位はハイレベルになり、トランジスタＴｒ２はオンする。このようにトランジスタＴｒ２、Ｔｒ９はオンし、トランジスタＴｒ２、Ｔｒ９のソース端子にはハイレベルの全オン制御信号ＡＯＮが与えられるので、出力信号ＯＵＴはハイレベルになる。

なお、初期化信号ＩＮＩＴがローレベルで、全オン制御信号ＡＯＮがハイレベルのときでも、シフトレジスタ５０は以下に示すように全オン出力を行うことができる。初期化信号ＩＮＩＴがローレベルのとき、ノードｎ２はフローティング状態である。全オン制御信号ＡＯＮがローレベルからハイレベルに変化すると（電位がＶＳＳからＶＤＤに変化すると）、ノードｎ２の電位はトランジスタＴｒ２、Ｔｒ４、Ｔｒ５、Ｔｒ８の寄生容量を介して突き上げられる。シフトレジスタ５０が動作する前にノードｎ２の電位の初期値が（ＶＤＤ―Ｖｔｈ）である場合、ノードｎ２の電位は突き上げによって（ＶＤＤ―Ｖｔｈ＋α）（αは突き上げ電圧）に変化する。トランジスタＴｒ２は出力リセットトランジスタであり、他のトランジスタと比べてサイズが大きい。このため、ノードｎ２の容量の大部分は、トランジスタＴｒ２の寄生容量である。したがって、突き上げ電圧αは（ＶＤＤ−ＶＳＳ）にほぼ等しい。よって、突き上げによってトランジスタＴｒ２はオンし、出力信号ＯＵＴはハイレベルになる。ただし、トランジスタＴｒ２のサイズがあまり大きくない場合や、ノードｎ２の電位の初期値がＶＳＳである場合には、シフトレジスタ５０は全オン出力を正しく行えないことがある。したがって、シフトレジスタ５０が確実に全オン出力を行うためには、初期化信号ＩＮＩＴと全オン制御信号を共にハイレベルに制御する必要がある。

単位回路５１でも単位回路１１と同様に、出力信号ＯＵＴが初期化前にハイレベルである場合でも、初期化信号ＩＮＩＴがハイレベルに変化すると、トランジスタＴｒ９がオンし、出力信号ＯＵＴはローレベルになり、トランジスタＴｒ８はオフする。このときトランジスタＴｒ７がオンするので、ノードｎ２の電位はハイレベルになる。したがって、シフトレジスタ５０によれば、確実に初期化を行うことができる。本実施形態に係るシフトレジスタ５０についても、上記第１〜第６変形例を構成することができる。

以上に示すように、本実施形態に係るシフトレジスタ５０では、出力リセットトランジスタ、ノード安定化トランジスタ、および、出力初期化トランジスタの第２導通端子（トランジスタＴｒ２、Ｔｒ８、Ｔｒ９のソース端子）には、全オン制御信号ＡＯＮが与えられる。したがって、通常動作時に、３個のトランジスタの第２導通端子に与えられたオフレベルの全オン制御信号を用いて、出力信号と第２ノードの電位をオフレベルに制御することができる。

（第６の実施形態）
第６の実施形態では、１個の単位回路から複数の出力信号を出力するシフトレジスタについて説明する。第３の実施形態に係るシフトレジスタ３０と同様に、本実施形態に係るシフトレジスタは、初期化信号ＩＮＩＴがハイレベルのときには初期化を行い、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮがローレベルのときには通常動作を行い、全オン制御信号ＡＯＮがハイレベルのときには全オン出力を行う。

図１２は、本実施形態の第１例に係るシフトレジスタの構成を示すブロック図である。図１２に示すシフトレジスタ６０は、（ｎ／２）個の単位回路６１を多段接続した構成を有する。単位回路６１は、入力端子ＩＮ、クロック端子ＣＫＡ、ＣＫＢ、ＣＫＣ、初期化端子ＩＮＩＴ、全オン制御端子ＡＯＮ、ＡＯＮＢ、および、出力端子ＯＵＴ１、ＯＵＴ２を有する。シフトレジスタ６０には外部から、スタート信号ＳＴ、３相のクロック信号ＣＫ１〜ＣＫ３、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢが供給される。シフトレジスタ６０は、３相のクロック信号に基づき動作し、１個の単位回路から２個の出力信号を出力する。

スタート信号ＳＴは、初段の単位回路６１の入力端子ＩＮに与えられる。初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢは、第３の実施形態に係るシフトレジスタ３０と同じ態様で（ｎ／２）個の単位回路６１に与えられる。１以上ｎ／３以下の整数をｋとしたとき、クロック信号ＣＫ１は、（３ｋ−２）段目の単位回路６１のクロック端子ＣＫＡ、（３ｋ−１）段目の単位回路６１のクロック端子ＣＫＢ、および、３ｋ段目の単位回路６１のクロック端子ＣＫＣに与えられる。クロック信号ＣＫ２は、（３ｋ−２）段目の単位回路６１のクロック端子ＣＫＢ、（３ｋ−１）段目の単位回路６１のクロック端子ＣＫＣ、および、３ｋ段目の単位回路６１のクロック端子ＣＫＡに与えられる。クロック信号ＣＫ３は、（３ｋ−２）段目の単位回路６１のクロック端子ＣＫＣ、（３ｋ−１）段目の単位回路６１のクロック端子ＣＫＡ、および、３ｋ段目の単位回路６１のクロック端子ＣＫＢに与えられる。単位回路６１の出力信号ＯＵＴ１、ＯＵＴ２は、出力信号Ｏ１〜Ｏｎとして外部に出力される。出力信号ＯＵＴ２は、次段の単位回路６１の入力端子ＩＮに与えられる。

図１３は、単位回路６１の回路図である。図１３に示す単位回路６１は、単位回路４１（図９）において、出力端子ＯＵＴを出力端子ＯＵＴ１に名称変更し、トランジスタＴｒ１ｂ、Ｔｒ２ｂ、Ｔｒ８ｂ、Ｔｒ９ｂ、Ｔｒ１２ｂ、ＴｒｔｂとコンデンサＣ１ｂを追加し、トランジスタＴｒ６のゲート端子の接続先をクロック端子ＣＫＣに変更したものである。トランジスタＴｒ１ｂ、Ｔｒ２ｂ、Ｔｒ８ｂ、Ｔｒ９ｂ、Ｔｒ１２ｂ、ＴｒｔｂとコンデンサＣ１ｂは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ８、Ｔｒ９、Ｔｒ１２、ＴｒｔとコンデンサＣ１と同じ態様に接続される。ただし、トランジスタＴｒ１ｂのドレイン端子は、クロック端子ＣＫＢに接続される。

図１４は、シフトレジスタ６０の通常動作時のタイミングチャートである。図１４に示すように、通常動作時には、クロック信号ＣＫ１は、所定の周期でハイレベルとローレベルになる。クロック信号ＣＫ１のハイレベル期間は、１／３周期よりも短い。クロック信号ＣＫ２はクロック信号ＣＫ１を１／３周期遅延させた信号であり、クロック信号ＣＫ３はクロック信号ＣＫ１を２／３周期遅延させた信号である。スタート信号ＳＴは、期間ｔ０内のクロック信号ＣＫ３のハイレベル期間でハイレベルになる。

通常動作時には、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮはローレベルであるので、トランジスタＴｒ７、Ｔｒ９〜Ｔｒ１２、Ｔｒ９ｂ、Ｔｒ１２ｂはオフする。このため、これらのトランジスタは、シフトレジスタ６０の通常動作に影響を与えない。トランジスタＴｒ３のドレイン端子には、ハイレベルの否定信号ＡＯＮＢが与えられる。

以下、初段の単位回路ＳＲ１の通常動作を説明する。期間ｔ０、ｔ１では、単位回路ＳＲ１は、第１の実施形態に係るシフトレジスタ１０の初段の単位回路１１と同様に動作する。期間ｔ０において、単位回路ＳＲ１の入力信号ＩＮ（スタート信号ＳＴ）はハイレベルに変化する。このため、ノードｎ１、ｎ１ｂ、ｎ３の電位は（ＶＤＤ−Ｖｔｈ）になり、ノードｎ２の電位はローレベル電位ＶＳＳに近い電位になり、トランジスタＴｒ１、Ｔｒ１ｂはオンする。期間ｔ０では、単位回路ＳＲ１のクロック信号ＣＫＡ、ＣＫＢ（クロック信号ＣＫ１、ＣＫ２）はローレベルであるので、出力信号ＯＵＴ１、ＯＵＴ２はローレベルのままである。期間ｔ０の後半部で、入力信号ＩＮはローレベルに変化する。これ以降、ノードｎ１、ｎ１ｂ、ｎ３はフローティング状態でハイレベル電位を保持する。

期間ｔ１では、単位回路ＳＲ１のクロック信号ＣＫＡはハイレベルに変化する。このとき、ノードｎ１の電位はブートストラップ動作によって（ＶＤＤ−Ｖｔｈ）よりも高くなり、出力端子ＯＵＴ１の電位はクロック信号ＣＫＡのハイレベル電位ＶＤＤに等しくなる。期間ｔ１の後半部で、クロック信号ＣＫＡはローレベルに変化する。このため、出力信号ＯＵＴ１はローレベルになり、ノードｎ１の電位は（ＶＤＤ−Ｖｔｈ）に戻る。

期間ｔ２では、単位回路ＳＲ１のクロック信号ＣＫＢはハイレベルに変化する。このとき、ノードｎ１ｂの電位はブートストラップ動作によって（ＶＤＤ−Ｖｔｈ）よりも高くなり、出力端子ＯＵＴ２の電位はクロック信号ＣＫＢのハイレベル電位ＶＤＤに等しくなる。期間ｔ２の後半部で、クロック信号ＣＫＢはローレベルに変化する。このため、出力信号ＯＵＴ２はローレベルになり、ノードｎ１ｂの電位は（ＶＤＤ−Ｖｔｈ）に戻る。

期間ｔ３では、単位回路ＳＲ１のクロック信号ＣＫＣ（クロック信号ＣＫ３）はハイレベルに変化する。このとき、ノードｎ２の電位はハイレベル、ノードｎ１、ｎ１ｂ、ｎ３の電位はローレベルになり、トランジスタＴｒ１、Ｔｒ１ｂはオフし、トランジスタＴｒ２、Ｔｒ２ｂはオンする。出力信号ＯＵＴ１、ＯＵＴ２は、ローレベルに固定される。期間ｔ３の後半部で、クロック信号ＣＫＣはローレベルに変化する。これ以降、ノードｎ２はフローティング状態でハイレベル電位を保持する。

単位回路ＳＲ１の出力信号ＯＵＴ１は、期間ｔ１内のクロック信号ＣＫ１のハイレベル期間でハイレベル（電位はＶＤＤ）になる。単位回路ＳＲ１の出力信号ＯＵＴ２は、期間ｔ２内のクロック信号ＣＫ２のハイレベル期間でハイレベル（電位はＶＤＤ）になる。このように単位回路ＳＲ１は、クロック信号ＣＫ１の１／３周期だけ遅らせて、２個の出力信号ＯＵＴ１、ＯＵＴ２を順にハイレベルにする。２段目以降の単位回路ＳＲ２〜ＳＲｎ／２は、前段の単位回路６１からクロック信号ＣＫ１の２／３周期だけ遅れて同様に動作する。したがって、シフトレジスタ６０の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／３周期ずつ遅れながら、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけ順にハイレベルになる。

シフトレジスタ６０は、初期化時および全オン出力時に、第４の実施形態に係るシフトレジスタと同様に動作する。単位回路６１でも単位回路４１と同様に、出力信号ＯＵＴが初期化前にハイレベルである場合でも、初期化信号ＩＮＩＴがハイレベルに変化すると、トランジスタＴｒ９、Ｔｒ９ｂがオンし、出力信号ＯＵＴ１、ＯＵＴ２はローレベルになり、トランジスタＴｒ８、Ｔｒ８ｂはオフする。このときトランジスタＴｒ７がオンするので、ノードｎ２の電位はハイレベルになる。したがって、シフトレジスタ６０によれば、確実に初期化を行うことができる。

図１５は、本実施形態の第２例に係るシフトレジスタの構成を示すブロック図である。図１５に示すシフトレジスタ６２は、（ｎ／３）個の単位回路６３を多段接続した構成を有する。単位回路６３は、入力端子ＩＮ、クロック端子ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤ、初期化端子ＩＮＩＴ、全オン制御端子ＡＯＮ、ＡＯＮＢ、および、出力端子ＯＵＴ１〜ＯＵＴ３を有する。シフトレジスタ６２には外部から、スタート信号ＳＴ、４相のクロック信号ＣＫ１〜ＣＫ４、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢが供給される。シフトレジスタ６２は、４相のクロック信号に基づき動作し、１個の単位回路から３個の出力信号を出力する。

スタート信号ＳＴは、初段の単位回路６３の入力端子ＩＮに与えられる。初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢは、第３の実施形態に係るシフトレジスタ３０と同じ態様で（ｎ／３）個の単位回路６３に与えられる。１以上ｎ／４以下の整数をｋとしたとき、クロック信号ＣＫ１は、（４ｋ−３）段目の単位回路６３のクロック端子ＣＫＡ、（４ｋ−２）段目の単位回路６３のクロック端子ＣＫＢ、（４ｋ−１）段目の単位回路６３のクロック端子ＣＫＣ、および、４ｋ段目の単位回路６３のクロック端子ＣＫＤに与えられる。クロック信号ＣＫ２は、（４ｋ−３）段目の単位回路６３のクロック端子ＣＫＢ、（４ｋ−２）段目の単位回路６３のクロック端子ＣＫＣ、（４ｋ−１）段目の単位回路６３のクロック端子ＣＫＤ、および、４ｋ段目の単位回路６３のクロック端子ＣＫＡに与えられる。クロック信号ＣＫ３は、（４ｋ−３）段目の単位回路６３のクロック端子ＣＫＣ、（４ｋ−２）段目の単位回路６３のクロック端子ＣＫＤ、（４ｋ−１）段目の単位回路６３のクロック端子ＣＫＡ、および、４ｋ段目の単位回路６３のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ４は、（４ｋ−３）段目の単位回路６３のクロック端子ＣＫＤ、（４ｋ−２）段目の単位回路６３のクロック端子ＣＫＡ、（４ｋ−１）段目の単位回路６３のクロック端子ＣＫＢ、および、４ｋ段目の単位回路６３のクロック端子ＣＫＣに与えられる。単位回路６３の出力信号ＯＵＴ１〜ＯＵＴ３は、出力信号Ｏ１〜Ｏｎとして外部に出力される。出力信号ＯＵＴ３は、次段の単位回路６３の入力端子ＩＮに与えられる。

図１６は、単位回路６３の回路図である。図１６に示す単位回路６３は、単位回路６１に対して、トランジスタＴｒ１ｃ、Ｔｒ２ｃ、Ｔｒ８ｃ、Ｔｒ９ｃ、Ｔｒ１２ｃ、ＴｒｔｃとコンデンサＣ１ｃを追加し、トランジスタＴｒ６のゲート端子の接続先をクロック端子ＣＫＤに変更したものである。トランジスタＴｒ１ｃ、Ｔｒ２ｃ、Ｔｒ８ｃ、Ｔｒ９ｃ、Ｔｒ１２ｃ、ＴｒｔｃとコンデンサＣ１ｃは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ８、Ｔｒ９、Ｔｒ１２、ＴｒｔとコンデンサＣ１と同じ態様に接続される。ただし、トランジスタＴｒ１ｃのドレイン端子は、クロック端子ＣＫＣに接続される。

図１７は、シフトレジスタ６２の通常動作時のタイミングチャートである。図１７に示すように、通常動作時には、クロック信号ＣＫ１は、所定の周期でハイレベルとローレベルになる。クロック信号ＣＫ１のハイレベル期間は、１／４周期よりも短い。クロック信号ＣＫ２はクロック信号ＣＫ１を１／４周期遅延させた信号であり、クロック信号ＣＫ３はクロック信号ＣＫ１を１／２周期遅延させた信号であり、クロック信号ＣＫ４はクロック信号ＣＫ１を３／４周期遅延させた信号である。スタート信号ＳＴは、期間ｔ０内のクロック信号ＣＫ４のハイレベル期間でハイレベルになる。

通常動作時には、初期化信号ＩＮＩＴと全オン制御信号ＡＯＮはローレベルであるので、トランジスタＴｒ７、Ｔｒ９〜Ｔｒ１２、Ｔｒ９ｂ、Ｔｒ１２ｂ、Ｔｒ９ｃ、Ｔｒ１２ｃはオフする。このため、これらのトランジスタは、シフトレジスタ６２の通常動作に影響を与えない。トランジスタＴｒ３のドレイン端子には、ハイレベルの否定信号ＡＯＮＢが与えられる。

シフトレジスタ６２は、通常動作時にシフトレジスタ６０と同様に動作する。単位回路ＳＲ１の出力信号ＯＵＴ１は、期間ｔ１内のクロック信号ＣＫ１のハイレベル期間でハイレベル（電位はＶＤＤ）になる。単位回路ＳＲ１の出力信号ＯＵＴ２は、期間ｔ２内のクロック信号ＣＫ２のハイレベル期間でハイレベル（電位はＶＤＤ）になる。単位回路ＳＲ１の出力信号ＯＵＴ３は、期間ｔ３内のクロック信号ＣＫ３のハイレベル期間でハイレベル（電位はＶＤＤ）になる。このように初段の単位回路ＳＲ１は、クロック信号ＣＫ１の１／４周期だけ遅らせて、３個の出力信号ＯＵＴ１〜ＯＵＴ３を順にハイレベルにする。２段目以降の単位回路ＳＲ２〜ＳＲｎ／３は、前段の単位回路６３からクロック信号ＣＫ１の３／４周期だけ遅れて同様に動作する。したがって、シフトレジスタ６２の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／４周期ずつ遅れながら、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけ順にハイレベルになる。

シフトレジスタ６２は、初期化時および全オン出力時に、第４の実施形態に係るシフトレジスタと同様に動作する。単位回路６３でも単位回路４１と同様に、出力信号ＯＵＴが初期化前にハイレベルである場合でも、初期化信号ＩＮＩＴがハイレベルに変化すると、トランジスタＴｒ９、Ｔｒ９ｂ、Ｔｒ９ｃがオンし、出力信号ＯＵＴ１〜ＯＵＴ３はローレベルになり、トランジスタＴｒ８、Ｔｒ８ｂ、Ｔｒ８ｃはオフする。このときトランジスタＴｒ７がオンするので、ノードｎ２の電位はハイレベルになる。したがって、シフトレジスタ６２によれば、確実に初期化を行うことができる。

図１８は、本実施形態の第３例に係るシフトレジスタの構成を示すブロック図である。図１８に示すシフトレジスタ６４は、（ｎ／２）個の単位回路６１を多段接続した構成を有する。シフトレジスタ６４には外部から、スタート信号ＳＴ、４相のクロック信号ＣＫ１〜ＣＫ４、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢが供給される。シフトレジスタ６４は、４相のクロック信号に基づき動作し、１個の単位回路から２個の出力信号を出力する。

スタート信号ＳＴは、初段の単位回路６１の入力端子ＩＮに与えられる。初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢは、第３の実施形態に係るシフトレジスタ３０と同じ態様で（ｎ／２）個の単位回路６１に与えられる。クロック信号ＣＫ１は、奇数段目の単位回路６１のクロック端子ＣＫＡと、偶数段目の単位回路６１のクロック端子ＣＫＣとに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路６１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ３は、奇数段目の単位回路６１のクロック端子ＣＫＣと、偶数段目の単位回路６１のクロック端子ＣＫＡとに与えられる。クロック信号ＣＫ４は、偶数段目の単位回路６１のクロック端子ＣＫＢに与えられる。単位回路６１の出力信号ＯＵＴ１、ＯＵＴ２は、出力信号Ｏ１〜Ｏｎとして外部に出力される。出力信号ＯＵＴ２は、次段の単位回路６１の入力端子ＩＮに与えられる。

図１９は、シフトレジスタ６４の通常動作時のタイミングチャートである。図１９に示すように、スタート信号ＳＴとクロック信号ＣＫ１〜ＣＫ４は、シフトレジスタ６２の場合と同様に変化する。シフトレジスタ６４は、通常動作時にシフトレジスタ６０、６２と同様に動作する。単位回路ＳＲ１の出力信号ＯＵＴ１は、期間ｔ１内のクロック信号ＣＫ１のハイレベル期間でハイレベル（電位はＶＤＤ）になる。単位回路ＳＲ１の出力信号ＯＵＴ２は、期間ｔ２内のクロック信号ＣＫ２のハイレベル期間でハイレベル（電位はＶＤＤ）になる。このように初段の単位回路ＳＲ１は、クロック信号ＣＫ１の１／４周期だけ遅らせて、２個の出力信号ＯＵＴ１、ＯＵＴ２を順にハイレベルにする。２段目以降の単位回路ＳＲ２〜ＳＲｎ／２は、前段の単位回路６１からクロック信号ＣＫ１の１／２周期だけ遅れて同様に動作する。したがって、シフトレジスタ６４の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／４周期ずつ遅れながら、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけ順にハイレベルになる。

シフトレジスタ６４は、初期化時および全オン出力時に、第４の実施形態に係るシフトレジスタと同様に動作する。シフトレジスタ６０、６２と同様の理由により、シフトレジスタ６４によれば確実に初期化を行うことができる。

図２０は、本実施形態の第４例に係るシフトレジスタの構成を示すブロック図である。図２０に示すシフトレジスタ６６は、（ｎ／２）個の単位回路６１を多段接続した構成を有する。シフトレジスタ６６には外部から、スタート信号ＳＴ、４相のクロック信号ＣＫ１〜ＣＫ４、初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢが供給される。シフトレジスタ６６は、４相のクロック信号に基づき動作し、１個の単位回路から２個の出力信号を出力する。

スタート信号ＳＴは、初段の単位回路６１の入力端子ＩＮに与えられる。初期化信号ＩＮＩＴ、全オン制御信号ＡＯＮ、および、否定信号ＡＯＮＢは、第３の実施形態に係るシフトレジスタ３０と同じ態様で（ｎ／２）個の単位回路６１に与えられる。クロック信号ＣＫ１は、奇数段目の単位回路６１のクロック端子ＣＫＡに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路６１のクロック端子ＣＫＢと、偶数段目の単位回路６１のクロック端子ＣＫＣとに与えられる。クロック信号ＣＫ３は、偶数段目の単位回路６１のクロック端子ＣＫＡに与えられる。クロック信号ＣＫ４は、奇数段目の単位回路６１のクロック端子ＣＫＣと、偶数段目の単位回路６１のクロック端子ＣＫＢとに与えられる。単位回路６１の出力信号ＯＵＴ１、ＯＵＴ２は、出力信号Ｏ１〜Ｏｎとして外部に出力される。出力信号ＯＵＴ２は、次段の単位回路６１の入力端子ＩＮに与えられる。

図２１は、シフトレジスタ６６の通常動作時のタイミングチャートである。図２１に示すように、スタート信号ＳＴとクロック信号ＣＫ１〜ＣＫ４は、シフトレジスタ６２、６４の場合と同様に変化する。シフトレジスタ６６は、通常動作時にシフトレジスタ６０、６２、６４と同様に動作する。単位回路ＳＲ１の出力信号ＯＵＴ１は、期間ｔ１内のクロック信号ＣＫ１のハイレベル期間でハイレベル（電位はＶＤＤ）になる。単位回路ＳＲ１の出力信号ＯＵＴ２は、期間ｔ２内のクロック信号ＣＫ２のハイレベル期間でハイレベル（電位はＶＤＤ）になる。このように初段の単位回路ＳＲ１は、クロック信号ＣＫ１の１／４周期だけ遅らせて、２個の出力信号ＯＵＴ１、ＯＵＴ２を順にハイレベルにする。２段目以降の単位回路ＳＲ２〜ＳＲｎ／２は、前段の単位回路６１からクロック信号ＣＫ１の１／２周期だけ遅れて同様に動作する。したがって、シフトレジスタ６６の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／４周期ずつ遅れながら、クロック信号ＣＫ１のハイレベル期間と同じ長さの時間だけ順にハイレベルになる。なお、シフトレジスタ６６では、シフトレジスタ６４と比べて、ノードｎ１、ｎ１ｂの電位がハイレベルで、ノードｎ２の電位がローレベルである期間が、クロック信号ＣＫ１の１／４周期だけ長い。

シフトレジスタ６６は、初期化時および全オン出力時に、第４の実施形態に係るシフトレジスタと同様に動作する。シフトレジスタ６０、６２、６４と同様の理由により、シフトレジスタ６６によれば確実に初期化を行うことができる。

以上に示すように、本実施形態に係るシフトレジスタ６０、６２、６４、６６の単位回路６１、６３は、出力トランジスタ、出力リセットトランジスタ、ノード安定化トランジスタ、および、出力初期化トランジスタ（トランジスタＴｒ１、Ｔｒ２、Ｔｒ８、Ｔｒ９）を複数個ずつ備えている。したがって、１個の単位回路から複数の信号を出力することにより、シフトレジスタの回路量を削減することができる。

本実施形態に係るシフトレジスタ６０、６２、６４、６６についても、上記第１〜第７変形例を構成することができる。第１変形例では、単位回路６１からコンデンサＣ１、Ｃ１ｂを削除した単位回路、または、単位回路６３からコンデンサＣ１、Ｃ１ｂ、Ｃ１ｃを削除した単位回路が使用される。第２変形例では、単位回路６１からトランジスタＴｒｔ、Ｔｒｔｂのいずれかまたは両方を削除した単位回路、あるいは、単位回路６３からトランジスタＴｒｔ、Ｔｒｔｂ、Ｔｒｔｃのうちの１個以上を削除した単位回路が使用される。第６変形例では、単位回路６１においてトランジスタＴｒ７、Ｔｒ１２、Ｔｒ１２ｂのドレイン端子にハイレベル電位ＶＤＤを印加した単位回路、または、単位回路６３においてトランジスタＴｒ７、Ｔｒ１２、Ｔｒ１２ｂ、Ｔｒ１２ｃのドレイン端子にハイレベル電位ＶＤＤを印加した単位回路が使用される。

また、第８変形例として、単位回路４１以外の単位回路を用いて、１個の単位回路から複数の出力信号を出力するシフトレジスタを構成してもよい。また、第９変形例として、上記と同様の方法を用いて、５相以上のクロック信号に基づき動作し、１個の単位回路から複数の出力信号を出力するシフトレジスタを構成してもよい。シフトレジスタ６０、６６の単位回路６１やシフトレジスタ６２の単位回路６３のように、トランジスタＴｒ５、Ｔｒ６が共にオンする単位回路には、トランジスタＴｒ６とノードｎ２の間に抵抗Ｒ１を設ける必要がある。これに対して、シフトレジスタ６４の単位回路６１のように、トランジスタＴｒ５、Ｔｒ６が共にオンすることがない単位回路には抵抗Ｒ１を設ける必要がない。

（第７の実施形態）
本発明の第７の実施形態に係るシフトレジスタは、図１に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図２２に示す単位回路７１を備えている。単位回路７１は、単位回路１１をＰチャネル型トランジスタを用いて構成したものである。単位回路７１は、１０個のＰチャネル型トランジスタＴｒｐ１〜Ｔｒｐ９、Ｔｒｐｔ、コンデンサＣ１、および、抵抗Ｒ１を含んでいる。

一般に、Ｎチャネル型トランジスタを用いて構成された回路をＰチャネル型トランジスタを用いて構成するためには、Ｎチャネル型トランジスタをＰチャネル型トランジスタに置換し、電源の極性を入れ替え（ハイレベル電位ＶＤＤとローレベル電位ＶＳＳを逆にする）、入力信号の極性を反転させればよい（ハイレベルとローレベルを逆にする）。図２３は、本実施形態に係るシフトレジスタのタイミングチャートである。図２３に示すタイミングチャートは、図３に示すタイミングチャートについて、信号とノードの電位の極性を反転させたものである。

本実施形態に係るシフトレジスタによれば、Ｐチャネル型トランジスタを用いて構成されたシフトレジスタについて、初期化を確実に行うことができる。なお、ここでは、例として、第１の実施形態に係る単位回路１１をＰチャネル型トランジスタを用いて構成する場合について説明したが、第２〜第６の実施形態に係る単位回路についても同様の方法を適用することができる。

（第８の実施形態）
第８の実施形態では、シフトレジスタを備えた表示装置の例を説明する。図２４は、本実施形態に係る液晶表示装置の構成を示すブロック図である。図２４に示す液晶表示装置１００は、ｎ本の走査線ＧＬ１〜ＧＬｎ、ｍ本（ｍは２以上の整数）のデータ線ＳＬ１〜ＳＬｍ、（ｍ×ｎ）個の画素回路１０１、表示制御回路１０２、シフトレジスタ１０３、および、データ線駆動回路１０４を備えている。シフトレジスタ１０３は、走査線駆動回路として機能する。シフトレジスタ１０３には、上述したシフトレジスタのいずれかが使用される。図２４では、第１の実施形態に係るシフトレジスタ１０が使用される。

走査線ＧＬ１〜ＧＬｎは互いに平行に配置され、データ線ＳＬ１〜ＳＬｍは走査線ＧＬ１〜ＧＬｎと直交するように互いに平行に配置される。（ｍ×ｎ）個の画素回路１０１は、走査線ＧＬ１〜ＧＬｎとデータ線ＳＬ１〜ＳＬｍの交点に対応して配置される。画素回路１０１は、Ｎチャネル型トランジスタＴｗ（書き込み制御トランジスタ）、液晶容量Ｃｌｃ、および、補助容量Ｃｃｓを含んでいる。トランジスタＴｗのゲート端子は１本の走査線に接続され、トランジスタＴｗのソース端子は１本のデータ線に接続される。トランジスタＴｗのドレイン端子は、液晶容量Ｃｌｃと補助容量Ｃｃｓの一端に接続される。補助容量Ｃｃｓの他端は、補助容量線ＣＳに接続される。

以下、画素回路１０１の配置領域を表示領域という。シフトレジスタ１０３は、表示領域の一辺（図２４では左辺）に沿って配置される。データ線駆動回路１０４は、表示領域の他の一辺（図２４では上辺）に沿って配置される。表示制御回路１０２は、シフトレジスタ１０３に対してスタート信号ＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、および、初期化信号ＩＮＩＴを供給し、データ線駆動回路１０４に対して制御信号ＳＣとデータ信号ＤＴを供給する。

シフトレジスタ１０３の出力端子Ｏ１〜Ｏｎは、それぞれ、走査線ＧＬ１〜ＧＬｎの一端（図２４では左端）に接続される。シフトレジスタ１０３は、初期化信号ＩＮＩＴに応じて、初期化および通常動作を選択的に行う。シフトレジスタ１０３は、通常動作時には、スタート信号ＳＴと２相のクロック信号ＣＫ１、ＣＫ２に基づき、走査線ＧＬ１〜ＧＬｎを駆動する。データ線駆動回路１０４は、制御信号ＳＣとデータ信号ＤＴに基づき、データ線ＳＬ１〜ＳＬｍを駆動する。

図２５は、本実施形態に係る液晶表示装置の他の構成を示すブロック図である。図２５に示す液晶表示装置１１０は、２ｎ本の走査線ＧＬ１〜ＧＬ２ｎ、ｍ本のデータ線ＳＬ１〜ＳＬｍ、（ｍ×２ｎ）個の画素回路１０１、表示制御回路（図示せず）、シフトレジスタ１１１、１１２、および、データ線駆動回路１０４を備えている。走査線ＧＬ１〜ＧＬ２ｎ、データ線ＳＬ１〜ＳＬｍ、（ｍ×２ｎ）個の画素回路１０１、および、データ線駆動回路１０４は、液晶表示装置１００と同じ態様に配置される。シフトレジスタ１１１、１１２は、走査線駆動回路として機能する。シフトレジスタ１１１、１１２には、第６の実施形態の第３例に係るシフトレジスタ６４が使用される。

シフトレジスタ１１１は表示領域の一辺（図２５では左辺）に沿って配置され、シフトレジスタ１１２は表示領域の対向する辺（図２５では右辺）に沿って配置される。シフトレジスタ１１１、１１２は、それぞれ、ｎ個の出力端子Ｏ１〜Ｏｎを有する。シフトレジスタ１１１のｉ番目（ｉは１以上ｎ以下の整数）の出力端子Ｏｉは、奇数番目の走査線ＧＬ２ｉ−１の一端（図２５では左端）に接続される。シフトレジスタ１１１は、奇数番目の走査線ＧＬ２ｉ−１を一端側から駆動する。シフトレジスタ１１２のｉ番目の出力端子Ｏｉは、偶数番目の走査線ＧＬ２ｉの他端（図２５では右端）に接続される。シフトレジスタ１１２は、偶数番目の走査線ＧＬ２ｉを他端側から駆動する。このように液晶表示装置１１０では、奇数番目の走査線ＧＬ２ｉ−１はシフトレジスタ１１１を用いて一端側から駆動され、偶数番目の走査線ＧＬ２ｉはシフトレジスタ１１２を用いて他端側から駆動される。このような走査線の駆動方法は、櫛歯駆動とも呼ばれる。一方、表示領域の対向する２辺にそれぞれ走査線駆動回路を設け、走査線の両端を２個の走査線駆動回路にそれぞれ接続し、走査線を両側から駆動する方法は、両側駆動とも呼ばれる。

シフトレジスタ１１１にはスタート信号ＳＴＬと４相のクロック信号ＣＫ１Ｌ〜ＣＫ４Ｌが供給され、シフトレジスタ１１２にはスタート信号ＳＴＲと４相のクロック信号ＣＫ１Ｒ〜ＣＫ４Ｒが供給される。液晶表示装置１１０では、シフトレジスタ１１１に供給される５個の信号の位相と、シフトレジスタ１１２に供給される５個の信号の位相とを揃えてもよく、クロック信号の１／８周期だけ異ならせてもよい。後者の駆動方法は、２倍パルス駆動とも呼ばれる。液晶表示装置１１０が２倍パルス駆動を行う場合のタイミングチャートは、図２６に示すようになる。

櫛歯駆動を行う表示装置では、走査線の一端だけがシフトレジスタ（走査線駆動回路）に接続される。このため、両側駆動を行う表示装置と比べて、走査線の負荷が大きくなり、走査線の電位をローレベルに制御することが困難になる。本発明の実施形態および変形例に係るシフトレジスタの単位回路は、初期化時に出力信号をオフレベルにする出力初期化トランジスタを備えている。したがって、櫛歯駆動や２倍パルス駆動を行う表示装置でも、初期化時に出力初期化トランジスタを用いて出力信号を短時間でオフレベルに制御することができる。

以上に示すように、本実施形態に係る表示装置は、互いに平行に配置された複数の走査線と、走査線と直交するように互いに平行に配置された複数のデータ線と、走査線およびデータ線の交点に対応して配置された複数の画素回路と、走査線を駆動する走査線駆動回路として、上述したいずれかのシフトレジスタとを備えている。したがって、初期化を確実に行えるシフトレジスタを用いて、信頼性の高い表示装置を構成することができる。

なお、以上に述べたシフトレジスタについては、複数の単位回路の特徴をその性質に反しない限り任意に組み合わせて、各種の変形例に係るシフトレジスタを構成することができる。

本発明のシフトレジスタは、出力信号に基づき単位回路内のノードの電位を安定化でき、初期化を確実に行えるという特徴を有するので、例えば表示装置の駆動回路などに利用することができる。

１０、２０、３０、５０、６０、６２、６４、６６、１０３、１１１、１１２…シフトレジスタ
１１、３１、４１、５１、６１、６３、７１…単位回路
２２…選択回路
１００、１１０…液晶表示装置
１０１…画素回路
１０２…表示制御回路
１０４…データ線駆動回路
Ｔｒ１、Ｔｒ１ｂ、Ｔｒ１ｃ…トランジスタ（出力トランジスタ）
Ｔｒ２、Ｔｒ２ｂ、Ｔｒ２ｃ…トランジスタ（出力リセットトランジスタ）
Ｔｒ３…トランジスタ（第１トランジスタ）
Ｔｒ４…トランジスタ（第２トランジスタ）
Ｔｒ５…トランジスタ（第３トランジスタ）
Ｔｒ６…トランジスタ（第４トランジスタ）
Ｔｒ７…トランジスタ（第５トランジスタ）
Ｔｒ８、Ｔｒ８ｂ、Ｔｒ８ｃ…トランジスタ（ノード安定化トランジスタ）
Ｔｒ９、Ｔｒ９ｂ、Ｔｒ９ｃ…トランジスタ（出力初期化トランジスタ）
Ｔｒ１０〜Ｔｒ１２、Ｔｒ１４、Ｔｒ１５、Ｔｒｔ、Ｔｒ１２ｂ、Ｔｒｔｂ、Ｔｒ１２ｃ、Ｔｒｔｃ、Ｔｒ２１、Ｔｒ２２…トランジスタ

Claims (13)

1. 複数の単位回路を多段接続した構成を有するシフトレジスタであって、
   前記単位回路は、
   クロック信号を入力するためのクロック端子に接続された第１導通端子と、前記クロック信号を出力するための出力端子に接続された第２導通端子と、第１ノードに接続された制御端子とを有する出力トランジスタと、
   前記出力端子に接続された第１導通端子と、オフ電位が印加される第２導通端子と、第２ノードに接続された制御端子とを有する出力リセットトランジスタと、
   前記第１および第２ノードの電位を制御するノード制御部とを備え、
   前記ノード制御部は、前記第２ノードに接続された第１導通端子と、オフ電位が印加される第２導通端子と、前記出力端子に接続された制御端子とを有するノード安定化トランジスタを含み、
   前記単位回路は、前記出力端子に接続された第１導通端子と、オフ電位が印加される第２導通端子と、初期化時にオンレベルになる初期化信号が与えられた制御端子とを有する出力初期化トランジスタをさらに備えることを特徴とする、シフトレジスタ。
2. 前記ノード制御部は、
   前記単位回路の入力信号に応じて前記第１ノードの電位をオンレベルに制御する第１トランジスタと、
   前記第２ノードの電位に応じて前記第１ノードの電位をオフレベルに制御する第２トランジスタと、
   前記入力信号に応じて前記第２ノードの電位をオフレベルに制御する第３トランジスタと、
   前記単位回路の第２クロック信号に応じて前記第２ノードの電位をオンレベルに制御する第４トランジスタとをさらに含むことを特徴とする、請求項１に記載のシフトレジスタ。
3. 前記ノード制御部は、前記初期化信号に応じて前記第２ノードの電位をオンレベルに制御する第５トランジスタをさらに含むことを特徴とする、請求項２に記載のシフトレジスタ。
4. 前記出力リセットトランジスタ、前記ノード安定化トランジスタ、および、前記出力初期化トランジスタの第２導通端子には、オフ電位が固定的に印加されることを特徴とする、請求項３に記載のシフトレジスタ。
5. 前記単位回路は、全オン出力時にオンレベルになる全オン制御信号に応じて前記出力端子の電位をオンレベルに制御するトランジスタをさらに備えることを特徴とする、請求項４に記載のシフトレジスタ。
6. 前記ノード制御部は、
   前記全オン制御信号の否定信号に応じて前記第１トランジスタにオン電位を供給するトランジスタと、
   前記第２ノードに接続された導通端子と、第３ノードに接続された導通端子と、前記全オン制御信号の否定信号が与えられた制御端子とを有するトランジスタと、
   前記全オン制御信号に応じて前記第２ノードの電位をオフレベルに制御するトランジスタとをさらに含み、
   前記第２トランジスタの制御端子、前記第４トランジスタの第２導通端子、および、前記第５トランジスタの第２導通端子は、前記第３ノードに接続されることを特徴とする、請求項５に記載のシフトレジスタ。
7. 前記ノード制御部は、
   前記全オン制御信号に応じて前記第１ノードの電位をオフレベルに制御するトランジスタと、
   前記全オン制御信号に応じて前記第２ノードの電位をオフレベルに制御するトランジスタとをさらに含み、
   前記第１トランジスタは、前記入力信号に応じて前記第１ノードに前記全オン制御信号の否定信号を与えることを特徴とする、請求項５に記載のシフトレジスタ。
8. 前記出力リセットトランジスタ、前記ノード安定化トランジスタ、および、前記出力初期化トランジスタの第２導通端子には、全オン出力時にオンレベルになる全オン制御信号が与えられることを特徴とする、請求項３に記載のシフトレジスタ。
9. 前記ノード制御部は、前記第１ノードに接続された導通端子と、前記第１および第２トランジスタの一方の導通端子に接続された導通端子と、オン電位が固定的に印加された制御端子とを有するトランジスタをさらに含むことを特徴とする、請求項２に記載のシフトレジスタ。
10. 前記第１および第２トランジスタの一方の導通端子は、前記第１ノードに接続されることを特徴とする、請求項２に記載のシフトレジスタ。
11. 前記単位回路の入力信号として、前段の単位回路の出力信号および次段の単位回路の出力信号のいずれかを選択する複数の選択回路をさらに備えた、請求項１に記載のシフトレジスタ。
12. 前記単位回路は、前記出力トランジスタ、前記出力リセットトランジスタ、前記ノード安定化トランジスタ、および、前記出力初期化トランジスタを複数個ずつ備えることを特徴とする、請求項１に記載のシフトレジスタ。
13. 互いに平行に配置された複数の走査線と、
    前記走査線と直交するように互いに平行に配置された複数のデータ線と、
    前記走査線および前記データ線の交点に対応して配置された複数の画素回路と、
    前記走査線を駆動する走査線駆動回路として、請求項１〜１２のいずれかに記載のシフトレジスタとを備えた、表示装置。

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