JP6314477B2 - 電子デバイス - Google Patents

Description

本開示は、電子デバイスに関する。

ＣＭＯＳイメージセンサ等、複数のセンサが２次元マトリクス状に配置された構造を有する固体撮像装置といった電子デバイスにおいては、信号処理の高度化と小型化への要求が高まっている。そして、これを実現するために、例えば、特開２０１１−１５９９５８号公報には、複数の半導体チップを積層構造とすることで、今までと同等の半導体チップサイズで、より大きな信号処理回路を集積する手法が提案されている。具体的には、アナログ信号を生成するセンサが、複数、２次元マトリクス状に配置されたセンサ部（センサアレイ）を搭載した半導体チップ（以下、『第１半導体チップ』と呼ぶ場合がある）を、信号処理用のロジック回路を搭載したチップ（以下、『第２半導体チップ』と呼ぶ場合がある）の上に積層した積層構造を有する。第１半導体チップを構成する各種回路と第２半導体チップを構成する各種回路とは、例えば、第１半導体チップに形成されたＴＣ（Ｓ）Ｖ（Through Contact (Silicon) VIA）によって接続されている。そして、このように複数の半導体チップを積層することで、電子デバイスの小型化を実現している。

特開２０１１−１５９９５８号公報

ところで、半導体チップにあっては、単位面積当たりの半導体装置の数が膨大となり、半導体チップ全体における半導体装置のリーク電流増加が大きな問題となっている。また、消費電力の増加に伴う熱ノイズに起因したセンサの性能低下も大きな問題となっている。

従って、本開示の目的は、半導体チップにおける低消費電力化、熱ノイズに起因したセンサの性能低下の抑制を図り得る構成、構造を有する電子デバイスを提供することにある。

上記の目的を達成するための本開示の第１の態様に係る電子デバイスは、
複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、及び、
センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、
を備えており、
第１半導体チップと第２半導体チップとは積層されており、
信号処理部の少なくとも一部は、空乏型電界効果トランジスタから構成されている。

上記の目的を達成するための本開示の第２の態様に係る電子デバイスは、
複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、及び、
センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、
を備えており、
第１半導体チップと第２半導体チップとは積層されており、
信号処理部は、高耐圧トランジスタ系回路及び低耐圧トランジスタ系回路から構成されており、
低耐圧トランジスタ系回路の少なくとも一部は、空乏型電界効果トランジスタから構成されている。

本開示の第１の態様あるいは第２の態様に係る電子デバイスにあっては、信号処理部の少なくとも一部が空乏型電界効果トランジスタから構成されており、あるいは又、低耐圧トランジスタ系回路の少なくとも一部が空乏型電界効果トランジスタから構成されているので、電子デバイス全体として、低消費電力化を図ることができ、その結果、熱ノイズに起因したセンサの性能低下の抑制も図ることができる。尚、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また、付加的な効果があってもよい。

図１は、実施例１の電子デバイスの概念図である。 図２は、実施例１の電子デバイスにおける第１半導体チップ側の回路及び第２半導体チップ側の回路の具体的な構成を示す回路図である。 図３は、実施例１の電子デバイスにおけるシングルスロープ型アナログ−デジタル変換器の動作を説明するためのタイミングチャートである。 図４は、実施例１の電子デバイスにおける信号処理部の具体的な構成例を示すブロック図である。 図５は、実施例１の電子デバイスの回路動作を説明するためのタイミングチャートである。 図６は、実施例１の電子デバイスにおいて、電流源の動作を停止するとき、信号線と電流源との間の電流パスを遮断（カット）するための回路構成の一例を示す回路図である。 図７は、実施例１の電子デバイスにおいて、データラッチ部からメモリ部へ画像データを保存し、メモリ部から画像データを出力する動作について説明するためのブロック図である。 図８は、実施例１の電子デバイスにおける信号処理部の別の具体的な構成例を示すブロック図である。 図９は、アナログ−デジタル変換器及びそれに伴う回路部分を２系統設ける場合の積層構造のレイアウト例−１Ａを示すレイアウト図である。 図１０は、アナログ−デジタル変換器及びそれに伴う回路部分を４系統設ける場合の積層構造のレイアウト例−１Ｂを示すレイアウト図である。 図１１は、アナログ−デジタル変換器及びそれに伴う回路部分を４系統設ける場合の積層構造のレイアウト例−１Ｃを示すレイアウト図である。 図１２は、実施例２の電子デバイスにおける第１半導体チップ側の回路の具体的な構成を示す回路図である。 図１３は、実施例２の電子デバイスにおける第２半導体チップ側の回路の具体的な構成を示す回路図である。 図１４は、実施例２の電子デバイスの回路動作を説明するためのタイミングチャートである。 図１５は、実施例２の電子デバイスにおける積層構造のレイアウト例−２を示すレイアウト図である。 図１６は、実施例３の電子デバイスにおける第１半導体チップ側の回路の具体的な構成を示す回路図である。 図１７は、実施例３の電子デバイスにおける第２半導体チップ側の回路の具体的な構成を示す回路図である。 図１８は、実施例３の電子デバイスにおける積層構造のレイアウト例−３Ａを示すレイアウト図である。 図１９は、実施例３の電子デバイスにおける積層構造のレイアウト例−３Ｂを示すレイアウト図である。 図２０は、実施例４の電子デバイスにおけるグレイコードカウンタを備えたアナログ−デジタル変換器の基本的な構成例を示す図である。 図２１は、実施例４の電子デバイスにおけるグレイコードカウンタの出力、下位ビットラッチ部及び上位ビットカウンタ部の基本的な配置関係を示す図である。 図２２は、実施例４の電子デバイスにおける下位ビットラッチ部にラッチされるグレイコード及び上位ビットカウンタ部の各カウンタ出力の一例を示す図である。 図２３は、実施例４の電子デバイスにおける上位ビットカウンタ部を構成するカウンタの構成例を示す図である。 図２４は、図２３に示したカウンタにおけるＰ相及びＤ相切り替え時のデータ反転機能を説明する図である。 図２５は、４つのカウンタが縦続接続されている場合の出力データの状態遷移を含むタイミングチャートの一例を示す図である。 図２６は、実施例４の電子デバイスにおける信号処理回路の相関二重サンプリング演算処理を示す図である。 図２７は、実施例４の電子デバイスにおけるバイナリデータとグレイコードの相関二重サンプリング処理の具体例を示す図である。 図２８は、下位ビットラッチ部におけるラッチデータを列内で加算処理して相関二重サンプリング処理を行う相関二重サンプリング処理部の構成例を示す回路図である。 図２９Ａ及び図２９Ｂは、ビット非整合性防止回路を配置しない場合の構成及びタイミングチャートを示す図である。 図３０Ａ及び図３０Ｂは、ビット非整合性防止回路を配置した場合の構成及びタイミングチャートを示す図である。 図３１は、実施例４の電子デバイスにおけるキャリーマスク信号を説明する波形図である。 図３２は、キャリーマスク信号生成回路、ビット非整合性防止回路を含む処理部の構成例を示す図である。 図３３は、データラッチタイミング調整回路の構成例を示す図である。 図３４は、図３３に示すデータラッチタイミング調整回路のタイミングチャートを示す図である。 図３５は、実施例５の電子デバイスにおける逐次比較型アナログ−デジタル変換器の構成を示す回路図である。 図３６Ａ及び図３６Ｂは、実施例６の電子デバイスにおけるデルタ−シグマ変調型（ΔΣ変調型）アナログ−デジタル変換器の構成を示す回路図である。 図３７は、本開示の電子デバイスの一例である撮像装置の構成例を示すブロック図である。 図３８Ａ及び図３８Ｂは、それぞれ、完全空乏型ＳＯＩ構造を有する空乏型電界効果トランジスタ、及び、部分空乏型ＳＯＩ構造を有する空乏型電界効果トランジスタの模式的な一部断面図である。 図３９Ａ及び図３９Ｂは、それぞれ、フィン構造を有する空乏型電界効果トランジスタの模式的な部分的斜視図、及び、深空乏化チャネル構造を有する半導体装置の模式的な一部断面図である。

以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示の第１の態様及び第２の態様に係る電子デバイス、全般に関する説明
２．実施例１（本開示の第１の態様及び第２の態様に係る電子デバイス：シングルスロープ型アナログ−デジタル変換器）
３．実施例２（実施例１の変形）
４．実施例３（実施例１の別の変形）
５．実施例４（実施例１〜実施例３の変形：グレイコードカウンタ）
６．実施例５（実施例１〜実施例４の変形：逐次比較型アナログ−デジタル変換器）
７．実施例６（実施例１〜実施例４の変形：デルタ−シグマ変調型アナログ−デジタル変換器）
８．実施例７（本開示の電子デバイスを構成する固体撮像装置の構成例）
９．実施例８（各種空乏型電界効果トランジスタの説明）、その他

［本開示の第１の態様及び第２の態様に係る電子デバイス、全般に関する説明］
本開示の第１の態様に係る電子デバイスにあっては、信号処理部の一部が第１半導体チップにも存在する場合が包含される。

本開示の第２の態様に係る電子デバイスにおいて、高耐圧トランジスタ系回路とセンサ部とは、平面的に重なっており、第２半導体チップにおいて、第１半導体チップのセンサ部と対向する高耐圧トランジスタ系回路の上方には遮光領域が形成されている形態とすることができる。遮光領域は、例えば、第２半導体チップに形成された配線を、適宜、配置することで得ることができる。あるいは又、高耐圧トランジスタ系回路とセンサ部とは、平面的に重なっていない形態とすることができ、このような形態を採用することで、遮光領域の形成が不要となり、工程や構造、構成の簡素化、設計上の自由度の向上、レイアウト設計における制約の低減を図ることができる。

上記の好ましい形態を含む本開示の第１の態様あるいは第２の態様に係る電子デバイスにおいて、センサはイメージセンサから成り、電子デバイスは固体撮像装置から成る形態とすることができ、この場合、イメージセンサはＣＭＯＳイメージセンサから成る形態とすることができる。但し、これに限定するものではなく、イメージセンサをＣＣＤイメージセンサから構成することもできる。イメージセンサは、裏面照射型であってもよいし、表面照射型であってもよい。固体撮像装置は、携帯電話機等の撮像機能を備える携帯端末機器、デジタルスチルカメラ、一眼レフカメラ、カムコーダ、あるいは、監視用カメラ等の電子デバイス（電子機器）において、その撮像部（画像取込部）として用いることができる。また、電子デバイスとして、その他、計測装置、測定器、カメラ以外の監視装置を挙げることができるし、センサとして、測距センサ（位相差センサ含む）、Ｘ線センサ、バイオセンサ（指紋センサや静脈センサ等）、温度センサ（遠赤外線センサ）、圧力センサ、ミリ波センサ、照度センサ、熱センサを挙げることができるし、イメージセンサとこれらのセンサが混在したセンサとすることもできる。

更には、以上に説明した好ましい形態を含む本開示の第１の態様あるいは第２の態様に係る電子デバイスにおいて、空乏型電界効果トランジスタは、完全空乏型ＳＯＩ構造を有する形態とすることができ、あるいは又、部分空乏型ＳＯＩ構造を有する形態とすることができ、あるいは又、フィン構造（ダブルゲート構造あるいはトリゲート構造とも呼ばれる）を有する形態とすることができ、あるいは又、深空乏化チャネル構造を有する形態とすることができる。

更には、以上に説明した好ましい形態を含む本開示の第１の態様あるいは第２の態様に係る電子デバイスにおいて、信号処理部又は低耐圧トランジスタ系回路は、アナログ−デジタル変換器を含み、アナログ−デジタル変換器の一部は、空乏型電界効果トランジスタから構成されている構成とすることができる。

そして、上記の好ましい構成において、アナログ−デジタル変換器は、シングルスロープ型アナログ−デジタル変換器、逐次比較型アナログ−デジタル変換器、又は、デルタ−シグマ変調型（ΔΣ変調型）アナログ−デジタル変換器から成る形態とすることができ、これらの好ましい構成、形態において、アナログ−デジタル変換器は、グレイコードカウンタを備えている形態とすることができる。但し、アナログ−デジタル変換器は、これらに限定するものではなく、フラッシュ型、ハーフ・フラッシュ型、サブレンジング型、パイプライン型、ビット・パー・ステージ型、マグニチュード・アンプ型等を挙げることもできる。

あるいは又、上記の好ましい構成において、
アナログ−デジタル変換器は、複数のセンサに対して１つ設けられており、
シングルスロープ型アナログ−デジタル変換器から成るアナログ−デジタル変換器は、
ランプ電圧生成器（参照電圧生成部）、
センサによって取得されたアナログ信号と、ランプ電圧生成器（参照電圧生成部）からのランプ電圧とが入力される比較器、及び、
クロック供給部からクロックが供給され、比較器の出力信号に基づいて動作するカウンタ部、
を有し、
少なくともカウンタ部の一部は空乏型電界効果トランジスタから構成されている形態とすることができる。そして、この場合、更には、クロック供給部は空乏型電界効果トランジスタから構成されている形態とすることができる。

あるいは又、上記の好ましい構成において、
信号処理部又は低耐圧トランジスタ系回路は、アナログ−デジタル変換器に接続されたクロック供給部を含み、
クロック供給部は、空乏型電界効果トランジスタから構成されている形態とすることができ、この場合、クロック供給部はＰＬＬ回路から構成されている形態とすることができる。

ここで、シングルスロープ型アナログ−デジタル変換器にあっては、例えば、カウンタ部やクロック供給部だけでなく、比較器（コンパレータ）、ランプ電圧生成器（参照電圧生成部）に備えられたデジタル−アナログ変換器（ＤＡ変換器）を構成する半導体装置（ＦＥＴ）も空乏型電界効果トランジスタから構成することができるし、逐次比較型アナログ−デジタル変換器にあっては、例えば、逐次比較クロック生成器や逐次比較レジスタ、出力レジスタを構成する半導体装置（ＦＥＴ）を空乏型電界効果トランジスタから構成することができるし、デルタ−シグマ変調型（ΔΣ変調型）アナログ−デジタル変換器にあっては、例えば、遅延回路を構成する半導体装置（ＦＥＴ）を空乏型電界効果トランジスタから構成することができる。更には、電子デバイスに備えられたタイミング制御回路や画像信号処理部等を構成する半導体装置（ＦＥＴ）を空乏型電界効果トランジスタから構成することもできる。

更には、以上に説明した好ましい形態、構成を含む本開示の第１の態様あるいは第２の態様に係る電子デバイスにおいて、第２半導体チップには、更に、メモリ部が設けられている形態とすることができる。あるいは又、メモリ部が設けられた第３半導体チップを更に備えており、第１半導体チップ、第２半導体チップ及び第３半導体チップの順に積層されている形態とすることができる。メモリ部は、不揮発性メモリから構成されていてもよいし、揮発性メモリから構成されていてもよい。

更には、以上に説明した好ましい形態、構成を含む本開示の第１の態様あるいは第２の態様に係る電子デバイスにあっては、第２半導体チップにおいて、アナログ−デジタル変換器は外周部に配置されている形態とすることができるし、あるいは又、第２半導体チップにおいて、アナログ−デジタル変換器はセンサ部の下方に配置されている形態とすることができる。

本開示の第１の態様あるいは第２の態様に係る電子デバイスにおいて、センサ部には複数のセンサが配置されているが、電子デバイスの構成、構造に依存して、複数のセンサは、２次元マトリクス状に（行列状に）配列されていてもよいし、１次元的に（ライン状に）配列されていてもよい。半導体チップを構成する半導体基板として、シリコン半導体基板を挙げることができるし、形成すべき空乏型電界効果トランジスタの構造、構成にも依存するが、所謂ＳＯＩ（Silicon On Insulator）基板を挙げることができる。第１半導体チップと第２半導体チップの積層（貼り合わせ）は周知の方法に基づき行うことができるし、第１半導体チップに形成されたセンサ部と第２半導体チップに形成された信号処理部との電気的な接続は、例えば、ＴＣ（Ｓ）Ｖに基づき行うことができるし、あるいは又、所謂チップ・オン・チップ方式に基づきバンプを介して行うことができるし、あるいは又、第１半導体チップと第２半導体チップの積層（貼り合わせ）時、第１半導体チップに形成された電極と第２半導体チップに形成された電極を直接接合することで（表面が絶縁膜で覆われ、絶縁膜に埋め込まれた電極同士を位置を合わせた上で接合するという技術に基づき）電気的な接続を得ることもできる。高耐圧トランジスタ系回路を構成する高耐圧トランジスタ（高耐圧ＭＯＳトランジスタ）とは、高耐圧トランジスタのゲート絶縁層の厚さが、低耐圧トランジスタ系回路を構成する低耐圧トランジスタ（低耐圧ＭＯＳトランジスタ）のゲート絶縁層の厚さ（通常のＭＯＳＦＥＴのゲート絶縁層と同程度の厚さあるいはそれ以下の厚さ）よりも厚く設定されており、高い電圧において問題無く動作可能なトランジスタである。場合によっては、高耐圧トランジスタ系回路中に低耐圧トランジスタが含まれていてもよい。

実施例１は、本開示の第１の態様及び第２の態様に係る電子デバイスに関する。実施例１の電子デバイスの概念図を図１に示す。

実施例１の電子デバイス１０Ａは、本開示の第１の態様に係る電子デバイスに則って説明すれば、
複数のセンサ４０が配置されて成るセンサ部２１を有する第１半導体チップ２０、及び、
センサ４０によって取得された信号を処理する信号処理部３１を有する第２半導体チップ３０、
を備えており、
第１半導体チップ２０と第２半導体チップ３０とは積層されており、
信号処理部３１の少なくとも一部は、空乏型電界効果トランジスタから構成されている。尚、複数のセンサ４０は、２次元マトリクス状（行列状）に配置されている。次の説明においても同様である。尚、図１においては、説明の関係上、第１半導体チップ２０と第２半導体チップ３０とを分離した状態で図示している。

また、本開示の第２の態様に係る電子デバイスに則って説明すれば、実施例１の電子デバイス１０Ａは、
複数のセンサ４０が配置されて成るセンサ部２１を有する第１半導体チップ２０、及び、
センサ４０によって取得された信号を処理する信号処理部３１を有する第２半導体チップ３０、
を備えており、
第１半導体チップ２０と第２半導体チップ３０とは積層されており、
信号処理部３１は、高耐圧トランジスタ系回路及び低耐圧トランジスタ系回路から構成されており、
低耐圧トランジスタ系回路の少なくとも一部は、空乏型電界効果トランジスタから構成されている。

空乏型電界効果トランジスタは、完全空乏型ＳＯＩ構造を有し、あるいは又、部分空乏型ＳＯＩ構造を有し、あるいは又、フィン構造（ダブルゲート構造あるいはトリゲート構造とも呼ばれる）を有し、あるいは又、深空乏化チャネル構造を有する。これらの空乏型電界効果トランジスタの構成、構造については後述する。

具体的には、図２及び図４に示すように、第１半導体チップ２０には、センサ部２１及び行選択部２５が配されている。一方、第２半導体チップ３０には信号処理部３１が配されている。信号処理部３１は、比較器（コンパレータ）５１及びカウンタ部５２を備えたアナログ−デジタル変換器（以下、『ＡＤ変換器』と略称する）５０、ランプ電圧生成器（以下、『参照電圧生成部』と呼ぶ場合がある）５４、データラッチ部５５、パラレル−シリアル変換部５６、メモリ部３２、データ処理部３３、制御部３４（ＡＤ変換器５０に接続されたクロック供給部を含む）、電流源３５、デコーダ３６、行デコーダ３７、及び、インターフェース（ＩＦ）部３８から構成されている。

そして、実施例１の電子デバイスにあっては、第２半導体チップ３０における高耐圧トランジスタ系回路（具体的な構成回路は後述する）と、第１半導体チップ２０におけるセンサ部２１とは、平面的に重なっており、第２半導体チップ３０において、第１半導体チップ２０のセンサ部２１と対向する高耐圧トランジスタ系回路の上方には遮光領域が形成されている。第２半導体チップ３０において、センサ部２１の下方に配置されている遮光領域は、第２半導体チップ３０に形成された配線（図示せず）を、適宜、配置することで得ることができる。また、第２半導体チップ３０において、ＡＤ変換器５０はセンサ部２１の下方に配置されている。ここで、信号処理部３１又は低耐圧トランジスタ系回路（具体的な構成回路は後述する）は、ＡＤ変換器５０の一部を含み、ＡＤ変換器５０の少なくとも一部は、空乏型電界効果トランジスタから構成されている。ＡＤ変換器５０は、具体的には、図２に回路図を示すシングルスロープ型ＡＤ変換器から構成されている。あるいは又、実施例１の電子デバイスにあっては、別のレイアウトとして、第２半導体チップ３０における高耐圧トランジスタ系回路と、第１半導体チップ２０におけるセンサ部２１とは、平面的に重なっていない構成とすることができる。即ち、第２半導体チップ３０において、アナログ−デジタル変換器５０の一部等は、第２半導体チップ３０の外周部に配置されている。そして、これによって、遮光領域の形成が不要となり、工程や構造、構成の簡素化、設計上の自由度の向上、レイアウト設計における制約の低減を図ることができる。

ＡＤ変換器５０は、複数のセンサ４０（実施例１にあっては、１つのセンサ列に属するセンサ４０）に対して１つ設けられており、
シングルスロープ型アナログ−デジタル変換器から成るＡＤ変換器５０は、
ランプ電圧生成器（参照電圧生成部）５４、
センサ４０によって取得されたアナログ信号と、ランプ電圧生成器（参照電圧生成部）５４からのランプ電圧とが入力される比較器（コンパレータ）５１、及び、
制御部３４に設けられたクロック供給部（図示せず）からクロックＣＫが供給され、比較器５１の出力信号に基づいて動作するカウンタ部５２、
を有する。尚、ＡＤ変換器５０に接続されたクロック供給部は、信号処理部３１又は低耐圧トランジスタ系回路に含まれており（より具体的には、制御部３４に含まれており）、周知のＰＬＬ回路から構成されている。そして、少なくともカウンタ部５２の一部及びクロック供給部は、空乏型電界効果トランジスタから構成されている。

即ち、実施例１にあっては、第１半導体チップ２０に設けられたセンサ部２１（センサ４０）及び行選択部２５は、更には、後述する列選択部２７は、高耐圧トランジスタ系回路に該当する。また、第２半導体チップ３０に設けられた信号処理部３１におけるＡＤ変換器５０を構成する比較器５１、ランプ電圧生成器（参照電圧生成部）５４、電流源３５、デコーダ３６、及び、インターフェース（ＩＦ）部３８は、高耐圧トランジスタ系回路に該当する。一方、第２半導体チップ３０に設けられた信号処理部３１におけるＡＤ変換器５０を構成するカウンタ部５２、データラッチ部５５、パラレル−シリアル変換部５６、メモリ部３２、データ処理部３３（画像信号処理部を含む）、制御部３４（ＡＤ変換器５０に接続されたクロック供給部やタイミング制御回路を含む）、及び、行デコーダ３７は、更には、後述するマルチプレクサ（ＭＵＸ）５７やデータ圧縮部５８は、低耐圧トランジスタ系回路に該当する。そして、カウンタ部５２の全て、及び、制御部３４に含まれるクロック供給部は、空乏型電界効果トランジスタから構成されている。

第１半導体チップ２０と第２半導体チップ３０の積層構造を得るためには、先ず、周知の方法に基づき、第１半導体チップ２０を構成する第１シリコン半導体基板及び第２半導体チップ３０を構成する第２シリコン半導体基板に、上述した所定の種々の回路を形成する。そして、第１シリコン半導体基板及び第２シリコン半導体基板を周知の方法に基づき貼り合わせる。次に、第１シリコン半導体基板側に形成された配線から第２シリコン半導体基板に形成された配線に至る貫通孔を形成し、貫通孔を導電材料で埋めることで、ＴＣ（Ｓ）Ｖを形成する。その後、所望に応じてセンサ４０にカラーフィルタ及びマイクロレンズを形成した後、第１シリコン半導体基板と第２シリコン半導体基板の貼合せ構造をダイシングすることによって、第１半導体チップ２０と第２半導体チップ３０とが積層された電子デバイス１０Ａを得ることができる。

実施例１〜実施例７において、センサ４０は、具体的にはイメージセンサ、より具体的には周知の構成、構造を有するＣＭＯＳイメージセンサから成り、電子デバイス１０Ａは固体撮像装置から成る。固体撮像装置にあっては、センサ４０からの信号（アナログ信号）を、１つのセンサを単位として、あるいは又、複数のセンサを単位として、あるいは又、１つあるいは複数の行（ライン）を単位としたセンサ群毎に読み出すことが可能なＸ−Ｙアドレス型の固体撮像装置である。そして、センサ部２１にあっては、行列状のセンサ配列に対してセンサ行毎に制御線（行制御線）が配線され、センサ列毎に信号線（列信号線／垂直信号線）２６が配線されている。信号線２６の各々には電流源３５が接続された構成とすることができる。そして、この信号線２６を介して、センサ部２１のセンサ４０から信号（アナログ信号）が読み出される。この読み出しについては、例えば、１つのセンサ又は１ライン（１行）のセンサ群を単位として露光を行うローリングシャッタの下で行う構成とすることができる。このローリングシャッタ下での読み出しを、「ローリング読み出し」と呼ぶ場合がある。

第１半導体チップ２０の周縁部には、外部との電気的接続を行うためのパッド部２２₁，２２₂や、第２半導体チップ３０との間での電気的接続を行うためのＴＣ（Ｓ）Ｖ構造を有するビア部２３₁，２３₂が設けられている。尚、図面では、ビア部を「ＶＩＡ」と表記する場合がある。ここでは、センサ部２１を挟んで左右両側にパッド部２２₁及びパッド部２２₂を設ける構成としたが、左右の一方側に設ける構成とすることも可能である。また、センサ部２１を挟んで上下両側にビア部２３₁及びビア部２３₂を設ける構成としたが、上下の一方側に設ける構成とすることも可能である。また、下側の第２半導体チップ３０にボンディングパッド部を設けて第１半導体チップ２０に開口部を設け、第２半導体チップ３０に設けられたボンディングパッド部に、第１半導体チップ２０に設けられた開口部を介してワイヤボンディングする構成や、第２半導体チップ３０からＴＣ（Ｓ）Ｖ構造を用いて基板実装する構成とすることも可能である。あるいは又、第１半導体チップ２０における回路と第２半導体チップ３０における回路との間の電気的接続を、チップ・オン・チップ方式に基づきバンプを介して行うこともできる。センサ部２１の各センサ４０から得られるアナログ信号は、第１半導体チップ２０から第２半導体チップ３０に、ビア部２３₁，２３₂を介して伝送される。尚、本明細書において、「左側」、「右側」、「上側」、「下側」「上下」「上下方向」、「左右」、「左右方向」という概念は、図面を眺めたときの相対的な位置関係を表す概念である。以下においても同様である。

第１半導体チップ２０側の回路構成について図２を用いて説明する。第１半導体チップ２０側には、センサ４０が行列状に配置されて成るセンサ部２１の他に、第２半導体チップ３０側から与えられるアドレス信号を基に、センサ部２１の各センサ４０を行単位で選択する行選択部２５が設けられている。尚、ここでは、行選択部２５を第１半導体チップ２０側に設けたが、第２半導体チップ３０側に設けることも可能である。

図２に示すように、センサ４０は、光電変換素子として例えばフォトダイオード４１を有している。センサ４０は、フォトダイオード４１に加えて、例えば、転送トランジスタ（転送ゲート）４２、リセットトランジスタ４３、増幅トランジスタ４４、及び、選択トランジスタ４５の４つのトランジスタを有している。４つのトランジスタ４２，４３，４４，４５として、例えばＮチャネル型トランジスタを用いる。但し、ここで例示した転送トランジスタ４２、リセットトランジスタ４３、増幅トランジスタ４４、及び、選択トランジスタ４５の導電型の組み合わせは一例に過ぎず、これらの組合せに限られるものではない。即ち、必要に応じて、Ｐチャネル型のトランジスタを用いる組合せとすることができる。また、これらのトランジスタ４２，４３，４４，４５は、高耐圧ＭＯＳトランジスタから構成されている。即ち、センサ部２１は、前述したとおり、全体として、高耐圧トランジスタ系回路である。

センサ４０に対して、センサ４０を駆動する駆動信号である転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬが行選択部２５から適宜与えられる。即ち、転送信号ＴＲＧが転送トランジスタ４２のゲート電極に印加され、リセット信号ＲＳＴがリセットトランジスタ４３のゲート電極に印加され、選択信号ＳＥＬが選択トランジスタ４５のゲート電極に印加される。

フォトダイオード４１は、アノード電極が低電位側電源（例えば、グランド）に接続されており、受光した光（入射光）をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換して、光電荷を蓄積する。フォトダイオード４１のカソード電極は、転送トランジスタ４２を介して増幅トランジスタ４４のゲート電極と電気的に接続されている。増幅トランジスタ４４のゲート電極と電気的に繋がったノード４６をＦＤ部（フローティングディフュージョン／浮遊拡散領域部）と呼ぶ。

転送トランジスタ４２は、フォトダイオード４１のカソード電極とＦＤ部４６との間に接続されている。転送トランジスタ４２のゲート電極には、高レベル（例えば、Ｖ_DDレベル）がアクティブ（以下、『Ｈｉｇｈアクティブ』と記述する）の転送信号ＴＲＧが行選択部２５から与えられる。この転送信号ＴＲＧに応答して、転送トランジスタ４２が導通状態となり、フォトダイオード４１で光電変換された光電荷がＦＤ部４６に転送される。リセットトランジスタ４３のドレイン領域はセンサ電源Ｖ_DDに接続されており、ソース領域はＦＤ部４６に接続されている。リセットトランジスタ４３のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＲＳＴが行選択部２５から与えられる。このリセット信号ＲＳＴに応答して、リセットトランジスタ４３が導通状態となり、ＦＤ部４６の電荷をセンサ電源Ｖ_DDに捨てることによってＦＤ部４６がリセットされる。増幅トランジスタ４４のゲート電極はＦＤ部４６に接続されており、ドレイン領域はセンサ電源Ｖ_DDに接続されている。そして、増幅トランジスタ４４は、リセットトランジスタ４３によってリセットされた後のＦＤ部４６の電位をリセット信号（リセットレベル：Ｖ_Reset）として出力する。増幅トランジスタ４４は、更に、転送トランジスタ４２によって信号電荷が転送された後のＦＤ部４６の電位を光蓄積信号（信号レベル）Ｖ_Sigとして出力する。選択トランジスタ４５の例えばドレイン領域は増幅トランジスタ４４のソース領域に接続されており、ソース領域は信号線２６に接続されている。選択トランジスタ４５のゲート電極には、Ｈｉｇｈアクティブの選択信号ＳＥＬが行選択部２５から与えられる。この選択信号ＳＥＬに応答して、選択トランジスタ４５が導通状態となり、センサ４０が選択状態となり、増幅トランジスタ４４から出力される信号レベルＶ_Sigの信号（アナログ信号）が信号線２６に送り出される。

このように、センサ４０からは、リセット後のＦＤ部４６の電位がリセットレベルＶ_Resetとして、次いで、信号電荷の転送後のＦＤ部４６の電位が信号レベルＶ_Sigとして、順に信号線２６に読み出される。信号レベルＶ_Sigには、リセットレベルＶ_Resetの成分も含まれる。尚、選択トランジスタ４５について、増幅トランジスタ４４のソース領域と信号線２６との間に接続する回路構成としたが、センサ電源Ｖ_DDと増幅トランジスタ４４のドレイン領域との間に接続する回路構成とすることも可能である。

また、センサ４０としては、このような４つのトランジスタから成る構成に限られるものではない。例えば、増幅トランジスタ４４に選択トランジスタ４５の機能を持たせた３つのトランジスタから成る構成や、複数の光電変換素子間（センサ間）で、ＦＤ部４６以降のトランジスタを共用する構成等とすることもでき、回路の構成は問わない。

図１、図２、図４に示し、前述したように、実施例１の電子デバイス１０Ａにあっては、第２半導体チップ３０には、メモリ部３２、データ処理部３３、制御部３４、電流源３５、デコーダ３６、行デコーダ３７、及び、インターフェース（ＩＦ）部３８等が設けられており、また、センサ部２１の各センサ４０を駆動するセンサ駆動部（図示せず）が設けられている。信号処理部３１にあっては、センサ部２１の各センサ４０からセンサ行毎に読み出されたアナログ信号に対して、センサ列単位で並列（列並列）にデジタル化（ＡＤ変換）を含む所定の信号処理を行う構成とすることができる。そして、信号処理部３１は、センサ部２１の各センサ４０から信号線２６に読み出されたアナログ信号をデジタル化するＡＤ変換器５０を有しており、ＡＤ変換された画像データ（デジタルデータ）をメモリ部３２に転送する。メモリ部３２は、信号処理部３１において所定の信号処理が施された画像データを格納する。メモリ部３２は、不揮発性メモリから構成されていてもよいし、揮発性メモリから構成されていてもよい。データ処理部３３は、メモリ部３２に格納された画像データを所定の順番に読み出し、種々の処理を行い、チップ外に出力する。制御部３４は、例えばチップ外から与えられる水平同期信号ＸＨＳ、垂直同期信号ＸＶＳ、及び、マスタークロックＭＣＫ等の基準信号に基づいて、センサ駆動部や、メモリ部３２、データ処理部３３等の信号処理部３１の各動作の制御を行う。このとき、制御部３４は、第１半導体チップ２０側の回路（行選択部２５やセンサ部２１）と、第２半導体チップ３０側の信号処理部３１（メモリ部３２、データ処理部３３等）との同期を取りつつ、制御を行う。

電流源３５には、センサ部２１の各センサ４０からセンサ列毎にアナログ信号が読み出される信号線２６の各々が接続されている。電流源３５は、例えば、信号線２６に或る一定の電流を供給するように、ゲート電位が一定電位にバイアスされたＭＯＳトランジスタから成る、所謂、負荷ＭＯＳ回路構成を有する。この負荷ＭＯＳ回路から成る電流源３５は、選択された行に含まれるセンサ４０の増幅トランジスタ４４に定電流を供給することにより、増幅トランジスタ４４をソースフォロアとして動作させる。デコーダ３６は、制御部３４の制御下、センサ部２１の各センサ４０を行単位で選択する際に、その選択行のアドレスを指定するアドレス信号を行選択部２５に対して与える。行デコーダ３７は、制御部３４の制御下、メモリ部３２に画像データを書き込んだり、メモリ部３２から画像データを読み出したりする際の行アドレスを指定する。

信号処理部３１は、前述したとおり、少なくとも、センサ部２１の各センサ４０から信号線２６を通して読み出されるアナログ信号をデジタル化（ＡＤ変換）するＡＤ変換器５０を有しており、アナログ信号に対してセンサ列の単位で並列に信号処理（列並列ＡＤ）を行う。信号処理部３１は、更に、ＡＤ変換器５０でのＡＤ変換の際に用いる参照電圧Ｖ_refを生成するランプ電圧生成器（参照電圧生成部）５４を有する。参照電圧生成部５４は、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形（傾斜状の波形）の参照電圧Ｖ_refを生成する。参照電圧生成部５４は、例えば、ＤＡ変換器（デジタル−アナログ変換器）を用いて構成することができるが、これに限定するものではない。

ＡＤ変換器５０は、例えば、センサ部２１のセンサ列毎に、即ち、信号線２６毎に設けられている。即ち、ＡＤ変換器５０は、センサ部２１のセンサ列の数だけ配置されて成る、所謂、列並列ＡＤ変換器である。そして、ＡＤ変換器５０は、例えば、アナログ信号のレベルの大きさに対応した時間軸方向に大きさ（パルス幅）を有するパルス信号を生成し、このパルス信号のパルス幅の期間の長さを計測することによってＡＤ変換処理を行う。より具体的には、図２に示すように、ＡＤ変換器５０は、比較器（ＣＯＭＰ）５１及びカウンタ部５２を少なくとも有する。比較器５１は、センサ部２１の各センサ４０から信号線２６を介して読み出されるアナログ信号（前述した信号レベルＶ_Sig及びリセットレベルＶ_Reset）を比較入力とし、参照電圧生成部５４から供給されるランプ波形の参照電圧Ｖ_refを基準入力とし、両入力を比較する。ランプ波形は、時間が経過するにつれて、電圧が傾斜状（階段状）に変化する波形である。そして、比較器５１の出力は、例えば、参照電圧Ｖ_refがアナログ信号よりも大きくなるとき、第１の状態（例えば、高レベル）となる。一方、参照電圧Ｖ_refがアナログ信号以下のとき、出力は第２の状態（例えば、低レベル）となる。比較器５１の出力信号が、アナログ信号のレベルの大きさに対応したパルス幅を有するパルス信号となる。

カウンタ部５２として、例えば、アップ／ダウンカウンタが用いられる。カウンタ部５２には、比較器５１に対する参照電圧Ｖ_refの供給開始タイミングと同じタイミングでクロックＣＫが与えられる。アップ／ダウンカウンタであるカウンタ部５２は、クロックＣＫに同期してダウン（ＤＯＷＮ）カウント、又は、アップ（ＵＰ）カウントを行うことで、比較器５１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの比較期間を計測する。この計測動作の際、カウンタ部５２は、センサ４０から順に読み出されるリセットレベルＶ_Reset及び信号レベルＶ_Sigに関して、リセットレベルＶ_Resetに対してはダウンカウントを行い、信号レベルＶ_Sigに対してはアップカウントを行う。そして、このダウンカウント／アップカウントの動作により、信号レベルＶ_SigとリセットレベルＶ_Resetとの差分をとることができる。その結果、ＡＤ変換器５０では、ＡＤ変換処理に加えてＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理が行われる。ここで、「ＣＤＳ処理」とは、信号レベルＶ_SigとリセットレベルＶ_Resetとの差分を取ることにより、センサ４０のリセットノイズや増幅トランジスタ４４の閾値ばらつき等のセンサ固有の固定パターンノイズを除去する処理である。そして、カウンタ部５２のカウント結果（カウント値）が、アナログ信号をデジタル化したデジタル値（画像データ）となる。

あるいは又、シングルスロープ型アナログ−デジタル変換器におけるタイミングチャートの別の例を図３に示す。列毎に配置された比較器５１において、センサ４０からのアナログ信号（信号レベルＶ_Sig）が、階段状に変化する参照信号Ｖ_refと比較される。このとき、アナログ信号（信号レベルＶ_Sig）と参照信号Ｖ_refのレベルが交差し、そして、比較器５１の出力が反転するまで、基準クロックＰＬＬＣＫを用いてカウンタ部５２でカウントが行われる。これにより、アナログ信号がデジタル信号に変換される（即ち、ＡＤ変換される）。カウンタ部５２はダウンカウンタから構成されている。ＡＤ変換は、アナログ信号の１度の読出しで２回行われる。即ち、第１回目は、センサ４０のリセットレベル（Ｐ相）のＡＤ変換が実行される。このリセットレベルＰ相にはセンサ毎のばらつきが含まれる。第２回目は、各センサ４０で得られたアナログ信号が信号線２６に読み出され（Ｄ相）、ＡＤ変換が実行される。このＤ相にもセンサ毎のばらつきが含まれるため、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）処理を実現することができる。

実施例１の電子デバイス１０Ａにおける信号処理部３１の具体的な構成例を図４のブロック図に示す。信号処理部３１は、ＡＤ変換器５０の他に、データラッチ部５５及びパラレル−シリアル変換部５６を有し、ＡＤ変換器５０でデジタル化された画像データをメモリ部３２にパイプライン転送するパイプライン構成となっている。そして、このとき、信号処理部３１は、１水平期間内にＡＤ変換器５０によるデジタル化処理を行い、デジタル化された画像データを次の１水平期間内にデータラッチ部５５に転送する処理を行う。ここで、データラッチ部５５は、ＡＤ変換器５０でデジタル化された画像データをラッチする。また、パラレル−シリアル変換部５６は、データラッチ部５５から出力される画像データをパラレルデータからシリアルデータに変換する。一方、メモリ部３２には、その周辺回路として列デコーダ／センスアンプ３９が設けられている。行デコーダ３７（図２参照）がメモリ部３２に対して行アドレスを指定するのに対して、列デコーダは、メモリ部３２に対して列アドレスを指定する。また、センスアンプは、メモリ部３２からビット線を通して読み出される微弱な電圧を、デジタルレベルとして取り扱いが可能となるレベルにまで増幅する。そして、列デコーダ／センスアンプ３９を通して読み出された画像データは、データ処理部３３及びインターフェース部３８を介して第２半導体チップ３０の外部へ出力される。尚、図面においては、「パラレル−シリアル変換部」を「パラシリ変換部」と表記する。また、パラレル−シリアル変換部５６、列デコーダ／センスアンプ３９は、図２には図示していない。

以上の説明においては、列並列のＡＤ変換器５０を１つとしたが、これに限られるものではなく、ＡＤ変換器５０を２つ以上設け、これら２つ以上のＡＤ変換器５０において並列的にデジタル化処理を行うことも可能である。この場合、２つ以上のＡＤ変換器５０は、センサ部２１の信号線２６の延びる方向、即ち、センサ部２１の上下両側に分けて配置すればよい。ＡＤ変換器５０を２つ以上設ける場合、これに対応してデータラッチ部５５、パラレル−シリアル変換部５６、及び、メモリ部３２等も２つ（２系統）以上設ければよい。このように、ＡＤ変換器５０等を例えば２系統設ける電子デバイスにあっては、行走査を２つのセンサ行を単位として行う。そして、一方のセンサ行の各センサ４０のアナログ信号についてはセンサ部２１の上下方向の一方側に、他方のセンサ行の各センサ４０のアナログ信号についてはセンサ部２１の上下方向の他方側に、それぞれ読み出し、２つのＡＤ変換器５０で並列的にデジタル化処理を行えばよい。以降の信号処理についても並列的に行う。その結果、１つのセンサ行を単位として行走査を行う場合に比べて、画像データの高速読み出しを実現することができる。

このように、第１半導体チップ２０と第２半導体チップ３０とが積層されて成る固体撮像装置である実施例１の電子デバイス１０Ａは、第１半導体チップ２０としてセンサ部２１を形成できるだけの大きさ（面積）のものでよいため、第１半導体チップ２０のサイズ（面積）、ひいては、チップ全体のサイズを小さくすることができる。更に、第１半導体チップ２０にはセンサ４０の製造に適したプロセスを、第２半導体チップ３０には各種回路の製造に適したプロセスを、それぞれ適用することができるため、電子デバイス１０Ａの製造に当たって、プロセスの最適化を図ることができる。また、第１半導体チップ２０側からアナログ信号を第２半導体チップ３０側へ伝送する一方、アナログ・デジタル処理を行う回路部分を同一基板（第２半導体チップ３０）内に設け、第１半導体チップ２０側の回路と第２半導体チップ３０側の回路との同期を取りつつ制御する構成とすることで、高速処理を実現することができる。

実施例１の電子デバイス１０Ａの回路動作について、図５のタイミングチャートを用いて説明する。ここで、実施例１の電子デバイス１０Ａにあっては、デジタル化した画像データが、フレームレートよりも速い第１速度でメモリ部３２に転送される。メモリ部３２は、転送された画像データを保持する。データ処理部３３は、メモリ部３２から第１速度よりも遅い第２速度で画像データを読み出す。そして、制御部３４は、メモリ部３２から画像データを読み出すとき、信号線２６に接続されている電流源３５の動作及び少なくともＡＤ変換器５０の動作を停止する制御を行う。尚、制御部３４は、電流源３５の動作及びＡＤ変換器５０の動作を垂直同期信号の単位で停止する。

即ち、実施例１の電子デバイス１０Ａにあっては、信号処理部３１において、デジタル化した画像データをフレームレートよりも速い第１速度でメモリ部３２に転送する。そして、メモリ部３２において、転送される画像データを保持する。更には、データ処理部３３によって、メモリ部３２から第１速度よりも遅い第２速度で画像データを読み出す。更には、制御部３４は、メモリ部３２から画像データを読み出すとき、信号線２６に接続されている電流源３５の動作及び少なくともＡＤ変換器５０の動作を停止する制御を行う。このように、フレームレートよりも速い第１速度で画像データをメモリ部３２に転送（所謂、高速転送）することで、フレームレートよりも速い高速読み出しを実現することができる。また、メモリ部３２から第１速度よりも遅い第２速度での画像データの読み出し（所謂、低速読み出し）を行うことで、動作速度が遅くなった分だけ低消費電力化を実現することができる。加えて、メモリ部３２からの画像データの読み出すとき、電流源３５の動作及び少なくともＡＤ変換器５０の動作を停止する、所謂、間欠駆動を行うことで、停止期間で電流源３５及びＡＤ変換器５０が本来消費する分だけ電力を削減することができるため、更なる低消費電力化を図ることができる。

具体的には、先ず、第１半導体チップ２０側のセンサ部２１の各センサ４０からアナログ信号が、ローリングシャッタの下で行われるローリング読み出しによって、フレームレートよりも速い読出し速度、例えば２４０ｆｐｓの読出し速度にて高速に読み出される。ローリング読み出しによって読み出されたアナログ信号は、第１半導体チップ２０からビア部２３₁，２３₂を通して第２半導体チップ３０側の信号処理部３１に伝送される。

次に、信号処理部３１において、ＡＤ変換器５０によってアナログ信号のデジタル化が行われる。そして、ＡＤ変換器５０でデジタル化された画像データはメモリ部３２にパイプライン転送され、メモリ部３２に保存される。このとき、信号処理部３１では、１水平期間内にＡＤ変換器５０によるデジタル化処理が行われ、次の１水平期間内にメモリ部３２へのパイプライン転送が行われる。このデジタル化処理後の画像データをメモリ部３２に転送する速度は、ローリング読み出しによる読出し速度、即ち、２４０ｆｐｓである。従って、信号処理部３１においては、ＡＤ変換器５０でデジタル化した画像データが、フレームレートよりも速い速度（第１速度）でメモリ部３２に転送される。

ところで、ローリングシャッタの下で行われるローリング読み出しでは、周知の通り、１画面中で露光タイミングがセンサ毎またはライン（行）毎に異なるため、歪み（以下、『ローリング歪』と呼ぶ場合がある）が発生する。これに対して、実施例１にあっては、センサ４０の各々からフレームレートよりも速い高速読み出しにてアナログ信号を読み出し、且つ、デジタル化した画像データをフレームレートよりも速い第１速度にてメモリ部３２に高速転送して保存する。このように、画像データを、一旦、メモリ部３２に保存することにより、画像データの同時化を図ることができるため、ローリング歪の発生を防止することができる。

メモリ部３２に保存された画像データは、列デコーダ／センスアンプ３９を介して、データ処理部３３によって第１速度よりも遅い第２速度、例えば８０ｆｐｓの読出し速度にて読み出され、インターフェース部３８を介して第２半導体チップ３０外へ出力される。このように、メモリ部３２から第１速度よりも遅い第２速度での画像データの読み出し（所謂、低速読み出し）を行うことにより、動作速度が遅くなった分だけ低消費電力化を図ることができる。

図５のタイミングチャートから明らかなように、メモリ部３２からの画像データの読み出しは、露光期間中に行われる。例えば、特開２００４−６４４１０号公報に開示された従来技術では、画像データをメモリ部に保存した後にスタンバイ状態に入り、その後に撮影を開始する構成としているため、リアルタイムでの画像撮影ができない。これに対して、実施例１では、メモリ部３２からの画像データの読み出しを露光期間中に行うので、リアルタイムで動画、静止画の画像データを読み出すことが可能である。

メモリ部３２として、不揮発性、揮発性を問わず種々のタイプのメモリを用いることができる。例えば、メモリ部３２への画像データの書き込み開始から、データ処理部３３による画像データの読み出し完了までを２０ｆｐｓ以上の速度で行うことで、揮発性メモリ（例えば、ＤＲＡＭ）が５０ミリ秒程度を必要とするリフレッシュ動作を不要とすることも可能である。一方、現在のＣＭＯＳイメージセンサでは、ＡＤ変換とデータ出力を数マイクロ秒程度のパイプライン転送で行っている。ＤＲＡＭの書き込み速度は同等以下、即ち、数マイクロ秒以下である。従って、図４に示すようなパイプライン構成で、アナログ信号の読み出しからメモリ部３２の画像データの書き込みまでを行うことができる。具体的には、１水平期間（ＸＨＳ）内にＡＤ変換器５０でのデジタル化処理を実行し、そのデジタルデータ（画像データ）を次の１水平期間内にデータラッチ部５５に転送し、データラッチ部５５に保存する。その後、パラレル−シリアル変換部５６でパラレル信号からシリアル信号に変換し、行デコーダ３７による行アドレスの指定及び列デコーダ／センスアンプ３９の列デコーダによる列アドレスの指定の下、メモリ部３２に画像データを書き込む。つまり、画像データを並列にＡＤ変換器５０でＡＤ変換し、データラッチ部５５にラッチした後、並列にメモリ部３２に書き込むことによってパイプライン転送を実現する。尚、１水平期間内にデータラッチ部５５からメモリ部３２に書き込み可能なパイプライン転送する構成以外に、データラッチ部５５で保存し、次の１水平期間でメモリ書き込みと次行のデジタルデータ（画像データ）をデータラッチ部５５に保存するパイプライン転送の手法を採ることもできる。

実施例１では、より低消費電力化を目的として、メモリ部３２から画像データを読み出すとき、信号線２６の各々に接続されている電流源３５の動作及び少なくともＡＤ変換器５０の動作を、例えば垂直同期信号ＸＶＳの単位で停止する、「フレーム期間中のスタンバイ」構成としている。ここで、「メモリ部３２から画像データを読み出すとき」とは、パイプライン転送にて高速に画像データをメモリ部３２に保存した後ということもできるし、露光期間中ということもできる。低消費電力化を目的として、撮影（露光）期間中にＡＤ変換器を含むアナログフロントエンド回路の電源を断ち下げてスタンバイ状態にする従来技術がある（例えば、特開２００６−８１０４８号公報参照）。この特許公開公報に開示された技術では、アナログ信号の読み出し終了から露光開始までスタンバイ状態にする構成としているため、高速駆動ができず、また、露光時間によって停止期間が変動してしまい、電源変動の抑制や低消費電力化の効果としても限定的である。これに対して、実施例１では、図５のタイミングチャートに示すように、例えば、２４０ｆｐｓを１垂直期間（垂直同期信号ＸＶＳ相互間の期間）とし、４垂直期間で１フレーム［１Ｖ＝１／６０（秒）］でのセンサ動作として動作させる。そして、アナログ信号の読み出し後の３垂直期間に、アナログ信号の読み出しのときに用いる電流源３５の動作及び少なくともＡＤ変換器５０の動作を停止する。このように、露光期間に依存せず、垂直同期信号ＸＶＳに同期しながら（垂直同期信号ＸＶＳの単位で）回路動作の停止を行うことで、電源設計が容易になる。電流源３５の動作及び少なくともＡＤ変換器５０の動作の停止は、制御部３４による制御の下に実行される。

実施例１では、２４０ｆｐｓの高速ローリング読み出し後にセンサ４０をリセット（シャッタ動作）することで露光を開始する。露光期間中、電流源３５及びＡＤ変換器５０の各動作を停止することが可能である。従って、電流源３５及びＡＤ変換器５０の各動作を、現フレームのメモリ部３２からの画像データの読み出し開始から次フレームのセンサ４０からのアナログ信号の読み出し開始までの期間、停止することで、その停止期間で電流源３５及びＡＤ変換器５０が本来消費する分だけ消費電力を削減することができる。電流源３５の動作の停止は、制御部３４の制御下、信号線２６と電流源３５との間の電流パスを遮断（カット）することによって実行することができる。具体的には、例えば、図６に示すように、信号線２６と電流源３５との間にトランジスタＴｒ₁を挿入し、トランジスタＴｒ₁を低レベルの制御信号によって非導通状態にすることにより、電流源３５の動作を停止することができる。ここで、電流源３５の動作を停止するとき、信号線２６と電流源３５との間の電流パスを遮断するだけでなく、信号線２６に固定電位を与えるようにすることが好ましい。具体的には、例えば図６に示すように、信号線２６と固定電位との間にトランジスタＴｒ₂を接続し、トランジスタＴｒ₂を、インバータＩＮＶを経た制御信号の反転制御信号によって導通状態にすることにより、信号線２６に固定電位を与えることができる。このように、電流源３５の動作を停止するとき、信号線２６に固定電位を与えるのは、信号線２６がフローティング状態になることによるセンサ４０のＦＤ部４６への影響を無くすためである。即ち、信号線２６がフローティング状態になり、例えば信号線２６の電位が揺れると、その電位の揺れが、増幅トランジスタ４４の寄生容量によるカップリングによってＦＤ部４６の電位を変動させる場合がある。このようなＦＤ部４６への影響を無くすために、信号線２６に固定電位を与えることが好ましい。

また、露光時間の設定によっては、シャッタ動作が最初の垂直期間（１ＸＶＳ）と次の垂直期間（２ＸＶＳ）に跨がる場合がある。このような場合には、電流源３５の動作の停止をシャッタ動作後に行うように制御することが好ましい。このように、電流源３５の動作の停止をシャッタ動作後に行うことで、電流源３５のスタンバイ動作の影響、即ち、電源電位の揺れや信号線２６の電位の揺れを防ぐことができる。尚、シャッタ開始が次の垂直期間（２ＸＶＳ）以降であれば、電流源３５のスタンバイ動作の影響はない。

次に、図７を用いてデータラッチ部５５からメモリ部３２へ画像データを保存し、メモリ部３２から画像データを出力する動作について説明する。尚、図７では、ＡＤ変換器５０、それに伴う回路部分、即ち、データラッチ部５５（５５₁，５５₂）やメモリ部３２（３２₁，３２₂）等の回路部分を、２系統設ける場合を例に挙げている。但し、１系統の場合にも基本的に同じことが云える。

ＡＤ変換後の画像データをデータラッチ部５５にラッチする。このラッチした画像データについては、パラレル−シリアル変換部５６によって例えば１２８本単位で列デコーダに１６キロビット分をキャッシュする。次に、センスアンプを利用し、メモリ部３２に画像データを保存する。図７では、メモリ部３２について４バンク構成としているが、これは一例に過ぎず、画像データをセンサ行単位で保存することができるようにバンク数を決めることが望ましい。

実施例１では、ローリング読み出しと並行して各センサ４０の画像データ書き込みを行うパイプライン構成としているため、データラッチ部５５からメモリ部３２への画像データ保存を１垂直期間に完了することができる。メモリ部３２への画像データの書き込み終了後は、前述したように、電流源３５及びＡＤ変換器５０の各動作を停止させ、メモリ部３２からの画像データの読み出しを開始する。

メモリ部３２からの画像データの読み出しについては、露光期間中の３垂直期間（実施例１では、８０ｆｐｓ）において、低耐圧トランジスタ系回路としてのマルチプレクサ（ＭＵＸ）５７（５７₁，５７₂）及びデータ処理部３３によって画像データの並び替えや合成を行いながら、インターフェース部３８から出力する。メモリ部３２への画像データの書き込み時、メモリ部３２から画像データを出力しないため、インターフェース部３８の出力を固定にするなどの手法によって消費電力の削減を図ることができる。具体的には、例えば、インターフェース部３８の出力部に与えるクロックを停止することによって、低消費電力化を図ることができる。

図８は、実施例１の電子デバイス１０Ａにおける信号処理部の別の構成例を示すブロック図である。この例にあっては、信号処理部３１は、ＡＤ変換器５０、データラッチ部５５、及び、パラレル−シリアル変換部５６の他に、低耐圧トランジスタ系回路としてのデータ圧縮部５８を有し、ＡＤ変換器５０でデジタル化された画像データをメモリ部３２にパイプライン転送するパイプライン構成となっている。そして、このとき、信号処理部３１は、１水平期間内にＡＤ変換器５０によるデジタル化処理を行い、デジタル化した画像データを次の１水平期間内にデータラッチ部５５に転送する。

データ圧縮部５８は、例えば、データラッチ部５５とパラレル−シリアル変換部５６との間に設けられており、データラッチ部５５から出力される画像データを圧縮し、パラレル−シリアル変換部５６に供給する。データ圧縮部５８の圧縮方式として、例えば、ＤＰＣＭ（Differential Pulse-code Modulation：差分パルス符号圧縮）を例示することができる。このように、データラッチ部５５とメモリ部３２との間にデータ圧縮部５８を設け、データ圧縮部５８でデータ圧縮してからメモリ部３２に圧縮された画像データを格納することで、メモリ部３２のメモリ容量を低減することができる。そして、メモリ部３２の容量低減により、信号処理部３１が搭載されている第２半導体チップ３０のレイアウト面積の削減を図ることができる。

ここで、ＡＤ変換器５０及びこれに伴う回路部分を複数系統、例えば２系統設けて、２つのセンサ行の各センサ４０のアナログ信号を並列的に信号処理する場合の積層構造、即ち、第１半導体チップ２０と第２半導体チップ３０との積層構造について、以下、説明する。

図９に示すように、ＡＤ変換器５０及びこれに伴う回路部分を例えば２系統設ける場合、２つのセンサ行の各センサ４０のアナログ信号をセンサ部２１の信号線２６の延びる方向の両側、即ち、センサ部２１の上下両側に読み出す。そして、これらのＡＤ変換器５０において並列的にデジタル化の信号処理を行う。

尚、第２半導体チップ３０における高耐圧トランジスタ系回路と、第１半導体チップ２０におけるセンサ部２１とは、平面的に重なっており、第２半導体チップ３０において、第１半導体チップ２０のセンサ部２１と対向する高耐圧トランジスタ系回路の上方には遮光領域（図示せず）が形成されている。ここで、前述したとおり、第２半導体チップ３０に設けられた信号処理部３１におけるＡＤ変換器５０を構成する比較器５１、ランプ電圧生成器（参照電圧生成部）５４、電流源３５、デコーダ３６、及び、インターフェース（ＩＦ）部３８は、高耐圧トランジスタ系回路に該当する。一方、第２半導体チップ３０に設けられた信号処理部３１におけるＡＤ変換器５０を構成するカウンタ部５２、データラッチ部５５、パラレル−シリアル変換部５６、メモリ部３２、データ処理部３３（画像信号処理部を含む）、制御部３４（ＡＤ変換器５０に接続されたクロック供給部やタイミング制御回路を含む）、及び、行デコーダ３７は、低耐圧トランジスタ系回路に該当する。そして、第２半導体チップ３０に設けられた信号処理部３１におけるＡＤ変換器５０を構成する比較器５１、ランプ電圧生成器（参照電圧生成部）５４と、第１半導体チップ２０におけるセンサ部２１とは、平面的に重なっている。また、例えば、ＡＤ変換器５０を構成するカウンタ部５２、データラッチ部５５、パラレル−シリアル変換部５６、メモリ部３２、データ処理部３３（画像信号処理部を含む）、制御部３４（ＡＤ変換器５０に接続されたクロック供給部やタイミング制御回路を含む）、電流源３５、デコーダ３６、行デコーダ３７、及び、インターフェース（ＩＦ）部３８も、第１半導体チップ２０におけるセンサ部２１と、平面的に重なっている。云い換えれば、センサ部２１と重ならないのは、ビア部２３₁，２３₂、パッド部２２₁，２２₂である。

ところで、特開２００４−６４４１０号公報に開示された従来技術のように、センサ部と同一の基板（チップ）上にメモリ部を配置する場合、ＡＤ変換器等をセンサ部の上下に配置する必要があるため、メモリ部についても上下に分割する必要がある。この場合、メモリ部の出力部のレイアウト距離として、（センサ部の上下方向のサイズ＋メモリ部の上下方向のサイズ）程度の距離が必要であり、データ出力部のレイアウト配置が別構成となるためチップサイズが大きくなってしまう。また、ＬＶＤＳ（Low Voltage Differential Signaling）等のクロック同期方式では、別系統のクロックを持つ必要があり、信号処理チップのチャネル数の増加に繋がる。

これに対して、実施例１では、センサ部２１が形成された第１半導体チップ２０と、ＡＤ変換器５０、メモリ部３２、データ処理部３３及び制御部３４等が形成された第２半導体チップ３０とを積層して成る積層構造としている。従って、第２半導体チップ３０の上下両側（センサ部２１の上下両側とも云える）にＡＤ変換器５０₁，５０₂が配置されるのに伴い、ＡＤ変換器５０₁とＡＤ変換器５０₂の間に、メモリ部３２₁，３２₂を隣接して配置することができる。このように、メモリ部３２₁，３２₂を隣接して配置することができることにより、メモリ部３２₁，３２₂のデータ出力部（データ出力経路）を纏めて構成することができる。これにより、画像データを同一の出力部を通して出力することができ、クロック同期信号が１組でよいため、後段の信号処理チップのチャネル数の増加を防ぐことができる。尚、制御部３４は、メモリ部３２₁とメモリ部３２₂との間などの空き領域に設ければよい。

図９に示したレイアウト例−１Ａでは、ＡＤ変換器５０及びこれに伴う回路部分を２系統設ける場合を例に挙げて説明したが、３系統以上設け、センサ部２１からのアナログ信号の並列読み出し度を上げる場合にも同様のことが云える。例えば、ＡＤ変換器５０及びこれに伴う回路部分を４系統設ける場合のレイアウト列について以下に説明する。

ＡＤ変換器５０及びこれに伴う回路部分を４系統設ける場合の積層構造のレイアウト例−１Ｂのレイアウト図を図１０に示す。レイアウト例−１Ｂでは、センサ部２１の上下方向の中央部にもビア部を２系統設け、４つのセンサ行の各センサ４０のアナログ信号を、センサ部２１の上下両側の２系統のビア部２３₁，２３₂、及び、中央部の２系統のビア部２３₃，２３₄を通して第２半導体チップ３０側に同時に読み出す。そして、第２半導体チップ３０側にあっては、ビア部２３₁，２３₂，２３₃，２３₄の各々の近傍に、４つのＡＤ変換器５０₁，５０₂，５０₃，５０₄が配置されている。また、ＡＤ変換器５０₁とＡＤ変換器５０₃との間に、メモリ部３２₁，３２₃が配置され、ＡＤ変換器５０₂とＡＤ変換器５０₄との間に、メモリ部３２₂，３２₄が隣接して配置されている。このように、ＡＤ変換器５０及びこれに伴う回路部分を４系統設ける場合にあっても、メモリ部３２₁，３２₃及びメモリ部３２₂，３２₄をそれぞれ隣接して配置することができる。その結果、レイアウト例−１Ｂにあっても、図９に示したレイアウト例−１Ａの場合と同様の作用、効果を得ることができる。

ＡＤ変換器５０及びこれに伴う回路部分を４系統設ける場合の積層構造のレイアウト例−１Ｃのレイアウト図を図１１に示す。レイアウト例−１Ｃでは、図９に示したレイアウト例−１Ａの場合と同様に、センサ部２１の上下両側に２系統のビア部２３₁，２３₂が設けられた構成を有する。第２半導体チップ３０側にあっては、一方のビア部２３₁の近傍に２つのＡＤ変換器５０₁，５０₃が隣接して配置され、他方のビア部２３₂の近傍に２つのＡＤ変換器５０₂，５０₄が隣接して配置されている。そして、ＡＤ変換器５０₃とＡＤ変換器５０₄との間に、ＡＤ変換器５０₁，５０₃に対応するメモリ部３２₁₃とＡＤ変換器５０₂，５０₄に対応するメモリ部３２₂₄とが隣接して配置されている。レイアウト例−１Ｃの場合にも、メモリ部３２₁₃とメモリ部３２₂₄とを隣接して配置することができる。その結果、レイアウト例−１Ｃにあっても、図９に示したレイアウト例−１Ａの場合と同様の作用、効果を得ることができる。

実施例１の電子デバイスにあっては、信号処理部３１の少なくとも一部は空乏型電界効果トランジスタから構成されており、あるいは又、低耐圧トランジスタ系回路の少なくとも一部は空乏型電界効果トランジスタから構成されているので、電子デバイス全体として、低消費電力化を図ることができ、その結果、熱ノイズに起因したセンサの性能低下の抑制も図ることができる。

また、実施例１の電子デバイス１０Ａによれば、メモリ部３２に対する高速転送を実現することができるし、メモリ部３２からの画像データの読み出しのとき、電流源３５及びＡＤ変換器５０の動作を停止する間欠駆動による低速読み出しを行うことで、画像データの高速読み出しをより一層低消費電力にて実現することができる。また、信号処理部３１において、ＡＤ変換器５０に限らず、他の回路部分の動作をも停止するようにすることで、更なる低消費電力化を図ることができる。また、データ処理部３３による読出し速度、即ち、画像データの出力レートを、メモリ部３２への画像データの転送速度よりも遅くすることで、インターフェース部３８のチャネルの削減や、後段の信号処理ブロック（例えば、ＤＳＰ）の処理速度を低速にすることができ、これにより、後段の信号処理ブロックを含むシステム全体の低消費電力化に寄与することができる。更には、第１半導体チップ２０と第２半導体チップ３０とを積層構造とし、制御部３４の制御下、第１半導体チップ２０側の回路と第２半導体チップ３０側の回路との同期を取るようにしたことで、ＡＤ変換後の画像データをメモリ部３２にパイプライン転送することができ、同期設計が容易になる。また、露光期間中にメモリ部３２から画像データを読み出すようにしているため、画像データをメモリ部に保存した後にスタンバイ状態に入り、その後に撮影を開始する構成を採る従来技術に比べて、リアルタイムで動画、静止画の画像データを読み出すことができる。従って、リアルタイムで撮像が可能となる。また、データラッチ部５５とメモリ部３２との間にデータ圧縮部５８を設け、データ圧縮部５８でデータ圧縮してからメモリ部３２に格納する場合、メモリ部３２のメモリ容量を低減することができるが故に、第２半導体チップ３０のレイアウト面積の削減を図ることができる。また、ＡＤ変換器５０及びこれに伴う回路部分を２系統以上設け、ＡＤ変換後の画像データをメモリ部３２にパイプライン転送することで、ローリング歪をより改善することができる。

場合によっては、比較器（コンパレータ）５１を第１半導体チップ２０に配してもよいし、比較器（コンパレータ）５１及びランプ電圧生成器（参照電圧生成部）５４を第１半導体チップ２０に配してもよい。また、デコーダ３６を第１半導体チップ２０に配してもよい。尚、カウンタ部５２及びクロック供給部を構成する半導体装置（ＦＥＴ）を、空乏型電界効果トランジスタから構成する。

実施例２は、実施例１の変形である。実施例２の電子デバイス１０Ｂにおける第１半導体チップ側の回路の具体的な構成を図１２に示し、第２半導体チップ側の回路の具体的な構成を図１３に示す。実施例２にあっては、所定数のセンサを単位とし、信号線２６に接続されている電流源３５、ＡＤ変換器５０及びメモリ部３２は、この単位（センサユニット）毎に設けられており、信号処理部３１は、センサユニットにおける各センサ４０から読み出されるアナログ信号に対して、センサユニット単位で並列に信号処理を行う。

このように、実施例２の電子デバイス（固体撮像装置）１０Ｂにあっては、センサ部２１の所定数のセンサ４０をセンサユニット（グループ）とし、このセンサユニット毎に各センサ４０からアナログ信号を読み出し、この読み出したアナログ信号を、センサユニット単位で並列にＡＤ変換を含む信号処理を行う。即ち、実施例１の電子デバイス（固体撮像装置）１０Ａが、アナログ信号をセンサ列の単位で並列にＡＤ変換を行う列並列ＡＤ変換方式であるのに対して、実施例２の電子デバイス１０Ｂでは、所定数のセンサ４０を１センサユニットとし、センサユニット単位で並列にＡＤ変換を行う画素並列（センサ並列）ＡＤ変換方式が採用されている。所定数のセンサを１センサユニットとするに当たっては、一例として、同じセンサ行に属し、且つ、互いに隣接する複数のセンサを纏めて１センサユニットとしたり、上下左右に隣接する複数のセンサを纏めて１センサユニットとすればよい。また、複数のセンサを１センサユニットとしてセンサユニット単位でアナログ信号を読み出す構成に限られるものではなく、究極的には、センサ個々の単位でアナログ信号を読み出す構成とすることも可能である。

実施例２の構成では、第１半導体チップ２０側のセンサ部２１と、第２半導体チップ３０側の信号処理部３１とを接続する接続部２４がセンサユニット毎に（又はセンサ単位で）、必要とされる。この半導体チップ間での電気的接続を取るための接続部２４は、ＴＣ（Ｓ）Ｖ等の周知の配線間接合技術に基づき実現可能である。そして、センサユニット毎に（又はセンサ単位で）読み出されたアナログ信号は、センサユニット毎に（又はセンサ単位で）設けられた接続部２４を介して第１半導体チップ２０側から第２半導体チップ３０側に伝送される。

実施例２にあっては、画素並列（センサ並列）ＡＤ変換の構成としていることから、第１半導体チップ２０側には、図１２に示すように、センサ部２１及び行選択部２５の他に、列選択部２７が設けられている。列選択部２７は、第２半導体チップ３０側から与えられるアドレス信号を基に、センサ部２１の各センサ４０を、センサ列の配列方向（行方向）においてセンサユニットを単位として選択する。尚、ここでは、行選択部２５及び列選択部２７を第１半導体チップ２０側に設ける構成としたが、第２半導体チップ３０側に設ける構成とすることも可能である。

また、センサ４０は、転送トランジスタ４２、リセットトランジスタ４３、及び、増幅トランジスタ４４に加えて、２つの選択トランジスタ４５，４７を有する構成となっている。２つの選択トランジスタ４５，４７は、増幅トランジスタ４４に対して共に直列に接続されている。一方の選択トランジスタ４５は、行選択部２５から与えられる行選択信号ＶＳＥＬによって駆動される。他方の選択トランジスタ４７は、列選択部２７から与えられる列選択信号ＨＳＥＬによって駆動される。尚、行選択部２５及び列選択部２７による駆動の下、センサユニット毎に選択走査が行われ、センサユニット内の複数のアナログ信号が１つの接続部２４を介して第２半導体チップ３０側に伝送されるので、センサユニット内の複数のセンサからは所定の順番でアナログ信号が読み出される。そして、第２半導体チップ３０側では、所定数のセンサ４０を有するセンサユニット毎に読み出されるアナログ信号を、このセンサユニット内の複数のセンサ４０について所定の順番（アナログ信号の読み出しの順番）で信号処理が行われる。

センサ４０が所定数を単位としてユニット化（グループ化）され、センサユニット毎に接続部２４が設けられているのに対応して、第２半導体チップ３０上には、図１３に示すように、接続部２４に繋がる信号線２６が設けられている。信号線２６は、電流源３５に接続されていると共に、ＡＤ変換器５０、更には、メモリ部３２に接続されている。また、信号線２６、電流源３５、ＡＤ変換器５０及びメモリ部３２等を含む回路部（『単位回路部３１Ａ』と呼ぶ）が、所定数のセンサを単位とするセンサユニット毎に設けられている。メモリ部３２として、ＤＲＡＭを例示することができるが、特に限定するものではない。即ち、実施例１と同様に、メモリ部３２は、揮発性メモリであってもよいし、不揮発性メモリであってもよい。

実施例１において説明した列並列ＡＤ変換方式では、水平期間（ＸＨＳ）中にＡＤ変換を行い、画像データを出力する。ところで、より高速のフレームレートで画像データを読み出すには、同時にＡＤ変換を行うセンサ数を増やす必要がある。そして、同時にＡＤ変換を行うセンサ数を増やすためには、列並列ではなく、画素並列（センサ並列）での複数のセンサ４０を１センサユニットとしたＡＤ変換処理が必要になる。画素並列（センサ並列）ＡＤ変換で読出し速度を高速化できれば、その分だけＡＤ変換器５０の停止期間を長くとることができるため、より低消費電力化が可能となる。一例として、９６０ｆｐｓの読出し速度でセンサ読み出し（アナログ信号の読み出し）を行い、メモリ部３２からの画像データ出力を６４ｆｐｓの速度で行うことにより、ＡＤ変換器５０の動作期間を、画像データ出力期間の１／１０以下にすることが可能となる。

次に、実施例２の電子デバイス１０Ｂの回路動作について、図１４のタイミングチャートを用いて説明する。

９６０ｆｐｓの読出し速度でのアナログ信号の読み出しのために、例えば、センサ部２１の各センサ４０に関して、２５０個程度のセンサ４０、例えば、（１６センサ）×（１６センサ）から１センサユニットを構成する。ＡＤ変換器５０でのＡＤ変換時間を４マイクロ秒とすると、２５０個程度のセンサ４０のアナログ信号を１ミリ秒以下の時間で読み出し可能となる。但し、ここで例示する数値は一例であって、これらの数値に限定されるものではない。（１６センサ）×（１６センサ）から構成された１センサユニットにおいては、行選択部２５から与えられる行選択信号ＶＳＥＬ及び列選択部２７から与えられる列選択信号ＨＳＥＬによるアドレス指定によってセンサ４０の選択が行われる。そして、行選択信号ＶＳＥＬ及び列選択信号ＨＳＥＬによって選択されたセンサユニット内のセンサ４０から読み出されるアナログ信号をＡＤ変換器５０でＡＤ変換する。

ＡＤ変換の際には、例えば、カウンタ部５２におけるリセットレベルＶ_Resetに対するダウンカウント、信号レベルＶ_Sigに対するアップカウントによってＣＤＳ処理が行われる。このＣＤＳ処理後の画像データは、行デコーダ３７による行アドレスの指定及び列デコーダ／センスアンプ３９の列デコーダによる列アドレスの指定の下、メモリ部３２に書き込まれる。行選択部２５及び列選択部２７は、センサユニット毎に選択走査を行う一方、選択したセンサユニット内の複数のセンサ４０に対しては、センサユニット毎に並列に所定の順番でセンサ４０の選択走査を行う。センサユニット内でのセンサ４０の選択としては、ラスタースキャン方式による選択を例示することができる。その後、センサユニット内の残りのセンサ４０について、行選択信号ＶＳＥＬ及び列選択信号ＨＳＥＬにより、ラスタースキャン方式でセンサ選択とＡＤ変換を行い、ＣＤＳ処理後の画像データをメモリ部３２に格納していく。メモリ部３２に格納された画像データについては、列デコーダ／センスアンプ３９を通して読み出しを行うことで、低速に画像データ出力（読み出し）を行うことが可能となる。

そして、実施例１の電子デバイス（固体撮像装置）１０Ａと同様に、メモリ部３２からの画像データの読み出しのとき、電流源３５の動作及び少なくともＡＤ変換器５０の動作を停止する制御を行う。ここで、実施例２の電子デバイス１０Ｂでは、画素並列（センサ並列）ＡＤ変換方式としているため、アナログ信号の読出し速度を高速化することができる。これにより、ＡＤ変換器５０の停止期間を長くとることができるため、より低消費電力化を図ることが可能となる。

実施例２の電子デバイス１０Ｂにおける積層構造のレイアウト例−２を図１５のレイアウト図に示す。図１５に示すように、第１半導体チップ２０において、センサ部２１は、所定数のセンサ４０を１ユニットとするセンサユニットが行列状に２次元配列され、センサユニット毎に接続部２４が形成されている。一方、第２半導体チップ３０の信号処理部３１においては、ＡＤ変換器５０及びメモリ部３２等を含む回路部（単位回路部３１Ａ）が、センサ部２１のセンサユニットに対応して設けられ、単位回路部３１Ａ毎にセンサユニットに対応して接続部２４が形成されている。

尚、図１２では、行選択部２５及び列選択部２７を第１半導体チップ２０側に設ける場合を例に挙げたが、図１５のレイアウト例−２に示すように、第２半導体チップ３０側に周辺回路（ＨＳＥＬ，ＶＳＥＬ）として設ける構成とすることも可能である。このような構成とする方が、第１半導体チップ２０のより多くの面積をセンサ部２１の領域として用いることができるといったメリットがある。

以上説明した実施例２の電子デバイス１０Ｂによれば、基本的に、実施例１の電子デバイス１０Ａにおける作用、効果に加えて、次のような作用、効果を得ることができる。即ち、画素並列（センサ並列）ＡＤ変換方式であることで、アナログ信号の読出し速度を高速化することができるため、ＡＤ変換器５０の停止期間を長くとることができる。従って、列並列ＡＤ変換方式に比べて更なる低消費電力化を図ることができる。

実施例３は実施例２の変形である。実施例３の電子デバイス（固体撮像装置）１０Ｃにおける第１半導体チップ側の回路の具体的な構成を図１６に示し、第２半導体チップ側の回路の具体的な構成を図１７に示す。

実施例３の電子デバイス１０Ｃも、実施例２の電子デバイス１０Ｂと同様に、画素並列（センサ並列）ＡＤ変換方式としている。即ち、実施例３の電子デバイス１０Ｃにあっても、センサ部２１の所定数のセンサ４０を１ユニットとし、センサユニット毎に各センサ４０からアナログ信号を読み出し、この読み出されたアナログ信号を、センサユニット毎に並列にＡＤ変換を含む信号処理を行う。但し、実施例３の電子デバイス１０Ｃにあっては、以下の点で実施例２の電子デバイス１０Ｂと異なっている。即ち、実施例２の電子デバイス１０Ｂでは、単位回路部３１Ａ内にＡＤ変換器５０と共にメモリ部３２を設けた構成、即ち、ＡＤ変換器５０とメモリ部３２とを混載した構成としているが、実施例３の電子デバイス１０Ｃでは、メモリ部３２を単位回路部３１Ａの外側に設けている。

実施例３にあっても、センサ４０が所定数を単位としてユニット化され、センサユニット毎に接続部２４が設けられている。そして、第２半導体チップ３０上には、図１７に示すように、接続部２４に接続された信号線２６が設けられている。信号線２６には電流源３５が接続されている。更に、信号線２６毎にＡＤ変換器５０が設けられている。ＡＤ変換器５０は、比較器（ＣＯＭＰ）５１’、Ｎビット（Ｎは２以上の整数）のカウンタ部５２’、及び、ラッチ部５３’を有する。ＡＤ変換器５０におけるラッチ部５３’は、カウンタ部５２’のＮビット分の単位回路（ラッチ回路）から成り、比較器５１’及びカウンタ部５２’によってＡＤ変換され、カウンタ部５２’のアップ／ダウンのカウント動作によってＣＤＳ処理された１センサ分のデジタルデータ（画像データ）をラッチする。

尚、行デコーダ３７として、ラッチ部５３’を選択する行デコーダ３７₁、及び、メモリ部３２の各セルを行単位で選択する行デコーダ３７₂が設けられている。

以下、実施例３の電子デバイス（固体撮像装置）１０Ｃの回路動作について説明する。

行選択信号ＶＳＥＬ及び列選択信号ＨＳＥＬによるアドレス指定によって選択されたセンサユニット内の１つのセンサ４０に関して、そのアナログ信号をＡＤ変換器５０でＡＤ変換し、カウンタ部５２’のアップ／ダウンのカウント動作によってＣＤＳ処理して得た画像データをラッチ部５３’にラッチする。そして、ラッチ部５３’にラッチした画像データを、行デコーダ３７₁から与えられる選択信号Ｒ_SELによって選択することで、順次、列デコーダ／センスアンプ３９のセンスアンプで読み出す。その後、データラッチ部５５を介してメモリ部３２に書き込んでいくという動作を複数のセンサ４０で同時に行うことで、パイプライン動作を行う。このようにして、ラスタースキャン方式でセンサ選択とＡＤ変換の動作を行い、カウンタ部５２’でのＣＤＳ処理後の画像データをラッチ部５３’及び列デコーダ／センスアンプ３９のセンスアンプを介してメモリ部３２に書き込む動作を行っていく。

尚、１センサ単位でＡＤ変換するのではなく、ＡＤ変換器５０を複数配置し、２以上の複数のセンサ４０から同時にアナログ信号を読み出すようにすることで、読出し速度を増加させることも可能である。また、ラッチ部５３’について、単位回路（ラッチ回路）をカウンタ部５２’のＮビット分配置することが困難な場合には、Ｎビットよりも少ない、数ビット単位で単位回路を配置し、数ビット単位で選択信号Ｒ_SELによる選択後、列デコーダ／センスアンプ３９のセンスアンプで読み出して、メモリ部３２に書き込んでもよい。これにより、より少ないセンサ数でセンサユニットを構成することができ、読出し速度の高速化というメリットが得られる。

メモリ部３２に格納された画像データについては、データラッチ部５５及び列デコーダ／センスアンプ３９を通して読み出しを行うことで、低速で画像データを出力（読み出し）することが可能となる。そして、実施例１、実施例２の電子デバイス（固体撮像装置）１０Ａ，１０Ｂと同様に、メモリ部３２からの画像データの読み出しのとき、電流源３５の動作及び少なくともＡＤ変換器５０の動作を停止する制御を行う。ここで、実施例３の電子デバイス１０Ｃでも、実施例２の電子デバイス１０Ｂと同様に、画素並列（センサ並列）ＡＤ変換方式としているため、アナログ信号の読出し速度を高速化することができる。これにより、ＡＤ変換器５０の停止期間を長くとることができるため、より低消費電力化を図ることが可能となる。

実施例３の電子デバイス（固体撮像装置）１０Ｃにおける積層構造のレイアウトの一例を図１８のレイアウト図に示す。図１８に示すように、第１半導体チップ２０には、センサ部２１が、所定数のセンサ４０を１ユニットとするセンサユニットが行列状に２次元配列され、センサユニット毎に接続部２４が形成されている。一方、第２半導体チップ３０には、ＡＤ変換器５０等を含む回路部（単位回路部３１Ａ）が、センサ部２１のセンサユニットに対応して設けられ、単位回路部３１Ａ毎にセンサユニットに対応して接続部２４が形成され、更に、メモリ部３２が単位回路部３１Ａの形成領域外に設けられている。尚、図１６では、行選択部２５及び列選択部２７を第１半導体チップ２０側に設ける場合を例に挙げたが、図１８のレイアウト例−３Ａに示すように、第２半導体チップ３０側に周辺回路（ＨＳＥＬ，ＶＳＥＬ）として設けることも可能である。このような構成とした方が、第１半導体チップ２０のより多くの面積をセンサ部２１の領域として用いることができるというメリットがある。

実施例３の電子デバイス（固体撮像装置）１０Ｃにおける積層構造のレイアウトの別の例のレイアウト図を図１９に示す。

図１８に示したレイアウト例−３Ａでは、第１半導体チップ２０及び第２半導体チップ３０の２つの半導体チップ２０，３０が積層された２層の積層構造であるのに対して、図１９に示すレイアウト例−３Ｂでは、第１半導体チップ２０、第２半導体チップ３０、及び、第３半導体チップ６０の３つの半導体チップが積層された３層の積層構造を有する。但し、３層の積層構造に限られるものではなく、４層以上の積層構造とすることも可能である。図１９に示すように、このレイアウト例−３Ｂは、第１半導体チップ２０にセンサ部２１を配し、第２半導体チップ３０にＡＤ変換器５０等を含む回路部（単位回路部３１Ａ）を配し、第３半導体チップ６０にメモリ部３２を配し、第３半導体チップ６０、第２半導体チップ３０及び第１半導体チップ２０が積層されている。尚、第１半導体チップ２０、第２半導体チップ３０、及び、第３半導体チップ６０の積層の順番は任意であるが、制御部３４を含む周辺回路が搭載されている第２半導体チップ３０を真中に積層した方が、制御部３４の制御対象となる第１半導体チップ２０、第３半導体チップ６０が第２半導体チップ３０の直上、直下に位置することになるために好ましい。

このレイアウト例−３Ｂのように、ＡＤ変換器５０等を含む回路部や、制御部３４を含む周辺回路が設けられた第２半導体チップ３０とは別の半導体チップ、即ち、第３半導体チップ６０にメモリ部３２を設けることで、第２半導体チップ３０にメモリ部３２を設けるレイアウト例−３Ａに比べて、チップ面積を縮小することができる。この点については、図１８と図１９との対比からも明らかである。この場合、ＡＤ変換器５０等を含む回路部等が搭載された第２半導体チップ３０と、メモリ部３２等が搭載された第３半導体チップ６０との間を、接続部で接続する構成が考えられる。これらの半導体チップ間での電気的接続を取るための接続部は、ＴＣ（Ｓ）Ｖ等の周知の配線間接合技術に基づき実現可能である。

以上に説明した実施例３の電子デバイス（固体撮像装置）１０Ｃによれば、実施例２の電子デバイス（固体撮像装置）１０Ｂと同様に、画素並列（センサ並列）ＡＤ変換方式とすることで、アナログ信号の読出し速度を高速化することができるため、ＡＤ変換器５０の停止期間を長く取ることができる。従って、列並列ＡＤ変換方式の実施例１の電子デバイス（固体撮像装置）１０Ａに比べて更なる低消費電力化を図ることができる。また、実施例３の電子デバイス１０Ｃでは、実施例２の電子デバイス１０ＢのようにＡＤ変換器５０とメモリ部３２とを単位回路部３１Ａ内に混載する形態ではなく、メモリ部３２を単位回路部３１Ａの外部に設けているので、ＤＲＡＭ等のアナログ回路とメモリ部３２のウェル分離等が困難な場合にも容易に対応することができる。

実施例４は、実施例１〜実施例３の変形である。ところで、ＡＤ変換器にあっては、下位側ビットのカウンタの消費電力が、ＡＤ変換器の消費電力の大半を占める。それ故、実施例４にあっては、アナログ−デジタル変換器はグレイコードカウンタを備えている構成とした。ここで、各列には、列毎に比較処理、下位側ビットのラッチ動作、及び、上位側ビットのカウント動作を行うＡＤ変換器１１０が配置されている。ＡＤ変換器１１０の基本的な構成図を図２０、図２１に示し、下位ビットラッチ部にラッチされるグレイコード及び上位ビットカウンタの各カウンタ出力の一例を図２２に示す。

ＡＤ変換器１１０は、比較器（コンパレータ）１１１、下位側Ｎビット用の下位ビットラッチ部１２０、上位Ｍビット用の上位ビットカウンタ部１３０、及び、ビット非整合性防止回路１４０（図２１参照）を有する。また、ＡＤ変換器１１０には、コード変換カウンタとして機能するグレイコードカウンタ１５０が配置されている。このように、実施例４のＡＤ変換器１１０は、下位側Ｎビット、上位側ＭビットのＡＤ変換器として構成されている。具体的には、例えば、Ｎ＝５ビット、Ｍ＝１０ビットである。そして、ＡＤ変換器１１０の出力は、データラッチ部５５に送出される。尚、下位ビットラッチ部１２０、上位ビットカウンタ部１３０、ビット非整合性防止回路１４０及びグレイコードカウンタ１５０は、空乏型電界効果トランジスタから構成されている。

各ＡＤ変換器１１０においては、各列における下位側ビットのカウント動作は行われず、複数列に１つ配置された、基準クロックＰＬＬＣＫに同期してカウントを行うＮビット・グレイコードカウンタ１５０の出力が、各列でラッチされ、ＡＤ変換値が確定される。クロック供給部のＰＬＬ回路１１３で生成された基準クロックＰＬＬＣＫは、グレイコードカウンタ１５０のみに入力される。それ故、配線負荷が軽く、動作周波数を大きくすることができる。また、列毎に下位側ビットのカウント動作を行わないことから、消費電力を少なく抑えることができる。上位側ビットに関しては、グレイコードカウンタ出力の第Ｎビット目のコード（クロック）を用いてカウント動作を行い、これによって、相関二重サンプリング（ＣＤＳ）処理を行うことができる。また、各列において加算器等を配置することにより、ラッチした下位側ビットに関して、各列で所謂垂直（Ｖ）方向加算を行うことが可能である。実施例４のＡＤ変換器１１０は、同時間分解能を有するフルビットカウンタ方式のＡＤ変換器と比較して、消費電力を１／８程度にまで抑えることが可能である。

グレイコードカウンタ１５０は、クロック供給部のＰＬＬ回路１１３で生成された、例えば周波数ｆｎ（ＭＨｚ）の基準クロックＰＬＬＣＫの供給を受けてカウント動作を行い、分周した周波数に基づくＮ（＝５）ビットのグレイコードＧＣ［０］〜ＧＣ［４］を生成する。ＮビットのグレイコードＧＣは、１ビットのみ論理［０］と論理［１］と間のレベル遷移が起こるコードとして形成される。具体的には、グレイコードカウンタ１５０は、周波数（ｆｎ／２）の最下位のグレイコードＧＣ［０］、周波数（ｆｎ／４）のグレイコードＧＣ［１］、周波数（ｆｎ／８）のグレイコードＧＣ［２］、周波数（ｆｎ／１６）のグレイコードＧＣ［３］、及び、最上位のグレイコードＧＣ［４］を生成し、これらのグレイコードを下位ビットラッチ部１２０に供給する。また、グレイコードカウンタ１５０は、基準クロックＰＬＬＣＫの立ち下りエッジでバイナリコードＰＧ［０］〜ＰＧ［４］を生成する。そして、基準クロックＰＬＬＣＫと同じ周波数のクロックＣＫ及びその反転信号ＸＣＫで各ビットの同期を取り直して、グレイコードＧＣ［０］〜ＧＣ［４］を出力する。尚、グレイコードカウンタ１５０は、ビット非整合性防止回路１４０で用いられるキャリーマスク信号ＣＭＡＳＫを生成する機能を有するが、この機能については後述する。

比較器（コンパレータ）１１１は、ランプ電圧生成器（参照電圧生成部）１１２において生成された参照電圧Ｖ_refとアナログ信号とを比較する。例えば、比較器１１１は、参照信号Ｖ_refとアナログ信号とが一致するまでは出力信号ＶＣＯをハイレベルで出力し、一致すると出力信号ＶＣＯのレベルをハイレベルからローレベルに反転する。

そして、比較器１１１の出力信号ＶＣＯの出力レベルが反転したことをトリガとして、下位ビットラッチ部１２０におけるグレイコードＧＣ［０］〜ＧＣ「４」のラッチ動作が行われる。即ち、下位ビットラッチ部１２０は、グレイコードカウンタ１５０で生成されたグレイコードＧＣ［０］〜ＧＣ［４］を、比較器１１１の出力がローレベルに反転したことをトリガとしてラッチする機能を有する。図２１に示すように、各列に配置された下位ビットラッチ部１２０は、各グレイコードＧＣ［０］〜ＧＣ［４］をラッチする下位ビットラッチ回路（ＬＴＣ）１２０₀，１２０₁，１２０₂，１２０₃，１２０₄、及び、比較器１１１の出力が入力される入力部（ＶＣＯ入力部）ＶＣＯ_INを有する。ここで、下位ビットラッチ回路１２０₀、下位ビットラッチ回路１２０₁、下位ビットラッチ回路１２０₂、下位ビットラッチ回路１２０₃、及び、下位ビットラッチ回路１２０₄のそれぞれは、グレイコードカウンタ１５０からのグレイコードＧＣ［０］、グレイコードＧＣ［１］、グレイコードＧＣ［２］、グレイコードＧＣ［３］、及び、グレイコードＧＣ［４］を取り込んでラッチする。そして、最上位の下位ビットラッチ回路１２０₄の出力が、ビット非整合性防止回路１４０を介して、上位Ｍビット用の上位ビットカウンタ部１３０の最下位のカウンタ１３０₀に供給される。また、各下位ビットラッチ回路１２０₀〜１２０₄は、ＣＤＳ処理のためにＰ相時のラッチデータをデータ転送線（図示せず）を介して信号処理回路１６０（図２６参照）に出力する。そして、ＡＤ変換器１１０に含まれる信号処理回路１６０において、Ｐ相のデータ処理が行われる。

上位ビットカウンタ部１３０においては、Ｍビット（実施例４にあっては、Ｍ＝１０）のカウンタ（バイナリカウンタ）１３０₀〜１３０₉が縦続接続されている。カウンタ１３０₀〜１３０₉は、アップダウン（Ｕ／Ｄ）カウンタから構成されている。上位ビットカウンタ部１３０は、下位ビットラッチ部１２０の最上位の下位ビットラッチ回路１２０₄のラッチ出力を受けてカウント動作を行う。即ち、上位ビットカウンタ部１３０においては、図２２に示すように、下位ビットラッチ部１２０の最上位の下位ビットラッチ回路１２０₄にラッチされたグレイコードＧＣ［４］の立ち下りのタイミングで、最下位のカウンタ１３０₀がカウントを開始する。次に、次段のカウンタ１３０₁は、前段のカウンタ１３０₀の出力信号の立ち下りのタイミングでカウントを開始する。以下、同様に、前段のカウンタの出力信号の立ち下がりのタイミングでカウント動作が行われる。

上位ビットカウンタ部１３０を構成する１つのカウンタ１３０₀の構成例を図２３に示す。カウンタ１３０₀は、フリップフロップ１３１₀、及び、フリップフロップ１３１₀のクロック入力段に配置されたＯＲＮＡＮＤゲート１３２から構成されている。ＯＲＮＡＮＤゲート１３２のＯＲゲート１３３の第１入力端子に前段のキャリーアウトＣ_OutがキャリーインＣ_In（クロック入力）として入力され、第２入力端子に第１外部制御信号ＨＬＤＣＫが供給される。ＮＡＮＤゲート１３４の第１入力端子にはＯＲゲート１３３の出力が供給され、第２入力端子には第２外部制御信号ｘＲＶＤＣＫが供給される。ＮＡＮＤゲート１３４の出力部は、フリップフロップ１３１₀のノード１３１Ａに接続されている。ＯＲＮＡＮＤゲート１３２の出力がローレベルの場合、フリップフロップ１３１₀の出力ノード１３１ＢのラッチデータがＱ入力側に供給される。一方、ＯＲＮＡＮＤゲート１３２の出力がハイレベルの場合、出力ノード１３１ＢのラッチデータはＱ入力側レベルの反転レベルとなる。このような構成を有するカウンタ１３０₀は、Ｐ相及びＤ相切り替え時のデータ反転機能を有する。

図２３に示したカウンタ１３０₀におけるＰ相及びＤ相切り替え時のデータ反転機能を、図２４に基づき説明する。カウンタ１３０₀にあっては、各ビットのクロックラインを外部から直接制御し、カウント動作（データ反転）に必要な立ち上がり（Ｒｉｓｅ）／立ち下り（Ｆａｌｌ）エッジを、唯一、１回、強制付加することで、全ビットのデータ反転が実現可能である。この場合、第１外部制御信号ＨＬＤＣＫをハイレベルに保持した状態で、第２外部制御信号ｘＲＶＤＣＫをハイレベルからローレベルに切り替えることにより、ノード１３１Ａのレベルをローレベルからハイレベルに切り替えることができる。これにより、データを反転させることができる。

４つのカウンタが縦続接続されている場合の出力データの状態遷移を含むタイミングチャートの一例を図２５に示す。この例では、カウントアップ動作を行い、カウント値が「６」になった後に、第１外部制御信号ＨＬＤＣＫをハイレベルに保持した状態で、第２外部制御信号ｘＲＶＤＣＫをハイレベルからローレベルに切り替えて、データ反転を行っている。これにより、「−７」からのダウンカウントに切り替えられている。このように、上位ビットカウンタ部１３０は、各列においてＣＤＳ処理を行う機能を有する。従って、各ＡＤ変換器１１０において、下位のＮ＝５ビットのグレイコードＧＣ［０］〜ＧＣ［４］のラッチされたデータ（グレイコードデータ）がデータ転送線に出力され、また、上位のＭ＝１０ビットに関しても、上位ビットカウンタ部１３０によってＣＤＳ処理されたデータ（バイナリデータ）が、データ転送線に出力される。そして、これらのデータは、データ転送線を介して信号処理回路１６０に供給されて、信号処理回路１６０において全体的なＣＤＳ処理が行われる。

信号処理回路１６０におけるＣＤＳ演算処理を模式的に図２６に示し、バイナリデータとグレイコードデータのＣＤＳ演算処理の具体例を図２７に示す。信号処理回路１６０には、基本的に、図２６に示すように、予めＣＤＳ処理されたバイナリデータである上位ビットＢＩＮ［１４：５］、Ｐ相のグレイコードＧＣ＿Ｐ［４：０］、及び、Ｄ相のグレイコードＧＣ＿Ｄ［４：０］が入力される。信号処理回路１６０は、グレイコードからバイナリコードへの変換回路１６１を有している。変換回路１６１は、Ｐ相のグレイコードＧＣ＿Ｐ［４：０］をバイナリコードＢＣ＿Ｐ［４：０］に変換し、また、Ｄ相のグレイコードＧＣ＿Ｄ［４：０］をバイナリコードＢＣ＿Ｄ［４：０］に変換する。そして、信号処理回路１６０に備えられた加算部１６２において、上位ビットＢＩＮ［１４：５］とＤ相のバイナリコードＢＣ＿Ｄ［４：０］とを加算する。次いで、信号処理回路１６０に備えられた減算部１６３において、加算部１６２の加算結果Ｓ１６２からＰ相のバイナリコードＢＣ＿Ｐ［４：０］を減算する。更に、加算部１６４において、減算部１６３の減算結果に初期値ＦＶ（実施例４では３２）を加算することにより、全体的にＣＤＳ演算されたデータＣＤＳ＿ＤＡＴＡ［１４：０］を得る。

図２７に示す例においては、リセット初期値−３２からＰ相及びＤ相カウントを行い、最終的に信号処理回路（ＤＰＵ）１６０にて下位グレイコードのＣＤＳ演算を行う。その演算式は、次のように表すことができる。

ＣＤＳデータ＝（バイナリデータ）＋（Ｄ相グレイデータ）
−（Ｐ相グレイデータ）＋３２デジット
即ち、
ＣＤＳ＿ＤＡＴＡ［１４：０］
＝ＢＩＮ［１４：５］＋ＢＣ＿Ｄ［４：０］−ＢＣ＿Ｐ［４：０］＋３２

下位ビットラッチ回路１２０₀〜１２０₄のラッチデータを列内で加算処理してＣＤＳ演算処理を行うように構成することも可能である。下位ビットラッチ回路のラッチデータを列内で加算処理してＣＤＳ演算処理を行う処理部の構成例を図２８の回路図に示す。尚、以下の説明においては、下位ビットラッチ回路１２０₀〜１２０₄の内、下位ビットラッチ回路１２０₀〜１２０₂について説明するが、下位ビットラッチ回路１２０₃〜１２０₄においても同様とすることができる。

処理部は、下位ビットラッチ回路１２０₀〜１２０₂に加えて、アップ／ダウンカウンタとしてのフリップフロップ１２１₀，１２１₁，１２１₂を有する。また、処理部は、２入力ＮＡＮＤゲート１２２₀，１２２₁，１２２₂、及び、コード変換回路としてのＥＸＯＲゲート１２３₁，１２３₂を有する。処理部において、最下位の下位ビットラッチ回路１２０₀にラッチされたグレイコードＧＣ「０」は、そのままバイナリコードＢＤ［０］として扱われる。最下位のバイナリコードＢＤ［０］はＮＡＮＤゲート１２２₀の第１入力端子に供給される。ＮＡＮＤゲート１２２₀の第２入力端子には、パルス信号ＣＮＴＰＬＳ［０］が供給される。ＮＡＮＤゲート１２２₀の出力端子はフリップフロップ１２１₀の端子ＲＣＫに接続されている。そして、フリップフロップ１２１₀の反転出力端ＸＱが自身のデータ入力端Ｄ及び次段のフリップフロップ１２１₁のクロック端に接続されている。フリップフロップ１２１₀は、ラッチデータが「０」から「１」になるとキャリーを出力する。

最下位ビットを除く下位側ビットは、自段でラッチされたグレイコードＧＣと前段のバイナリコードＢＤとの排他的論理和（ＥＸＯＲ）をとることによりバイナリコードＢＤ［１］〜ＢＤ［４］に変換される。即ち、下位ビットラッチ回路１２０₁にラッチされたグレイコードＧＣ「１」は、ＥＸＯＲゲート１２３₁で前段のバイナリコードＢＤ［０］とＥＸＯＲがとられて、バイナリコードＢＤ［１］に変換される。バイナリコードＢＤ［１］はＮＡＮＤゲート１２２₁の第１入力端子に供給される。ＮＡＮＤゲート１２２₁の第２入力端子には、パルス信号ＣＮＴＰＬＳ［１］が供給される。ＮＡＮＤゲート１２２₁の出力端子はフリップフロップ１２１₁の端子ＲＣＫに接続されている。そして、フリップフロップ１２１₁の反転出力端ＸＱが自身のデータ入力端Ｄ及び次段のフリップフロップ１２１₂のクロック端に接続されている。フリップフロップ１２１₁は、ラッチデータが「０」から「１」になるとキャリーを出力する。

下位ビットラッチ回路１２０₂にラッチされたグレイコードＧＣ「２」は、ＥＸＯＲゲート１２３₂で前段のバイナリコードＢＤ［１］とＥＸＯＲがとられて、バイナリコードＢＤ［２］に変換される。バイナリコードＢＤ［２］はＮＡＮＤゲート１２２₂の第１入力端子に供給される。ＮＡＮＤゲート１２２₂の第２入力端子には、パルス信号ＣＮＴＰＬＳ［２］が供給される。ＮＡＮＤゲート１２２₂の出力端子はフリップフロップ１２１₂の端子ＲＣＫに接続されている。そして、フリップフロップ１２１₂の反転出力端ＸＱが自身のデータ入力端Ｄ及び次段のフリップフロップ１２１₂のクロック端に接続されている。フリップフロップ１２１₂は、ラッチデータが「０」から「１」になるとキャリーを出力する。以下に、下位ビットラッチ回路１２０₃，１２０₄の段においても同様の処理が行われる。

尚、パルス信号ＣＮＴＰＬＳ［０］，［１］，「２」，［３］，［４］は順番に１パルスずつ入力される。

ＡＤ変換器１１０においては、最上位の下位ビットラッチ回路１２０₄と上位ビットカウンタ部１３０の最下位のカウンタ１３０₀との間に、ビット非整合性を防止するビット非整合性防止回路１４０が配置されている。このビット非整合性防止回路１４０は以下の理由により配置される。即ち、グレイコード及びバイナリコードの複合カウンタ方式においては、グレイコードの最上位ビットＧＣ［４］の変化点タイミングでデータがラッチされると、所謂メタステーブル状態が発生する虞がある。メタステーブル状態が発生すると、グレイコードの最上位のグレイコードデータＧＤ［４］とバイナリコードの最下位ビットデータＢＤ［５］と間にデータの非整合性が発生する結果、誤カウントを起こす可能性がある。

このことについて、図２９Ａ及び図２９Ｂに関連付けて説明する。ここで、図２９Ａ及び図２９Ｂは、ビット非整合性防止回路を配置しない場合の構成及びタイミングチャートを示す図である。図２９Ａのように、ビット非整合性防止回路を配置しない場合、グレイコードＧＣ［４］の立ち下り変化点においてデータがラッチされると、そのタイミングによってはメタステーブル状態が生じる。これにより、グレイコードデータＧＤ［４］とバイナリデータＢＤ［５］の整合性が取れなくなり、３２デジットのデータ飛びが発生する可能性がある。即ち、図２９Ｂに示すように、グレイコードデータＧＤ［４］が立ち下がらなかったにも拘わらず、キャリー（Ｃ_Out）が発生し、上位のバイナリビットＢＤ［５］が反転し、その結果、データ飛びが発生する。

ビット非整合性防止回路１４０を配置した場合の構成及びタイミングチャートを図３０Ａ及び図３０Ｂに示す。ビット非整合性防止回路１４０において、図３０Ｂに示すように、キャリーマスク信号ＣＭＡＳＫにより、グレイコードデータＧＤ［４］の立ち下りで発生するキャリー（Ｃ_Out）を一時マスクしておく。そして、マスク解除後のグレイコードデータＧＤ［４］の値によりキャリーＣ_Outを出力する。このように、ビット非整合性防止回路１４０及びキャリーマスク信号ＣＭＡＳＫを導入することで、コードラッチエラーを防止することができる。

ビット非整合性防止回路１４０は、ビット非整合性防止用ラッチ回路１４１を有する。ビット非整合性防止用ラッチ回路１４１にはキャリーマスク信号ＣＭＡＳＫが供給される。ビット非整合性防止用ラッチ回路１４１は、キャリーマスク信号ＣＭＡＳＫがハイレベルに保持されているとき、対応するグレイコードデータＧＤ［４］のキャリーＣ_Outの出力をマスクする（所定期間停止する）。そして、所定期間経過してキャリーマスク信号ＣＭＡＳＫがローレベルに切り替わったとき、キャリーＣ_Outを出力する。このように、最上位の下位ビットラッチ回路１２０₄の出力が、ビット非整合性防止回路１４０を介して所定期間出力が停止された後、上位Ｍビット用の上位ビットカウンタ部１３０の最下位のカウンタ１３０₀に供給される。

実施例４におけるキャリーマスク信号について説明するための波形図を図３１に示す。キャリーマスク信号ＣＭＡＳＫは、グレイコード（ＧＣ）最上位ビットの立ち下りタイミングに、ハイレレベルとなる信号であることが必要とされる。グレイコードがＮビットの場合、最上位ビット（Ｎビット目）の１つ下の位のビット、即ち、（Ｎ−１）ビット目の反転信号をキャリーマスク信号ＣＭＡＳＫとして使用することができる。これは、Ｎが如何なる値であっても成り立つ。実施例４では、グレイコードＧＣ［３］の反転信号と等価な信号が、キャリーマスク信号ＣＭＡＳＫとして採用されている。

ＡＤ変換器１１０に含まれるキャリーマスク信号生成回路１７０、及び、ビット非整合性防止回路１４０を含むＡＤ変換器の構成例を図３２に示す。キャリーマスク信号生成回路１７０は、ＮＯＲゲート１７１及びバッファ１７２を有する。ＮＯＲゲート１７１にあっては、最上位ビット（Ｎビット目）の１つ下の位のビットのグレイコードＧＣ［３］が第１入力端子に供給され、リセット信号が第２入力端子に供給される。このように、キャリーマスク信号ＣＭＡＳＫは、グレイコードＧＣ［３］の反転信号と等価な信号として生成される。図３２の構成では、ビット非整合性防止回路１４０は、キャリーマスク信号ＣＭＡＳＫの供給ラインに対して直列に接続されたインバータ１４２を有する。インバータ１４２の出力によりキャリーマスク信号ＣＭＡＳＫの反転信号ＸＣＭＡＳＫが得られ、インバータ１４２の出力によりグレイコードＧＣ［３］と同相のキャリーマスク信号ＣＭＡＳＫが得られる。このように、メタステーブル状態が発生する可能性があるグレイコードＧＣ［４］の立ち下りエッジ付近では、キャリーマスク信号ＣＭＡＳＫにより次段へのキャリーをマスクし、マスク解除時のグレイコードデータＧＤ［４］の値によりキャリーを生成する。また、ビット非整合性防止回路１４０を設けずに、データラッチタイミング調整により、メタステーブル状態の発生を防ぐことも可能である。

ＡＤ変換器１１０に含まれるデータラッチタイミング調整回路１８０の構成例を図３３に示し、図３３の回路のタイミングチャートを図３４に示す。このデータラッチタイミング調整回路１８０は、例えば、ＶＣＯ入力部ＶＣＯ_INに配置される。データラッチタイミング調整回路１８０は、最上位の下位ビットラッチ回路１２０₄におけるラッチ動作に用いる比較器１１１の出力信号ＶＣＯをグレイコードデータＧＤのレベル、換言すれば、下位ビットラッチ回路１２０₄のラッチノードの信号に同期させる。そして、グレイコードデータＧＤに同期した信号ＶＣＯを、グレイコードＧＣの変化にタイミングでラッチを行わないように遅延させて下位ビットラッチ回路１２０₄に供給する機能を有する。データラッチタイミング調整回路１８０は、同期ラッチ回路１８１，１８２、及び、遅延部１８３を備えている。同期ラッチ回路１８１は、グレイコードデータＧＤに同期して信号ＶＣＯをラッチして出力する機能を有する。同期ラッチ回路１８２は、グレイコードデータＧＤの反転信号ＣＧＤに同期して信号ＶＣＯをラッチして出力する機能を有する。同期ラッチ回路１８１が信号ＶＣＯの出力を行っているとき、同期ラッチ回路１８２の出力はハイインピーダンス（Ｈｉ−Ｚ）に保持される。同様に、同期ラッチ回路１８２が信号ＶＣＯの出力を行っているとき、同期ラッチ回路１８１の出力はハイインピーダンス（Ｈｉ−Ｚ）に保持される。遅延部１８３は、同期ラッチ回路１８１，１８２でグレイコードデータに同期され、遅延された信号ＶＣＯを、グレイコードＧＣの変化のタイミングでラッチを行わないように遅延させて下位ビットラッチ回路１２０₄に供給する。遅延部１８３は、１又は複数の遅延素子ＤＬＹにより形成され、素子数や遅延素子の遅延値により信号ＶＣＯの遅延量が調整される。

このように、データラッチタイミング調整回路１８０により、グレイコードと同期させ、遅延を与えた同期遅延ラッチ信号（ＶＣＯ_delay）をラッチ信号として使用して、ビット変化点タイミングでのデータラッチを行わないようにする。これにより、図３４に示すように、メタステーブル状態の発生を防止することができる。尚、データラッチタイミング調整回路１８０において、同期ラッチ回路１８１，１８２を並列に設けている理由は、ＡＤ変換器１１０がクロックの半周期の分解能で動作するためである。即ち、この分解能を維持するために、グレイコードデータの立ち上がりと立ち下がりのタイミングで並行するように同期ラッチするように同期ラッチ回路１８１，１８２が並列に設けられている。

実施例５は、実施例１〜実施例４の変形である。実施例５の電子デバイスにあっては、アナログ−デジタル変換器を、逐次比較型アナログ−デジタル変換器から構成する。

逐次比較型のＡＤ変換器の概要を図３５に示す。このＡＤ変換器２１０は、比較器（コンパレータ）２１１、逐次比較クロック生成器（図示せず）を含む制御回路２１２、逐次比較レジスタ２１３、デジタル−アナログ変換器（ＤＡ変換器）２１４、及び、出力レジスタ２１５を備えている。ここで、比較器（コンパレータ）２１１及びデジタル−アナログ変換器（ＤＡ変換器）２１４以外の回路、即ち、逐次比較クロック生成器を含む制御回路２１２、逐次比較レジスタ２１３及び出力レジスタ２１５を構成する半導体装置（ＦＥＴ）を空乏型電界効果トランジスタから構成する。

制御回路２１２は、比較器２１１の比較結果に基づいてＮビット（Ｎ：自然数）の逐次比較レジスタ２１３に設定する値を制御する。比較器２１１は、センサ４０からのアナログ信号と、ＤＡ変換器２１４が逐次比較レジスタ２１３のデジタル値をアナログ値に変換して得られる信号電圧とを比較して、両者の大小関係を示した比較結果を制御回路２１２に出力する。制御回路２１２は、逐次比較レジスタ２１３の上位ビットから下位ビットに向かってビット毎に比較を行い、得られた比較結果に応じて逐次比較レジスタ２１３の設定値を変えることによって、Ｎ回の比較でアナログ信号をデジタル値に変換する。

例えばＮの値が「８」である場合、制御回路２１２は、先ず、逐次比較レジスタ２１３の第７番目のビットだけを「１」に設定し、このデジタル値に対応するアナログの信号電圧値とアナログ信号（信号レベルＶ_Sig）を比較器２１１で比較する。得られた比較結果が、
信号レベルＶ_Sig＜ＤＡ変換器２１４の出力電圧
を示していれば、制御回路２１２は、逐次比較レジスタ２１３の第７番目のビットを「０」に変更し、そうでなければ、逐次比較レジスタ２１３の第７番目のビットを「１」のままとする。そして、第７番目のビットの値を、出力レジスタ２１５に記憶する。これ以後、第７番目のビットに対するのと同様の手順で第０番目のビットビットに至るまでの各ビットについて、ビットを最初は「１」に設定しておき、比較器２１１から出力される比較結果に従い、第７番目のビットの場合と同様に、各ビットを適宜「０」に再設定していく。こうして、８ビット分の比較を行えば、逐次比較レジスタ２１３においてアナログ信号をデジタル値に変換した結果が得られる。そして、ＡＤ変換器２１０の出力（出力レジスタ２１５に記憶されたデジタル値）は、データラッチ部５５に送出される。尚、図３５に示したＡＤ変換器２１０の変換速度は１マイクロ秒乃至数百マイクロ秒程度であり、実施例１〜実施例３において説明したシングルスロープ型アナログ−デジタル変換器よりも変換速度は低速であるが、回路規模を小さくすることが可能である。

実施例６も、実施例１〜実施例４の変形である。実施例６の電子デバイスにあっては、アナログ−デジタル変換器を、デルタ−シグマ変調型（ΔΣ変調型）アナログ−デジタル変換器（以下、『ΔΣＡＤ変換器』と呼ぶ）３１０から構成する。ΔΣＡＤ変換器３１０の基本構成を図３６Ａに示す。ここで、ΔΣＡＤ変換器にあっては、積分器３１１及びデジタル−アナログ変換器（ＤＡ変換器）３１４以外の回路を構成する半導体装置（ＦＥＴ）を空乏型電界効果トランジスタから構成する。

ΔΣＡＤ変換器３１０は、少なくとも、積分器３１１、量子化器（比較器、コンパレータ）３１２、遅延回路３１３、フィードバック系の一部を形成するデジタル−アナログ変換器（ＤＡ変換器）３１４、及び、入力部として機能し、レベルシフト機能を有する加算器３１５を備えている。そして、ΔΣＡＤ変換器３１０においては、センサ４０からのアナログ信号は、積分器３１１、量子化器３１２を通されて１ビットデータとされ、デシメーション回路（デシメーションフィルタ回路）３２１に出力される。デシメーション回路（デシメーションフィルタ回路）３２１にあっては、１ビットデータが多ビット化され、基本的にタイムスロット毎に「１」の数をデジタル加算する。

図３６Ａには、１次のΔΣＡＤ変調器３１０を例に示しているが、ｎ次、例えば、図３６Ｂに示すように、２次のΔΣＡＤ変換器３１０Ａを適用することが望ましい。また、図３６Ｂに示す例では、デシメーションフィルタ回路として、２次のデシメーションフィルタ回路が適用される。但し、デシメーションフィルタ回路として、３次のデシメーションフィルタ回路を適用することも可能である。２次のΔΣＡＤ変換器３１０Ａは、図３６Ｂに示すように、インクリメンタル型ΔΣＡＤ変換器として構成され、ΔΣ変調器としての２つの積分器３１１₁，３１１₂、２つの遅延回路３１３₁，３１３₂、２つのＤＡ変換器３１４₁，３１４₂、及び、２つの加算器３１５₁，３１５₂を備えている。

実施例１〜実施例６において説明した電子デバイスが適用される、例えば、固体撮像装置は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機等の撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機等の電子デバイス（電子機器）全般において、その撮像部（画像取込部）として用いることができる。尚、電子機器に搭載されるモジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。

本開示の電子デバイスの一例である撮像装置（カメラ装置）の構成例を示すブロック図を図３７に示すが、実施例７の電子デバイスである撮像装置４００は、レンズ群４０１等を含む光学系、撮像素子４０２、カメラ信号処理部であるＤＳＰ回路４０３、フレームメモリ４０４、表示装置４０５、記録装置４０６、操作系４０７、及び、電源系４０８等を有している。そして、ＤＳＰ回路４０３、フレームメモリ４０４、表示装置４０５、記録装置４０６、操作系４０７、及び、電源系４０８がバスライン４０９を介して相互に接続された構成を有する。

レンズ群４０１は、被写体からの入射光（像光）を取り込んで撮像素子４０２の撮像面上に結像する。撮像素子４０２は、レンズ群４０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号（アナログ信号）として出力する。表示装置４０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像素子４０２で撮像された動画又は静止画を表示する。記録装置４０６は、撮像素子４０２で撮像された動画又は静止画を、メモリカードやビデオテープ、ＤＶＤ（Digital Versatile Disk）等の記録媒体に記録する。操作系４０７は、ユーザによる操作に基づき、撮像装置４００が有する様々な機能について操作指令を発する。電源系４０８は、ＤＳＰ回路４０３、フレームメモリ４０４、表示装置４０５、記録装置４０６、及び、操作系４０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

このような撮像装置４００は、ビデオカメラやデジタルスチルカメラ、更には、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置４００において、撮像素子４０２として、画像データ（デジタルデータ）の高速読み出しをより低消費電力にて実現可能な、前述した種々の実施例における電子デバイス（固体撮像装置）を用いることができる。これにより、撮像装置４００の低消費電力化に大きく寄与することができる。

実施例８においては、空乏型電界効果トランジスタを構成する種々の電界効果トランジスタについて説明する。

ところで、空乏型電界効果トランジスタをＳＯＩ構造を有する半導体装置（『ＳＯＩ型半導体装置』と呼ぶ）から構成する場合、ＳＯＩ型半導体装置には、大きく分けて２つの構造がある。即ち、一方の構造は、ＳＯＩ型半導体装置の動作時、ゲート電極の直下のチャネル形成領域（ボディ部とも呼ばれる）に誘起される空乏層が、絶縁層とＳＯＩ層との界面まで到達する完全空乏型ＳＯＩ構造（図３８Ａ参照）であり、他方の構造は、空乏層が絶縁層とＳＯＩ層との界面まで到達せず、中性領域が残る部分空乏型ＳＯＩ構造（図３８Ｂ参照）である。

図３８Ａ及び図３８Ｂに示すように、ＳＯＩ型半導体装置は、例えば、スマートカット法と基板貼合せ技術に基づき形成されたＳＯＩ基板や、ＳＩＭＯＸ（Separation by IMplantation of OXygen）方式に基づき形成されたＳＯＩ基板、シリコン半導体基板の表面に絶縁層が形成され、この絶縁層に上にシリコン層が形成されたＳＯＩ基板に形成されている。ここで、ＳＯＩ基板は、シリコン半導体基板７０、ＳｉＯ₂から成る絶縁層７１、シリコン層（ＳＯＩ層）７２が積層された構成、構造を有する。そして、ＳＯＩ型半導体装置にあっては、シリコン層７２に、ドレイン領域７５Ａ、ソース領域７５Ｂ、ドレイン領域７５Ａとソース領域７５Ｂとによって挟まれた半導体層７２の領域であるチャネル形成領域７６、チャネル形成領域７６と対向して、ゲート絶縁層７４を介して設けられたゲート電極７３を備えている。

ここで、完全空乏型ＳＯＩ構造の半導体装置にあっては、ゲート電極７３への電圧の印加によって、ゲート電極７３の直下のチャネル形成領域７６にはチャネル７７が形成され、チャネル７７と絶縁層７１との間に空乏層７８が形成される（図３８Ａ参照）。また、部分空乏型ＳＯＩ構造の半導体装置にあっては、ゲート電極７３への電圧の印加によって、ゲート電極７３の直下のチャネル形成領域７６にはチャネル７７が形成され、チャネル７７の下には空乏層７８が形成されるが、空乏層７８と絶縁層７１の間のボディ部底部には、空乏化されない領域７９が形成される（図３８Ｂ参照）。完全空乏型ＳＯＩ構造の半導体装置と部分空乏型ＳＯＩ構造の半導体装置との違いは、主に、シリコン層（ＳＯＩ層）７２の厚さにあり、完全空乏型ＳＯＩ構造の半導体装置にあっては、シリコン層７２の厚さは、例えば、５０ｎｍ以下であり、部分空乏型ＳＯＩ構造の半導体装置にあっては、シリコン層７２の厚さは、例えば、１００ｎｍ以上である。

あるいは又、空乏型電界効果トランジスタを、特開２００９−１８２３６０に開示されたフィン構造（ダブルゲート構造あるいはトリゲート構造とも呼ばれる）を有する半導体装置とすることができる。図３９Ａに模式的な部分的斜視図を示すフィン構造を有する半導体装置も、ＳＯＩ構造を有する。具体的には、フィン構造を有する空乏型電界効果トランジスタにあっては、シリコン半導体基板８０の表面にＳｉＯ₂から成る絶縁層８１が形成され、絶縁層８１上にはシリコンから成る突出部（ＳＯＩ層）８２が形成されている。そして、この突出部８２に、チャネル形成領域（ボディ部）８６、ドレイン領域８５Ａ、ソース領域８５Ｂが形成されている。また、突出部８２の一部の表面にはゲート絶縁層８４が形成されており、突出部８２を跨ぐように、ゲート絶縁層８４を介してゲート電極８３が形成されている。フィン構造を有する空乏型電界効果トランジスタにあっては、ゲート電極８３及びゲート絶縁層８４がチャネル形成領域（ボディ部）８６の３つの面に対向しており、ゲート電極８３に電圧を印加することで、チャネル形成領域（ボディ部）８６を完全に空乏化させることができ、完全空乏型の半導体装置が構成される。

あるいは又、空乏型電界効果トランジスタを、特表２０１３−５０７０００に開示された深空乏化チャネル構造を有する半導体装置とすることができる。模式的な一部端面図を図３９Ｂに示すように、深空乏化チャネル構造を有する半導体装置は、シリコン半導体基板９０に形成されたｐ−ウエル９８の上方に形成されたソース／ドレイン領域９５、ソース／ドレイン領域９５の間に形成されたチャネル形成領域９６、ゲート絶縁層９４を介してチャネル形成領域９６と対向して形成されたゲート電極９３を備えている。尚、ゲート電極９３の側壁にはサイドウオール９４’が形成されている。そして、ソース／ドレイン領域９５と離間して、且つ、ｐ−ウエル９８と接して端子部（電極層）９７が形成されており、更には、ｐ−ウエル９８とチャネル形成領域９６との境界領域に、ソース／ドレイン領域９５と離間して、高濃度不純物領域９９が形成されている。

尚、空乏型電界効果トランジスタと、高耐圧ＭＯＳトランジスタあるいは低耐圧ＭＯＳトランジスタ（以下、これらを総称して、単に『ＭＯＳトランジスタ』と呼ぶ場合がある）が混在した回路群を形成するためには、例えば、ＳＯＩ基板を使用する場合、ＭＯＳトランジスタを形成すべきＳＯＩ基板の領域から絶縁層７１や半導体層７２を、例えば、エッチング法で除去し、バルクのシリコン半導体基板７０を露出させ、この露出したシリコン半導体基板７０の部分にＭＯＳトランジスタを形成すればよい。あるいは又、選択的に、バルクのシリコン半導体基板７０の空乏型電界効果トランジスタを形成すべき領域に、必要に応じて、イオン注入を行い、空乏型電界効果トランジスタを形成すべき領域に絶縁層７１及び半導体層７２を形成すればよい。

以上、本開示を好ましい実施例に基づき説明したが、本開示はこれらの実施例に限定されるものではない。実施例において説明したＡＤ変換器を含む電子デバイス、空乏型電界効果トランジスタの構成、構造は例示であり、適宜、変更することができるし、高耐圧トランジスタ系回路及び低耐圧トランジスタ系回路を構成する各種の回路も例示であり、適宜、変更することができる。実施例においては、専ら、固体撮像装置から成る電子デバイスを説明したが、電子デバイスは固体撮像装置に限定されるものではない。

尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《電子デバイス：第１の態様》
複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、及び、
センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、
を備えており、
第１半導体チップと第２半導体チップとは積層されており、
信号処理部の少なくとも一部は、空乏型電界効果トランジスタから構成されている電子デバイス。
［Ａ０２］《電子デバイス：第２の態様》
複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、及び、
センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、
を備えており、
第１半導体チップと第２半導体チップとは積層されており、
信号処理部は、高耐圧トランジスタ系回路及び低耐圧トランジスタ系回路から構成されており、
低耐圧トランジスタ系回路の少なくとも一部は、空乏型電界効果トランジスタから構成されている電子デバイス。
［Ａ０３］高耐圧トランジスタ系回路とセンサ部とは、平面的に重なっており、
第２半導体チップにおいて、第１半導体チップのセンサ部と対向する高耐圧トランジスタ系回路の上方には遮光領域が形成されている［Ａ０２］に記載の電子デバイス。
［Ａ０４］高耐圧トランジスタ系回路とセンサ部とは、平面的に重なっていない［Ａ０２］に記載の電子デバイス。
［Ａ０５］センサはイメージセンサから成り、
固体撮像装置から成る［Ａ０１］乃至［Ａ０４］のいずれか１項に記載の電子デバイス。
［Ａ０６］イメージセンサはＣＭＯＳイメージセンサから成る［Ａ０５］に記載の電子デバイス。
［Ａ０７］空乏型電界効果トランジスタは、完全空乏型ＳＯＩ構造を有する［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の電子デバイス。
［Ａ０８］空乏型電界効果トランジスタは、部分空乏型ＳＯＩ構造を有する［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の電子デバイス。
［Ａ０９］空乏型電界効果トランジスタは、フィン構造を有する［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の電子デバイス。
［Ａ１０］空乏型電界効果トランジスタは、深空乏化チャネル構造を有する［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の電子デバイス。
［Ａ１１］信号処理部又は低耐圧トランジスタ系回路は、アナログ−デジタル変換器を含み、
アナログ−デジタル変換器の一部は、空乏型電界効果トランジスタから構成されている［Ａ０１］乃至［Ａ１０］のいずれか１項に記載の電子デバイス。
［Ａ１２］アナログ−デジタル変換器は、シングルスロープ型アナログ−デジタル変換器、逐次比較型アナログ−デジタル変換器、又は、デルタ−シグマ変調型アナログ−デジタル変換器から成る［Ａ１１］に記載の電子デバイス。
［Ａ１３］アナログ−デジタル変換器は、グレイコードカウンタを備えている［Ａ１１］又は［Ａ１２］に記載の電子デバイス。
［Ａ１４］アナログ−デジタル変換器は、複数のセンサに対して１つ設けられており、
シングルスロープ型アナログ−デジタル変換器から成るアナログ−デジタル変換器は、
ランプ電圧生成器、
センサによって取得されたアナログ信号と、ランプ電圧生成器からのランプ電圧とが入力される比較器、及び、
クロック供給部からクロックが供給され、比較器の出力信号に基づいて動作するカウンタ部、
を有し、
少なくともカウンタ部の一部は、空乏型電界効果トランジスタから構成されている［Ａ１１］に記載の電子デバイス。
［Ａ１５］クロック供給部は、空乏型電界効果トランジスタから構成されている［Ａ１４］に記載の電子デバイス。
［Ａ１６］信号処理部又は低耐圧トランジスタ系回路は、アナログ−デジタル変換器に接続されたクロック供給部を含み、
クロック供給部は、空乏型電界効果トランジスタから構成されている［Ａ１１］乃至［Ａ１３］のいずれか１項に記載の電子デバイス。
［Ａ１７］クロック供給部はＰＬＬ回路から構成されている［Ａ１６］に記載の電子デバイス。
［Ａ１８］第２半導体チップには、更に、メモリ部が設けられている［Ａ０１］乃至［Ａ１７］のいずれか１項に記載の電子デバイス。
［Ａ１９］メモリ部が設けられた第３半導体チップを更に備えており、
第１半導体チップ、第２半導体チップ及び第３半導体チップの順に積層されている［Ａ０１］乃至［Ａ１７］のいずれか１項に記載の電子デバイス。
［Ｂ０１］信号処理部は、アナログ−デジタル変換器、メモリ部、データ処理部、電流源及び制御部を備えており、
アナログ−デジタル変換器によってデジタル化されたデジタルデータは、フレームレートよりも速い第１速度でメモリ部に転送され、
データ処理部は、メモリ部から第１速度よりも遅い第２速度でデジタルデータを読み出し、
制御部は、メモリ部からデジタルデータが読み出されるとき、電流源の動作及び少なくともアナログ−デジタル変換器の動作を停止する［Ａ０１］に記載の電子デバイス。
［Ｂ０２］制御部は、電流源の動作及びアナログ−デジタル変換器の動作を垂直同期信号の単位で停止する［Ｂ０１］に記載の電子デバイス。
［Ｂ０３］信号処理部は、センサ部の各センサからセンサ行毎に読み出されるアナログ信号に対して、センサ列の単位で並列に信号処理を行う［Ｂ０１］又は［Ｂ０２］に記載の電子デバイス。
［Ｂ０４］信号処理部は、
アナログ−デジタル変換器でデジタル化されたデジタルデータをラッチするデータラッチ部、及び、
データラッチ部から出力されるデジタルデータをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部、
を有しており、
アナログ−デジタル変換器でデジタル化されたデジタルデータをメモリ部にパイプライン転送する［Ｂ０３］に記載の電子デバイス。
［Ｂ０５］信号処理部は、１水平期間内にアナログ−デジタル変換器によるデジタル化処理を行い、デジタル化されたデジタルデータを次の１水平期間内にデータラッチ部へ転送する［Ｂ０４］に記載の電子デバイス。
［Ｂ０６］信号処理部は、１水平期間内にアナログ−デジタル変換器によるデジタル化処理を行い、デジタル化されたデジタルデータを次の１水平期間内にデータラッチ部及び列デコーダを介してメモリ部へ転送する［Ｂ０４］に記載の電子デバイス。
［Ｂ０７］信号処理部は、
アナログ−デジタル変換器でデジタル化されたデジタルデータをラッチするデータラッチ部、
データラッチ部から出力されるデジタルデータを圧縮するデータ圧縮部、及び、
データ圧縮部から出力されるデジタルデータをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部、
を有しており、
アナログ−デジタル変換器でデジタル化されたデジタルデータをメモリ部にパイプライン転送する［Ｂ０３］に記載の電子デバイス。
［Ｂ０８］信号処理部は、１水平期間内にアナログ−デジタル変換器によるデジタル化処理を行い、デジタル化されたデジタルデータを次の１水平期間内にデータラッチ部へ転送する［Ｂ０７］に記載の電子デバイス。
［Ｂ０９］信号処理部は、１水平期間内にアナログ−デジタル変換器によるデジタル化処理を行い、デジタル化されたデジタルデータを次の１水平期間内にデータラッチ部及び列デコーダを介してメモリ部へ転送する［Ｂ０７］に記載の電子デバイス。
［Ｂ１０］信号処理部は、アナログ−デジタル変換器を２つ以上有し、２つ以上のアナログ−デジタル変換器において並列的にデジタル化処理を行う［Ｂ０１］乃至［Ｂ０９］のいずれか１項に記載の電子デバイス。
［Ｂ１１］２つ以上のアナログ−デジタル変換器は、センサ部の信号線の延びる方向の両側に分けて配置されている［Ｂ１０］に記載の電子デバイス。
［Ｂ１２］信号線に接続されている電流源、信号処理部、及び、メモリ部は、所定数のセンサを単位としたセンサユニット毎に設けられており、
信号処理部は、センサユニット毎にセンサから読み出されるアナログ信号に対して並列に信号処理を行う［Ｂ０１］乃至［Ｂ１１］のいずれか１項に記載の電子デバイス。
［Ｂ１３］信号処理部は、センサユニット毎に所定数のセンサから読み出されるアナログ信号に対して所定の順番で信号処理を行う［Ｂ１２］に記載の電子デバイス。
［Ｂ１４］データ処理部は、メモリ部に対して列アドレスを指定するデコーダと、指定した列アドレスのデジタルデータを読み出すセンスアンプとを有し、
センスアンプ及びデコーダを通してメモリ部からデジタルデータを読み出す［Ｂ０１］乃至［Ｂ１３］のいずれか１項に記載の電子デバイス。
［Ｂ１５］データ処理部は、露光期間中にメモリ部からデジタルデータを読み出す［Ｂ０１］乃至［Ｂ１４］のいずれか１項に記載の電子デバイス。
［Ｂ１６］制御部は、信号線に接続された電流源の動作を停止するとき、信号線と電流源との間の電流パスを遮断する［Ｂ０１］乃至［Ｂ１５］のいずれか１項に記載の電子デバイス。
［Ｂ１７］制御部は、信号線と電流源との間の電流パスを遮断するとき、信号線に固定電位を与える［Ｂ１６］に記載の電子デバイス。

１０Ａ，１０Ｂ，１０Ｃ・・・電子デバイス、２０・・・第１半導体チップ、２１・・・センサ部、２２₁，２２₂・・・パッド部、２３₁，２３₂，２３₃，２３₄・・・ビア部、２４・・・接続部、２５・・・行選択部、２６・・・信号線、２７・・・列選択部、３０・・・第２半導体チップ、３１・・・信号処理部、３１Ａ・・・単位回路部、３２，３２₁，３２₂，３２₃，３２₄・・・メモリ部、３３・・・データ処理部、３４・・・制御部、３５・・・電流源、３６・・・デコーダ、３７，３７₁，３７₂・・・行デコーダ、３８・・・インターフェース（ＩＦ）部、３９・・・列デコーダ／センスアンプ、４０・・・センサ、４１・・・フォトダイオード、４２・・・転送トランジスタ（転送ゲート）、４３・・・リセットトランジスタ、４４・・・増幅トランジスタ、４５，４７・・・選択トランジスタ、４６・・・ＦＤ部（フローティングディフュージョン部，浮遊拡散領域部）、Ｔｒ₁，Ｔｒ₂・・・トランジスタ、ＩＮＶ・・・インバータ、５０，５０₁，５０₂，５０₃，５０₄・・・アナログ−デジタル（ＡＤ）変換器、５１，５１’・・・比較器（コンパレータ）、５２，５２’・・・カウンタ部、５３’・・・ラッチ部、５４・・・ランプ電圧生成器（参照電圧生成部）、５５，５５₁，５５₂・・・データラッチ部、５６・・・パラレル−シリアル変換部（パラシリ変換部）、５７，５７₁，５７₂・・・マルチプレクサ（ＭＵＸ）、５８・・・データ圧縮部、６０・・・第３半導体チップ、７０，８０・・・シリコン半導体基板、７１，８１・・・絶縁層、７２・・・半導体層、８２・・・突出部、７３，８３・・・ゲート電極、７４，８４・・・ゲート絶縁層、７５Ａ，８５Ａ・・・ドレイン領域、７５Ｂ，８５Ｂ・・・ソース領域、７６，８６・・・チャネル形成領域、７７・・・チャネル、７８・・・空乏層、７９・・・空乏化されない領域、１１０・・・ＡＤ変換器、１１１・・・比較器（コンパレータ）、１１２・・・ランプ電圧生成器（参照電圧生成部）、１１３・・・ＰＬＬ回路、１２０・・・下位側Ｎビット用の下位ビットラッチ部、１２０₀，１２０₁，１２０₂，１２０₃，１２０₄・・・下位ビットラッチ回路（ＬＴＣ）、ＶＣＯ_IN・・・入力部（ＶＣＯ入力部）、１２１₀，１２１₁，１２１₂・・・フリップフロップ、１２２₀，１２２₁，１２２₂・・・２入力ＮＡＮＤゲート、１２３₁，１２３₂・・・ＥＸＯＲゲート、１３０・・・上位Ｍビット用の上位ビットカウンタ部、１３０₀〜１３０₉・・・カウンタ、１３１₀・・・フリップフロップ、１３１Ａ・・・ノード、１３１Ｂ・・・出力ノード、１３２・・・ＯＲＮＡＮＤゲート、１３３・・・ＯＲゲート、１３４・・・ＮＡＮＤゲート、１４０・・・ビット非整合性防止回路、１４１・・・ビット非整合性防止用ラッチ回路、１４２・・・インバータ、１５０・・・グレイコードカウンタ、１６０・・・信号処理回路（ＤＰＵ）、１６１・・・変換回路、１６２・・・加算部、１６３・・・減算部、１６４・・・加算部、１７０・・・キャリーマスク信号生成回路、１７１・・・ＮＯＲゲート、１７２・・・バッファ、１８０・・・データラッチタイミング調整回路、１８１，１８２・・・同期ラッチ回路、１８３・・・遅延部、２１０・・・ＡＤ変換器、２１１・・・比較器（コンパレータ）、２１２・・・逐次比較クロック生成器を含む制御回路、２１３・・・逐次比較レジスタ２１３、２１４・・・デジタル−アナログ変換器（ＤＡ変換器）、２１５・・・出力レジスタ、３１０，３１０Ａ・・・デルタ−シグマ変調型（ΔΣ変調型）アナログ−デジタル変換器、３１１，３１１₁，３１１₂・・・積分器、３１２・・・量子化器（比較器、コンパレータ）、３１４，３１４₁，３１４₂・・・遅延回路に相当するデジタル−アナログ変換器、３１５，３１５₁，３１５₂・・・加算器、３２１・・・デシメーション回路（デシメーションフィルタ回路）、４００・・・撮像装置、４０１・・・レンズ群、４０２・・・撮像素子、４０３・・・カメラ信号処理部であるＤＳＰ回路、４０４・・・フレームメモリ、４０５・・・表示装置、４０６・・・記録装置、４０７・・・操作系、４０８・・・電源系、４０９・・・バスライン、ＣＫ・・・クロック、ＴＲＤ・・・転送信号、ＲＳＴ・・・リセット信号、ＳＥＬ・・・選択信号

Claims (31)

1. 複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、
   センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、及び、
   メモリ部が設けられた第３半導体チップ、
   を備えた、固体撮像装置から成る電子デバイスであって、
   センサはイメージセンサから成り、
   第１半導体チップ、第２半導体チップ及び第３半導体チップは、第１半導体チップを光入射側として、任意の順に積層されており、
   信号処理部は、アナログ−デジタル変換器を含み、アナログ−デジタル変換器の一部は、空乏型電界効果トランジスタから構成されており、
   信号処理部は、データ処理部、制御部及び電流源を更に備えており、
   センサとアナログ−デジタル変換器とは信号線によって繋がれており、
   信号線は電流源に接続されており、
   信号処理部は、アナログ−デジタル変換器によってデジタル化されたデジタルデータを、フレームレートよりも速い第１速度でメモリ部に転送し、
   データ処理部は、メモリ部から第１速度よりも遅い第２速度でデジタルデータを読み出し、
   制御部は、メモリ部からデジタルデータが読み出されるとき、電流源の動作及び少なくともアナログ−デジタル変換器の動作を停止し、信号線と電流源との間の電流パスを遮断し、信号線に固定電位を与える電子デバイス。
2. 複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、
   センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、及び、
   メモリ部が設けられた第３半導体チップ、
   を備えた、固体撮像装置から成る電子デバイスであって、
   センサはイメージセンサから成り、
   第１半導体チップ、第２半導体チップ及び第３半導体チップは、第１半導体チップを光入射側として、任意の順に積層されており、
   信号処理部は、アナログ−デジタル変換器を含み、アナログ−デジタル変換器の一部は、空乏型電界効果トランジスタから構成されており、
   信号処理部は、データ処理部、制御部及び電流源を更に備えており、
   信号処理部は、アナログ−デジタル変換器によってデジタル化されたデジタルデータを、フレームレートよりも速い第１速度でメモリ部に転送し、
   データ処理部は、メモリ部から第１速度よりも遅い第２速度でデジタルデータを読み出し、
   制御部は、メモリ部からデジタルデータが読み出されるとき、電流源の動作及び少なくともアナログ−デジタル変換器の動作を、垂直同期信号の単位で停止する電子デバイス。
3. 複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、
   センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、及び、
   メモリ部が設けられた第３半導体チップ、
   を備えた、固体撮像装置から成る電子デバイスであって、
   センサはイメージセンサから成り、
   第１半導体チップ、第２半導体チップ及び第３半導体チップは、第１半導体チップを光入射側として、任意の順に積層されており、
   信号処理部は、高耐圧トランジスタ系回路及び低耐圧トランジスタ系回路から構成されており、
   低耐圧トランジスタ系回路は、アナログ−デジタル変換器を含み、アナログ−デジタル変換器の一部は、空乏型電界効果トランジスタから構成されており、
   信号処理部は、データ処理部、制御部及び電流源を更に備えており、
   センサとアナログ−デジタル変換器とは信号線によって繋がれており、
   信号線は電流源に接続されており、
   信号処理部は、アナログ−デジタル変換器によってデジタル化されたデジタルデータを、フレームレートよりも速い第１速度でメモリ部に転送し、
   データ処理部は、メモリ部から第１速度よりも遅い第２速度でデジタルデータを読み出し、
   制御部は、メモリ部からデジタルデータが読み出されるとき、電流源の動作及び少なくともアナログ−デジタル変換器の動作を停止し、信号線と電流源との間の電流パスを遮断し、信号線に固定電位を与える電子デバイス。
4. 複数のセンサが配置されて成るセンサ部を有する第１半導体チップ、
   センサによって取得された信号を処理する信号処理部を有する第２半導体チップ、及び、
   メモリ部が設けられた第３半導体チップ、
   を備えた、固体撮像装置から成る電子デバイスであって、
   センサはイメージセンサから成り、
   第１半導体チップ、第２半導体チップ及び第３半導体チップは、第１半導体チップを光入射側として、任意の順に積層されており、
   信号処理部は、高耐圧トランジスタ系回路及び低耐圧トランジスタ系回路から構成されており、
   低耐圧トランジスタ系回路は、アナログ−デジタル変換器を含み、アナログ−デジタル変換器の一部は、空乏型電界効果トランジスタから構成されており、
   信号処理部は、データ処理部、制御部及び電流源を更に備えており、
   信号処理部は、アナログ−デジタル変換器によってデジタル化されたデジタルデータを、フレームレートよりも速い第１速度でメモリ部に転送し、
   データ処理部は、メモリ部から第１速度よりも遅い第２速度でデジタルデータを読み出し、
   制御部は、メモリ部からデジタルデータが読み出されるとき、電流源の動作及び少なくともアナログ−デジタル変換器の動作を、垂直同期信号の単位で停止する電子デバイス。
5. 信号処理部は、センサ部の各センサからセンサ行毎に読み出されるアナログ信号に対して、センサ列の単位で並列に信号処理を行い、
   信号処理部は、
   アナログ−デジタル変換器でデジタル化されたデジタルデータをラッチするデータラッチ部、及び、
   データラッチ部から出力されるデジタルデータをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部、
   を有しており、
   アナログ−デジタル変換器でデジタル化されたデジタルデータをメモリ部にパイプライン転送する請求項１乃至請求項４のいずれか１項に記載の電子デバイス。
6. 信号処理部は、１水平期間内にアナログ−デジタル変換器によるデジタル化処理を行い、デジタル化されたデジタルデータを次の１水平期間内にデータラッチ部へ転送する請求項５に記載の固体撮像装置。
7. 信号処理部は、１水平期間内にアナログ−デジタル変換器によるデジタル化処理を行い、デジタル化されたデジタルデータを次の１水平期間内にデータラッチ部及び列デコーダを介してメモリ部へ転送する請求項５に記載の電子デバイス。
8. 信号処理部は、センサ部の各センサからセンサ行毎に読み出されるアナログ信号に対して、センサ列の単位で並列に信号処理を行い、
   信号処理部は、
   アナログ−デジタル変換器でデジタル化されたデジタルデータをラッチするデータラッチ部、
   データラッチ部から出力されるデジタルデータを圧縮するデータ圧縮部、及び、
   データ圧縮部から出力されるデジタルデータをパラレルデータからシリアルデータに変換するパラレル−シリアル変換部、
   を有しており、
   アナログ−デジタル変換器でデジタル化されたデジタルデータをメモリ部にパイプライン転送する請求項１乃至請求項４のいずれか１項に記載の電子デバイス。
9. 信号処理部は、１水平期間内にアナログ−デジタル変換器によるデジタル化処理を行い、デジタル化されたデジタルデータを次の１水平期間内にデータラッチ部へ転送する請求項８に記載の固体撮像装置。
10. 信号処理部は、１水平期間内にアナログ−デジタル変換器によるデジタル化処理を行い、デジタル化されたデジタルデータを次の１水平期間内にデータラッチ部及び列デコーダを介してメモリ部へ転送する請求項８に記載の電子デバイス。
11. 信号処理部は、アナログ−デジタル変換器を２つ以上有し、２つ以上のアナログ−デジタル変換器において並列的にデジタル化処理を行う請求項１乃至請求項１０のいずれか１項に記載の電子デバイス。
12. ２つ以上のアナログ−デジタル変換器は、センサ部の信号線の延びる方向の両側に分けて配置されている請求項１１に記載の電子デバイス。
13. 信号線に接続されている電流源、信号処理部、及び、メモリ部は、所定数のセンサを単位としたセンサユニット毎に設けられており、
    信号処理部は、センサユニット毎にセンサから読み出されるアナログ信号に対して並列に信号処理を行う請求項１乃至請求項１２のいずれか１項に記載の電子デバイス。
14. 信号処理部は、センサユニット毎に所定数のセンサから読み出されるアナログ信号に対して所定の順番で信号処理を行う請求項１３に記載の電子デバイス。
15. データ処理部は、メモリ部に対して列アドレスを指定するデコーダと、指定した列アドレスのデジタルデータを読み出すセンスアンプとを有し、
    センスアンプ及びデコーダを通してメモリ部からデジタルデータを読み出す請求項１乃至請求項１４のいずれか１項に記載の電子デバイス。
16. データ処理部は、露光期間中にメモリ部からデジタルデータを読み出す請求項１乃至請求項１５のいずれか１項に記載の電子デバイス。
17. 高耐圧トランジスタ系回路とセンサ部とは、平面的に重なっており、
    第２半導体チップにおいて、第１半導体チップのセンサ部と対向する高耐圧トランジスタ系回路の上方には遮光領域が形成されている請求項３又は請求項４に記載の電子デバイス。
18. 高耐圧トランジスタ系回路とセンサ部とは、平面的に重なっていない請求項３又は請求項４に記載の電子デバイス。
19. イメージセンサはＣＭＯＳイメージセンサから成る請求項１乃至請求項１８のいずれか１項に記載の電子デバイス。
20. 空乏型電界効果トランジスタは、完全空乏型ＳＯＩ構造を有する請求項１乃至請求項１９のいずれか１項に記載の電子デバイス。
21. 空乏型電界効果トランジスタは、部分空乏型ＳＯＩ構造を有する請求項１乃至請求項１９のいずれか１項に記載の電子デバイス。
22. 空乏型電界効果トランジスタは、フィン構造を有する請求項１乃至請求項１９のいずれか１項に記載の電子デバイス。
23. 空乏型電界効果トランジスタは、深空乏化チャネル構造を有する請求項１乃至請求項１９のいずれか１項に記載の電子デバイス。
24. アナログ−デジタル変換器は、シングルスロープ型アナログ−デジタル変換器から成り、
    シングルスロープ型アナログ−デジタル変換器を構成する、カウンタ部、クロック供給部、比較器、及び、ランプ電圧生成器に備えられたデジタル−アナログ変換器のそれぞれを構成する電界効果トランジスタは、空乏型電界効果トランジスタから成る請求項１乃至請求項２３のいずれか１項に記載の電子デバイス。
25. アナログ−デジタル変換器は、逐次比較型アナログ−デジタル変換器から成り、
    逐次比較型アナログ−デジタル変換器を構成する、逐次比較クロック生成器、逐次比較レジスタ、及び、出力レジスタを構成する電界効果トランジスタは、空乏型電界効果トランジスタから成る請求項１乃至請求項２３のいずれか１項に記載の電子デバイス。
26. アナログ−デジタル変換器は、遅延回路を備えたデルタ−シグマ変調型アナログ−デジタル変換器から成り、
    遅延回路を構成する電界効果トランジスタは、空乏型電界効果トランジスタから成る請求項１乃至請求項２３のいずれか１項に記載の電子デバイス。
27. アナログ−デジタル変換器は、グレイコードカウンタを備えている請求項１乃至請求項２６のいずれか１項に記載の電子デバイス。
28. アナログ−デジタル変換器は、複数のセンサに対して１つ設けられており、
    シングルスロープ型アナログ−デジタル変換器から成るアナログ−デジタル変換器は、
    ランプ電圧生成器、
    センサによって取得されたアナログ信号と、ランプ電圧生成器からのランプ電圧とが入力される比較器、及び、
    クロック供給部からクロックが供給され、比較器の出力信号に基づいて動作するカウンタ部、
    を有し、
    少なくともカウンタ部の一部は、空乏型電界効果トランジスタから構成されている請求項１乃至請求項２３のいずれか１項に記載の電子デバイス。
29. クロック供給部は、空乏型電界効果トランジスタから構成されている請求項２８に記載の電子デバイス。
30. 信号処理部又は低耐圧トランジスタ系回路は、アナログ−デジタル変換器に接続されたクロック供給部を含み、
    クロック供給部は、空乏型電界効果トランジスタから構成されている請求項１乃至請求項２７のいずれか１項に記載の電子デバイス。
31. クロック供給部はＰＬＬ回路から構成されている請求項３０に記載の電子デバイス。

Images