JP5915551B2 - 駆動対象スイッチング素子の駆動回路 - Google Patents

Description

本発明は、過電流保護機能を備える駆動対象スイッチング素子の駆動回路に関する。

この種の駆動回路としては、例えば下記特許文献１に見られるように、半導体スイッチング素子（ＩＧＢＴ）の入出力端子間に流れる電流（コレクタ電流）が閾値電流を超えた場合、ゲート電圧の低下によってコレクタ電流を強制的に制限することで、スイッチング素子を過電流から保護する過電流保護機能を備えるものが知られている。

特開平６−２０９５１９号公報

ここで、本発明者らは、スイッチング素子の入出力端子間の印加電圧（コレクタ及びエミッタ間電圧）に基づき、上記閾値電流を設定することを考えた。閾値電流の設定にあたり、コレクタ及びエミッタ間電圧をパラメータとして用いるのは、コレクタ電流を制限する場合におけるコレクタ及びエミッタ間電圧が高いほど、コレクタ電流を制限する場合に生じるサージ電圧が大きくなることによる。ここで、スイッチング素子の信頼性を維持する観点から、閾値電流を設定する場合のコレクタ及びエミッタ間電圧として、例えば、スイッチング素子の使用時に想定されるコレクタ及びエミッタ間電圧の最大値を用いることが考えられる。

ただし、こうした設定手法を採用すると、実際のコレクタ及びエミッタ間電圧が閾値電流の設定の際に想定した値よりも低い場合、実際のコレクタ電流がスイッチング素子の信頼性を維持可能なコレクタ電流の上限値未満であるにもかかわらず、過電流保護機能を動作させることとなる。すなわち、スイッチング素子に流通可能なコレクタ電流の上限値が制約され、スイッチング素子の使用可能な条件が制約される懸念がある。

本発明は、上記課題を解決するためになされたものであり、その目的は、駆動対象スイッチング素子の入出力端子間に流通可能な電流の上限値が制約されることを好適に回避できる駆動対象スイッチング素子の駆動回路を提供することにある。

上記課題を解決すべく、請求項１記載の発明は、駆動対象スイッチング素子（Ｓ＊＃）の入出力端子間に流れる電流を検出する電流検出手段（５６）と、前記電流検出手段によって検出された電流が閾値電流を超えたことを条件として、前記駆動対象スイッチング素子の開閉制御端子の電荷を放電させることで前記入出力端子間に流れる電流を強制的に制限する電流制限手段（５０，５８，６０，７１）と、前記入出力端子間の印加電圧が高いほど、前記電流制限手段によって強制的に制限する場合に生じるサージ電圧の抑制度合いが大きくなるように該電流制限手段による強制的な制限手法を変更する処理を行う処理手段と、を備えることを特徴とする。

上記発明では、処理手段を備えることで、スイッチング素子の入出力端子間の印加電圧に応じた上記入出力端子間に流れる電流の制限手法が採用される。このため、駆動対象スイッチング素子の入出力端子間に流通可能な電流の上限値が制約されることを好適に回避できる。

第１の実施形態にかかる制御システムの構成図。 同実施形態にかかるドライブユニットの構成図。 昇圧コンバータの出力電圧の推移の一例を示すタイムチャート。 第１の実施形態にかかるソフト遮断処理の手順を示すフローチャート。 同実施形態にかかるソフト遮断処理の一例を示すタイムチャート。 第２の実施形態にかかるドライブユニットの構成図。 同実施形態にかかるソフト遮断処理の手順を示すフローチャート。 第３の実施形態にかかるドライブユニットの構成図。 同実施形態にかかるソフト遮断処理の手順を示すフローチャート。 第４の実施形態にかかるドライブユニットの構成図。 同実施形態にかかるソフト遮断処理の手順を示すフローチャート。 同実施形態にかかるソフト遮断処理の一例を示すタイムチャート。 第５の実施形態にかかるドライブユニットの構成図。 同実施形態にかかるソフト遮断処理の手順を示すフローチャート。 第６の実施形態にかかるドライブユニットの構成図。 同実施形態にかかるソフト遮断処理の手順を示すフローチャート。 その他の実施形態にかかるソフト遮断用経路の抵抗値の選択手法を示す図。 その他の実施形態にかかる閾値電圧の選択手法を示す図。

（第１の実施形態）
以下、本発明にかかる駆動対象スイッチング素子の駆動回路を車載主機として回転機を備える車両に適用した第１の実施形態について、図面を参照しつつ説明する。

図１に示すように、モータジェネレータ１０は、車載主機であり、図示しない駆動輪に連結されている。モータジェネレータ１０は、インバータＩＶ及び直流電源としての昇圧コンバータＣＶを介して高電圧バッテリ１２に接続されている。ここで、昇圧コンバータＣＶは、コンデンサＣと、コンデンサＣに並列接続された一対のスイッチング素子Ｓｃｐ，Ｓｃｎと、一対のスイッチング素子Ｓｃｐ，Ｓｃｎの接続点と高電圧バッテリ１２の正極とを接続するリアクトルＬとを備えている。詳しくは、昇圧コンバータＣＶは、スイッチング素子Ｓｃｐ，Ｓｃｎのオン操作（閉操作）又はオフ操作（開操作）によって、高電圧バッテリ１２の電圧（例えば２８８Ｖ）を所定の電圧（例えば「６５０Ｖ」）を上限として昇圧する機能を有する。

一方、インバータＩＶは、昇圧コンバータＣＶに並列接続された高電位側スイッチング素子Ｓ＊ｐ（＊＝ｕ，ｖ，ｗ）及び低電位側スイッチング素子Ｓ＊ｎの直列接続体を備えている。詳しくは、インバータＩＶは、スイッチング素子Ｓｕｐ，Ｓｕｎの直列接続体と、スイッチング素子Ｓｖｐ，Ｓｖｎの直列接続体と、スイッチング素子Ｓｗｐ，Ｓｗｎの直列接続体とを備えており、これら各直列接続体の接続点は、モータジェネレータ１０のＵ，Ｖ，Ｗ相にそれぞれ接続されている。なお、本実施形態において、インバータＩＶを構成するスイッチング素子Ｓ＊＃（＃＝ｐ，ｎ）が「駆動対象スイッチング素子」に相当する。

ちなみに、本実施形態では、上記スイッチング素子Ｓ￥＃（￥＝ｕ，ｖ，ｗ，ｃ）として、電圧制御形のものが用いられ、より具体的には、ＩＧＢＴが用いられている。そして、スイッチング素子Ｓ￥＃には、フリーホイールダイオードＤ￥＃が逆並列に接続されている。

制御装置１４は、低電圧バッテリ１６を電源し、モータジェネレータ１０の制御量（トルク）をその指令値（トルク指令値）に制御すべく、インバータＩＶや昇圧コンバータＣＶを操作する。詳しくは、制御装置１４は、昇圧コンバータＣＶのスイッチング素子Ｓｃｐ，Ｓｃｎをオンオフ操作すべく、操作信号ｇｃｐ、ｇｃｎをドライブユニットＤＵに対して出力し、また、インバータＩＶのスイッチング素子Ｓｕｐ，Ｓｕｎ，Ｓｖｐ，Ｓｖｎ，Ｓｗｐ，Ｓｗｎをオンオフ操作すべく、操作信号ｇｕｐ，ｇｕｎ，ｇｖｐ，ｇｖｎ，ｇｗｐ，ｇｗｎをドライブユニットＤＵに対して出力する。ここで、高電位側の操作信号ｇ￥ｐと、対応する低電位側の操作信号ｇ￥ｎとは、互いに相補的な信号となっている。換言すれば、高電位側のスイッチング素子Ｓ￥ｐと、対応する低電位側のスイッチング素子Ｓ￥ｎとは、交互にオン状態とされる。

なお、昇圧コンバータＣＶの出力電圧（インバータＩＶの入力電圧）は、トルク指令値が高いほど高くされる傾向にある。また、高電圧バッテリ１２を備える高電圧システムと低電圧バッテリ１６を備える低電圧システムとは、互いに絶縁されており、これらの間の信号の授受は、例えばフォトカプラ等の絶縁素子を備えるインターフェース１８を介して行われる。

続いて、図２を用いて、インバータＩＶの備えるドライブユニットＤＵの構成について説明する。

図示されるように、ドライブユニットＤＵは、１チップ化された半導体集積回路であるドライブＩＣ２０、所定の端子電圧ＶＨ（例えば１５Ｖ）を有する定電圧電源２２、及び定電流駆動回路２４等を備えている。定電流駆動回路２４は、抵抗体２６，２８、オペアンプ３０、定電流電源３２及びＰチャネルＭＯＳＦＥＴ（以下、充電用スイッチング素子３４）を備えている。

詳しくは、抵抗体２６の一端は、定電圧電源２２に接続され、他端は、ドライブＩＣ２０の第１の端子Ｔ１、充電用スイッチング素子３４及びドライブＩＣ２０の第２の端子Ｔ２を介してスイッチング素子Ｓ＊＃の開閉制御端子（ゲート）に接続されている。また、抵抗体２６及び定電圧電源２２の接続点は、ドライブＩＣ２０の第３の端子Ｔ３、抵抗体２８及び定電流電源３２を介してスイッチング素子Ｓ＊＃の出力端子（エミッタ）に接続されている。さらに、抵抗体２８及び定電流電源３２の接続点は、オペアンプ３０の非反転入力端子に接続され、オペアンプ３０の反転入力端子は、第１の端子Ｔ１及び充電用スイッチング素子３４の接続点に接続されている。こうした構成によれば、オペアンプ３０にイネーブル信号が入力される期間において、第１の端子Ｔ１及び充電用スイッチング素子３４の接続点の電位を抵抗体２８及び定電流電源３２の接続点の電位に保持することができ、ゲートの充電電流を一定値とすることができる。すなわち、スイッチング素子Ｓ＊＃のゲートの充電処理を定電流制御にて行うことができる。

スイッチング素子Ｓ＊＃のゲートは、放電用抵抗体３８、ドライブＩＣ２０の第５の端子Ｔ５及びＮチャネルＭＯＳＦＥＴ（以下、放電用スイッチング素子４０）を介してエミッタに接続されている。ここで、本実施形態において、ゲートから、放電用抵抗体３８、第５の端子Ｔ５及び放電用スイッチング素子４０を介してエミッタに至るまでの経路が、スイッチング素子Ｓ＊＃のオフ状態への通常時の切り替えに用いられる「通常時放電経路Ｌｄｉｓ」を構成する。ここで、通常時とは、オン操作指令又はオフ操作指令に基づき後述する充電処理又は放電処理が行われる時のことである。

スイッチング素子Ｓ＊＃のゲートは、また、ドライブＩＣ２０の第６の端子Ｔ６を介してクランプ回路４２に接続されている。クランプ回路４２は、ＮチャネルＭＯＳＦＥＴ（以下、クランプ用スイッチング素子４４）、オペアンプ４６（高速オペアンプ）及び電源４８を備えている。詳しくは、第６の端子Ｔ６は、クランプ用スイッチング素子４４を介してエミッタに接続されている。また、第６の端子Ｔ６及びクランプ用スイッチング素子４４の接続点は、オペアンプ４６の非反転入力端子に接続されている。オペアンプ４６の反転入力端子は、電源４８の正極側に接続され、電源４８の負極側は、エミッタに接続されている。なお、電源４８の端子電圧（以下、クランプ電圧）は、例えば、スイッチング素子Ｓ＊＃の信頼性が短時間で過度に低下するような電流が流れない程度の電圧（例えば１２．５Ｖ）にスイッチング素子Ｓ＊＃の開閉制御端子の印加電圧（ゲート電圧）を制限する値に設定されている。本実施形態において、クランプ電圧は、具体的には、スイッチング素子Ｓ＊＃のミラー電圧以上の電圧であってかつゲート電圧Ｖｇｅの上限電圧（定電圧電源２２の端子電圧ＶＨ）未満の電圧に設定されている。

スイッチング素子Ｓ＊＃のゲートは、さらに、ドライブＩＣ２０の第７の端子Ｔ７を介してソフト遮断回路５０が接続されている。ソフト遮断回路５０は、第１のソフト遮断用抵抗体５２ａ、第２のソフト遮断用抵抗体５２ｂ、第１のソフト遮断用スイッチング素子５４ａ及び第２のソフト遮断用スイッチング素子５４ｂを備えている。詳しくは、第１のソフト遮断用抵抗体５２ａの一端は、第７の端子Ｔ７に接続され、他端は、第１のソフト遮断用スイッチング素子５４ａを介してエミッタに接続されている。また、第２のソフト遮断用抵抗体５２ｂの一端は、第７の端子Ｔ７に接続され、他端は、第２のソフト遮断用スイッチング素子５４ｂを介してエミッタに接続されている。本実施形態では、第１，第２のソフト遮断用抵抗体５２ａ，５２ｂとして、ＮチャネルＭＯＳＦＥＴが用いられている。

ちなみに、本実施形態において、ゲートから、第７の端子Ｔ７及びソフト遮断回路５０を介してエミッタに至るまでの経路が「ソフト遮断用経路Ｌｃｕｔ」を構成する。

スイッチング素子Ｓ＊＃は、その入力端子（コレクタ）及びエミッタ間に流れる電流（以下、コレクタ電流Ｉｃｅ）と相関を有する微少電流（例えば、コレクタ電流Ｉｃｅの「１／１００００」）を出力するセンス端子Ｓｔを備えている。センス端子Ｓｔは、抵抗体（センス抵抗５６）を介してエミッタに接続されている。これにより、センス端子Ｓｔから出力される微少電流によってセンス抵抗５６に電圧降下が生じるため、センス抵抗５６のうちセンス端子Ｓｔ側の電位（以下、センス電圧Ｖｓｅ）を、コレクタ電流と相関を有する電気的な状態量とすることができる。なお、本実施形態において、センス抵抗５６が「電流検出手段」を構成する。また本実施形態では、センス抵抗５６の両端のうちセンス端子Ｓｔ側の電位がエミッタの電位よりも高い場合のセンス電圧Ｖｓｅを正と定義する。

センス電圧Ｖｓｅは、ドライブＩＣ２０の第８の端子Ｔ８を介してドライブＩＣ２０に備えられるコンパレータ５８の非反転入力端子に入力される。コンパレータ５８の反転入力端子には、電源６０の端子電圧（以下、閾値電圧Ｖｔｈ）が入力される。コンパレータ５８の出力信号Ｓｉｇは、駆動制御部３６に入力される。ここで、閾値電圧Ｖｔｈは、例えば、スイッチング素子Ｓ＊＃の信頼性が維持できなくなるコレクタ電流Ｉｃｅが流れる場合のセンス電圧Ｖｓｅの下限値に設定されている。なお、本実施形態において、閾値電圧Ｖｔｈが「閾値電流」に相当する。

スイッチング素子Ｓ＊＃付近には、スイッチング素子Ｓ＊＃の温度（以下、素子温度）を検出するための感温ダイオードＳＤ＊＃が設けられている。感温ダイオードＳＤ＊＃の端子間電圧は、ドライブＩＣ２０の第９，第１０の端子Ｔ９，Ｔ１０を介してドライブＩＣ２０に備えられる温度検出部６２に取り込まれる。温度検出部６２は、上記端子間電圧に基づき算出される素子温度を駆動制御部３６に対して出力する。なお、本実施形態において、感温ダイオードＳＤ＊＃及び温度検出部６２が「温度検出手段」を構成する。

コレクタ及びエミッタ間電圧は、ドライブＩＣ２０の第１１の端子Ｔ１１を介してドライブＩＣ２０に備えられる電圧検出部６４によって検出される。電圧検出部６４は、検出されたコレクタ及びエミッタ間電圧Ｖｃｅを駆動制御部３６に対して出力する。なお、本実施形態において、電圧検出部６４が「電圧検出手段」を構成する。

上記充電用スイッチング素子３４及び放電用スイッチング素子４０は、駆動制御部３６によって操作される。駆動制御部３６は、ドライブＩＣ２０の第１２の端子Ｔ１２を介して入力される上記操作信号ｇ＊＃に基づき、充電用スイッチング素子３４と放電用スイッチング素子４０とを交互にオンオフ操作することでスイッチング素子Ｓ＊＃を駆動する。詳しくは、操作信号ｇ＊＃がオン操作指令となることで、放電用スイッチング素子４０をオフ操作し、また、オペアンプ３０にイネーブル信号を出力することで、充電用スイッチング素子３４をオン操作する充電処理を行う。これにより、スイッチング素子Ｓ＊＃がオン状態（閉状態）に切り替えられる。一方、操作信号ｇ＊＃がオフ操作指令となることで、放電用スイッチング素子４０をオン操作に切り替え、また、上記イネーブル信号の出力を停止させることで、充電用スイッチング素子３４をオフ操作に切り替える放電処理を行う。これにより、スイッチング素子Ｓ＊＃がオフ状態（開状態）に切り替えられる。

駆動制御部３６は、さらに、第２の端子Ｔ２を介して入力されるゲート電圧Ｖｇｅや、第８の端子Ｔ８を介して入力されるセンス電圧Ｖｓｅ等に基づき、過電流保護処理を行う。この処理は、クランプ処理と、ソフト遮断処理とを含む処理である。

まず、クランプ処理について説明すると、この処理は、操作信号ｇ＊＃がオン操作指令とされて充電処理が行われる状況下、ゲート電圧Ｖｇｅが定電圧電源２２の端子電圧ＶＨに到達する以前において、クランプフィルタ時間（例えば１．６μｓｅｃ）に渡ってオペアンプ４６にイネーブル信号を出力することでクランプ用スイッチング素子４４をオン操作する処理である。この処理によれば、例えば、上下アーム短絡が生じる場合において、後述するソフト遮断処理によってスイッチング素子Ｓ＊＃がオフ状態に切り替えられるまでにスイッチング素子Ｓ＊＃に流れるコレクタ電流Ｉｃｅを制限することができる。

続いて、ソフト遮断処理について説明する。この処理は、コンパレータ５８の出力信号の論理が「Ｈ」となる期間が規定時間Ｔα継続されたと判断された場合、充電用スイッチング素子３４及び放電用スイッチング素子４０をオフ操作してかつ、第１のソフト遮断用スイッチング素子５４ａ又は第２のソフト遮断用スイッチング素子５４ｂをオン操作する処理である。ソフト遮断処理の実行により、スイッチング素子Ｓ＊＃が強制的にオフ状態とされ、コレクタ電流の流通が遮断される。なお、本実施形態において、ソフト遮断回路５０、コンパレータ５８及び電源６０が「電流制限手段」を構成する。

ここで、第１，第２のソフト遮断用抵抗体５２ａ，５２ｂは、ゲート電荷の放電経路の抵抗値を高抵抗とするための部材である。これは、コレクタ電流Ｉｃｅが過大である状況下にあっては、スイッチング素子Ｓ＊＃をオン状態からオフ状態へと切り替える速度、換言すればコレクタ及びエミッタ間の遮断速度を大きくすると、サージ電圧が過大となるおそれがあることに鑑みたものである。本実施形態では、第１のソフト遮断用抵抗体５２ａの抵抗値Ｒａは、第２のソフト遮断用抵抗体５２ｂの抵抗値Ｒｂよりも高く設定され、第２のソフト遮断用抵抗体５２ｂの抵抗値Ｒｂは、放電用抵抗体３８の抵抗値Ｒｄｉｓよりも高く設定されている。

続いて、上記ソフト遮断処理について更に説明する。

本実施形態では、電圧検出部６４によって検出されたコレクタ及びエミッタ間電圧Ｖｃｅが高いほど、ソフト遮断処理によってコレクタ電流を強制的に遮断する場合に生じるサージ電圧の抑制度合いが大きくなるように上記強制的な遮断手法を変更する。具体的には、コレクタ及びエミッタ間電圧Ｖｃｅが高いほど、ソフト遮断用経路Ｌｃｕｔの抵抗値を増大させる。本発明者らは、インバータＩＶの入力電圧が高いほどコレクタ電流を遮断する場合に生じるサージ電圧が大きくなること、及びインバータＩＶの入力電圧がモータジェネレータ１０の出力すべきトルクに応じて都度変化することに鑑みて上記抵抗値を増大させる手法を採用した。なお、図３には、インバータＩＶの入力電圧が都度変化することの一例を示した。

図４に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部３６によって例えば所定周期で繰り返し実行される。なお、本実施形態にかかる駆動制御部３６は、ハードウェアであるため、図４に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、まずステップＳ１０において、操作信号ｇ＊＃がオフ操作指令であるか否かを判断する。この処理は、スイッチング素子Ｓ＊＃がオフ状態とされる期間におけるコレクタ及びエミッタ間電圧Ｖｃｅ（インバータＩＶの入力電圧）が検出可能な状況であるか否かを判断するための処理である。

ステップＳ１０において肯定判断された場合には、ステップＳ１２に進み、コレクタ及びエミッタ間電圧Ｖｃｅが規定電圧Ｖα以下であるか否かを判断する。この処理は、ソフト遮断処理によってコレクタ電流を遮断する場合に生じるサージ電圧が大きくなる状況であるか否かを判断するための処理である。ここで、オフ操作指令がなされる期間におけるコレクタ及びエミッタ間電圧Ｖｃｅを用いるのは、インバータＩＶの入力電圧が高いほど、ソフト遮断処理によってスイッチング素子Ｓ＊＃をオフ状態に切り替える場合に生じるサージ電圧が大きくなることに基づく。

ステップＳ１２において肯定判断された場合には、コレクタ電流を遮断する場合に生じるサージ電圧が大きくならないと判断し、ステップＳ１４に進む。ステップＳ１４では、ソフト遮断処理で用いるソフト遮断用スイッチング素子として、第２のソフト遮断用スイッチング素子５４ｂを選択する。これにより、その後ソフト遮断処理が行われる場合において、ゲート電荷の放電速度を高くすることができる。

一方、上記ステップＳ１２において否定判断された場合には、サージ電圧が大きくなるおそれがあると判断し、ステップＳ１６に進む。ステップＳ１６では、ソフト遮断処理で用いるソフト遮断用スイッチング素子として、第１のソフト遮断用スイッチング素子５４ａを選択する。これにより、その後ソフト遮断処理が行われる場合において、ゲート電荷の放電速度を低くすることができる。

上記ステップＳ１４、Ｓ１６の処理が完了した場合や、上記ステップＳ１０において否定判断された場合には、ステップＳ１８に進み、コンパレータ５８の出力信号Ｓｉｇの論理が規定時間Ｔα継続して「Ｈ」となったか否かを判断する。ステップＳ１８において肯定判断された場合には、ステップＳ２０に進み、第１，第２のソフト遮断用スイッチング素子５４ａ，５４ｂのうち上記ステップＳ１４又はＳ１６の処理で選択された方をオン操作に切り替える。また、充電用スイッチング素子３４、放電用スイッチング素子４０及びクランプ用スイッチング素子４４をオフ操作に切り替える。

続くステップＳ２２では、フェール信号ＦＬを出力する処理を行う。フェール信号ＦＬは、先の図２に示すドライブＩＣ２０の第１３の端子Ｔ１３を介して低電圧システム（制御装置１４）に出力される。このフェール信号ＦＬにより、インバータＩＶや昇圧コンバータＣＶのシャットダウンが行われる。

なお、上記ステップＳ１８において否定判断された場合や、ステップＳ２２の処理が完了した場合には、この一連の処理を一旦終了する。

次に、図５を用いて、本実施形態にかかるソフト遮断処理の効果について説明する。ここで、図５は、ゲート電圧Ｖｇｅ、コレクタ及びエミッタ間電圧Ｖｃｅ、センス電圧Ｖｓｅ、並びにコレクタ電流Ｉｃｅの推移を示す。

図示される例では、時刻ｔ１においてセンス電圧Ｖｓｅが閾値電圧Ｖｔｈを超え、その後時刻ｔ２においてソフト遮断処理によってコレクタ電流Ｉｃｅの遮断が開始される。ここで、図５のコレクタ及びエミッタ間電圧Ｖｃｅについて、第２のソフト遮断用スイッチング素子５４ｂを選択してソフト遮断処理を行う場合の波形を実線にて示し、第１のソフト遮断用スイッチング素子５４ａを選択してソフト遮断処理を行う場合の波形を破線にて示した。ソフト遮断用経路Ｌｃｕｔの抵抗値Ｒｃｕｔを増大させることにより、サージ電圧を所定値ΔＶ低減することができる。なお、図中、第１のソフト遮断用スイッチング素子５４ａを選択してソフト遮断処理を行う場合のコレクタ電流Ｉｃｅの推移を一点鎖線にて示した。

以上詳述した本実施形態によれば、以下の効果が得られるようになる。

（１）オフ操作指令がなされる期間におけるコレクタ及びエミッタ間電圧Ｖｃｅが規定電圧Ｖα以下であると判断された場合、第２のソフト遮断用スイッチング素子５４ｂを選択してソフト遮断処理を行った。一方、コレクタ及びエミッタ間電圧Ｖｃｅが規定電圧Ｖαを超えたと判断された場合、第１のソフト遮断用スイッチング素子５４ａを選択してソフト遮断処理を行った。こうした処理によれば、インバータＩＶの入力電圧に応じてスイッチング素子Ｓ＊＃の保護方式を変更することができるため、ソフト遮断処理によってスイッチング素子Ｓ＊＃がオフ状態に切り替えられる場合のサージ電圧の増大を抑制しつつ、スイッチング素子Ｓ＊＃に流通可能なコレクタ電流の上限値が制約されることを好適に回避できる。したがって、スイッチング素子Ｓ＊＃の使用可能な条件が制約されることを回避できる。

（２）インバータＩＶの入力側に昇圧コンバータＣＶが接続された制御システムを採用した。こうしたシステムにおいては、トルク指令値に応じてインバータＩＶの入力電圧が都度変化し得る。このため、ソフト遮断用経路Ｌｃｕｔの抵抗値をコレクタ及びエミッタ間電圧Ｖｃｅに応じて変更する本実施形態の利用価値が高い。

（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ソフト遮断処理で用いるソフト遮断用スイッチング素子の選択手法を変更する。

図６に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図６において、先の図２に示した部材と同一の部材については、便宜上、同一の符号を付している。

図示されるように、ドライブＩＣ２０は、更に、メモリ６６を備えている。メモリ６６は、コレクタ及びエミッタ間電圧Ｖｃｅが高いほど素子温度の想定値（以下、閾値温度Ｓｔｈ）が高くなるように、コレクタ及びエミッタ間電圧Ｖｃｅと関係付けられて閾値温度Ｓｔｈが記憶された「温度記憶手段」を構成する。ここで、メモリ６６に閾値温度Ｓｔｈが記憶されているのは、後述するソフト遮断処理で用いるためである。

なお、閾値温度Ｓｔｈは、例えば、上記充電処理及び放電処理によってスイッチング素子Ｓ＊＃が駆動される場合における素子温度の最大値とすればよい。また、本実施形態では、メモリ６６として、電力供給なしで情報を保持可能な手段を用いており、具体的には、不揮発性メモリ（例えば、ＥＥＰＲＯＭ（登録商標）や、フラッシュメモリ）を用いている。

図７に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部３６によって例えば所定周期で繰り返し実行される。なお、図７において、先の図４に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。また、本実施形態にかかる駆動制御部３６は、ハードウェアであるため、図７に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、ステップＳ１２において肯定判断された場合には、ステップＳ２４に進み、メモリ６６に記憶された閾値温度Ｓｔｈの中からコレクタ及びエミッタ間電圧Ｖｃｅに応じた閾値温度Ｓｔｈを選択する。具体的には、コレクタ及びエミッタ間電圧Ｖｃｅが高いほど、高い閾値温度Ｓｔｈを選択する。これは、インバータＩＶの入力電圧が高いほど、素子温度が高くなるためである。なお、閾値温度Ｓｔｈは、例えば、閾値温度Ｓｔｈと、コレクタ及びエミッタ間電圧Ｖｃｅとが関係付けられたマップから選択すればよい。また、本実施形態において、本ステップの処理が「温度選択手段」を構成する。

続くステップＳ２６では、素子温度Ｓｄが閾値温度Ｓｔｈ以下であるか否かを判断する。この処理は、ソフト遮断処理で用いるソフト遮断用スイッチング素子として、第２のソフト遮断用スイッチング素子５４ｂを選択することを許可するための処理である。この処理は、スイッチング素子Ｓ＊＃の信頼性が低下することを回避するための処理である。

つまり、例えば、感温ダイオードＳＤ＊＃や温度検出部６２等に何らかの異常が生じることで、検出されたコレクタ及びエミッタ間電圧Ｖｃｅが実際のコレクタ及びエミッタ間電圧よりも低くなり得る。この場合、ソフト遮断処理によってコレクタ電流が遮断される場合にサージ電圧が大きくなることはないと判断される。そして、ソフト遮断用スイッチング素子として、第１，第２のソフト遮断用スイッチング素子５４ａ，５４ｂのうちゲート電荷の放電速度が高い方である第２のソフト遮断用スイッチング素子５４ｂが選択される。ここで、ソフト遮断処理によって第２のソフト遮断用スイッチング素子５４ｂがオン操作されると、実際のコレクタ及びエミッタ間電圧が高い状況下においてゲート電荷の放電速度が高くされることから、サージ電圧が想定した値よりも大きくなり得る。この場合、サージ電圧がスイッチング素子Ｓ＊＃の信頼性を維持可能な上限値を超え、スイッチング素子Ｓ＊＃の信頼性が低下するおそれがある。こうした事態に対処すべく、ステップＳ２４、Ｓ２６の処理を設けた。なお、本実施形態において、ステップＳ２６の処理が「許可手段」を構成する。

ステップＳ２６において肯定判断された場合には、第２のソフト遮断用スイッチング素子５４ｂを用いること（放電速度の上昇）を許可し、ステップＳ１４に進む。一方、上記ステップＳ２６において否定判断された場合には、第２のソフト遮断用スイッチング素子５４ｂを用いることを禁止する。このため、ステップＳ１６において、第１のソフト遮断用スイッチング素子５４ａを選択する。

なお、上記ステップＳ１８において否定判断された場合や、ステップＳ２２の処理が完了した場合には、この一連の処理を一旦終了する。

以上説明した本実施形態によれば、上記第１の実施形態で得られる効果に加えて、以下の効果が得られる。

（３）コレクタ及びエミッタ間電圧Ｖｃｅが規定電圧Ｖα以下であってかつ、素子温度Ｓｄが閾値温度Ｓｔｈ以下であると判断された場合、ソフト遮断処理で用いるソフト遮断用スイッチング素子Ｓ＊＃として、第２のソフト遮断用スイッチング素子５４ｂを選択した。このため、検出されたコレクタ及びエミッタ間電圧Ｖｃｅが実際のコレクタ及びエミッタ間電圧よりも低い場合であっても、ソフト遮断処理が行われる場合にサージ電圧が大きくなることを回避できる。これにより、スイッチング素子Ｓ＊＃の信頼性が低下することを回避できる。

（第３の実施形態）
以下、第３の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ソフト遮断用経路Ｌｃｕｔの抵抗値の変更手法を変更する。

図８に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図８において、先の図２に示した部材と同一の部材については、便宜上、同一の符号を付している。

図示されるように、本実施形態にかかるソフト遮断回路５０は、ソフト遮断用抵抗体６８と、ＮチャネルＭＯＳＦＥＴ（以下、ソフト遮断用スイッチング素子７０）とを備えている。詳しくは、ソフト遮断用抵抗体６８の一端は、第７の端子Ｔ７に接続され、他端は、ソフト遮断用スイッチング素子７０を介してエミッタに接続されている。ここで、ソフト遮断用抵抗体６８の抵抗値Ｒｃは、放電用抵抗体３８の抵抗値Ｒｄｉｓよりも高く設定されている。なお、本実施形態において、ソフト遮断用スイッチング素子７０が「抵抗値変更手段」を構成する。

また、本実施形態において、ドライブＩＣ２０は、上記第１の実施形態で説明したメモリ６６を備えている。ここで、本実施形態において、メモリ６６には、コレクタ及びエミッタ間電圧Ｖｃｅが高いほどソフト遮断用経路Ｌｃｕｔの抵抗値Ｒｃｕｔが高くなるように、コレクタ及びエミッタ間電圧Ｖｃｅと関係付けられて上記抵抗値Ｒｃｕｔが記憶されている。なお、本実施形態において、メモリ６６が「抵抗値記憶手段」を構成する。

図９に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部３６によって例えば所定周期で繰り返し実行される。なお、図９において、先の図４に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。また、本実施形態にかかる駆動制御部３６は、ハードウェアであるため、図９に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、ステップＳ１０において肯定判断された場合には、ステップＳ２８に進み、メモリ６６に記憶されたソフト遮断用経路の抵抗値Ｒｃｕｔの中からコレクタ及びエミッタ間電圧Ｖｃｅに応じた抵抗値Ｒｃｕｔを選択する。具体的には、コレクタ及びエミッタ間電圧Ｖｃｅが高いほど、高い上記抵抗値Ｒｃｕｔを選択する。なお、ソフト遮断用経路の抵抗値Ｒｃｕｔは、例えば、上記抵抗値Ｒｃｕｔと、エミッタ及びエミッタ間電圧Ｖｃｅとが関係付けられたマップから選択すればよい。また、本実施形態において、本ステップの処理が「抵抗値選択手段」を構成する。

ステップＳ２８の処理が完了した場合や、上記ステップＳ１０において否定判断された場合には、ステップＳ１８に進む。そして、ステップＳ１８において肯定判断された場合には、ステップＳ３０に進む。ステップＳ３０では、ソフト遮断用経路Ｌｃｕｔの実際の抵抗値を上記ステップＳ２８において選択された抵抗値Ｒｃｕｔにすべく、ソフト遮断用スイッチング素子７０のゲート電圧を操作することでソフト遮断用スイッチング素子７０のオン抵抗ΔＲｏｎを調整する。この調整手法は、ソフト遮断用抵抗体６８の抵抗値Ｒｃ及び上記オン抵抗ΔＲｏｎの加算値がソフト遮断用経路の抵抗値Ｒｃｕｔとなることに鑑みた手法である。ここでは、コレクタ及びエミッタ間電圧Ｖｃｅが高いほど、上記オン抵抗ΔＲｏｎが高くなるようにソフト遮断用スイッチング素子７０のゲート電圧を操作する。ちなみに、本ステップの処理において、ソフト遮断用スイッチング素子７０のゲート電圧は、飽和領域でソフト遮断用スイッチング素子７０を駆動させる電圧に設定される。ここで、飽和領域とは、ソフト遮断用スイッチング素子７０のドレイン及びソース間電圧の大きさにかかわらずドレイン電流が一定となる領域である。

ステップＳ３０の処理が完了した場合、ステップＳ２２に進む。

なお、上記ステップＳ１８において否定判断された場合や、ステップＳ２２の処理が完了した場合には、この一連の処理を一旦終了する。

以上説明した本実施形態によれば、上記第１の実施形態で得られる効果に加えて、以下の効果が得られる。

（４）メモリ６６に記憶されたソフト遮断用経路の抵抗値Ｒｃｕｔを用い、コレクタ及びエミッタ間電圧Ｖｃｅに応じたソフト遮断用経路の抵抗値Ｒｃｕｔを選択した。そして、ソフト遮断用経路Ｌｃｕｔの実際の抵抗値を上記選択された抵抗値Ｒｃｕｔとすべくソフト遮断用スイッチング素子７０のゲート電圧を操作した。メモリ６６を備えることで、コレクタ及びエミッタ間電圧Ｖｃｅに応じて上記抵抗値Ｒｃｕｔを連続的に設定することができる。このため、ソフト遮断処理によってスイッチング素子Ｓ＊＃がオフ状態に切り替えられる場合のサージ電圧の増大を好適に抑制しつつ、スイッチング素子Ｓ＊＃に流通可能なコレクタ電流の上限値が制約されることをより好適に回避できる。

（第４の実施形態）
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、コレクタ電流を強制的に遮断する場合に生じるサージ電圧の抑制度合いが大きくなるように上記強制的な遮断手法を変更する構成として、ソフト遮断用経路Ｌｃｕｔの抵抗値を変更する構成に代えて、閾値電圧Ｖｔｈを変更する構成を採用する。

図１０に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図１０において、先の図２に示した部材と同一の部材については、便宜上、同一の符号を付している。

図示されるように、ドライブＩＣ２０は、ソフト遮断回路５０として、上記第３の実施形態の図８に示した回路を備えている。ただし、本実施形態では、ソフト遮断用スイッチング素子７０がオン操作される場合のソフト遮断用スイッチング素子７０のゲート電圧として、ソフト遮断用スイッチング素子７０のドレイン及びソース間電圧の上昇に伴ってドレイン電流が増大する非飽和領域でソフト遮断用スイッチング素子７０を駆動させる電圧が設定される。この場合、ソフト遮断用スイッチング素子７０がオン操作されるときのソフト遮断用スイッチング素子７０のオン抵抗は略０とされる。

また、ドライブＩＣ２０は、閾値電圧Ｖｔｈを生成するための部材として、電源６０に代えて、閾値電圧生成回路７１を備えている。閾値電圧生成回路７１は、電源７２、第１〜第４の抵抗体７４ａ〜７４ｄ、及び一対のＮチャネルＭＯＳＦＥＴ（以下、第１のスイッチ７６ａ，第２のスイッチ７６ｂ）を備えている。詳しくは、電源７２の正極は、第１の抵抗体７４ａ、第２の抵抗体７４ｂ及び第１のスイッチ７６ａの直列接続体を介してエミッタに接続されている。また、電源７２の正極は、第３の抵抗体７４ｃ、第４の抵抗体７４ｄ及び第２のスイッチ７６ｂの直列接続体を介してエミッタに接続されている。

第１の抵抗体７４ａ及び第２の抵抗体７４ｂの接続点と、第３の抵抗体７４ｃ及び第４の抵抗体７４ｄの接続点とは、コンパレータ５８の反転入力端子に接続されている。また、第１のスイッチ７６ａ及び第２のスイッチ７６ｂは、駆動制御部３６によって操作される。

ここで、本実施形態では、第２の抵抗体７４ｂの抵抗値Ｒ１が第４の抵抗体７４ｄの抵抗値Ｒ２よりも低く設定されている。このため、第１のスイッチ７６ａをオン操作してかつ第２のスイッチ７６ｂをオフ操作する場合の閾値電圧（以下、第１の閾値電圧Ｖ１）は、第１のスイッチ７６ａをオフ操作してかつ第２のスイッチ７６ｂをオン操作する場合の閾値電圧（以下、第２の閾値電圧Ｖ２）よりも高くなる。

図１１に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部３６によって例えば所定周期で繰り返し実行される。なお、図１１において、先の図４に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。また、本実施形態にかかる駆動制御部３６は、ハードウェアであるため、図１１に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、ステップＳ１２において肯定判断された場合、ステップＳ３２に進み、閾値電圧Ｖｔｈとして第１の閾値電圧Ｖ１を選択すべく、第１のスイッチ７６ａをオン操作してかつ第２のスイッチ７６ｂをオフ操作する。

一方、上記ステップＳ１２において否定判断された場合には、ステップＳ３４に進み、閾値電圧Ｖｔｈとして第２の閾値電圧Ｖ２を選択すべく、第１のスイッチ７６ａをオフ操作してかつ第２のスイッチ７６ｂをオン操作する。

ステップＳ３２、Ｓ３４の処理が完了した場合や、上記ステップＳ１０において否定判断された場合には、ステップＳ１８に進む。そして、ステップＳ１８において肯定判断された場合には、過電流が流れていると判断し、ステップＳ３６に進む。ステップＳ３６では、ソフト遮断用スイッチング素子７０をオン操作する。その後、ステップＳ２２に進む。

なお、上記ステップＳ１８において否定判断された場合や、ステップＳ２２の処理が完了した場合には、この一連の処理を一旦終了する。

次に、図１２に、本実施形態にかかるソフト遮断処理の一例を示す。ここで、図１２は、スイッチング素子Ｓ＊＃がオフ状態に切り替えられる場合のコレクタ電流Ｉｃｅと、コレクタ及びエミッタ間電圧Ｖｃｅとの推移である。

図示されるように、コレクタ及びエミッタ間電圧Ｖｃｅに応じて閾値電圧Ｖｔｈを変更することができる。このため、ソフト遮断処理が行われる場合のサージ電圧の増大を抑制しつつ、スイッチング素子Ｓ＊＃に流通可能なコレクタ電流の上限値が制限されることを回避できる。

以上説明した本実施形態によれば、上記第１の実施形態で得られる効果に加えて、以下の効果が得られる。

（５）オフ操作指令がなされる期間において、閾値電圧Ｖｔｈを変更すべく第１のスイッチ７６ａ及び第２のスイッチ７６ｂを操作した。本実施形態では、第１のスイッチ７６ａ及び第２のスイッチ７６ｂのうちいずれか１つがオン操作され、閾値電圧Ｖｔｈとして第１，第２の閾値電圧Ｖ１，Ｖ２の２つを想定した。ここで、何らかの理由によって第１のスイッチ７６ａ及び第２のスイッチ７６ｂの双方がオン操作されたり、オフ操作されたりすると、閾値電圧Ｖｔｈが当初想定した値よりも低くなったり、高くなったりする。閾値電圧Ｖｔｈが当初想定した値よりも低くなる場合、スイッチング素子Ｓ＊＃に過電流が流れていないにもかかわらずソフト遮断処理が実行されることで、スイッチング素子Ｓ＊＃の使用条件が大きく制約される懸念がある。一方、閾値電圧Ｖｔｈが当初想定した値よりも高くなる場合、実際には過電流が流れているにもかかわらずソフト遮断処理が実行されず、スイッチング素子Ｓ＊＃の信頼性が低下するおそれがある。

ここで、オフ操作指令がなされる期間においては、コレクタ電流が流れていない。このため、オフ操作指令がなされる期間において閾値電圧Ｖｔｈを変更する本実施形態によれば、スイッチング素子Ｓ＊＃の使用条件が大きく制約されたり、スイッチング素子Ｓ＊＃の信頼性が低下したりすることを回避できる。

（第５の実施形態）
以下、第５の実施形態について、先の第４の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、閾値電圧Ｖｔｈの選択手法を変更する。

図１３に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図１３において、先の図１０に示した部材と同一の部材については、便宜上、同一の符号を付している。

図示されるように、ドライブＩＣ２０は、上記第２の実施形態で説明した閾値温度Ｓｔｈが記憶されたメモリ６６を備えている。

図１４に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部３６によって例えば所定周期で繰り返し実行される。なお、図１４において、先の図７，図１１に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。また、本実施形態にかかる駆動制御部３６は、ハードウェアであるため、図１４に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、ステップＳ１２において肯定判断された場合、ステップＳ２４に進み、コレクタ及びエミッタ間電圧Ｖｃｅに応じて閾値温度Ｓｔｈを選択する。その後、ステップＳ２６において、素子温度Ｓｄが閾値温度Ｓｔｈ以下であるか否かを判断する。

ステップＳ２６において肯定判断された場合には、閾値電圧Ｖｔｈを第１の閾値電圧Ｖ１とすること（閾値電圧Ｖｔｈの増大）を許可し、ステップＳ３２に進む。一方、ステップＳ２６において否定判断された場合には、閾値電圧Ｖｔｈを第１の閾値電圧Ｖ１とすることを禁止し、ステップＳ３４に進む。

なお、上記ステップＳ１８において否定判断された場合や、ステップＳ２２の処理が完了した場合には、この一連の処理を一旦終了する。

以上説明した本実施形態によれば、上記第５の実施形態の効果に加えて、上記第２の実施形態の（３）の効果と同様の効果を得ることができる。

（第６の実施形態）
以下、第６の実施形態について、先の第４の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、閾値電圧Ｖｔｈの選択手法を変更する。

図１５に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図１５において、先の図１０に示した部材と同一の部材については、便宜上、同一の符号を付している。

図示されるように、ドライブＩＣ２０は、上記第５の実施形態で説明したメモリ６６を備えている。ここで、本実施形態において、メモリ６６には、コレクタ及びエミッタ間電圧Ｖｃｅが高いほど閾値電圧Ｖｔｈが連続的に低くなるように、コレクタ及びエミッタ間電圧Ｖｃｅと関係付けられて閾値電圧Ｖｔｈが記憶されている。なお、本実施形態において、メモリ６６が「閾値記憶手段」を構成する。

また、本実施形態では、コンパレータ５８の反転入力端子には、駆動制御部３６から出力される閾値電圧Ｖｔｈが入力される。

図１６に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部３６によって例えば所定周期で繰り返し実行される。なお、図１６において、先の図１１に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。また、本実施形態にかかる駆動制御部３６は、ハードウェアであるため、図１６に示す処理は、実際にはロジック回路によって実行される。

この一連の処理では、ステップＳ１０において肯定判断された場合、ステップＳ３８に進む。ステップＳ３８では、閾値電圧Ｖｔｈとして、メモリ６６に記憶された閾値電圧Ｖｔｈの中からコレクタ及びエミッタ間電圧Ｖｃｅに応じた閾値電圧Ｖｔｈを選択する。具体的には、コレクタ及びエミッタ間電圧Ｖｃｅが高いほど、低い閾値電圧Ｖｔｈを選択する。そして、ステップＳ４０では、上記ステップＳ３８の処理で選択された閾値電圧Ｖｔｈをコンパレータ５８に対して出力する。

なお、上記ステップＳ１８において否定判断された場合や、ステップＳ２２の処理が完了した場合には、この一連の処理を一旦終了する。

以上説明した本実施形態によれば、上記第４の実施形態で得られる効果に加えて、上記第３の実施形態の（４）の効果と同様の効果を得ることができる。

（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。

・「処理手段」としては、ソフト遮断用経路Ｌｃｕｔの抵抗値を増大させることでゲート電荷の放電速度を低くするものに限らない。例えば、先の図８において、第７の端子Ｔ７及びソフト遮断用抵抗体６８の接続点にスイッチング素子を介して電源を接続し、このスイッチング素子をオン操作して上記接続点に電荷を供給することで、ゲート電荷の放電速度を低くするものであってもよい。これは、上記接続点に電源から電荷を供給することで、ゲート電荷の放電が妨げられることを利用したものである。なお、この場合、ソフト遮断用スイッチング素子７０をオン操作する場合のこの素子のゲート電圧は、非飽和領域でソフト遮断用スイッチング素子７０を駆動させる電圧に設定すればよい。

・「記憶手段」としては、電力供給なしで情報を保持可能な手段に限らない、例えば、記憶手段に対して常時電力供給可能な構成をドライブユニットＤＵに備えることを条件として、電力の供給によって情報を保持可能な手段（例えば、揮発性メモリ）であってもよい。

・「抵抗値変更手段」としては、上記第３の実施形態に例示したものに限らない。例えば、ソフト遮断回路５０として、互いに相違する抵抗値を有してかつ３つ以上のソフト遮断用抵抗体と、これらソフト遮断用抵抗体のそれぞれ及びエミッタ間に各別に接続されたソフト遮断用スイッチング素子を備える回路を採用する場合、これらソフト遮断用スイッチング素子が「抵抗値変更手段」を構成する。ここでは、コレクタ及びエミッタ間電圧Ｖｃｅが高いほど、抵抗値の大きいソフト遮断用抵抗体に接続されたソフト遮断用スイッチング素子のみをオン状態とすればよい。すなわち、この場合、ソフト遮断用経路Ｌｃｕｔの抵抗値Ｒｃｕｔを３段階以上に変更することができる。なお、この場合における上記抵抗値Ｒｃｕｔの選択手法を図１７に例示した。

・閾値電圧Ｖｔｈの選択手法としては、上記第６の実施形態に例示したものに限らない。例えば、図１８に例示するように、エミッタ間電圧Ｖｃｅが高いほど、閾値電圧Ｖｔｈを段階的に低くする構成であってもよい。なお、図１８では、閾値電圧Ｖｔｈを４段階で選択する手法である。

・「電流制限手段」としては、コレクタ電流の流通を遮断するものに限らない。例えば、ゲート電圧Ｖｇｅを定電圧電源２２の端子電圧ＶＨ未満であってかつスレッショルド電圧以上の電圧まで低下させることでコレクタ電流を低下させるものであってもよい。

・「電流検出手段」としては、センス端子Ｓｔの出力電流をセンス電圧Ｖｓｅとして検出するセンス抵抗５６を備えるものに限らない。例えば、センス端子Ｓｔからエミッタまでの電気経路を流れる電流を検出可能であるなら、ホール素子を備えるもの等、他の電流検出手段であってもよい。なお、この場合、センス端子及びエミッタ間が短絡されないように上記電気経路にある程度の抵抗を持たせることが望ましい。

・「電圧検出手段」としては、電圧検出部６４を備えるものに限らない。例えば、昇圧コンバータＣＶを構成するコンデンサＣの端子間電圧を検出するセンサを備えるものであってもよい。

・「温度検出手段」としては、感温ダイオードに限らず、例えばサーミスタであってもよい。

・「駆動対象スイッチング素子」としては、ＩＧＢＴに限らず、例えばＭＯＳＦＥＴであってもよい。

・本発明の適用対象としては、車載主機を駆動するためのインバータに備えられる駆動対象スイッチング素子に限らず、例えば、空調用の圧縮機を駆動するためのインバータに備えられる駆動対象スイッチング素子であってもよい。

５０…ソフト遮断回路、５８…コンパレータ、６０…電源、Ｓ＊＃…スイッチング素子。

Claims (12)

1. 駆動対象スイッチング素子（Ｓ＊＃）の入出力端子間に流れる電流を検出する電流検出手段（５６）と、
   前記電流検出手段によって検出された電流が閾値電流を超えたことを条件として、前記駆動対象スイッチング素子の開閉制御端子の電荷を放電させることで前記入出力端子間に流れる電流を強制的に制限する電流制限手段（５０，５８，６０，７１）と、
   前記入出力端子間の印加電圧が高いほど、前記電流制限手段によって強制的に制限する場合に生じるサージ電圧の抑制度合いが大きくなるように該電流制限手段による強制的な制限手法を変更する処理を行う処理手段と、
   を備えることを特徴とする駆動対象スイッチング素子の駆動回路。
2. 前記処理手段は、前記変更する処理として、前記入出力端子間の印加電圧が高いほど、前記電流制限手段による前記開閉制御端子の電荷の放電速度を低くする処理を行うことを特徴とする請求項１記載の駆動対象スイッチング素子の駆動回路。
3. 前記開閉制御端子に接続されてかつ、前記駆動対象スイッチング素子のオフ状態への通常時の切り替えに用いられる通常時放電経路（Ｌｄｉｓ）と、
   前記通常時放電経路に設けられてかつ、該通常時放電経路を開閉する放電用スイッチング素子（４０）と、
   前記開閉制御端子に接続されてかつ、前記通常時放電経路の抵抗値よりも高い抵抗値を有するソフト遮断用経路（Ｌｃｕｔ）と、
   前記ソフト遮断用経路に設けられてかつ、該ソフト遮断用経路を開閉するソフト遮断用スイッチング素子（５４ａ，５４ｂ，７０）と、
   を更に備え、
   前記電流制限手段は、前記放電用スイッチング素子を開操作してかつ、前記ソフト遮断用スイッチング素子を閉操作することで前記入出力端子間に流れる電流を強制的に制限し、
   前記処理手段は、前記入出力端子間の印加電圧が高いほど、前記ソフト遮断用経路の抵抗値を増大させることで前記電荷の放電速度を低くすることを特徴とする請求項２記載の駆動対象スイッチング素子の駆動回路。
4. 前記ソフト遮断用経路の抵抗値を連続的に又は３段階以上に変更すべく操作される抵抗値変更手段（７０）と、
   前記入出力端子間の印加電圧が高いほど前記ソフト遮断用経路の抵抗値が高くなるように、該入出力端子間の印加電圧と関係付けられて該ソフト遮断用経路の抵抗値が記憶された抵抗値記憶手段（６６）と、
   前記入出力端子間の印加電圧を検出する電圧検出手段（６４）と、
   を更に備え、
   前記処理手段は、
   前記抵抗値記憶手段に記憶された前記ソフト遮断用経路の抵抗値の中から前記電圧検出手段によって検出された前記印加電圧に応じた抵抗値を選択する抵抗値選択手段を備え、
   前記ソフト遮断用経路の抵抗値を前記抵抗値選択手段によって選択された抵抗値にすべく、前記抵抗値変更手段を操作することを特徴とする請求項３記載の駆動対象スイッチング素子の駆動回路。
5. 前記抵抗値変更手段は、
   前記ソフト遮断用スイッチング素子（７０）を備え、
   該ソフト遮断用スイッチング素子の操作によって該ソフト遮断用スイッチング素子のオン抵抗を増大させることで前記ソフト遮断用経路の抵抗値を増大させることを特徴とする請求項４記載の駆動対象スイッチング素子の駆動回路。
6. 前記入出力端子間の印加電圧が高いほど前記駆動対象スイッチングの温度が高くなるように、該入出力端子間の印加電圧と関係付けられて該駆動対象スイッチング素子の温度が記憶された温度記憶手段（６６）と、
   前記入出力端子間の印加電圧を検出する電圧検出手段（６４）と、
   前記温度記憶手段に記憶された温度の中から前記電圧検出手段によって検出された前記印加電圧に応じた温度を選択する温度選択手段と、
   前記スイッチング素子の温度を検出する温度検出手段（ＳＤ＊＃，６２）と、
   前記温度検出手段によって検出された温度が前記温度選択手段によって選択された温度以下となることを条件として、前記処理手段による前記放電速度の上昇を許可する許可手段と、
   を更に備えることを特徴とする請求項２〜５のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。
7. 前記処理手段は、前記変更する処理として、前記入出力端子間の印加電圧が高いほど、前記閾値電流を低く設定する処理を行うことを特徴とする請求項１記載の駆動対象スイッチング素子の駆動回路。
8. 前記入出力端子間の印加電圧が高いほど前記閾値電流が低くなるように、該入出力端子間の印加電圧と関係付けられて該閾値電流が記憶された閾値記憶手段（６６）と、
   前記入出力端子間の印加電圧を検出する電圧検出手段（６４）と、
   を更に備え、
   前記処理手段は、前記電流制限手段で用いられる前記閾値電流として、前記閾値記憶手段に記憶された前記閾値電流の中から前記電圧検出手段によって検出された前記印加電圧に応じた閾値電流を選択することを特徴とする請求項７記載の駆動対象スイッチング素子の駆動回路。
9. 前記入出力端子間の印加電圧が高いほど前記駆動対象スイッチングの温度が高くなるように、該入出力端子間の印加電圧と関係付けられて該駆動対象スイッチング素子の温度が記憶された温度記憶手段（６６）と、
   前記入出力端子間の印加電圧を検出する電圧検出手段（６４）と、
   前記温度記憶手段に記憶された温度の中から前記電圧検出手段によって検出された前記印加電圧に応じた温度を選択する温度選択手段と、
   前記スイッチング素子の温度を検出する温度検出手段（ＳＤ＊＃，６２）と、
   前記温度検出手段によって検出された温度が前記温度選択手段によって選択された温度以下となることを条件として、前記処理手段による前記閾値電流の増大を許可する許可手段と、
   を更に備えることを特徴とする請求項７又は８記載の駆動対象スイッチング素子の駆動回路。
10. 前記駆動対象スイッチング素子は、インバータを構成してかつ、昇圧コンバータ（ＣＶ）に並列接続された高電位側スイッチング素子（Ｓ＊ｐ）及び低電位側スイッチング素子（Ｓ＊ｎ）の直列接続体であることを特徴とする請求項１〜９のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。
11. 前記処理手段は、前記駆動対象スイッチング素子がオフ状態とされる期間において前記制限手法を変更することを特徴とする請求項１〜１０のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。
12. 前記電流制限手段は、前記入出力端子間に流れる電流の強制的な制限として、該入出力端子間に流れる電流の流通を強制的に遮断することを特徴とする請求項１〜１１のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。