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JP5526742B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に係り、特に、ゲート絶縁膜の膜厚が異なる複数種類のＭＩＳトランジスタを有する半導体装置の製造方法に関する。
半導体装置の中には、駆動電圧の異なる複数種類のＭＩＳトランジスタを含むものがある。一般に、駆動電圧の異なるトランジスタには、各トランジスタに要求されるゲート耐圧の違い等に起因して、異なる膜厚のゲート絶縁膜が用いられる。膜厚の異なる複数種類のゲート絶縁膜を形成する方法としては、例えば以下の方法が知られている。
まず、例えば熱酸化法により、薄いゲート絶縁膜を形成する第１のトランジスタ形成領域及び厚いゲート絶縁膜を形成する第２のトランジスタ形成領域に、第１のシリコン酸化膜を形成する。
次いで、第１のトランジスタ形成領域の第１のシリコン酸化膜を、選択的に除去する。
次いで、例えば熱酸化法により、第１のトランジスタ形成領域に、第２のシリコン酸化膜を形成する。この際、第２のトランジスタ形成領域に残存する第１のシリコン酸化膜も更に酸化され、第１のシリコン酸化膜よりも厚い第３のシリコン酸化膜が形成される。
これにより、第１のトランジスタ形成領域に第２のシリコン酸化膜により形成された第１のゲート絶縁膜を形成し、第２のトランジスタ形成領域に第３のシリコン酸化膜により形成された第２のゲート絶縁膜を形成することができる。
膜厚の異なる３種類以上のゲート絶縁膜を有する半導体装置は、同様の手順を繰り返すことにより、製造することができる。
特許第３１０１５１５号明細書 特開平０９−１８１１９３号公報
しかしながら、膜厚の異なる複数種類のゲート絶縁膜を有する半導体装置について本願発明者等が鋭意検討を行ったところ、薄いゲート絶縁膜を有する一部のＭＩＳトランジスタにおいて、ゲート電極の寸法ばらつきやゲート絶縁膜の信頼性低下等が生じることが判明した。
本発明の目的は、ゲート絶縁膜の膜厚が異なる複数種類のＭＩＳトランジスタを有する半導体装置において、ゲート電極の寸法ばらつきやゲート絶縁膜の信頼性低下等を防止しうる半導体装置の製造方法を提供することにある。
実施形態の一観点によれば、半導体基板の表面を酸化し、前記半導体基板の第１の領域、第２の領域及び第３の領域に、第１の絶縁膜を形成する工程と、前記第１の領域及び前記第２の領域に形成された前記第１の絶縁膜を除去する工程と、前記半導体基板の前記表面を酸化し、前記第１の領域及び前記第２の領域に第２の絶縁膜を形成するとともに、前記第１の絶縁膜が形成された前記第３の領域を更に酸化する工程と、前記第２の領域に形成された前記第２の絶縁膜及び前記第３の領域に形成された前記第１の絶縁膜を除去する工程と、前記半導体基板の前記表面を酸化し、前記第２の領域及び前記第３の領域に第１のゲート絶縁膜を形成するとともに、前記第２の絶縁膜が形成された前記第１の領域を更に酸化し、前記第１の領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
開示の半導体装置の製造方法によれば、第２の領域に形成された絶縁膜と第３の領域に形成された絶縁膜のエッチングレートが異なる場合にも、これら領域が過剰なエッチングに曝されたりエッチング量が不足するなどの不具合を防止することができる。これにより、第２の領域及び第３の領域に形成するゲート絶縁膜の信頼性を向上することができる。また、過剰なエッチングに曝されるのを防止できることにより、エッチング後に表面に形成される段差を低減することができ、段差に起因するゲート電極の寸法ばらつきを防止することができる。これにより、半導体装置の歩留まりや信頼性を向上することができる。
図１は、一実施形態による半導体装置の構造を示す概略断面図である。 図２は、一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図３は、一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図４は、一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図５は、一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図６は、一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図７は、一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図８は、一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図９は、一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図１０は、実施形態の参考例による半導体装置の製造方法を示す工程断面図（その１）である。 図１１は、実施形態の参考例による半導体装置の製造方法を示す工程断面図（その２）である。 図１２は、実施形態の参考例による半導体装置の製造方法を示す工程断面図（その３）である。 図１３は、実施形態の参考例による半導体装置の製造方法を示す工程断面図（その４）である。 図１４は、弗酸処理時間とシリコン酸化膜の残膜厚との関係を示すグラフ（その１）である。 図１５は、弗酸処理時間とシリコン酸化膜の残膜厚との関係を示すグラフ（その２）である。
一実施形態による半導体装置及びその製造方法について図１乃至図１５を用いて説明する。
図１は、本実施形態による半導体装置の構造を示す概略断面図である。図２乃至図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１０乃至図１３は、本実施形態の参考例による半導体装置の製造方法を示す工程断面図である。図１４及び図１５は、弗酸処理時間とシリコン酸化膜の残膜厚との関係を示すグラフである。
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
シリコン基板１０には、素子領域を画定する素子分離膜１２が形成されている。図１では、左側の素子領域から順に、Ｎ型低電圧トランジスタ形成領域、Ｐ型低電圧トランジスタ形成領域、Ｎ型中電圧トランジスタ形成領域、Ｐ型中電圧トランジスタ形成領域、Ｎ型高電圧トランジスタ形成領域、Ｐ型高電圧トランジスタ形成領域を示している。
低電圧トランジスタ形成領域（ＬＶ Ａｒｅａ）は、特に限定されるものではないが、駆動電圧Ｖｃｃが例えば１．２Ｖのトランジスタが形成される領域である。中電圧トランジスタ形成領域（ＭＶ Ａｒｅａ）は、特に限定されるものではないが、駆動電圧Ｖｃｃが例えば３．３Ｖのトランジスタが形成される領域である。高電圧トランジスタ形成領域（ＨＶ Ａｒｅａ）は、特に限定されるものではないが、駆動電圧Ｖｃｃが例えば５．０Ｖのトランジスタが形成される領域である。
Ｎ型低電圧トランジスタ形成領域のシリコン基板１０内には、Ｐウェル２４が形成されている。Ｎ型低電圧トランジスタ形成領域の素子領域表面には、ゲート絶縁膜３６が形成されている。ゲート絶縁膜３６上には、ゲート電極４８が形成されている。ゲート電極４８両側のシリコン基板１０内には、Ｎ型ソース／ドレイン領域６０が形成されている。
Ｐ型低電圧トランジスタ形成領域のシリコン基板１０内には、Ｎウェル２６が形成されている。Ｐ型低電圧トランジスタ形成領域の素子領域表面には、ゲート絶縁膜３６が形成されている。ゲート絶縁膜３６上には、ゲート電極４８が形成されている。ゲート電極４８両側のシリコン基板１０内には、Ｐ型ソース／ドレイン領域６２が形成されている。
Ｎ型中電圧トランジスタ形成領域のシリコン基板１０内には、Ｐウェル２０が形成されている。Ｎ型中電圧トランジスタ形成領域の素子領域表面には、ゲート絶縁膜３６よりも厚いゲート絶縁膜４０が形成されている。ゲート絶縁膜４０上には、ゲート電極４８が形成されている。ゲート電極４８両側のシリコン基板１０内には、Ｎ型ソース／ドレイン領域６０が形成されている。
Ｐ型中電圧トランジスタ形成領域のシリコン基板１０内には、Ｎウェル２２が形成されている。Ｐ型中電圧トランジスタ形成領域の素子領域表面には、ゲート絶縁膜３６よりも厚いゲート絶縁膜４０が形成されている。ゲート絶縁膜４０上には、ゲート電極４８が形成されている。ゲート電極４８両側のシリコン基板１０内には、Ｐ型ソース／ドレイン領域６２が形成されている。
Ｎ型高電圧トランジスタ形成領域のシリコン基板１０内には、Ｐウェル１６が形成されている。Ｎ型高電圧トランジスタ形成領域の素子領域表面には、ゲート絶縁膜４０よりも厚いゲート絶縁膜３８が形成されている。ゲート絶縁膜３８上には、ゲート電極４８が形成されている。ゲート電極４８両側のシリコン基板１０内には、Ｎ型ソース／ドレイン領域６０が形成されている。
Ｐ型高電圧トランジスタ形成領域のシリコン基板１０内には、Ｎウェル１８が形成されている。Ｐ型高電圧トランジスタ形成領域の素子領域表面には、ゲート絶縁膜４０よりも厚いゲート絶縁膜３８が形成されている。ゲート絶縁膜３８上には、ゲート電極４８が形成されている。ゲート電極４８両側のシリコン基板１０内には、Ｐ型ソース／ドレイン領域６２が形成されている。
各トランジスタのゲート電極４８の側壁部分には、サイドウォール絶縁膜５４が形成されている。
このように、本実施形態による半導体装置は、ゲート絶縁膜の膜厚が異なる３種類のトランジスタを有している。
次に、本実施形態による半導体装置の製造方法について図２乃至図９を用いて説明する。
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜１２を形成する。
次いで、例えば熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜を形成する。これにより、素子分離膜１２により画定されたシリコン基板１０の素子領域上に、シリコン酸化膜の犠牲酸化膜１４を形成する（図２（ａ））。
次いで、フォトリソグラフィにより、Ｎ型高電圧トランジスタ形成領域を露出し他の領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとしてイオン注入を行う。例えば、ボロンイオン（Ｂ＋）を、加速エネルギー２５５ｋｅＶ、注入量３．３×１０１３ｃｍ−２の条件でイオン注入し、ボロンイオンを、加速エネルギー１８０ｋｅＶ、注入量１．８×１０１３ｃｍ−２の条件でイオン注入する。これにより、Ｎ型高電圧トランジスタ形成領域に、Ｐウェル１６を形成する。
同様に、フォトリソグラフィにより、Ｐ型高電圧トランジスタ形成領域を露出し他の領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとしてイオン注入を行う。例えば、リンイオン（Ｐ＋）を、加速エネルギー５００ｋｅＶ、注入量１．８×１０１３ｃｍ−２の条件でイオン注入し、砒素イオン（Ａｓ＋）を、加速エネルギー１２５ｋｅＶ、注入量１．２×１０１２ｃｍ−２の条件でイオン注入する。これにより、Ｐ型高電圧トランジスタ形成領域に、Ｎウェル１８を形成する（図２（ｂ））。
次いで、フォトリソグラフィにより、Ｎ型中電圧トランジスタ形成領域を露出し他の領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとしてイオン注入を行う。例えば、ボロンイオンを、加速エネルギー１５０ｋｅＶ、注入量３．０×１０１３ｃｍ−２の条件でイオン注入し、ボロンイオンを、加速エネルギー１５ｋｅＶ、注入量２．０×１０１２ｃｍ−２の条件でイオン注入する。これらイオン注入のうち、高いエネルギーのイオン注入が主にウェルを形成するためのイオン注入（ウェルイオン注入）であり、低いエネルギーのイオン注入が主にトランジスタの閾値電圧制御用のイオン注入（チャネルイオン注入）である。これにより、Ｎ型中電圧トランジスタ形成領域に、Ｐウェル２０を形成する。
同様に、フォトリソグラフィにより、Ｐ型中電圧トランジスタ形成領域を露出し他の領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとしてイオン注入を行う。例えば、リンイオンを、加速エネルギー３６０ｋｅＶ、注入量３．０×１０１３ｃｍ−２の条件でイオン注入し、砒素イオンを、加速エネルギー１２５ｋｅＶ、注入量３．２×１０１２ｃｍ−２の条件でイオン注入する。これらイオン注入のうち、高いエネルギーのイオン注入が主にウェルイオン注入であり、低いエネルギーのイオン注入が主にチャネルイオン注入である。これにより、Ｐ型中電圧トランジスタ形成領域に、Ｎウェル２２を形成する。
次いで、フォトリソグラフィにより、Ｎ型低電圧トランジスタ形成領域を露出し他の領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとしてイオン注入を行う。例えば、ボロンイオンを、加速エネルギー１５０ｋｅＶ、注入量３．０×１０１３ｃｍ−２の条件でイオン注入し、インジウムイオン（Ｉｎ＋）を、加速エネルギー１００ｋｅＶ、注入量１．０×１０１３ｃｍ−２の条件でイオン注入し、インジウムイオンを、加速エネルギー１２０ｋｅＶ、注入量１．８×１０１３ｃｍ−２の条件でイオン注入し、ボロンイオンを、加速エネルギー１５ｋｅＶ、注入量３．５×１０１３ｃｍ−２の条件でイオン注入する。これらイオン注入のうち、高いエネルギーのイオン注入が主にウェルイオン注入であり、低いエネルギーのイオン注入が主にチャネルイオン注入である。これにより、Ｎ型低電圧トランジスタ形成領域に、Ｐウェル２４を形成する。
同様に、フォトリソグラフィにより、Ｐ型低電圧トランジスタ形成領域を露出し他の領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとしてイオン注入を行う。例えば、リンイオンを、加速エネルギー３６０ｋｅＶ、注入量３．０×１０１３ｃｍ−２の条件でイオン注入し、砒素イオンを、加速エネルギー１２５ｋｅＶ、注入量３．５×１０１２ｃｍ−２の条件でイオン注入する。これらイオン注入のうち、高いエネルギーのイオン注入が主にウェルイオン注入であり、低いエネルギーのイオン注入が主にチャネルイオン注入である。これにより、Ｐ型低電圧トランジスタ形成領域に、Ｎウェル２６を形成する（図３（ａ））。
なお、Ｐウェル１６，２０，２４、Ｎウェル１８，２２，２６を形成する工程を行う順序は、上述の順序に限定されるものではない。また、一部のイオン注入（例えば、低電圧トランジスタのウェルイオン注入と中電圧トランジスタのウェルイオン注入）を、同時に行うようにしてもよい。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、犠牲酸化膜１４を除去する（図３（ｂ））。
次いで、例えば熱酸化法により、素子分離膜１２により画定されたシリコン基板１０の素子領域上に、例えば膜厚１０ｎｍのシリコン酸化膜２８を形成する（図４（ａ））。
次いで、フォトリソグラフィにより、中電圧トランジスタ形成領域及びＮ型低電圧トランジスタ形成領域を露出し、高電圧トランジスタ形成領域及びＰ型低電圧トランジスタ形成領域を覆うフォトレジスト膜３０を形成する。
次いで、フォトレジスト膜３０をマスクとして、例えば弗酸水溶液を用いたウェットエッチングを行い、中電圧トランジスタ形成領域及びＮ型低電圧トランジスタ形成領域のシリコン酸化膜２８を選択的に除去する（図４（ｂ））。
次いで、例えばアッシングにより、フォトレジスト膜３０を除去する。
次いで、例えば熱酸化法により、シリコン基板１０を熱酸化し、中電圧トランジスタ形成領域及びＮ型低電圧トランジスタ形成領域の素子領域上に、例えば膜厚６ｎｍのシリコン酸化膜３２を形成する（図５（ａ））。この際、シリコン酸化膜２８が形成されている高電圧トランジスタ形成領域及びＰ型低電圧トランジスタ形成領域でも酸化反応は生じ、シリコン酸化膜２８の膜厚は１４ｎｍ程度となる。
次いで、フォトリソグラフィにより、低電圧トランジスタ形成領域を露出し、中電圧トランジスタ形成領域及び高電圧トランジスタ形成領域を覆うフォトレジスト膜３４を形成する。
次いで、フォトレジスト膜３４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングを行い、Ｎ型低電圧トランジスタ形成領域のシリコン酸化膜３２及びＰ型低電圧トランジスタ形成領域のシリコン酸化膜２８を選択的に除去する（図５（ｂ））。
次いで、例えばアッシングにより、フォトレジスト膜３４を除去する。
次いで、例えば熱酸化法により、シリコン基板１０を熱酸化し、低電圧トランジスタ形成領域の素子領域上に、例えば膜厚２ｎｍのシリコン酸化膜を形成する。これにより、低電圧トランジスタ形成領域の素子領域上に、シリコン酸化膜のゲート絶縁膜３６を形成する。また、高電圧トランジスタ形成領域の素子領域上には、膜厚１４ｎｍのシリコン酸化膜のゲート絶縁膜３８が形成され、中電圧トランジスタ形成領域の素子領域上には、膜厚６．１ｎｍのシリコン酸化膜のゲート絶縁膜４０が形成される（図６（ａ））。
なお、ゲート絶縁膜３６を形成する際、シリコン酸化膜２８が形成されている高電圧トランジスタ形成領域及びシリコン酸化膜３２が形成されているＰ型低電圧トランジスタ形成領域でも酸化反応は生じる。ただし、この酸化処理では、シリコン酸化膜２８の膜厚は殆ど変化しない。また、シリコン酸化膜３２の膜厚増加も、０．１ｎｍ程度である。
次いで、全面に、例えばＣＶＤ法により、ゲート電極となる導電膜、例えば多結晶シリコン膜４２を堆積する（図６（ｂ））。
次いで、多結晶シリコン膜４２上に、例えばスピンコート法により、ＢＡＲＣ（Bottom Anti Reflective Coating）膜４４と、フォトレジスト膜４６とを形成する（図７（ａ））。
次いで、フォトリソグラフィにより、フォトレジスト膜４６をゲート電極のパターンに加工する（図７（ｂ））。
次いで、ドライエッチングにより、フォトレジスト膜４６をマスクとして多結晶シリコン膜４２をパターニングし、各トランジスタ形成領域に、多結晶シリコン膜のゲート電極４８を形成する（図８（ａ））。
次いで、Ｎ型トランジスタ形成領域を露出し、Ｐ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜及びゲート電極４８をマスクとしてイオン注入を行う。これにより、Ｎ型トランジスタのゲート電極４８の両側のシリコン基板１０内に、エクステンション用のＮ型不純物拡散領域５０を形成する。
また、Ｐ型トランジスタ形成領域を露出し、Ｎ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜及びゲート電極４８をマスクとしてイオン注入を行う。これにより、Ｐ型トランジスタのゲート電極４８の両側のシリコン基板１０内に、エクステンション用のＰ型不純物拡散領域５２を形成する（図８（ｂ））。
Ｎ型不純物拡散領域５０及びＰ型不純物拡散領域５２は、高電圧トランジスタ形成領域、中電圧トランジスタ形成領域、及び低電圧トランジスタ形成領域において、それぞれ別々に形成してもよい。
次いで、全面に、例えばＣＶＤ法により例えばシリコン酸化膜を堆積した後、このシリコン酸化膜をエッチバックし、ゲート電極４８の側壁部分に、シリコン酸化膜のサイドウォール絶縁膜５４を形成する（図９（ａ））。
次いで、Ｎ型トランジスタ形成領域を露出し、Ｐ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜、ゲート電極４８及びサイドウォール絶縁膜５４をマスクとしてイオン注入を行う。これにより、Ｎ型トランジスタのゲート電極４８の両側のシリコン基板１０内に、Ｎ型不純物拡散領域５６を形成する。
また、Ｐ型トランジスタ形成領域を露出し、Ｎ型トランジスタ形成領域を覆うフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜、ゲート電極４８及びサイドウォール絶縁膜５４をマスクとしてイオン注入を行う。これにより、Ｐ型トランジスタのゲート電極４８の両側のシリコン基板１０内に、Ｐ型不純物拡散領域５８を形成する。
次いで、例えば窒素雰囲気中で熱処理を行い、Ｎ型不純物拡散領域５０，５６、Ｐ型不純物拡散領域５２，５８を形成する不純物を活性化する。これにより、Ｎ型不純物拡散領域５０，５６により形成されたＮ型ソース／ドレイン領域６０と、Ｐ型不純物拡散領域５２，５８により形成されたＰ型ソース／ドレイン領域６２とを形成する（図９（ｂ））。
この後、必要に応じて、サリサイドプロセスや多層配線形成プロセス等を経て、本実施形態による半導体装置を完成する。
上述のように、本実施形態による半導体装置の製造方法では、図４（ｂ）に示す工程において、中電圧トランジスタ形成領域のシリコン酸化膜２８を除去する際に、Ｎ型低電圧トランジスタ形成領域のシリコン酸化膜２８をも同時に除去している。この理由について、本実施形態の参考例による半導体装置の製造方法と本実施形態による半導体装置の製造方法とを比較しつつ、以下に説明する。
図１０乃至図１３に示す本実施形態の参考例による半導体装置の製造方法は、ゲート絶縁膜の膜厚が異なる複数種類のＭＩＳトランジスタを形成する他の方法の一例である。
まず、図２（ａ）乃至図４（ａ）に示す本実施形態による半導体装置の製造方法と同様にして、各トランジスタの形成領域に、例えば膜厚１０ｎｍのシリコン酸化膜２８を形成する（図１０（ａ））。
次いで、フォトリソグラフィにより、中電圧トランジスタ形成領域を露出し、高電圧トランジスタ形成領域及び低電圧トランジスタ形成領域を覆うフォトレジスト膜３０を形成する。
次いで、フォトレジスト膜３０をマスクとして、例えば弗酸水溶液を用いたウェットエッチングを行い、中電圧トランジスタ形成領域のシリコン酸化膜２８を選択的に除去する（図１０（ｂ））。
次いで、例えばアッシングにより、フォトレジスト膜３０を除去する。
次いで、例えば熱酸化法により、シリコン基板１０を熱酸化し、中電圧トランジスタ形成領域の素子領域上に、例えば膜厚６ｎｍのシリコン酸化膜３２を形成する（図１１（ａ））。この際、シリコン酸化膜２８が形成されている高電圧トランジスタ形成領域及び低電圧トランジスタ形成領域でも酸化反応は生じ、シリコン酸化膜２８の膜厚は１４ｎｍ程度となる。
次いで、フォトリソグラフィにより、低電圧トランジスタ形成領域を露出し、中電圧トランジスタ形成領域及び高電圧トランジスタ形成領域を覆うフォトレジスト膜３４を形成する。
次いで、フォトレジスト膜３４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングを行い、低電圧トランジスタ形成領域のシリコン酸化膜２８を選択的に除去する（図１１（ｂ））。
しかしながら、Ｎ型低電圧トランジスタ形成領域とＰ型低電圧トランジスタ形成領域のシリコン酸化膜２８を同時に除去する上記方法では、図１１（ｂ）に示すように、Ｐ型低電圧トランジスタ形成領域の素子分離膜１２の膜減りが大きくなることがあった。
これは、素子の微細化に伴い、ウェルを形成する際のイオン注入、特に閾値電圧制御用のチャネルイオン注入の不純物濃度が増加し、素子分離膜１２に注入された不純物が素子分離膜１２のエッチングレートに影響しているためである。
図１４及び図１５は、弗酸処理時間とシリコン酸化膜２８の残膜厚との関係を示すグラフである。図１５は、図１４の点線部分を拡大したグラフである。
図中、◇印は、イオン注入を行っていない試料の場合である。△印は、Ｐ型低電圧トランジスタのチャネルイオン注入の条件でイオン注入を行った試料の場合である。□印は、Ｎ型低電圧トランジスタのチャネルイオン注入の条件でイオン注入を行った試料の場合である。具体的には、△印の試料では、砒素イオンを、加速エネルギー１２５ｋｅＶ、注入量３．５×１０１２ｃｍ−２の条件でイオン注入した。また、□印の試料では、インジウムイオンを、加速エネルギー１００ｋｅＶ、注入量１．０×１０１３ｃｍ−２の条件でイオン注入し、インジウムイオンを、加速エネルギー１２０ｋｅＶ、注入量１．８×１０１３ｃｍ−２の条件でイオン注入し、ボロンイオンを、加速エネルギー１５ｋｅＶ、注入量３．５×１０１３ｃｍ−２の条件でイオン注入した。
図１４及び図１５に示すように、チャネルイオン注入の条件により、シリコン酸化膜２８のエッチングレートが変化している。すなわち、Ｎ型低電圧トランジスタのチャネルイオン注入の条件でイオン注入を行った試料では、イオン注入を行っていない試料と比較して、シリコン酸化膜２８のエッチングレートが大幅に遅くなっている。これに対し、Ｐ型低電圧トランジスタのチャネルイオン注入の条件でイオン注入を行った試料では、イオン注入を行っていない試料と比較して、シリコン酸化膜２８のエッチングレートが速くなっている。エッチングレートへの影響は、チャネルイオン注入を行う際に同時にイオン注入される素子分離膜１２でも同様である。
このため、エッチングレートの遅いＮ型低電圧トランジスタ形成領域のシリコン酸化膜２８のエッチング条件に合わせてエッチングを行うと、エッチングレートの速いＰ型低電圧トランジスタ形成領域では、過剰なエッチングに曝され、素子分離膜１２の膜減りが大きくなる。
この結果、Ｐ型低電圧トランジスタ形成領域では、例えば図１１（ｂ）の点線部分に示されるように、素子領域と素子分離膜１２との間に、大きな段差が形成される。素子領域と素子分離膜１２との間に形成されるこの段差は、素子領域端部における電界集中をもたらすほか、ゲート電極４８の寸法ばらつきをももたらすことがある。素子領域と素子分離膜１２との間に形成される段差に起因するゲート電極４８の寸法ばらつきについては、後述する。
他方、エッチングレートの速いＰ型低電圧トランジスタ形成領域のシリコン酸化膜２８のエッチング条件に合わせてエッチングを行うと、エッチングレートの遅いＮ型低電圧トランジスタ形成領域では、シリコン酸化膜２８が十分に除去されず、後に形成するゲート絶縁膜３６の膜厚が厚くなるなどの不具合が懸念される。
チャネルイオン注入の条件によってシリコン酸化膜２８のエッチングレートが変化する原因は、必ずしも明らかではないが、注入する不純物や注入量の違いが影響しているものと考えられる。一般には、シリコン酸化膜中にＮ型不純物が含まれるとエッチングレートが速くなり、Ｐ型不純物が含まれるとエッチングレートが遅くなると言われている。Ｎ型低電圧トランジスタ形成領域においてシリコン酸化膜２８のエッチングレートが大幅に遅くなっているのは、チャネルイオン注入に、１×１０１３ｃｍ−２以上の比較的高濃度のイオン注入を行っていることが一因であると考えられる。
次いで、例えばアッシングにより、フォトレジスト膜３４を除去する。
次いで、例えば熱酸化法により、シリコン基板１０を熱酸化し、低電圧トランジスタ形成領域の素子領域上に、例えば膜厚２ｎｍのシリコン酸化膜を形成する。これにより、低電圧トランジスタ形成領域の素子領域上に、シリコン酸化膜のゲート絶縁膜３６を形成する。また、高電圧トランジスタ形成領域の素子領域上には、膜厚１４ｎｍのシリコン酸化膜のゲート絶縁膜３８が形成され、中電圧トランジスタ形成領域の素子領域上には、膜厚６．１ｎｍのシリコン酸化膜のゲート絶縁膜４０が形成される（図１２（ａ））。
なお、ゲート絶縁膜３６を形成する際、シリコン酸化膜２８が形成されている高電圧トランジスタ形成領域及びシリコン酸化膜３２が形成されているＰ型低電圧トランジスタ形成領域でも酸化反応は生じる。ただし、この酸化処理では、シリコン酸化膜２８の膜厚は殆ど変化しない。また、シリコン酸化膜３２の膜厚増加も、０．１ｎｍ程度である。
次いで、全面に、例えばＣＶＤ法により、ゲート電極となる導電膜、例えば多結晶シリコン膜４２を堆積する。この際、多結晶シリコン膜４２の表面には、素子領域と素子分離膜１２との間に形成された段差を反映した段差が形成される。
次いで、多結晶シリコン膜４２上に、例えばスピンコート法により、ＢＡＲＣ膜４４と、フォトレジスト膜４６とを形成する（図１２（ｂ））。この際、多結晶シリコン膜４２の表面に形成された段差に影響され、Ｐ型低電圧トランジスタ形成領域の素子領域上においてＢＡＲＣ膜４４の膜厚が薄くなることがある。これは、段差の凹部である素子分離膜１２上の領域にＢＡＲＣ膜４４の形成材料が流れ込み、凸部であるＰ型低電圧トランジスタ形成領域の素子領域上の領域において膜厚が薄くなるためである。
次いで、フォトリソグラフィにより、フォトレジスト膜４６をゲート電極のパターンに加工する（図１３（ａ））。この際、Ｐ型低電圧トランジスタ形成領域のＢＡＲＣ膜４４の膜厚が薄くなっているため、他の領域と比較して、Ｐ型低電圧トランジスタ形成領域におけるＢＡＲＣ膜４４の反射防止効果が変化する。これにより、フォトレジスト膜４６の露光状態が変動し、Ｐ型低電圧トランジスタ形成領域におけるレジストパターンの線幅やレジスト形状が変動する。
次いで、ドライエッチングにより、フォトレジスト膜４６をマスクとして多結晶シリコン膜４２をパターニングし、各トランジスタ形成領域に、多結晶シリコン膜のゲート電極４８を形成する（図１３（ｂ））。この際、Ｐ型低電圧トランジスタ形成領域では、レジストパターンの線幅等の変動の影響を受けて、ゲート電極４８のゲート長も変動する。
これに対し、本実施形態による半導体装置の製造方法では、図４（ｂ）の工程において、中電圧トランジスタ形成領域のシリコン酸化膜２８を除去する際に、Ｎ型低電圧トランジスタ形成領域のシリコン酸化膜２８をも同時に除去する。図５（ｂ）の工程において低電圧トランジスタ形成領域のシリコン酸化膜を除去する際には、Ｎ型低電圧トランジスタ形成領域に形成されたシリコン酸化膜３２の膜厚は、Ｐ型低電圧トランジスタ形成領域に形成されたシリコン酸化膜２８の膜厚よりも薄くなっている。
したがって、エッチングレートの速いＮ型低電圧トランジスタ形成領域のシリコン酸化膜３２のエッチング条件に合わせてＰ型低電圧トランジスタ形成領域のシリコン酸化膜２８を除去しても、Ｐ型低電圧トランジスタ形成領域の素子分離膜１２が過剰にエッチングされることはない。
これにより、図６（ａ）に示すように、Ｐ型低電圧トランジスタ形成領域の素子領域と素子分離膜１２との間の段差を大幅に緩和することができる。また、図７（ａ）に示す工程では、Ｐ型低電圧トランジスタ形成領域の素子領域上においてＢＡＲＣ膜４４が局所的に薄くなることを防止することができ、ゲート電極４８の寸法ばらつきを防止することができる。
このように、本実施形態によれば、ゲート絶縁膜形成前の素子領域を露出するエッチング工程の際に、Ｐ型低電圧トランジスタ形成領域の素子分離膜が過剰にエッチングされるのを防止することができる。これにより、素子分離領域と素子領域との間の段差を低減することができ、素子領域端部における電界集中等の不具合を防止することができる。また、素子分離領域と素子領域との間の段差に起因するゲート電極の寸法ばらつきを防止することができる。これにより、半導体装置の歩留まりや信頼性を向上することができる。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、膜厚の異なるゲート絶縁膜を有するＭＩＳトランジスタとして、低電圧トランジスタ、中電圧トランジスタ、高電圧トランジスタを例に挙げて説明したが、ＭＩＳトランジスタの組み合わせは、これに限定されるものではない。また、各トランジスタの駆動電圧も、実施形態に記載の電圧に限定されるものではない。
また、上記実施形態では、シリコン基板を酸化することによりシリコン酸化膜のゲート絶縁膜を形成したが、窒素を含む雰囲気中で酸窒化を行い、シリコン窒化酸化膜のゲート絶縁膜を形成するようにしてもよい。酸窒化を行う工程は、一部の酸化工程（例えば、低電圧トランジスタのゲート絶縁膜３６を形成する際の酸化工程）だけでもよい。
また、上記実施形態では、Ｎ型不純物を導入したＰ型トランジスタ形成領域のシリコン酸化膜のエッチングレートが、Ｐ型不純物を導入したＮ型トランジスタ形成領域のシリコン酸化膜のエッチングレートよりも速くなる場合を示したが、エッチングレートの関係は必ずしもこのようになるとは限らない。すなわち、導入するドーパント不純物が変わればエッチングレートの関係が変わることも考えられる。どの領域のシリコン酸化膜のエッチングレートが速くなるかを予め見極めたうえで、個々の半導体装置にとって適切なプロセスを構築することが望ましい。
また、上記実施形態に記載の半導体装置の構造、構成材料、製造条件等は、一例を記載したものであり、必要に応じて適宜変更が可能である。
１０…シリコン基板
１２…素子分離膜
１４…犠牲酸化膜
１６，２０，２４…Ｐウェル
１８，２２，２６…Ｎウェル
２８，３２…シリコン酸化膜
３０，３４，４６…フォトレジスト膜
３６，３８，４０…ゲート絶縁膜
４２…多結晶シリコン膜
４４…ＢＡＲＣ膜
４８…ゲート電極
５０，５６…Ｎ型不純物拡散領域
５２，５８…Ｐ型不純物拡散領域
５４…サイドウォール絶縁膜
６０…Ｎ型ソース／ドレイン領域
６２…Ｐ型ソース／ドレイン領域

Claims (6)

  1. 半導体基板の表面を酸化し、前記半導体基板の中電圧トランジスタ形成領域、Ｎ型低電圧トランジスタ形成領域及びＰ型低電圧トランジスタ形成領域に、第１の絶縁膜を形成する工程と、
    前記中電圧トランジスタ形成領域及び前記Ｎ型低電圧トランジスタ形成領域に形成された前記第１の絶縁膜を除去する工程と、
    前記半導体基板の前記表面を酸化し、前記中電圧トランジスタ形成領域及び前記Ｎ型低電圧トランジスタ形成領域に第２の絶縁膜を形成するとともに、前記第１の絶縁膜が形成された前記Ｐ型低電圧トランジスタ形成領域を更に酸化する工程と、
    前記Ｎ型低電圧トランジスタ形成領域に形成された前記第２の絶縁膜及び前記Ｐ型低電圧トランジスタ形成領域に形成された前記第１の絶縁膜を除去する工程と、
    前記半導体基板の前記表面を酸化し、前記Ｎ型低電圧トランジスタ形成領域及び前記Ｐ型低電圧トランジスタ形成領域に第１のゲート絶縁膜を形成するとともに、前記第２の絶縁膜が形成された前記中電圧トランジスタ形成領域を更に酸化し、前記中電圧トランジスタ形成領域に前記第１のゲート絶縁膜よりも厚い第２のゲート絶縁膜を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第１の絶縁膜を形成する工程の前に、前記Ｎ型低電圧トランジスタ形成領域にＮ型の第１の不純物を導入する工程と、前記Ｐ型低電圧トランジスタ形成領域にＰ型の第２の不純物を導入する工程とを更に有する
    ことを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記第２の不純物を導入する工程では、１×１０１３ｃｍ−２以上の量の前記第２の不純物を導入する
    ことを特徴とする半導体装置の製造方法。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の不純物を導入する工程及び前記第２の不純物を導入する工程の前に、前記半導体基板に、前記中電圧トランジスタ形成領域、前記Ｎ型低電圧トランジスタ形成領域及び前記Ｐ型低電圧トランジスタ形成領域を画定する素子分離膜を形成する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  5. 請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
    前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程の後、前記第１のゲート絶縁膜上及び前記第２のゲート絶縁膜上に導電膜を形成する工程と、前記導電膜をパターニングし、前記Ｎ型低電圧トランジスタ形成領域の前記第１のゲート絶縁膜上に第１のゲート電極を、前記Ｐ型低電圧トランジスタ形成領域の前記第１のゲート絶縁膜上に第２のゲート電極を、前記中電圧トランジスタ形成領域の前記第２のゲート絶縁膜上に第３のゲート電極を、それぞれ形成する工程とを更に有する
    ことを特徴とする半導体装置の製造方法。
  6. 請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の絶縁膜を形成する工程では、前記半導体基板の高電圧トランジスタ形成領域に、前記第１の絶縁膜を更に形成し、
    前記第２の絶縁膜を形成する工程では、前記第１の絶縁膜が形成された前記高電圧トランジスタ形成領域を更に酸化し、
    前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程では、前記第１の絶縁膜が形成された前記高電圧トランジスタ形成領域を更に酸化し、前記高電圧トランジスタ形成領域に、前記第２のゲート絶縁膜よりも厚い第３のゲート絶縁膜を形成する
    ことを特徴とする半導体装置の製造方法。
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