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JP4951978B2 - Semiconductor device and manufacturing method thereof - Google Patents

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JP4951978B2 JP2006006133A JP2006006133A JP4951978B2 JP 4951978 B2 JP4951978 B2 JP 4951978B2 JP 2006006133 A JP2006006133 A JP 2006006133A JP 2006006133 A JP2006006133 A JP 2006006133A JP 4951978 B2 JP4951978 B2 JP 4951978B2
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Description

本発明は半導体装置及びその製造方法に関し、特に、電界効果トランジスタを有する半導体装置及びその製造方法に関するものである。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a field effect transistor and a manufacturing method thereof.

半導体装置の基本的な素子であるＭＩＳＦＥＴ（金属―絶縁膜―半導体電界効果トランジスタ）は、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきている。   MISFET (metal-insulating film-semiconductor field effect transistor), which is a basic element of a semiconductor device, has been increasingly miniaturized as the semiconductor device has been miniaturized and highly integrated.

しかし、微細化が進むにつれてＭＩＳＦＥＴの能力向上が従来のスケーリングだけで達成するのが難しいため、例えば特許文献１などに記載されているように、ゲート長方向（ゲート電極の延伸方向と垂直な方向）に引っ張りまたは圧縮の応力を発生する応力膜を使用して応力を印加することにより、電流駆動能力を高めてＭＩＳＦＥＴの能力向上を図る技術が９０ｎｍ世代以降注目されている。   However, as the miniaturization progresses, it is difficult to improve the performance of the MISFET only by the conventional scaling. Therefore, as described in Patent Document 1, for example, the gate length direction (direction perpendicular to the extending direction of the gate electrode) Attention has been focused on a technique for improving the MISFET capability by applying a stress using a stress film that generates a tensile or compressive stress to the capability of MISFET since the 90 nm generation.

上記においては、ソース・ドレインの形成後にＮチャネルＭＩＳＦＥＴ（以降ＮＴｒとも称する）とＰチャネルＭＩＳＦＥＴ（以降ＰＴｒとも称する）で膜応力の異なる絶縁膜を形成しており、ＮＴｒにおいては引っ張り応力を、ＰＴｒには圧縮応力を与えて能力向上を図っている。   In the above, after forming the source / drain, an N-channel MISFET (hereinafter also referred to as NTr) and a P-channel MISFET (hereinafter also referred to as PTr) form insulating films having different film stresses. In order to improve the capacity, compressive stress is applied.

上記の応力膜を用いてＭＩＳＦＥＴの電流駆動能力を向上させるため、従来技術では、（１）熱や圧力、および紫外線照射の適用など、成膜時の条件を変更する、（２）応力を発生する最下層の層間膜の膜厚を厚くする、といった手段が検討されてきた。   In order to improve the current drive capability of the MISFET using the above-mentioned stress film, in the prior art, (1) change the conditions at the time of film formation, such as application of heat, pressure, and ultraviolet irradiation, (2) generate stress Means for increasing the thickness of the lowermost interlayer film have been studied.

しかしながら、上記の（１）の成膜時の条件を変更する場合、熱履歴が変わるため、ゲート絶縁膜の厚さが変動し、電流以外の電気的特性に変動をおよぼす可能性がある。   However, when changing the film formation conditions described in (1) above, since the thermal history changes, the thickness of the gate insulating film may fluctuate, which may cause fluctuations in electrical characteristics other than current.

また、上記（２）の応力を発生する応力膜の膜厚を厚くする場合、以下の問題が生じる。
図１９（ａ）及び図１９（ｂ）は、この問題を説明するための模式断面図である。
図１９（ａ）及び図１９（ｂ）において、半導体基板１００の不図示の素子分離領域で分離された活性領域において、半導体基板１００上にゲート絶縁膜１０１が形成され、その上層にゲート電極１０２が形成されている。ゲート電極１０２の上面には高融点金属シリサイド層１０３が形成されている。また、ゲート電極１０２の側部にはサイドウォール絶縁膜１０４が形成されており、その側部における半導体基板１００中にはソース・ドレイン領域１０５が形成されており、ソース・ドレイン領域１０５の表層には高融点金属シリサイド層１０６が形成されている。上記のようにして、ＭＯＳＦＥＴが構成されている。 Further, when the film thickness of the stress film that generates the stress (2) is increased, the following problems occur.
FIG. 19A and FIG. 19B are schematic cross-sectional views for explaining this problem.
19A and 19B, a gate insulating film 101 is formed on the semiconductor substrate 100 in an active region isolated by an element isolation region (not shown) of the semiconductor substrate 100, and a gate electrode 102 is formed thereon. Is formed. A refractory metal silicide layer 103 is formed on the upper surface of the gate electrode 102. Further, a side wall insulating film 104 is formed on the side portion of the gate electrode 102, and a source / drain region 105 is formed in the semiconductor substrate 100 on the side portion, and the surface layer of the source / drain region 105 is formed. A refractory metal silicide layer 106 is formed. The MOSFET is configured as described above.

上記のＭＯＳＦＥＴを被覆して、全面に引っ張りまたは圧縮の応力を発生する応力膜（１０７ａ，１０７ｂ）が形成されている。ここで、図１９（ｂ）で形成されている応力膜１０７ｂは、図１９（ａ）で形成されている応力膜１０７ａより厚膜化されている。
また、応力膜（１０７ａ，１０７ｂ）の上層に絶縁膜１０８が形成されている。
破線は、上記のソース・ドレイン領域１０５に接続する高融点金属シリサイド層１０６に達するように、絶縁膜１０８及び応力膜（１０７ａ，１０７ｂ）に加工されるコンタクトホールＣＨｓが開口される領域を示す。 A stress film (107a, 107b) that generates tensile or compressive stress is formed on the entire surface so as to cover the MOSFET. Here, the stress film 107b formed in FIG. 19B is thicker than the stress film 107a formed in FIG.
An insulating film 108 is formed on the stress film (107a, 107b).
Dashed line, to reach the refractory metal silicide layer 106 to be connected to the source-drain region 105 indicates a region where the contact hole CH s is opened to be processed in the insulating film 108 and the stress film (107a, 107 b) .

上記のように応力膜を厚膜化した場合、サイドウォール１０４の肩部を覆う応力膜の膜厚増加が顕著になり、コンタクトホールＣＨｓ開口時のドライエッチング時間を大幅に増加させる必要がある。
上記の結果、エッチングによる高融点金属シリサイド層１０６へのダメージが増大し、これによりコンタクト抵抗の増加を引き起こす可能性があり、また、微細化が進んで接合を浅く形成されたＭＯＳＦＥＴに対しては、コンタクトが接合を突き抜けて接合リークを引き起こす原因になる可能性がある。
特開２００５−５７３０１号公報 If thickened stress film as described above, the thickness increase of the stress film covering the shoulder of the sidewall 104 becomes significant, it is necessary to significantly increase the dry etching time for the contact hole CH s opening .
As a result of the above, damage to the refractory metal silicide layer 106 due to etching increases, which may cause an increase in contact resistance. The contact may penetrate the junction and cause junction leakage.
JP-A-2005-57301

本発明の目的は、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力向上を可能とするＭＯＳＦＥＴを有する半導体装置と、その製造方法を提供することである。   An object of the present invention is to provide a semiconductor device having a MOSFET that can further improve the current driving capability without changing the conditions and film thickness during film formation, and a method for manufacturing the same.

上記の課題を解決するため、本発明の半導体装置は、半導体基板と、活性領域における前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、前記ゲート電極を被覆して形成され、前記ゲート電極の延伸方向における両端において前記半導体基板の活性領域に接して形成された応力膜とを有し、前記応力膜が前記半導体基板の活性領域に対して作用する応力は、前記ゲート電極の延伸方向に作用する応力を有する。   In order to solve the above problems, a semiconductor device of the present invention includes a semiconductor substrate, a gate insulating film formed on the semiconductor substrate in an active region, a gate electrode formed on the gate insulating film, and the gate Source / drain regions formed in the semiconductor substrate on both sides of the electrode and the gate electrode are formed so as to be in contact with the active region of the semiconductor substrate at both ends in the extending direction of the gate electrode. The stress acting on the active region of the semiconductor substrate has a stress acting in the extending direction of the gate electrode.

上記の本発明の半導体装置は、活性領域における半導体基板上にゲート絶縁膜及びゲート電極が形成されており、ゲート電極の両側部における半導体基板中にソース・ドレイン領域が形成されており、ゲート電極を被覆して、ゲート電極の延伸方向における両端において半導体基板の活性領域に接して応力膜が形成されている。ここで、上記の応力膜が半導体基板の活性領域に対して作用する応力は、ゲート電極の延伸方向に作用する応力を有する。   In the semiconductor device of the present invention, the gate insulating film and the gate electrode are formed on the semiconductor substrate in the active region, and the source / drain regions are formed in the semiconductor substrate on both sides of the gate electrode. A stress film is formed in contact with the active region of the semiconductor substrate at both ends in the extending direction of the gate electrode. Here, the stress that the stress film acts on the active region of the semiconductor substrate has a stress that acts in the extending direction of the gate electrode.

また、上記の課題を解決するため、本発明の半導体装置の製造方法は、活性領域における半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と、前記ゲート電極を被覆して、前記ゲート電極の延伸方向における両端において前記半導体基板の活性領域に接するように応力膜を形成する工程とを有し、前記応力膜が前記半導体基板の活性領域に対して作用する応力は、前記ゲート電極の延伸方向に作用する応力を有する。   In order to solve the above problems, a method for manufacturing a semiconductor device of the present invention includes a step of forming a gate insulating film on a semiconductor substrate in an active region, a step of forming a gate electrode on the gate insulating film, Forming a source / drain region in the semiconductor substrate on both sides of the gate electrode, and applying stress to cover the gate electrode and contact the active region of the semiconductor substrate at both ends in the extending direction of the gate electrode Forming a film, and the stress acting on the active region of the semiconductor substrate has a stress acting in the extending direction of the gate electrode.

上記の本発明の半導体装置の製造方法は、活性領域における半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極の両側部における半導体基板中にソース・ドレイン領域を形成する。
次に、ゲート電極を被覆して、ゲート電極の延伸方向における両端において半導体基板の活性領域に接するように応力膜を形成する。ここで形成する応力膜が半導体基板の活性領域に対して作用する応力は、ゲート電極の延伸方向に作用する応力を有するものである。 In the method of manufacturing a semiconductor device according to the present invention, a gate insulating film is formed on a semiconductor substrate in an active region, a gate electrode is formed on the gate insulating film, and a source / drain is formed in the semiconductor substrate on both sides of the gate electrode. Form a region.
Next, a stress film is formed so as to cover the gate electrode and to be in contact with the active region of the semiconductor substrate at both ends in the extending direction of the gate electrode. The stress acting on the active region of the semiconductor substrate by the stress film formed here has a stress acting in the extending direction of the gate electrode.

本発明の半導体装置は、ＭＩＳＦＥＴを有する半導体装置であって、ゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することにより、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力向上を可能としている。   The semiconductor device of the present invention is a semiconductor device having a MISFET, and by applying a stress acting in the extending direction of the gate electrode to the active region of the semiconductor substrate, without changing the film forming conditions and film thickness. The current drive capability can be further improved.

本発明の半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置を製造する際に、応力膜を形成してゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することで、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力を向上して製造できる。   According to the method for manufacturing a semiconductor device of the present invention, when a semiconductor device having a MISFET is manufactured, a stress film is formed and a stress acting in the extending direction of the gate electrode is applied to the active region of the semiconductor substrate. Without changing the time conditions and film thickness, it can be manufactured with further improved current drive capability.

以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。   Embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be described below with reference to the drawings.

第１実施形態
図１は本実施形態に係る半導体装置の平面図であり、図２（ａ）は図１中のＸ−Ｘ’における断面図であり、図２（ｂ）はＹ−Ｙ’における断面図である。
例えば、半導体基板１０の活性領域１０ａを囲むように設けられた素子分離領域において素子分離用溝１０ｔが形成されており、その内部にＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１が形成されている。
また、例えば、素子分離絶縁膜１１で分離された半導体基板１０の活性領域１０ａにおいて、半導体基板１０の表層にチャネル不純物領域１３が形成され、半導体基板１０上にゲート絶縁膜１４が形成され、その上層にゲート電極１５ａが形成されている。 First Embodiment FIG. 1 is a plan view of a semiconductor device according to the present embodiment, FIG. 2 (a) is a cross-sectional view taken along the line XX 'in FIG. 1, and FIG. 2 (b) is YY'. FIG.
For example, an element isolation trench 10t is formed in an element isolation region provided so as to surround the active region 10a of the semiconductor substrate 10, and an STI (Shallow Trench Isolation) type element isolation insulating film 11 is formed therein. ing.
Further, for example, in the active region 10 a of the semiconductor substrate 10 separated by the element isolation insulating film 11, a channel impurity region 13 is formed on the surface layer of the semiconductor substrate 10, and a gate insulating film 14 is formed on the semiconductor substrate 10. A gate electrode 15a is formed in the upper layer.

また、例えば、ゲート電極１５ａの両側部にはサイドウォール絶縁膜２０が形成されており、その側部における半導体基板１０中にはソース・ドレイン領域１０ｃが形成されており、ソース・ドレイン領域１０ｃの表層には高融点金属シリサイド層１０ｄが形成されている。
上記のようにして、ＭＩＳＦＥＴが構成されている。 Further, for example, sidewall insulating films 20 are formed on both sides of the gate electrode 15a, and source / drain regions 10c are formed in the semiconductor substrate 10 on the sides, and the source / drain regions 10c A refractory metal silicide layer 10d is formed on the surface layer.
The MISFET is configured as described above.

上記の構成において、例えば、少なくともゲート電極１５ａの延伸方向における両端において、素子分離絶縁膜１１ｔの表面が半導体基板１０の活性領域１０ａの表面より低くなるように、薄膜化された素子分離絶縁膜１１ｔとなっている。このように素子分離絶縁膜１１ｔが薄膜化されたことで、素子分離用溝１０ｔの縁部１０ｂにおいて半導体基板１０の活性領域の表面が露出している。   In the above configuration, for example, the element isolation insulating film 11t thinned so that the surface of the element isolation insulating film 11t is lower than the surface of the active region 10a of the semiconductor substrate 10 at least at both ends in the extending direction of the gate electrode 15a. It has become. As the element isolation insulating film 11t is thinned in this way, the surface of the active region of the semiconductor substrate 10 is exposed at the edge 10b of the element isolation trench 10t.

上記の構成のＭＩＳＦＥＴ及び素子分離絶縁膜（１１，１１ｔ）を被覆して、引っ張りまたは圧縮の応力を発生する応力膜１６が形成されている。応力膜１６としては、上記の半導体基板の活性領域に対して作用する応力が、ゲート電極の延伸方向に作用する応力を有する膜であり、例えば窒化シリコン膜などの通常用いられている応力膜を用いることができる。
上記のように、ゲート電極１５ａの延伸方向における両端において、素子分離用溝１０ｔの縁の部分１０ｂで半導体基板１０の活性領域の表面が露出しており、この露出している部分で接するように応力膜１６が形成されているので、応力膜１６により半導体基板１０の活性領域１０ａに対してゲート電極１５ａの延伸方向に応力が作用する構成となっている。 A stress film 16 that generates tensile or compressive stress is formed covering the MISFET and the element isolation insulating film (11, 11t) having the above-described configuration. The stress film 16 is a film in which the stress acting on the active region of the semiconductor substrate has a stress acting in the extending direction of the gate electrode. For example, a commonly used stress film such as a silicon nitride film is used. Can be used.
As described above, at both ends in the extending direction of the gate electrode 15a, the surface of the active region of the semiconductor substrate 10 is exposed at the edge portion 10b of the element isolation trench 10t, and is in contact with the exposed portion. Since the stress film 16 is formed, the stress film 16 is configured to apply stress to the active region 10a of the semiconductor substrate 10 in the extending direction of the gate electrode 15a.

また、応力膜１６の上層に絶縁膜１７が形成されており、上記のゲート電極１５ａ及びソース・ドレイン領域１０ｃに接続する高融点金属シリサイド層１０ｄに達するように、絶縁膜１７及び応力膜１６にそれぞれコンタクトホール（ＣＨｇ，ＣＨｓ）が開口されており、プラグ（１８，２１）が埋め込まれ、上層配線（１９，２２）が形成されている。 An insulating film 17 is formed on the stress film 16, and the insulating film 17 and the stress film 16 are formed so as to reach the refractory metal silicide layer 10d connected to the gate electrode 15a and the source / drain region 10c. Contact holes (CH g , CH s ) are opened, plugs (18, 21) are embedded, and upper layer wirings (19, 22) are formed.

上記の本実施形態に係る半導体装置は、ＭＩＳＦＥＴを有する半導体装置であって、応力膜１６が半導体基板１０の活性領域に印加する応力として、引っ張りまたは圧縮の応力をゲート電極の延伸方向ＤＲに作用させることができる構成となっており、ゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することにより、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力向上を可能としている。   The semiconductor device according to the present embodiment described above is a semiconductor device having a MISFET, and as a stress applied by the stress film 16 to the active region of the semiconductor substrate 10, a tensile or compressive stress is applied to the extending direction DR of the gate electrode. By applying a stress acting in the extending direction of the gate electrode to the active region of the semiconductor substrate, the current drive capability can be further improved without changing the film formation conditions and film thickness. Is possible.

図３（ａ）及び図３（ｂ）は印加する応力とドレイン電流の増加率を示すグラフであり、図３（ａ）はドレイン電流と平行な方向（ゲート電極の延伸方向と垂直な方向）に半導体基板の活性領域に、応力膜による応力が印加される場合であり、図３（ｂ）はドレイン電流と垂直な方向（ゲート電極の延伸方向）に半導体基板の活性領域に応力膜による応力が印加される場合である。
図３（ａ）に示すように、ゲート電極の延伸方向と垂直な方向に応力が印加される場合には、引っ張り応力ではＮＴｒの電流が増加し、ＰＴｒの電流が減少し、また、圧縮応力ではＰＴｒの電流が増加し、ＮＴｒの電流が減少することが知られている。 3A and 3B are graphs showing the applied stress and the increase rate of the drain current, and FIG. 3A is a direction parallel to the drain current (a direction perpendicular to the extending direction of the gate electrode). FIG. 3B shows the stress applied to the active region of the semiconductor substrate in the direction perpendicular to the drain current (the extending direction of the gate electrode). Is applied.
As shown in FIG. 3A, when a stress is applied in a direction perpendicular to the extending direction of the gate electrode, the tensile current increases the NTr current, decreases the PTr current, and compressive stress. Then, it is known that the PTr current increases and the NTr current decreases.

一方、図３（ｂ）に示すように、ゲート電極の延伸方向に応力が印加される場合には、引っ張り応力ではＮＴｒ及びＰＴｒの電流が増加し、圧縮応力ではＮＴｒ及びＰＴｒの電流が減少することが見出された。   On the other hand, as shown in FIG. 3B, when a stress is applied in the extending direction of the gate electrode, the currents of NTr and PTr increase in the tensile stress, and the currents of NTr and PTr decrease in the compressive stress. It was found.

図４（ａ）及び図４（ｂ）は本実施形態の応力膜を適用するパターンを説明する模式図である。
本実施形態の半導体装置は上記の性質を利用したものであり、図４（ａ）に示すように、ＮＴｒとＰＴｒに共に引っ張りの応力膜が形成されている場合には、両Ｔｒに共にドレイン電流と垂直な方向（ゲート電極Ｇの延伸方向ＤＲ）に引っ張りの応力を印加する構造を形成する。
また、図４（ｂ）に示すように、ＮＴｒに引っ張りの応力膜が形成され、ＰＴｒに圧縮の応力膜が形成されている場合には、ＮＴｒのみにドレイン電流と垂直な方向（ゲート電極Ｇの延伸方向ＤＲ）に引っ張りの応力を印加する構造を形成する。
以上のようにして、トランジスタ自体の構造を変更することによって、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力が向上する。
上記の応力膜は、例えば１ＧＰａ以上の応力を半導体基板の活性領域に印加することが好ましい。 FIG. 4A and FIG. 4B are schematic views for explaining a pattern to which the stress film of this embodiment is applied.
The semiconductor device according to the present embodiment utilizes the above-described properties. As shown in FIG. 4A, when a tensile stress film is formed on both NTr and PTr, both Trs have drains. A structure is formed in which a tensile stress is applied in a direction perpendicular to the current (stretching direction DR of the gate electrode G).
Further, as shown in FIG. 4B, when a tensile stress film is formed on NTr and a compressive stress film is formed on PTr, only the direction of the drain current (gate electrode G) is applied only to NTr. To form a structure in which a tensile stress is applied in the stretching direction DR).
As described above, by changing the structure of the transistor itself, the current drive capability can be further improved without changing the film formation conditions and film thickness.
The stress film preferably applies, for example, a stress of 1 GPa or more to the active region of the semiconductor substrate.

次に、本実施形態に係る半導体装置の製造方法について説明する。図面上、図１中のＸ−Ｘ’の断面における断面図を用いて説明する。
まず、図５（ａ）に示すように、半導体基板１０の素子分離領域において素子分離用溝１０ｔを形成し、その内部に埋め込んでＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１を形成する。 Next, a method for manufacturing the semiconductor device according to the present embodiment will be described. In the drawing, a cross-sectional view taken along the line XX ′ in FIG. 1 will be described.
First, as shown in FIG. 5A, an element isolation trench 10t is formed in an element isolation region of a semiconductor substrate 10, and an STI (Shallow Trench Isolation) type element isolation insulating film 11 is formed by filling the trench 10t. .

次に、図５（ｂ）に示すように、例えばスピンコート法によりフォトレジスト膜１２を形成する。
次に、図５（ｃ）に示すように、フォトリソグラフィ工程によりフォトレジスト膜１２のパターン露光及び現像を行い、素子分離絶縁膜１１の領域を開口するパターンのフォトレジスト膜１２ａに加工する。図示していないが、ドレイン電流と平行な方向（ゲート電極の延伸方向と垂直な方向）の素子分離絶縁膜は、本実施形態においては保護する。 Next, as shown in FIG. 5B, a photoresist film 12 is formed by, eg, spin coating.
Next, as shown in FIG. 5C, pattern exposure and development of the photoresist film 12 are performed by a photolithography process, and the photoresist film 12a having a pattern opening the region of the element isolation insulating film 11 is processed. Although not shown, the element isolation insulating film in the direction parallel to the drain current (the direction perpendicular to the extending direction of the gate electrode) is protected in this embodiment.

次に、図６（ａ）に示すように、例えば、フォトレジスト膜１２ａをマスクとしてウェットエッチングを施し、少なくともゲート電極１５ａの延伸方向における両端において、素子分離絶縁膜１１の表面が半導体基板１０の活性領域１０ａの表面より低くなるように薄膜化した素子分離絶縁膜１１ｔとする。
上記の素子分離絶縁膜１１ｔの薄膜化により、素子分離用溝１０ｔの縁部１０ｂにおいて半導体基板１０の活性領域の表面を露出させる。
次に、アッシング処理あるいは溶剤処理によりフォトレジスト膜を除去する。 Next, as shown in FIG. 6A, for example, wet etching is performed using the photoresist film 12a as a mask, and the surface of the element isolation insulating film 11 is at least at both ends in the extending direction of the gate electrode 15a. The element isolation insulating film 11t is thinned so as to be lower than the surface of the active region 10a.
By thinning the element isolation insulating film 11t, the surface of the active region of the semiconductor substrate 10 is exposed at the edge 10b of the element isolation trench 10t.
Next, the photoresist film is removed by ashing or solvent treatment.

次に、図６（ｂ）に示すように、例えば、半導体基板１０の活性領域１０ａに導電性不純物をイオン注入して、チャネル不純物領域を形成する。   Next, as shown in FIG. 6B, for example, a conductive impurity is ion-implanted into the active region 10a of the semiconductor substrate 10 to form a channel impurity region.

次に、図６（ｃ）に示すように、例えば、半導体基板１０の活性領域１０ａの表面に、酸化シリコンを成膜して、ゲート絶縁膜１４を形成する。   Next, as illustrated in FIG. 6C, for example, silicon oxide is formed on the surface of the active region 10 a of the semiconductor substrate 10 to form the gate insulating film 14.

次に、図７（ａ）に示すように、例えば、ＣＶＤ（化学気相成長）法によりポリシリコンなどの導電層を堆積させ、ゲート電極用層１５を形成する。   Next, as shown in FIG. 7A, a gate electrode layer 15 is formed by depositing a conductive layer such as polysilicon by CVD (chemical vapor deposition), for example.

次に、図７（ｂ）に示すように、例えば、ゲート電極のパターンのフォトレジスト膜をパターン形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施し、半導体基板１０の活性領域１０ａ上にパターン加工されたゲート電極１５ａとする。
次に、不図示の領域において、ゲート電極の両側部にサイドウォール絶縁膜２０を形成し、サイドウォール絶縁膜の両側部における半導体基板１０中にソース・ドレイン領域１０ｃを形成し、また、ソース・ドレイン領域１０ｃの表層に高融点金属シリサイド層を形成する。 Next, as shown in FIG. 7B, for example, a photoresist film having a gate electrode pattern is formed, and etching such as RIE (Reactive Ion Etching) is performed on the active region 10 a of the semiconductor substrate 10. The patterned gate electrode 15a is used.
Next, in a region not shown, sidewall insulating films 20 are formed on both sides of the gate electrode, source / drain regions 10c are formed in the semiconductor substrate 10 on both sides of the sidewall insulating film, A refractory metal silicide layer is formed on the surface layer of the drain region 10c.

次に、図７（ｃ）に示すように、例えば、ＣＶＤ法によりゲート電極１５ａを被覆して全面に窒化シリコンを形成し応力膜１６を形成する。応力膜１６としては、上記の半導体基板の活性領域に対して作用する応力が、ゲート電極の延伸方向に作用する応力を有する膜であり、例えば窒化シリコン膜などの通常用いられている応力膜を用いることができる。
ここで、素子分離絶縁膜１１ｔが薄膜化されたことで、素子分離用溝１０ｔの縁部１０ｂにおいて露出した半導体基板１０の活性領域１０ａの表面に応力膜１６を接して形成することができ、半導体基板１０の活性領域１０ａに対してゲート電極１５の延伸方向に応力を作用させる応力膜とすることができる。 Next, as shown in FIG. 7C, for example, the gate electrode 15a is covered by the CVD method, and silicon nitride is formed on the entire surface to form the stress film 16. Next, as shown in FIG. The stress film 16 is a film in which the stress acting on the active region of the semiconductor substrate has a stress acting in the extending direction of the gate electrode. For example, a commonly used stress film such as a silicon nitride film is used. Can be used.
Here, since the element isolation insulating film 11t is thinned, the stress film 16 can be formed in contact with the surface of the active region 10a of the semiconductor substrate 10 exposed at the edge 10b of the element isolation trench 10t. A stress film that applies stress to the active region 10a of the semiconductor substrate 10 in the extending direction of the gate electrode 15 can be obtained.

次に、図８（ａ）に示すように、例えば、ＣＶＤ法により酸化シリコンを堆積させ、絶縁膜１７を形成する。   Next, as shown in FIG. 8A, for example, silicon oxide is deposited by the CVD method, and the insulating film 17 is formed.

次に、図８（ｂ）に示すように、例えば、フォトリソグラフィ工程及びエッチング加工により、ゲート電極１５ａに達するコンタクトホールＣＨｇを形成する。また、不図示の領域においても、ソース・ドレイン領域１０ｃに接続する高融点金属シリサイド層１０ｄに達するコンタクトホールＣＨｓを形成する。 Next, as shown in FIG. 8 (b), for example, by photolithography and etching to form contact holes CH g reaching the gate electrode 15a. Further, even in a region not shown, a contact hole CH s reaching the refractory metal silicide layer 10d connected to the source and drain regions 10c.

次に、図８（ｃ）に示すように、例えば、コンタクトホールＣＨｇの内部に埋め込んでプラグ１８を形成し、さらに上層配線１９を形成する。また、不図示の領域においても、コンタクトホールＣＨｓの内部に埋め込んでプラグ２１を形成し、さらに上層配線２２を形成する。
以上で、図１及び図２に示す半導体装置を製造することができる。 Next, as shown in FIG. 8 (c), for example, to form a plug 18 embedded in the contact holes CH g, further forming the upper wiring 19. Further, even in a region not shown, to form a plug 21 embedded in the contact holes CH s, further forming the upper wiring 22.
Thus, the semiconductor device shown in FIGS. 1 and 2 can be manufactured.

上記の本実施形態の半導体装置の製造方法では、上記のように半導体基板１０の活性領域１０ａに対して素子分離用溝１０ｔの縁部１０ｂにおいて接するように応力膜を形成することで、ゲート電極１５の延伸方向に応力を作用させる応力膜とすることができる。
このように、ＭＩＳＦＥＴを有する半導体装置を製造する際に、応力膜を形成して、ゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することで、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力を向上して製造できる。 In the method of manufacturing the semiconductor device according to the present embodiment, the gate electrode is formed by forming the stress film so as to be in contact with the active region 10a of the semiconductor substrate 10 at the edge 10b of the element isolation trench 10t as described above. It can be set as the stress film | membrane which makes a stress act on the extending direction of 15.
As described above, when manufacturing a semiconductor device having a MISFET, a stress film is formed, and stress acting in the extending direction of the gate electrode is applied to the active region of the semiconductor substrate. Without changing the thickness, the current drive capability can be further improved.

第２実施形態
本実施形態に係る半導体装置は、実質的に第１実施形態と同様である。
本実施形態に係る半導体装置の製造方法においては、第１実施形態の半導体装置の製造方法における図６（ａ）に示す素子分離絶縁膜１１ｔの薄膜化の前に、図９に示すフォトレジスト膜１２ａをマスクとしてホウ素（Ｂ）をイオン注入する工程をさらに有する。
ホウ素のドーズ量としては、例えば酸化シリコン膜のウェットエッチングレートが不純物を導入した場合がしていない場合に対して倍程度速くなるように、１×１０１５／ｃｍ２程度のドーズ量とする。また注入エネルギーとしては、例えば膜厚６０ｎｍの埋め込み酸化膜を３０ｎｍまで薄膜化するとして、５０〜１００ｋｅＶとする。 Second Embodiment A semiconductor device according to this embodiment is substantially the same as that of the first embodiment.
In the semiconductor device manufacturing method according to the present embodiment, the photoresist film shown in FIG. 9 is formed before the element isolation insulating film 11t shown in FIG. 6A is thinned in the semiconductor device manufacturing method of the first embodiment. The method further includes a step of ion-implanting boron (B) using 12a as a mask.
The dose amount of boron is, for example, about 1 × 10 15 / cm 2 so that the wet etching rate of the silicon oxide film is about twice as fast as the case where impurities are not introduced. The implantation energy is set to 50 to 100 keV, for example, when a buried oxide film having a thickness of 60 nm is thinned to 30 nm.

上記のようにエッチングして薄膜化する領域の素子分離絶縁膜にホウ素を注入し、第１実施形態と同様にウェットエッチングにより素子分離絶縁膜を薄膜化する。以降の工程は、第１実施形態と同様に行う。   Boron is implanted into the element isolation insulating film in the region to be thinned by etching as described above, and the element isolation insulating film is thinned by wet etching as in the first embodiment. The subsequent steps are performed in the same manner as in the first embodiment.

上記の本実施形態の半導体装置の製造方法では、ＭＩＳＦＥＴを有する半導体装置を製造する際に、応力膜を形成して、ゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することで、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力を向上して製造できる。   In the semiconductor device manufacturing method of the present embodiment, when manufacturing a semiconductor device having a MISFET, a stress film is formed and a stress acting in the extending direction of the gate electrode is applied to the active region of the semiconductor substrate. Thus, it is possible to manufacture with improved current driving capability without changing the conditions and film thickness during film formation.

第３実施形態
図１０は本実施形態に係る半導体装置の断面図であり、実質的に第１実施形態と同様であるが、素子分離絶縁膜１１ｔが薄膜化されたことで露出した半導体基板１０の活性領域の表面にアンダーカットが形成されており、アンダーカットされた部分の半導体基板１０の活性領域の表面が、半導体基板１０の深さが深くなるほど素子分離用溝１０ｔの開口面積が広くなり、逆テーパー形状となっていることが異なる。
上記のアンダーカット部分にも、応力膜１６が入り込んで形成されている。
本実施形態の半導体装置は、ＭＩＳＦＥＴを有する半導体装置であって、応力膜１６によりゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することができ、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力が向上できる。 Third Embodiment FIG. 10 is a cross-sectional view of a semiconductor device according to the present embodiment, which is substantially the same as that of the first embodiment, but the semiconductor substrate 10 exposed by thinning the element isolation insulating film 11t. An undercut is formed on the surface of the active region, and the surface area of the active region of the undercut portion of the semiconductor substrate 10 increases as the depth of the semiconductor substrate 10 increases, so that the opening area of the element isolation trench 10t increases. The difference is that it has a reverse taper shape.
The stress film 16 is also formed in the undercut portion.
The semiconductor device of this embodiment is a semiconductor device having a MISFET, and can apply a stress acting in the extending direction of the gate electrode to the active region of the semiconductor substrate by the stress film 16, and the conditions and film formation during the film formation Further current drive capability can be improved without changing the thickness.

次に、本実施形態に係る半導体装置の製造方法について説明する。
まず、第１実施形態の図５（ａ）に示す工程から図６（ａ）に示す工程までを第１実施形態と同様に行う。 Next, a method for manufacturing the semiconductor device according to the present embodiment will be described.
First, the steps from the step shown in FIG. 5A of the first embodiment to the step shown in FIG. 6A are performed in the same manner as in the first embodiment.

次に、図１１（ａ）に示すように、酸化シリコンに対してシリコンを選択的にエッチングするドライエッチングにより、素子分離絶縁膜１１ｔが薄膜化されたことで露出した半導体基板１０の活性領域の表面にアンダーカットを形成する。膜応力が十分にチャネル部に影響するようにアンダーカットを形成するため、等方性ドライエッチングを用いるのが望ましい。
上記のようにして、素子分離絶縁膜１１ｔの薄型化及びアンダーカットの形成により、素子分離用溝１０ｔの縁部１０ｂにおいて半導体基板１０の活性領域の表面を露出させる。
次に、アッシング処理あるいは溶剤処理によりフォトレジスト膜を除去する。 Next, as shown in FIG. 11A, the active region of the semiconductor substrate 10 exposed by thinning the element isolation insulating film 11t by dry etching that selectively etches silicon with respect to silicon oxide. An undercut is formed on the surface. In order to form an undercut so that the film stress sufficiently affects the channel portion, it is desirable to use isotropic dry etching.
As described above, the surface of the active region of the semiconductor substrate 10 is exposed at the edge 10b of the element isolation trench 10t by thinning the element isolation insulating film 11t and forming an undercut.
Next, the photoresist film is removed by ashing or solvent treatment.

次に、図１１（ｂ）に示すように、例えば、半導体基板１０の活性領域１０ａに導電性不純物をイオン注入して、チャネル不純物領域１３を形成する。   Next, as shown in FIG. 11B, for example, a channel impurity region 13 is formed by ion-implanting a conductive impurity into the active region 10 a of the semiconductor substrate 10.

次に、図１１（ｃ）に示すように、例えば、半導体基板１０の活性領域１０ａの表面に、酸化シリコンを成膜して、ゲート絶縁膜１４を形成する。   Next, as illustrated in FIG. 11C, for example, silicon oxide is formed on the surface of the active region 10 a of the semiconductor substrate 10 to form the gate insulating film 14.

次に、図１２（ａ）に示すように、例えば、ＣＶＤ法によりポリシリコンなどの導電層を堆積させ、ゲート電極用層１５を形成する。   Next, as shown in FIG. 12A, a gate electrode layer 15 is formed by depositing a conductive layer such as polysilicon by CVD, for example.

次に、図１２（ｂ）に示すように、例えば、ゲート電極のパターンのフォトレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施し、半導体基板１０の活性領域１０ａ上にパターン加工されたゲート電極１５ａとする。
次に、不図示の領域において、ゲート電極の両側部にサイドウォール絶縁膜２０を形成し、サイドウォール絶縁膜の両側部における半導体基板１０中にソース・ドレイン領域１０ｃを形成し、また、ソース・ドレイン領域１０ｃの表層に高融点金属シリサイド層１０ｄを形成する。 Next, as shown in FIG. 12B, for example, a photoresist film having a pattern of a gate electrode is patterned, and etching such as RIE is performed to pattern the gate electrode on the active region 10a of the semiconductor substrate 10. 15a.
Next, in a region not shown, sidewall insulating films 20 are formed on both sides of the gate electrode, source / drain regions 10c are formed in the semiconductor substrate 10 on both sides of the sidewall insulating film, A refractory metal silicide layer 10d is formed on the surface layer of the drain region 10c.

次に、図１２（ｃ）に示すように、例えば、ＣＶＤ法によりゲート電極１５ａを被覆して全面に窒化シリコンを形成し応力膜１６を形成する。
ここで、応力膜１６は、素子分離用溝１０ｔの縁部１０ｂにおいて露出した半導体基板１０の活性領域に接するようにして形成する。本実施形態においては、上記のように素子分離絶縁膜１１ｔが薄膜化されたことで露出した半導体基板１０の活性領域の表面にアンダーカットが形成されているので、アンダーカットに入り込むようにして形成する。 Next, as shown in FIG. 12C, the stress film 16 is formed by covering the gate electrode 15a by, for example, the CVD method and forming silicon nitride on the entire surface.
Here, the stress film 16 is formed in contact with the active region of the semiconductor substrate 10 exposed at the edge 10b of the element isolation trench 10t. In this embodiment, since the undercut is formed on the surface of the active region of the semiconductor substrate 10 exposed by thinning the element isolation insulating film 11t as described above, it is formed so as to enter the undercut. To do.

次に、図１３（ａ）に示すように、例えば、ＣＶＤ法により酸化シリコンを堆積させ、絶縁膜１７を形成する。   Next, as shown in FIG. 13A, silicon oxide is deposited by, for example, the CVD method, and the insulating film 17 is formed.

次に、図１３（ｂ）に示すように、例えば、フォトリソグラフィ工程及びエッチング加工により、ゲート電極１５ａに達するコンタクトホールＣＨｇを形成する。また、不図示の領域においても、ソース・ドレイン領域１０ｃに接続する高融点金属シリサイド層１０ｄに達するコンタクトホールＣＨｓを形成する。 Next, as shown in FIG. 13 (b), for example, by photolithography and etching to form contact holes CH g reaching the gate electrode 15a. Further, even in a region not shown, a contact hole CH s reaching the refractory metal silicide layer 10d connected to the source and drain regions 10c.

次に、図１３（ｃ）に示すように、例えば、コンタクトホールＣＨｇの内部に埋め込んでプラグ１８を形成し、さらに上層配線１９を形成する。また、不図示の領域においても、コンタクトホールＣＨｓの内部に埋め込んでプラグ２１を形成し、さらに上層配線２２を形成する。
以上で、図１０に示す半導体装置を製造することができる。 Next, as shown in FIG. 13 (c), for example, to form a plug 18 embedded in the contact holes CH g, further forming the upper wiring 19. Further, even in a region not shown, to form a plug 21 embedded in the contact holes CH s, further forming the upper wiring 22.
Thus, the semiconductor device illustrated in FIG. 10 can be manufactured.

上記の本実施形態の半導体装置の製造方法では、ＭＩＳＦＥＴを有する半導体装置を製造する際に、応力膜を形成して、ゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することで、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力を向上して製造できる。   In the semiconductor device manufacturing method of the present embodiment, when manufacturing a semiconductor device having a MISFET, a stress film is formed and a stress acting in the extending direction of the gate electrode is applied to the active region of the semiconductor substrate. Thus, the current drive capability can be further improved and manufactured without changing the film forming conditions and film thickness.

第４実施形態
図１４は本実施形態に係る半導体装置の断面図であり、実質的に第１実施形態と同様であるが、素子分離絶縁膜１１ｔは薄膜化されてはおらず、ディポットＤが形成されて、素子分離用溝１０ｔの縁部１０ｂにおいて半導体基板１０の活性領域の表面が露出し、この縁部において露出した半導体基板１０の活性領域に接するように応力膜１６が形成されている構成である。
本実施形態の半導体装置は、ＭＩＳＦＥＴを有する半導体装置であって、応力膜１６によりゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することができ、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力向上が可能となっている。 Fourth Embodiment FIG. 14 is a cross-sectional view of a semiconductor device according to the present embodiment, which is substantially the same as the first embodiment, except that the element isolation insulating film 11t is not thinned and a depot D is formed. The surface of the active region of the semiconductor substrate 10 is exposed at the edge 10b of the element isolation trench 10t, and the stress film 16 is formed so as to be in contact with the exposed active region of the semiconductor substrate 10 at this edge. It is.
The semiconductor device of this embodiment is a semiconductor device having a MISFET, and can apply a stress acting in the extending direction of the gate electrode to the active region of the semiconductor substrate by the stress film 16, and the conditions and film formation during the film formation The current drive capability can be further improved without changing the thickness.

次に、本実施形態に係る半導体装置の製造方法について説明する。
まず、図１５（ａ）に示すように、半導体基板１０の素子分離領域において素子分離用溝１０ｔを形成し、その内部に埋め込んでＳＴＩ型の素子分離絶縁膜１１を形成する。 Next, a method for manufacturing the semiconductor device according to the present embodiment will be described.
First, as shown in FIG. 15A, an element isolation trench 10t is formed in the element isolation region of the semiconductor substrate 10, and an STI type element isolation insulating film 11 is formed by filling the trench 10t.

次に、図１５（ｂ）に示すように、例えばスピンコート法によりフォトレジスト膜を形成し、フォトリソグラフィ工程によりディポットを形成しようとする領域を除いて素子分離絶縁膜１１を保護するパターンのフォトレジスト膜１２ｂを形成する。図示していないが、ドレイン電流と平行な方向（ゲート電極の延伸方向と垂直な方向）の素子分離絶縁膜は、本実施形態においては保護する。   Next, as shown in FIG. 15B, a photoresist film is formed by, for example, a spin coating method, and a pattern photo that protects the element isolation insulating film 11 except for a region where a depot is to be formed by a photolithography process. A resist film 12b is formed. Although not shown, the element isolation insulating film in the direction parallel to the drain current (the direction perpendicular to the extending direction of the gate electrode) is protected in this embodiment.

次に、図１５（ｃ）に示すように、フォトレジスト膜１２ｂをマスクとしてウェットエッチングを施し、ディポットＤを形成して、少なくともゲート電極１５ａの延伸方向における両端において、素子分離用溝１０ｔの縁部において半導体基板１０の活性領域の表面を露出させる。   Next, as shown in FIG. 15C, wet etching is performed using the photoresist film 12b as a mask to form a depot D, and at the ends of the gate electrode 15a in the extending direction, the edge of the element isolation trench 10t is formed. The surface of the active region of the semiconductor substrate 10 is exposed at the portion.

次に、図１６（ａ）に示すように、アッシング処理あるいは溶剤処理によりフォトレジスト膜１２ｂを除去する。   Next, as shown in FIG. 16A, the photoresist film 12b is removed by ashing or solvent treatment.

次に、図１６（ｂ）に示すように、例えば、半導体基板１０の活性領域１０ａに導電性不純物をイオン注入して、チャネル不純物領域を形成する。   Next, as shown in FIG. 16B, for example, a conductive impurity is ion-implanted into the active region 10a of the semiconductor substrate 10 to form a channel impurity region.

次に、図１６（ｃ）に示すように、例えば、半導体基板１０の活性領域１０ａの表面に、酸化シリコンを成膜して、ゲート絶縁膜１４を形成する。   Next, as illustrated in FIG. 16C, for example, silicon oxide is formed on the surface of the active region 10 a of the semiconductor substrate 10 to form the gate insulating film 14.

次に、図１７（ａ）に示すように、例えば、ＣＶＤ法によりポリシリコンなどの導電層を堆積させ、ゲート電極用層１５を形成する。   Next, as shown in FIG. 17A, a gate electrode layer 15 is formed by depositing a conductive layer such as polysilicon by CVD, for example.

次に、図１７（ｂ）に示すように、例えば、ゲート電極のパターンのフォトレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施し、半導体基板１０の活性領域１０ａ上にパターン加工されたゲート電極１５ａとする。
次に、不図示の領域において、ゲート電極の両側部にサイドウォール絶縁膜２０を形成し、サイドウォール絶縁膜の両側部における半導体基板１０中にソース・ドレイン領域１０ｃを形成し、また、ソース・ドレイン領域１０ｃの表層に高融点金属シリサイド層１０ｄを形成する。 Next, as shown in FIG. 17B, for example, a photoresist film having a gate electrode pattern is patterned, and etching such as RIE is performed to pattern the gate electrode on the active region 10a of the semiconductor substrate 10. 15a.
Next, in a region not shown, sidewall insulating films 20 are formed on both sides of the gate electrode, source / drain regions 10c are formed in the semiconductor substrate 10 on both sides of the sidewall insulating film, A refractory metal silicide layer 10d is formed on the surface layer of the drain region 10c.

次に、図１７（ｃ）に示すように、例えば、ＣＶＤ法によりゲート電極１５ａを被覆して全面に窒化シリコンを形成し応力膜１６を形成する。
ここで、応力膜１６は、素子分離用溝１０ｔの縁部１０ｂにおいて露出した半導体基板１０の活性領域に接するようにして形成する。本実施形態においては、上記のようにディポットＤが形成されており、ディポットＤに入り込むようにして形成する。 Next, as shown in FIG. 17C, for example, the gate electrode 15a is covered by the CVD method, and silicon nitride is formed on the entire surface to form the stress film 16. Next, as shown in FIG.
Here, the stress film 16 is formed in contact with the active region of the semiconductor substrate 10 exposed at the edge 10b of the element isolation trench 10t. In the present embodiment, the depot D is formed as described above, and is formed so as to enter the depot D.

次に、図１８（ａ）に示すように、例えば、ＣＶＤ法により酸化シリコンを堆積させ、絶縁膜１７を形成する。   Next, as shown in FIG. 18A, silicon oxide is deposited by, for example, the CVD method, and the insulating film 17 is formed.

次に、図１８（ｂ）に示すように、例えば、フォトリソグラフィ工程及びエッチング加工により、ゲート電極１５ａに達するコンタクトホールＣＨｇを形成する。また、不図示の領域においても、ソース・ドレイン領域１０ｃに接続する高融点金属シリサイド層１０ｄに達するコンタクトホールＣＨｓを形成する。 Next, as shown in FIG. 18 (b), for example, by photolithography and etching to form contact holes CH g reaching the gate electrode 15a. Further, even in a region not shown, a contact hole CH s reaching the refractory metal silicide layer 10d connected to the source and drain regions 10c.

次に、図１８（ｃ）に示すように、例えば、コンタクトホールＣＨｇの内部に埋め込んでプラグ１８を形成し、さらに上層配線１９を形成する。また、不図示に領域においても、コンタクトホールＣＨｓの内部に埋め込んでプラグ２１を形成し、さらに上層配線２２を形成する。
以上で、図１４に示す半導体装置を製造することができる。 Next, as shown in FIG. 18 (c), for example, to form a plug 18 embedded in the contact holes CH g, further forming the upper wiring 19. Further, even in a region in not shown, to form a plug 21 embedded in the contact holes CH s, further forming the upper wiring 22.
Thus, the semiconductor device shown in FIG. 14 can be manufactured.

上記の本実施形態の半導体装置の製造方法では、ＭＩＳＦＥＴを有する半導体装置を製造する際に、応力膜を形成して、ゲート電極の延伸方向に作用する応力を半導体基板の活性領域に印加することで、成膜時の条件や膜厚を変更することなく、さらなる電流駆動能力を向上して製造できる。   In the semiconductor device manufacturing method of the present embodiment, when manufacturing a semiconductor device having a MISFET, a stress film is formed and a stress acting in the extending direction of the gate electrode is applied to the active region of the semiconductor substrate. Thus, the current drive capability can be further improved and manufactured without changing the film forming conditions and film thickness.

上記の本実施形態の半導体装置及びその製造方法によれば、以下の効果を享受できる。
第１及び第２実施形態では、少なくともゲート電極の延伸方向における全領域でＳＴＩ型の素子分離絶縁膜を薄膜化して素子分離用溝の縁部において半導体基板の活性領域を露出させ、第４実施形態においてはＳＴＩ型の素子分離絶縁膜にディポットを形成して素子分離用溝の縁部において半導体基板の活性領域を露出させ、この部分に接するように引っ張り応力を印加する応力膜を形成して、ゲート電極の延伸方向（ドレイン電流と垂直な方向）に応力を印加し、これにより、従来の技術よりも電流駆動能力を向上させることが可能となる。
第２実施形態では、ホウ素のイオン注入により、ＳＴＩ埋め込み酸化膜の膜厚方向の薄膜化量をウェットエッチングのみを用いた時よりも正確に制御することが可能となる。
さらに第３実施形態では、基板にアンダーカットを形成することにより、第１，２，４実施形態よりも大きな応力を印加して、電流駆動能力をさらに向上させることが可能となる。 According to the semiconductor device of the present embodiment and the manufacturing method thereof, the following effects can be enjoyed.
In the first and second embodiments, the STI-type element isolation insulating film is thinned in at least the entire region in the extending direction of the gate electrode to expose the active region of the semiconductor substrate at the edge of the element isolation trench. In the embodiment, a depot is formed in the STI type element isolation insulating film, the active region of the semiconductor substrate is exposed at the edge of the element isolation trench, and a stress film for applying a tensile stress is formed so as to contact this portion. By applying a stress in the extending direction of the gate electrode (direction perpendicular to the drain current), it becomes possible to improve the current driving capability as compared with the conventional technique.
In the second embodiment, boron ion implantation makes it possible to control the amount of thinning of the STI buried oxide film in the film thickness direction more accurately than when only wet etching is used.
Furthermore, in the third embodiment, by forming an undercut on the substrate, it is possible to apply a greater stress than in the first, second, and fourth embodiments to further improve the current driving capability.

本発明は上記の説明に限定されない。
例えば、本発明は、基本的にＮＴｒとＰＴｒのいずれにも適用可能であり、両者を有するＣＭＩＳ半導体装置に適用してもよく、あるいは、いずれか一方を有する半導体装置に適用することができる。
また、ＣＭＩＳの場合であっても、ＮＴｒとＰＴｒのいずれか一方に適用するようにしてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 The present invention is not limited to the above description.
For example, the present invention is basically applicable to both NTr and PTr, and may be applied to a CMIS semiconductor device having both, or may be applied to a semiconductor device having either one.
Further, even in the case of CMIS, it may be applied to either NTr or PTr.
In addition, various modifications can be made without departing from the scope of the present invention.

本発明の半導体装置は、ＭＩＳＦＥＴを有する半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置を製造する方法に適用できる。 The semiconductor device of the present invention can be applied to a semiconductor device having a MISFET.
The semiconductor device manufacturing method of the present invention can be applied to a method of manufacturing a semiconductor device having a MISFET.

図１は本発明の第１実施形態に係る半導体装置の平面図である。FIG. 1 is a plan view of a semiconductor device according to the first embodiment of the present invention. 図２（ａ）は図１中のＸ−Ｘ’における断面図であり、図２（ｂ）はＹ−Ｙ’における断面図である。2A is a cross-sectional view taken along the line X-X ′ in FIG. 1, and FIG. 2B is a cross-sectional view taken along the line Y-Y ′. 図３（ａ）及び図３（ｂ）は印加する応力とドレイン電流の増加率を示すグラフである。FIG. 3A and FIG. 3B are graphs showing the applied stress and the increase rate of the drain current. 図４（ａ）及び図４（ｂ）は本発明の第１実施形態の応力膜を適用するパターンを説明する模式図である。FIGS. 4A and 4B are schematic views for explaining a pattern to which the stress film of the first embodiment of the present invention is applied. 図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。5A to 5C are cross-sectional views illustrating manufacturing steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図６（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。6A to 6C are cross-sectional views illustrating manufacturing steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図７（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIGS. 7A to 7C are cross-sectional views illustrating manufacturing steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図８（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。8A to 8C are cross-sectional views illustrating manufacturing steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図９は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 9 is a cross-sectional view showing a manufacturing process of a manufacturing method of a semiconductor device according to the second embodiment of the present invention. 図１０は本発明の第３実施形態に係る半導体装置の断面図である。FIG. 10 is a sectional view of a semiconductor device according to the third embodiment of the present invention. 図１１（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。11A to 11C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. 図１２（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。12A to 12C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. 図１３（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。13A to 13C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the third embodiment of the present invention. 図１４は本発明の第４実施形態に係る半導体装置の断面図である。FIG. 14 is a sectional view of a semiconductor device according to the fourth embodiment of the present invention. 図１５（ａ）〜（ｃ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIGS. 15A to 15C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention. 図１６（ａ）〜（ｃ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。16A to 16C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention. 図１７（ａ）〜（ｃ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIGS. 17A to 17C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention. 図１８（ａ）〜（ｃ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。18A to 18C are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention. 図１９（ａ）及び図１９（ｂ）は従来技術の問題を説明するための模式断面図である。FIG. 19A and FIG. 19B are schematic cross-sectional views for explaining the problems of the prior art.

符号の説明Explanation of symbols

１０…半導体基板、１０ａ…活性領域、１０ｂ…素子分離溝の縁部、１０ｃ…ソース・ドレイン領域、１０ｄ…高融点シリサイド層、１０ｔ…素子分離用溝、１１，１１ｔ…素子分離絶縁膜、１２，１２ａ，１２ｂ…フォトレジスト膜、１３…チャネル不純物領域、１４…ゲート絶縁膜、１５…ゲート電極用層、１５ａ…ゲート電極、１６…応力膜、１７…絶縁膜、１８…プラグ、１９…上層配線、２０…サイドウォール絶縁膜、２１…プラグ、２２…上層配線、ＣＨｇ，ＣＨｓ…コンタクトホール、ＤＲ…ゲート電極の延伸方向、ＮＴｒ…ＮチャネルＭＯＳトランジスタ、ＰＴｒ…ＰチャネルＭＯＳトランジスタ、Ｄ…ディポット
DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate, 10a ... Active region, 10b ... Edge of element isolation trench, 10c ... Source / drain region, 10d ... High melting point silicide layer, 10t ... Element isolation trench, 11, 11t ... Element isolation insulating film, 12 , 12a, 12b ... photoresist film, 13 ... channel impurity region, 14 ... gate insulating film, 15 ... gate electrode layer, 15a ... gate electrode, 16 ... stress film, 17 ... insulating film, 18 ... plug, 19 ... upper layer wire, 20 ... side wall insulating film, 21 ... plug, 22 ... upper wiring, CH g, CH s ... contact hole, the extending direction of the DR ... gate electrode, NTr ... N-channel MOS transistor, PTr ... P-channel MOS transistors, D ... depot

Claims (8)

半導体基板と、
前記半導体基板の活性領域を分離する素子分離絶縁膜の形成領域において前記半導体基板に形成された素子分離用溝と、
前記素子分離用溝に埋め込まれて形成された素子分離絶縁膜と、
前記活性領域における前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、
前記ゲート電極を被覆して形成され、前記ゲート電極の延伸方向における両端において前記半導体基板の活性領域に接して形成された応力膜と
を有し、
少なくとも前記ゲート電極の延伸方向における両端において、前記素子分離絶縁膜の表面が前記半導体基板の活性領域の表面より低くなるように前記素子分離絶縁膜が薄膜化されており、前記素子分離絶縁膜が薄膜化されたことで露出した前記半導体基板の活性領域の表面にアンダーカットが形成されており、前記アンダーカットされた部分の前記半導体基板の活性領域の表面が、前記半導体基板の深さが深くなるほど前記素子分離用溝の開口面積が広くなる逆テーパー形状となっており、
前記素子分離絶縁膜が薄膜化されたことで露出した前記半導体基板の活性領域の表面に前記応力膜が接していることにより、前記応力膜により前記半導体基板の活性領域に対して前記ゲート電極の延伸方向に応力が作用する
半導体装置。 A semiconductor substrate;
An element isolation trench formed in the semiconductor substrate in a formation region of an element isolation insulating film that isolates an active region of the semiconductor substrate;
An element isolation insulating film embedded in the element isolation trench;
A gate insulating film formed on the semiconductor substrate in said active region,
A gate electrode formed on the gate insulating film;
Source / drain regions formed in the semiconductor substrate on both sides of the gate electrode;
A stress film formed so as to cover the gate electrode and formed in contact with the active region of the semiconductor substrate at both ends in the extending direction of the gate electrode;
At least at both ends in the extending direction of the gate electrode, the element isolation insulating film is thinned so that the surface of the element isolation insulating film is lower than the surface of the active region of the semiconductor substrate. An undercut is formed on the surface of the active region of the semiconductor substrate exposed by thinning, and the surface of the active region of the semiconductor substrate in the undercut portion has a deep depth of the semiconductor substrate. It is an inverse taper shape that increases the opening area of the element isolation groove,
Since the stress film is in contact with the surface of the active region of the semiconductor substrate exposed by thinning the element isolation insulating film, the stress film causes the stress of the gate electrode to the active region of the semiconductor substrate. A semiconductor device in which stress acts in the stretching direction . 前記応力膜が引っ張りの応力を前記半導体基板の活性領域に印加する
請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the stress film applies tensile stress to an active region of the semiconductor substrate. 前記応力膜が１ＧＰａ以上の応力を前記半導体基板の活性領域に印加する
請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1 or 2 wherein the stress layer applies a more stress 1GPa the active region of the semiconductor substrate. 半導体基板の素子分離絶縁膜の形成領域において前記半導体基板に素子分離用溝を形成する工程と、
前記素子分離用溝に埋め込んで前記半導体基板の活性領域を分離する素子分離絶縁膜を形成する工程と、
少なくともゲート電極の延伸方向における両端において、前記素子分離絶縁膜の表面が前記半導体基板の活性領域の表面より低くなるように前記素子分離絶縁膜を薄膜化する工程と、
前記素子分離絶縁膜が薄膜化されたことで露出した前記半導体基板の活性領域の表面にアンダーカットを形成し、前記アンダーカットされた部分の前記半導体基板の活性領域の表面が、前記半導体基板の深さが深くなるほど前記素子分離用溝の開口面積が広くなる逆テーパー形状とする工程と、
活性領域における前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート電極の延伸方向に前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側部における前記半導体基板中にソース・ドレイン領域を形成する工程と、
前記ゲート電極を被覆して、前記ゲート電極の延伸方向における両端において前記素子分離絶縁膜が薄膜化されたことで露出した前記半導体基板の活性領域の表面に接するように応力膜を形成する工程と
を有し、
前記素子分離絶縁膜が薄膜化されたことで露出した前記半導体基板の活性領域の表面に前記応力膜を接して形成することにより、前記応力膜が前記半導体基板の活性領域に対して作用する応力は、前記半導体基板の活性領域に対して前記ゲート電極の延伸方向に作用する応力を有する
半導体装置の製造方法。 Forming an element isolation groove in the semiconductor substrate in a region where the element isolation insulating film of the semiconductor substrate is formed;
Forming an element isolation insulating film that is embedded in the element isolation trench and isolates an active region of the semiconductor substrate;
Thinning the element isolation insulating film so that the surface of the element isolation insulating film is lower than the surface of the active region of the semiconductor substrate at least at both ends in the extending direction of the gate electrode;
An undercut is formed on the surface of the active region of the semiconductor substrate exposed by thinning the element isolation insulating film, and the surface of the active region of the semiconductor substrate of the undercut portion is formed on the semiconductor substrate. A step of forming an inverse tapered shape in which the opening area of the element isolation groove is increased as the depth is increased;
Forming a gate insulating film on the semiconductor substrate in the active region,
Forming a gate electrode on the gate insulating film in the extending direction of the gate electrode;
Forming source / drain regions in the semiconductor substrate on both sides of the gate electrode;
Covering the gate electrode and forming a stress film so as to be in contact with the surface of the active region of the semiconductor substrate exposed by thinning the element isolation insulating film at both ends in the extending direction of the gate electrode; Have
The stress acting on the active region of the semiconductor substrate by forming the stress film in contact with the surface of the active region of the semiconductor substrate exposed by thinning the element isolation insulating film The method for manufacturing a semiconductor device having stress acting in an extending direction of the gate electrode with respect to an active region of the semiconductor substrate . 前記応力膜を形成する工程において、引っ張りの応力を前記半導体基板の活性領域に印加する応力膜を形成する
請求項４に記載の半導体装置の製造方法。 5. The method of manufacturing a semiconductor device according to claim 4 , wherein in the step of forming the stress film, a stress film for applying a tensile stress to the active region of the semiconductor substrate is formed. 前記応力膜を形成する工程において、１ＧＰａ以上の応力を前記半導体基板の活性領域に印加する応力膜を形成する
請求項４または５に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 4 , wherein in the step of forming the stress film, a stress film for applying a stress of 1 GPa or more to the active region of the semiconductor substrate is formed. 前記素子分離絶縁膜を薄膜化する工程において、ウェットエッチングにより前記素子分離絶縁膜を薄膜化する
請求項４〜６のいずれかに記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 4, wherein in the step of thinning the element isolation insulating film, the element isolation insulating film is thinned by wet etching. 前記素子分離絶縁膜を薄膜化する工程の前に、前記素子分離絶縁膜にホウ素をイオン注入する工程をさらに有する
請求項４〜７のいずれかに記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 4, further comprising a step of ion-implanting boron into the element isolation insulating film before the step of thinning the element isolation insulating film.
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