JP4737627B2 - スタティッククロックパルス発生器およびディスプレイ - Google Patents

Description

本発明は、スタティッククロックパルス発生器に関する。このような発生器は、例えばデジタル信号処理（ＤＳＰ）を含む複雑な超大規模集積回路（ＶＬＳＩ）設計の場合に、高速かつ低電力の制御回路中に用いられ得る。このクロックパルス発生器は、空間光変調器およびディスプレイ（例えば、良好に規定されたパルスのシーケンスを、高速映像データをサンプリングする回路に供給する必要のある、ピクセル化されたマトリクス型のもの）の駆動回路のためのアドレッシングにおいて有利に用いられ得る。

公知のタイプのクロックパルス発生器は、シフトレジスタを基本とする。シフトレジスタは、カスケード連鎖（ｃａｓｃａｄｅｄ ｃｈａｉｎ）のＤ型のフリップフロップを含む（例えば、ＨｏｒｏｗｉｔｚおよびＨｉｌｌの「Ｔｈｅ Ａｒｔ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ」、Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ、２^nd Ｅｄｉｔｉｏｎ、１９８９に開示される）。これらのフリップフロップは、クロックパルスに応答して、格納された１つの論理状態を、連鎖内の１つのフリップフロップから次のフリップフロップに送る。通常のクロックパルス発生の用途に関して、１つを除いた全てのフリップフロップが論理ロー（０）状態に初期化され、その１つのフリップフロップは、論理ハイ（１）状態に初期化される。シフトレジスタは、所定の周波数でクロックされ、シフトレジスタ内で１状態を巡回させることによって、フリップフロップの出力に連続するパルスを発生する。この周知の技術の用途および実施形態について、例えば、米国特許第４
５４２ ３０１号および第４ ６１２ ６５９号に開示がある。この技術に改良を加えたものが、米国特許第４ ７８５ ２９７号に開示される。この場合、エッジトリガ型のフリップフロップの「マスター」出力および「スレーブ」出力が、組み合わせ論理ゲート（例えば、ＡＮＤゲートまたはＮＡＮＤゲート）と共に用いられ、これにより、所定の数の出力パルスに対するシフトレジスタのクロック速度が低減される。

添付図面の図１は、Ｄ型のラッチ１および２を含む典型的なＣＭＯＳ回路の一部を示す。このような構成の構造および動作は周知であり、詳細については説明しない。１および２のような連続したラッチは、ＣＫおよび！ＣＫで表される２相クロックと相反するクロック位相に対して透過性である。各ラッチの入力および出力は、クロックパルスＮｎおよびＮｐを発生するために共に「ＮＡＮＤ」される。

最大動作周波数を増加しつつ、クロック電力消費を低減するために、クロック線の容量性負荷を低減するための様々な技術が開示されてきた。例えば、クロックパルス発生回路で使用するための、状態制御型クロッキング技術が提案されてきた。この技術の一例が、米国特許第４ ７４６ ９１５号に開示されており、同特許では、シフトレジスタをフリップフロップまたはラッチの複数のサブレジスタに分割し、より低い周波数で動作する別のシフトレジスタを選択的に用いて、各サブレジスタにクロック信号を適用する。

１状態を１回巡回することが必要なアプリケーションの場合、１つの状態を含むかまたは入力において１つの状態を有するフリップフロップまたはラッチのみが、クロッキングを必要とする。図２に示すように、このようなアプリケーションの場合、各フリップフロップの入力および出力を「ＯＲすること」により発生された信号は、フリップフロップのクロック入力に供給されるクロック信号をゲーティングするために用いられ得る。このような構成について、米国特許第５ １２８ ９７４号に開示がある。しかし、このような構成は、段毎にさらに数個のトランジスタを必要とする。また、フリップフロップ出力が比較的大きな負荷を駆動しなければならず、そのため動作の最大速度が限定される。

本明細書で用いられる用語「Ｄ型のラッチ」は、クロック入力、データ入力、および直接型出力または反転型出力を有する回路であって、クロック入力に供給されるクロック信号が活性の場合、この出力は、直接型信号または反転型信号を入力に供給（ラッチが「透過性」である）し、一方、クロック信号が非活性の場合、この出力は、入力信号の状態に関係なくその電流値で保持または「ラッチ」されるように作動する回路を示す。本明細書で用いられる用語「Ｄ型のフリップフロップ」は一般的には、２つのカスケード接続されたＤ型ラッチで形成され、他の回路を含み得る、エッジトリガ型のデバイスを示す。Ｄ型ラッチおよびＤ型フリップフロップは、本明細書中、「Ｄ型回路」と総称されるため、Ｄ型回路は、Ｄ型ラッチまたはＤ型フリップフロップであり得る。

本発明の第１の局面によれば、主クロック入力およびＮ個の段を備えるスタティッククロックパルス発生器であって、上記発生器のｉ番目の段は、（ｉ＋ａ）番目（ここで、ａは１以上である）の段からリセット信号を受け取るリセット入力と、データ入力とを有するＤ型回路と、（ｉ−１）番目（ここで、１＜ｉ≦（Ｎ−ａ）である）の段のＤ型回路の出力信号および上記主クロック入力におけるクロックパルスに応答して、上記データ入力にパルスを供給する出力を有するゲーティング回路とを備えるスタティッククロックパルス発生器が提供される。

各Ｄ型回路はＤ型ラッチであってもよい。

上記段の少なくとも１つのそれぞれは、上記Ｄ型回路の出力信号を供給し、上記発生器の出力を構成する出力を有してもよい。

各ｉ番目の段の上記Ｄ型回路の上記リセット入力は、上記（ｉ＋ａ）番目の段の上記ゲーティング回路の上記出力から上記リセット信号を受け取るように構成されてもよい。

各ｉ番目の段の上記Ｄ型回路の上記リセット入力は、上記（ｉ＋ａ）番目の段の上記Ｄ型回路の出力信号を上記リセット信号として受け取るよう構成されてもよい。

各段は、上記ゲーティング回路の出力と各段の上記Ｄ型回路のデータ入力との間に配置された遅延回路を備えてもよい。 各遅延回路は、複数のカスケード接続されたインバータを備えてもよい。

各段は、（ｉ＋１）番目の段の上記Ｄ型回路の出力信号および上記主クロック入力における上記クロックパルスに応答して、上記（ｉ−ａ）番目の段から上記リセット信号を受け取るように上記Ｄ型回路のリセット入力を選択的に接続し、上記ゲーティング回路に上記パルスを上記データ入力に供給させるスイッチング構成を備てもよく、ここで、（１＋ａ）≦ｉ＜Ｎである。 各スイッチング構成は、複数の伝送ゲートを備えてもよい。

各ｉ番目の段の上記Ｄ型回路は、上記（ｉ−１）番目の段の上記Ｄ型回路の出力信号を受け取るクロック入力を備えてもよい。

上記スイッチング構成は、各ｉ番目の段の上記Ｄ型回路のクロック入力を接続して、上記（ｉ＋１）番目の段の上記Ｄ型回路の出力信号を受け取るよう選択的に構成されてもよい。

上記第１の段は、（１＋ａ）番目の段からリセット信号を受け取るリセット入力を有するＤ型回路およびデータ入力と、開始パルスおよび上記主クロック入力におけるクロックパルスに応答して、上記Ｄ型回路のデータ入力にパルスを供給するゲーティング回路とを備えてもよい。

上記スイッチング構成は、上記第１の段からの上記リセット信号を上記第１の段の上記Ｄ型回路のリセット入力に接続するよう選択的に構成されてもよい。

上記Ｎ番目の段は、データ入力、出力および上記Ｄ型回路の出力からのリセット信号を受け取るリセット入力を有するＤ型回路と、（Ｎ−１）番目の段の上記Ｄ型回路の出力信号および上記主クロック入力におけるクロックパルスに応答して、上記データ入力にパルスを供給する出力を有するゲーティング回路とを備えてもよい。

上記主クロック入力は相補型クロック入力を備えてもよく、連続する対の段の上記ゲーティング回路は、上記相補型入力における相補型クロックパルスに応答するよう構成されてもよい。各ゲーティング回路は、共通電極が上記主クロック入力に接続され、出力電極が上記Ｄ型回路のイネーブル型データ入力を形成し、制御電極が前段の上記Ｄ型回路出力信号に応答する第１のトランジスタを備えてもよい。各ゲーティング回路は、共通電極が第１の供給線に接続され、出力電極が上記第１のトランジスタの上記出力電極に接続される第２のトランジスタを備えてもよい。上記第２のトランジスタの上記制御電極は、上記前段の上記Ｄ型回路の出力信号を受け取るように構成されてもよい。

上記第１のトランジスタの上記制御電極は、上記前段の上記Ｄ型回路の出力信号によって制御されるよう構成されたバイアス電圧ソースに接続されてもよい。上記バイアス電圧ソースは、共通電極が反転型主クロック入力に接続され、制御電極および出力電極が上記第１のトランジスタの上記制御電極に接続された第３のトランジスタを備えてもよい。上記第１のトランジスタの上記制御電極は、共通電極が上記第１の供給線に接続されるかまたは上記第１の供給線である第４のトランジスタの出力電極に接続されてもよい。上記第４のトランジスタの上記制御電極は、上記前段の上記Ｄ型回路の出力信号を受け取るよう構成されてもよい。

上記第１のトランジスタの上記制御電極は、共通電極が第２の供給線に接続され、制御電極が上記前段の上記Ｄ型回路の出力信号を受け取るよう構成される第５のトランジスタの出力電極に接続されてもよい。

各Ｄ型ラッチは、第１のインバータおよび第２のフィードバックインバータを備えてもよい。上記第２のインバータは、上記前段の上記Ｄ型ラッチの出力信号によって制御されるよう構成されたゲート入力を有するゲート型インバータであってもよい。

上記第１のインバータは、制御端子が上記リセット入力を備えるプルアップトランジスタまたはプルダウントランジスタに接続されてもよい。

上記発生器は、ＣＭＯＳ集積回路として形成されてもよい。

上記発生器は、ポリシリコン薄膜トランジスタで形成されてもよい。

本発明の第２の局面によれば、本発明の第１の局面による発生器を備える空間光変調器が提供される。

上記変調器は、液晶デバイスを備えてもよい。

上記液晶デバイスは、パッシブマトリックス型であってもよい。

上記液晶デバイスは、アクティブマトリックス型であってもよい。上記発生器および上記アクティブマトリックスは、同じ種類の薄膜トランジスタで形成されてもよい。

本発明の第３の局面によれば、本発明の第２の局面による変調器を備えるディスプレイが提供される。

本発明の第４の局面によれば、本発明の第１の局面による発生器を備える発光ディスプレイが提供される。

上記ディスプレイは、パッシブマトリックス型またはアクティブマトリックス型であってもよい。

従って、高速動作および低消費電力が可能なクロックパルス発生器を提供することが可能である。このような発生器は、一時的浮動回路ノードのない静的動作を提供し、入力クロック信号に低負荷を与える。この発生器は、双方向モードで動作するよう容易に構成され得、比較的少数のトランジスタで構築され得る。この発生器はまた、低電圧の入力クロック信号で動作し得、例えば、２ボルト以下の振幅を有するクロック信号から、通常は１０〜２０ボルトの供給電圧を搬送する電力供給線間で切り換わる出力信号へのレベルシフトを提供することが可能である。このような性能は、ポリシリコン薄膜トランジスタ技術を用いて達成され得る。

本発明によれば、主クロック入力およびＮ個の段を備えるスタティッククロックパルス発生器であって、上記発生器のｉ番目の段は、（ｉ＋ａ）番目（ここで、ａは１以上である）の段からリセット信号を受け取るリセット入力と、データ入力とを有するＤ型回路と、（ｉ−１）番目（ここで、１＜ｉ≦（Ｎ−ａ）である）の段のＤ型回路の出力信号および上記主クロック入力におけるクロックパルスに応答して、上記データ入力にパルスを供給する出力を有するゲーティング回路と、を備える、スタティッククロックパルス発生器が提供され、そのことにより上記目的が達成される。

上記発生器において、各Ｄ型回路はＤ型ラッチであってもよい。

上記発生器において、上記段の少なくとも１つのそれぞれは、上記Ｄ型回路の出力信号を供給し、上記発生器の出力を構成する出力を有してもよい。

上記発生器において、各ｉ番目の段の上記Ｄ型回路の上記リセット入力は、上記（ｉ＋ａ）番目の段の上記ゲーティング回路の上記出力から上記リセット信号を受け取るように構成されてもよい。

上記発生器において、各ｉ番目の段の上記Ｄ型回路の上記リセット入力は、上記（ｉ＋ａ）番目の段の上記Ｄ型回路の出力信号を上記リセット信号として受け取るよう構成されてもよい。

上記発生器において、各段は、上記ゲーティング回路の出力と各段の上記Ｄ型回路のデータ入力との間に配置された遅延回路を備えてもよい。

上記発生器において、各遅延回路は、複数のカスケード接続されたインバータを備えてもよい。

上記発生器において、各段は、（ｉ＋１）番目の段の上記Ｄ型回路の出力信号および上記主クロック入力における上記クロックパルスに応答して、上記（ｉ−ａ）番目の段から上記リセット信号を受け取るように上記Ｄ型回路のリセット入力を選択的に接続し、上記ゲーティング回路に上記パルスを上記データ入力に供給させるスイッチング構成を備えてもよく、ここで、（１＋ａ）≦ｉ＜Ｎである。

上記発生器において、各スイッチング構成は、複数の伝送ゲートを備えてもよい。

上記発生器において、各ｉ番目の段の上記Ｄ型回路は、上記（ｉ−１）番目の段の上記Ｄ型回路の出力信号を受け取るクロック入力を備えてもよい。

上記発生器において、上記スイッチング構成は、各ｉ番目の段の上記Ｄ型回路のクロック入力を接続して、上記（ｉ＋１）番目の段の上記Ｄ型回路の出力信号を受け取るよう選択的に構成されてもよい。

上記発生器において、上記第１の段は、（１＋ａ）番目の段からリセット信号を受け取るリセット入力を有するＤ型回路およびデータ入力と、開始パルスおよび上記主クロック入力におけるクロックパルスに応答して、上記Ｄ型回路のデータ入力にパルスを供給するゲーティング回路とを備えてもよい。

上記発生器において、上記スイッチング構成は、上記第１の段からの上記リセット信号を上記第１の段の上記Ｄ型回路のリセット入力に接続するよう選択的に構成されてもよい。

上記発生器において、上記Ｎ番目の段は、データ入力、出力および上記Ｄ型回路の出力からのリセット信号を受け取るリセット入力を有するＤ型回路と、（Ｎ−１）番目の段の上記Ｄ型回路の出力信号および上記主クロック入力におけるクロックパルスに応答して、上記データ入力にパルスを供給する出力を有するゲーティング回路とを備えてもよい。

上記発生器において、上記主クロック入力は相補型クロック入力を備えてもよく、連続する対の段の上記ゲーティング回路は、上記相補型入力における相補型クロックパルスに応答するよう構成されてもよい。

上記発生器において、各ゲーティング回路は、共通電極が上記主クロック入力に接続され、出力電極が上記Ｄ型回路のイネーブル型データ入力を形成し、制御電極が前段の上記Ｄ型回路出力信号に応答する第１のトランジスタを備えてもよい。

上記発生器において、各ゲーティング回路は、共通電極が第１の供給線に接続され、出力電極が上記第１のトランジスタの上記出力電極に接続される第２のトランジスタを備えてもよい。

上記発生器において、上記第２のトランジスタの上記制御電極は、上記前段の上記Ｄ型回路の出力信号を受け取るように構成されてもよい。

上記発生器において、上記第１のトランジスタの上記制御電極は、上記前段の上記Ｄ型回路の出力信号によって制御されるよう構成されたバイアス電圧ソースに接続されてもよい。

上記発生器において、上記バイアス電圧ソースは、共通電極が反転型主クロック入力に
接続され、制御電極および出力電極が上記第１のトランジスタの上記制御電極に接続された第３のトランジスタを備えてもよい。

上記発生器において、上記第１のトランジスタの上記制御電極は、共通電極が上記第１の供給線に接続されるかまたは上記第１の供給線である第４のトランジスタの出力電極に接続されてもよい。

上記発生器において、上記第４のトランジスタの上記制御電極は、上記前段の上記Ｄ型回路の出力信号を受け取るよう構成されてもよい。

上記発生器において、上記第１のトランジスタの上記制御電極は、共通電極が第２の供給線に接続され、制御電極が上記前段の上記Ｄ型回路の出力信号を受け取るよう構成される第５のトランジスタの出力電極に接続されてもよい。

上記発生器において、各Ｄ型ラッチは、第１のインバータおよび第２のフィードバックインバータを備えてもよい。

上記発生器において、上記第２のインバータは、上記前段の上記Ｄ型ラッチの出力信号によって制御されるよう構成されたゲート入力を有するゲート型インバータであってもよい。

上記発生器において、上記第１のインバータは、制御端子が上記リセット入力を備えるプルアップトランジスタまたはプルダウントランジスタに接続されてもよい。

上記発生器は、ＣＭＯＳ集積回路として形成されてもよい。

上記発生器は、ポリシリコン薄膜トランジスタで形成されてもよい。

上記発生器は、空間光変調器に備えられてもよい。

上記発生器は、液晶デバイスを備えてもよい。

上記発生器において、上記液晶デバイスはパッシブマトリックス型であってもよい。

上記発生器において、上記液晶デバイスはアクティブマトリックス型であってもよい。

上記発生器および上記アクティブマトリックスは、同じ種類の薄膜トランジスタで形成されてもよい。

上記変調器は、ディスプレイに備えられてもよい。

上記発生器は、発光ディスプレイに備えられてもよい。

上記ディスプレイは、パッシブマトリックス型であってもよい。

上記ディスプレイは、アクティブマトリックス型であってもよい。

本発明のスタティッククロックパルス発生器は、それぞれがＤ型フリップフロップ３およびゲーティング回路４を含む複数の段１、２を含む。フリップフロップ３は、後段のゲ
ーティング回路４用のゲーティング信号としても用いられる、段の出力信号Ｑを供給する。ゲーティング回路４は、自身のゲーティング入力Ｇが活性であり、クロック入力ＣＫまたは！ＣＫにクロックパルスが現れると、フリップフロップ３の電圧入力Ｄに信号を供給する。後段から、非同期型リセット信号Ｒがフリップフロップ３に供給される。

本発明について、例示として、添付図面を参照しながらさらに説明する。

図面中、同様の参照符号は、同様の構成部分を指す。

図３は、スタティッククロックパルス発生器の２つの段１および２を示す。段１は、Ｄ型ラッチ３およびゲート回路４を含む。ラッチ３は、直接型出力Ｑおよび反転型出力！Ｑを有し、これらのＱおよびＱ！は後段に接続され、出力Ｑは、段の出力およびクロックパルス発生器の出力を構成する。ラッチは、後段からリセット信号を受け取る非同期型リセット入力Ｒを有する。

ゲーティング回路４は、全ての段に共通するクロック線を介して主クロック入力に接続された、相補型クロック入力ＣＫおよび！ＣＫを有する。段１のゲーティング回路４のクロック入力ＣＫは、クロック線ＣＫに接続される。反転型クロック入力！ＣＫが対応するクロック線に接続されている様子が、図３の破線によって示されている。なぜならば、この接続は、実施形態によっては不必要であり得るためである。

ゲーティング回路４は、前段からゲーティング信号を受け取る相補型ゲーティング入力Ｇおよび！Ｇを有する。いくつかの実施形態において、直接型または反転型のゲーティング信号のみが、段から段へと送られ得る。ゲーティング入力Ｇはまた、ラッチ３のクロック入力ＣＫにも接続される。ゲーティング回路４は、リセット信号を前段に供給し、ラッチ３のデータ入力Ｄにも接続される出力Ｏを有する。

段１は、直接型クロックパルスＣＫにより活性化され、段２は、反転型クロックパルス！ＣＫにより活性化される（便宜上、様々な回路線およびノード上に現れる信号を、上記回路線およびノードの場合と同じ参照符号として示す）。したがって、ゲーティング回路４の入力！ＣＫは、反転型クロック線に接続され、一方、直接型クロック入力ＣＫは、特定の実施形態の要件に応じて、対応する直接型クロック線に接続または非接続され得る。

図４は、カスケード接続されたＮ個の段１、２を含むスタティッククロックパルス発生器の一部を示す。段１および段２は、交互に設けられる。第１の段の相補型ゲーティング入力Ｇおよび！Ｇは、相補型開始パルスＳＰおよび！ＳＰを受信するよう構成され、クロック入力は、２相クロック入力から、相補型クロック信号ＣＫおよび！ＣＫを受け取る。各段１、２のリセット入力Ｒは、後段のゲーティング回路の出力Ｏに接続される（ただし、最後またはＮ番目の段の場合は、リセット入力Ｒを同じ段の出力Ｑに接続する）。

図５のタイミング図は、スタティッククロックパルス発生器の動作を示し、図４の発生器の最初の４段において発生する様々な波形を示す。最初に、全ての段１および２のラッチ３はリセット状態であり、これにより出力Ｑは全てローである。全ての段１および２のゲーティング回路４はディスエーブルされ、ゲーティング回路出力Ｏは全てローとなる。

時間ｔ_nよりも前に、開始パルスＳＰが、第１の段のゲーティング回路入力に供給され
る。これによってゲーティング回路４がイネーブルされ、ゲーティング回路４の出力Ｏは、クロック信号ＣＫの論理状態（恐らくは実際の論理レベルのレベルシフトを伴う）に追従し得る。

時間ｔ_nにおいて、ゲーティング回路４の出力Ｏは、クロック信号ＣＫの立ち上がりエ
ッジに追従し、上昇する。これにより、ラッチ３の直接型出力Ｑがハイとなり、後段２のゲーティング回路４をイネーブルする。

時間ｔ_nの直後に、開始パルスＳＰはローとなり、これにより第１の段のゲーティング
回路１はディスエーブルされる。ラッチのクロック入力ＣＫもローとなり、これにより、リセット信号が受け取られるまで、ラッチは自身の状態にとどまり、出力Ｑはハイのままである。

時間ｔ_n＋１において、第２の段２のゲーティング回路４の出力Ｏが、反転型クロック
信号！ＣＫの立ち上がりエッジに追従し、ハイとなる。第２の段のラッチ３の出力Ｑもハイとなり、第３の段のゲーティング回路４をイネーブルする。同時に、第２の段のゲーティング回路４の出力Ｏは、第１の段のラッチのリセット入力Ｒにリセット信号を供給し、これにより、第１の段の出力Ｑがローとなる。これにより、連続する段の出力Ｑの下降エッジおよび立ち上がりエッジは、図５に示すように同時発生または同期化される。

時間ｔ_n＋２において、第３の段のゲーティング回路４の出力Ｏが、クロック信号ＣＫ
の立ち上がりエッジに追従し、ハイとなる。これにより、第３の段の出力Ｑもハイとなり、第４の段のゲーティング回路４をイネーブルする。同時に、第２の段のラッチ３がリセットされる。その後、各ラッチ３が、ゲーティングされたクロックパルス入力によって１回設定され、発生器の次段または後段からのフィードバック信号によって１回リセットされるという具合に、本明細書中で上述したような動作が継続される。

図６に示す段１および２は、各前段用のリセット信号が、ゲーティング回路４の出力Ｏではなくラッチ３の出力Ｑにより供給される点において、図３に示すものと異なる。図７に示され、段１および２を含む発生器は、リセット信号用の段出力の表示の点のみにおいて、図４に示す発生器と異なる。

図８は、その結果得られた波形を示す。後段のラッチ３が設定されるまで各ラッチ３はリセットされないため、全ての段出力Ｑが図８に示すようにオーバーラップすることが保証される。そのため、このような構成は、連続するオーバーラップ信号を提供することが要求されるクロックパルス発生器に適切である。

図９に示す段１および２は、各段用のラッチリセット信号を２つ先の（ｎｅｘｔ−ｂｕｔ−ｏｎｅ）段から得ている（すなわち、各ｎ番目の段について、リセット信号を（ｎ＋２）番目の段からフィードバックする）点において、図３に示す段と異なる。加えて、各段１、２は、貫通接続線によって出力Ｆに接続され、後段から前段へとリセット信号を送る入力Ｆを有する。図１０は、これらの段の相互接続を示す。Ｎ番目の段の出力Ｑが、フィードバック入力Ｆと、同じ段のリセット入力Ｒとに接続されている。

図１１に示すように、連続する出力Ｑは、クロック信号ＣＫ、！ＣＫのクロック期間全体にわたって活性またはハイであるため、他の出力Ｑのそれぞれの下降エッジおよび立ち上がりエッジが同時に発生する。連続する１対の出力信号Ｑは、実質的に半分のクロック期間だけオーバーラップする。

図１２に示す段１および２は、図６の構成の場合と同様にリセット信号を各段のラッチの出力Ｑから得ている点において、図９のものと異なる。図１３は、発生器の段間の相互接続を示し、この相互接続は、各段のリセットパルスフィードバック出力の表示の点のみにおいて図１０のものと異なる。図１４に示すように、２つ先の段のラッチ３が設定され
るまで各ラッチ３がリセットされないため、１つおきの段の出力Ｑがオーバーラップすることが保証される。

図１５の段１および２は、各段がゲーティング回路４の出力Ｏとラッチ３のデータ入力Ｄとの間に接続された遅延素子または回路５を含み、前段用のリセット信号をゲーティング回路４の出力Ｏから直接得ている点において、図３のものと異なる。これらの段の相互接続は、図４に示すものと同様である。各遅延回路５は、例えば、複数のカスケード接続されたインバータを含み得る。ラッチ３に反転型信号が必要でなければ、カスケード接続されたインバータは偶数個とすべきである。

図１６に示すように、各段の遅延回路５によって提供される遅延は、現在の段のラッチ３が設定される前に前段のラッチがリセットされることを確実にする。これによって、クロックパルス発生器のいくつかのアプリケーションの場合に必要とされ得るような、連続する段の出力Ｑがオーバーラップしないことが確実にされる。

図１７は、図６のタイプの段１を双方向動作（すなわち、パルスを左から右または右から左へ連続して発生すること）用に構成したものを示す。図１７の上部は左から右への動作を示し、一方、図１７の下部は右から左への動作を示す。反転型クロック！ＣＫについて活性な段２も、同様の様式で構成され得る。

段１は、第１および第２の電子的切換えスイッチ６および７を含む。スイッチ６および７は、適切な単相信号または相補型制御信号（簡潔にするため、図１７には図示せず）によって制御される。

図１７の上部に示すように、発生器が左から右への動作用に構成されている場合、スイッチ６は、ゲーティング回路のゲート入力Ｇおよびラッチ３のクロック入力ＣＫを、前段の出力信号Ｑを受け取る端子ＧＲに接続する。スイッチ７は、ラッチ３のリセット入力Ｒを、後段のラッチの出力Ｑをリセット信号として受け取る端子ＲＧに接続する。したがって、段は、本明細書において上述したように動作する。

発生器が右から左への動作用に構成されている場合、スイッチ６および７は、図１７の下部に示すように接続される。ゲーティング回路４のゲーティング入力Ｇおよびラッチ３のクロック入力ＣＫが端子ＲＧに接続され、後段のラッチの出力Ｑを受け取る。ラッチ３のリセット入力Ｒは、前段のラッチ３の出力Ｑをリセット信号として受け取る端子ＧＲに接続される。したがって、段の出力Ｑにおけるパルスは、右から左へと連続して現れる。このモードの動作の場合、Ｎ番目の段が開始パルスを受け取り、第１の段が自身でリセットできるよう、第１の段およびＮ番目の段の末端接続部が交換される。

スイッチ６および７は、２つのトランジスタまたは単一のトランジスタタイプの伝送ゲートによって実現され得る。相補型制御入力を備えた２つのトランジスタの構成について以下に説明する。

図１８は、ＣＭＯＳ電界効果トランジスタ（例えば、ポリシリコン薄膜トランジスタ）によって実現される段１の一例を詳細に示す。交互に設けられる段２は、相補型クロック線ＣＫおよび！ＣＫへの接続が交換される点以外は同様の様式で実現され得る。この構成は、入力クロック信号レベルが上昇した場合にゲーティング回路４がレベルシフト機能を提供するため、供給電圧よりも実質的に低い入力クロック電圧での動作が可能である。この構成において、ゲーティング回路の出力！Ｏおよびラッチのリセット入力！Ｒは「活性ロー（ａｃｔｉｖｅ ｌｏｗ）」である。

ゲーティング回路４は、Ｎ型トランジスタＭ１、Ｍ３、およびＭ７ならびにＰ型トランジスタＭ２およびＭ４を含む。トランジスタＭ１およびＭ３のソースはそれぞれ、反転型入力！ＣＫおよび直接型クロック入力ＣＫに接続される。トランジスタＭ１のドレインは、ゲーティング回路４の出力！Ｏを提供し、トランジスタＭ２のドレインに接続される。トランジスタＭ２のソースは、第１の供給線ｖｄｄに接続され、トランジスタＭ２のゲートは、反転型ゲーティング入力！Ｇに接続される。トランジスタＭ３のゲートおよびドレインは互いに接続され、トランジスタＭ４およびＭ７のドレインに接続される。トランジスタＭ４のソースおよびゲートはそれぞれ、第１の供給線ｖｄｄおよび反転型ゲーティング入力！Ｇに接続される。トランジスタＭ７のソースおよびゲートはそれぞれ、第２の供給線ｖｓｓおよび反転型入力！Ｇに接続される。

Ｄ型ラッチ３は、Ｎ型トランジスタＭ５と、Ｐ型トランジスタＭ６およびＭ１３と、直列接続された単一ゲートのトランジスタとして機能するトリプルゲートＮ型トランジスタＭ８、Ｍ１０、およびＭ１２と、２つの直列接続された単一ゲートとして機能するデュアルゲートＰ型トランジスタＭ９およびＭ１１とを含む。トランジスタＭ５およびＭ６は、入力がゲーティング回路４の出力！Ｏに接続され、出力が段１の直接型出力Ｑを構成するインバータを形成する。トランジスタＭ８〜Ｍ１２は、入力および出力がそれぞれインバータＭ５、Ｍ６の出力および入力に接続されるゲーティングフィードバックインバータを形成する。

トランジスタＭ１１のゲートは、直接型ゲーティング入力Ｇに接続され、トランジスタＭ１０のゲートは、反転型入力！Ｇに接続される。したがって、ゲーティング信号が活性の場合、ゲーティングされたインバータがディスエーブルされ、一方、ゲーティング入力が非活性の場合、ゲーティングされたインバータはイネーブルされ、ラッチの出力をラッチする。

トランジスタＭ１３は、ソースおよびドレインがそれぞれ第１の供給線ｖｄｄおよびゲーティング回路４の出力！Ｏに接続された、プルアップトランジスタを含む。トランジスタＭ１３およびＭ１２のゲートは、ラッチ３の活性ローのリセット入力！Ｒに接続される。

図１８に示す段１の動作は、以下の通りである。ゲーティング入力が非活性になり、これにより相補型ゲーティング信号Ｇおよび！Ｇがそれぞれローおよびハイになると、トランジスタＭ２およびＭ４はオフされ、プルダウントランジスタＭ７は、トランジスタＭ１およびＭ３がオフされることを確実にする。したがって、ゲーティング回路４の出力！Ｏは高インピーダンス状態となり、クロック信号ＣＫおよび！ＣＫの影響を受けない。したがって、出力！Ｏは、ラッチ３の状態をラッチする、ゲーティングされたインバータの出力によって論理ハイレベルに保持される。

ゲーティング信号が活性になり、これにより信号Ｇおよび！Ｇがそれぞれハイおよびローになると、ダイオード接続されたトランジスタＭ３は、バイアス電圧ソースとして機能し、その負荷はトランジスタＭ４によって提供される。このバイアス電圧は、トランジスタＭ１のゲートに供給され、このトランジスタＭ１は、トランジスタ２により提供される負荷を用いる共通ゲート増幅器として機能し、これにより、レベルシフトしたクロック信号！ＣＫがゲーティング回路出力！Ｏに提供される。クロック信号ＣＫがローであり、かつ反転型クロック信号！ＣＫがハイの場合、トランジスタＭ１のゲート−ソース電圧は小さく、トランジスタＭ２は、出力！Ｏを供給線ｖｄｄ上の正の供給電圧付近で保持する。逆に、クロック信号ＣＫおよび！ＣＫがそれぞれハイおよびローの場合、トランジスタＭ３およびＭ４により発生され、かつトランジスタＭ１のゲートに供給されるバイアスはより大きくなる。トランジスタＭ１のゲート−ソース電圧は、トランジスタＭ１が出力！Ｏ
を供給線ｖｓｓ上の接地電位近くまでプルすることを可能にするくらいに増加される。この目的のため、トランジスタＭ１の駆動能力は、トランジスタＭ２の駆動能力よりも実質的に高い。

非同期型リセットを有するＤ型ラッチ３は、図１に示すような従来のクロック型のＤ型ラッチと同様であるが、第１の段のクロック型インバータがゲーティング回路４の一部を構成するため、ゲーティング回路の出力！Ｏは、ラッチ３の相補型出力！Ｑと同じノードとなる。トランジスタＭ１３は、ノード！Ｑをハイにプルすることにより非同期型リセットを提供し、これにより、出力Ｑはローとなり、トランジスタＭ１２は、リセットが行われているときにトランジスタが競合することを回避する。

本明細書において上述したように、ゲーティング入力Ｇがローの場合、ラッチ３のラッチ機構が活性化され、これにより、出力Ｑおよび！Ｑは現在の論理値にラッチされたままである。したがって、ゲーティング回路４が非活性化されるため、ラッチは、ゲーティング回路出力！Ｏにおける電圧を決定する。しかし、プルアップトランジスタＭ１３はそれでもラッチをリセットすることができる。

逆に、ゲーティング入力Ｇがハイの場合、ラッチ３のラッチ機構が非活性化され、ゲーティング回路４が活性化される。したがって、ゲーティング回路４は、出力！Ｏの論理状態を決定し、ゆえにラッチ３の出力Ｑの論理段を決定する。

図１９に示す電圧波形は、図１８に示すタイプの段を含み、１５ボルトの供給電圧を有するクロックパルス発生器の過渡（ｔｒａｎｓｉｅｎｔ）分析シミュレーションから来ている。通常の低温ポリシリコン薄膜トランジスタを動作させて（すなわち、閾値電圧が２ボルトおよびスクエアデバイスの相互コンダクタンスが１．２５μＡ／Ｖ²で）、トラン
ジスタをシミュレートした。クロック入力は、振幅が２ボルトで周波数が５ＭＨｚの相補型信号である。

図１９の下部の波形図はクロックパルスおよび開始パルスを示し、一方、図１９の上部の図は、クロックパルス発生器の連続する段の出力信号を示す。したがって、開始パルスの後、クロックパルス発生器は、振幅が実質的に供給電圧と等しい、良好な出力パルスを発生する。これは、２ボルトのクロックパルスから１５ボルトの出力パルスへのレベルシフトを用いて達成される。

図２０は、フィードバックインバータが非ゲーティング型である（すなわち、「トランジスタ」Ｍ１０、Ｍ１１およびＭ１２が省略されている）点において図１８に示すクロックパルス発生器段と異なる、クロックパルス発生器段１を示す。この構成を正確に機能させるためには、トランジスタＭ８およびＭ９に、トランジスタＭ１およびＭ１３と比較して低い駆動能力を持たせる必要がある。しかし、この構成は、回路構成をより簡単化し、直接型ゲーティング入力Ｇを省略可能にする。同様に、段の出力が必要ない場合、直接型出力Ｑも省略可能である。

図２１は、図２０の段のトランジスタＭ２を省略した、より簡単な回路構成を示す。通常の動作の間、ゲーティング回路４の出力！Ｏは、トランジスタＭ９によりハイに保持される。しかし、ゲーティング回路４が活性化されると、トランジスタＭ９は、トランジスタＭ１用の負荷として機能し、直接型クロックパルスＣＫの立ち上がりエッジまで出力！Ｏをハイに保持する。次いで、トランジスタＭ１は出力！Ｏをローにプルし、トランジスタＭ１３は、出力！Ｏを約半クロック期間後にハイにプルする。

図２２は、図１８に示す段の双方向の実施形態を示し、トランジスタＭ１４〜Ｍ２１を
含む伝送ゲートにより提供されるスイッチング構成を設けている。伝送ゲートの制御入力は、相補型左／右制御線ＬＲおよび！ＬＲに接続され、これにより、左から右への動作が必要な場合、制御信号ＬＲおよび！ＬＲはそれぞれハイおよびローとなり、一方、右から左への動作が必要な場合、制御信号ＬＲおよび！ＬＲはそれぞれローおよびハイとなる。双方向動作の場合に直接型ゲーティング信号Ｇを別個に切り換える必要を回避するために、インバータＩ１は、反転型ゲーティング信号！Ｇから直接型ゲーティング信号Ｇを発生する。

図２３は、ピクセルのＮ行×Ｍ列の表示マトリックス４０を含むディスプレイ（例えば、液晶デバイスを含む空間光変調器）を示す。このディスプレイは、クロックパルス発生回路４２および１組のデータラインドライバ４３を含むアドレス信号発生器４１をさらに含む。クロックパルス発生回路４２は、図３〜２２に示した、本明細書中で上述した全ての種類の発生器を含む。走査信号発生器４４は、走査信号をピクセルの行に供給し、クロックパルス発生回路４５および１組のラインドライバ４６を含む。クロックパルス発生回路４５は、図３〜２２に示した、本明細書中で上述した全ての種類の発生器を含む。クロックパルス発生回路によるクロックパルス発生は、回路４２ではピクセルデータレートで、回路４５ではラインデータレートで行われる。

図１は、公知のタイプの２段のシフトレジスタの回路図である。 図２は、公知のタイプのクロックパルス発生器のブロック回路図である。 図３は、本発明の実施形態を構成する、２段のスタティッククロックパルス発生器の回路図である。 図４は、段が図３に示されるクロックパルス発生器のブロック図である。 図５は、図３および４に示すクロックパルス発生器において発生する波形を示すタイミング図である。 図６は、本発明の実施形態を構成する、２段のスタティッククロックパルス発生器の回路図である。 図７は、段が図６に示されるクロックパルス発生器のブロック図である。 図８は、図６および７に示すクロックパルス発生器において発生する波形を示すタイミング図である。 図９は、本発明の実施形態を構成する、２段のスタティッククロックパルス発生器の回路図である。 図１０は、段が図９に示されるクロックパルス発生器のブロック図である。 図１１は、図８および９に示すクロックパルス発生器において発生する波形を示すタイミング図である。 図１２は、本発明の実施形態を構成する、２段のスタティッククロックパルス発生器の回路図である。 図１３は、段が図１２に示されるクロックパルス発生器のブロック図である。 図１４は、図１２および１３に示すクロックパルス発生器において発生する波形を示すタイミング図である。 図１５は、本発明の実施形態を構成する、２段のスタティッククロックパルス発生器の回路図である。 図１６は、図１５に示すクロックパルス発生器において発生する波形を示すタイミング図である。 図１７は、本発明の実施形態を構成する、１段の双方向スタティッククロックパルス発生器の回路図であり、双方向の動作を示す。 図１８は、本発明の実施形態を構成する、１段のスタティッククロックパルス発生器の回路図である。 図１９は、図１８に示すクロックパルス発生器のシミュレーションにおいて発生する波形を示す波形図である。 図２０は、本発明の実施形態を構成する、１段のスタティッククロックパルス発生器の回路図である。 図２１は、本発明の実施形態を構成する、１段のスタティッククロックパルス発生器の回路図である。 図２２は、本発明の実施形態を構成する、１段の双方向スタティッククロックパルス発生器の回路図である。 図２３は、本発明の実施形態を構成する、液晶の空光変調器を含むディスプレイの模式的ブロック図である。

Claims (16)

1. カスケード接続されたＮ個（Ｎは３以上の整数）の段を備え、奇数番目の段が、直接型クロックパルスが入力される段であり、偶数番目の段が反転型クロックパルスが入力される段であるスタティッククロックパルス発生器であって、
   ｉ番目（ここで、ｉは１＜ｉ≦（Ｎ−ａ）の整数、ａは１≦ａ＜Ｎの整数）の段は、
   （ｉ＋ａ）番目の段からリセット信号を受け取るリセット入力と、データ入力と、該ｉ番目の段の出力を構成する出力とを有するＤ型回路と、
   前記直接型クロックパルスまたは反転型クロックパルスが入力される主クロック入力と、（ｉ−１）番目の段の出力信号が入力されるゲーティング入力と、該ゲーティング入力の信号および前記主クロック入力におけるクロックパルスに応答して、該ｉ番目の段における前記Ｄ型回路の前記データ入力にパルスを供給するゲーティング出力とを有するゲーティング回路とを備え、
   前記ゲーティング回路は、
   入力電極が該ゲーティング回路における前記主クロック入力に接続され、出力電極が前記Ｄ型回路のデータ入力を形成し、制御電極が前段の前記Ｄ型回路の出力信号に応答する第１のトランジスタと、
   入力電極には、前記第１のトランジスタの入力電極に接続された前記主クロック入力に入力されるクロックパルスの反転型クロックパルスが入力され、制御電極および出力電極が前記第１のトランジスタの前記制御電極に接続された第２のトランジスタと、
   入力電極が第１の供給線に接続されるかまたは該第１の供給線であり、出力電極が前記第１のトランジスタの前記制御電極に接続され、制御電極が前記前段における前記Ｄ型回路の出力信号を受け取るように構成された第３のトランジスタと、
   を備える、発生器。
2. 前記第１のトランジスタの前記制御電極は、第４のトランジスタの出力電極に接続され、該第４のトランジスタは、入力電極が第２の電源供給線に接続され、制御電極が前記前段における前記Ｄ型回路の出力信号を受け取るよう構成されている、請求項１に記載の発生器。
3. 前記第１〜第３のトランジスタは、それぞれ、ポリシリコン薄膜トランジスタで形成されている、請求項１に記載の発生器。
4. 前記Ｄ型回路はＤ型ラッチである、請求項１に記載の発生器。
5. 前記Ｄ型ラッチは、第１のインバータおよび第２のフィードバックインバータを備える、請求項４に記載の発生器。
6. 前記第２のフィードバックインバータは、前段における前記Ｄ型ラッチの出力信号によって制御されるよう構成されたゲート入力を有するゲート型インバータである、請求項５に記載の発生器。
7. 前記第１のフィードバックインバータは、制御端子が前記リセット入力になったプルアップトランジスタまたはプルダウントランジスタに接続される、請求項５または６に記載の発生器。
8. 請求項１〜７のいずれかに記載の発生器を備える空間光変調器。
9. 液晶デバイスを備える、請求項８に記載の空間光変調器。
10. 前記液晶デバイスはパッシブマトリックス型である、請求項９に記載の空間光変調器。
11. 前記液晶デバイスはアクティブマトリックス型である、請求項９に記載の空間光変調器。
12. 前記発生器および前記アクティブマトリックスは、同じ種類の薄膜トランジスタで形成される、請求項１１に記載の空間光変調器。
13. 請求項８〜１２のいずれかに記載の空間光変調器を備えるディスプレイ。
14. 請求項１〜７のいずれかに記載の発生器を備える発光ディスプレイ。
15. パッシブマトリックス型である、請求項１４に記載のディスプレイ。
16. アクティブマトリックス型である、請求項１４に記載のディスプレイ。

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