JP4579506B2

JP4579506B2 - Semiconductor memory device

Info

Publication number: JP4579506B2
Application number: JP2003162164A
Authority: JP
Inventors: 信幸小久保
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2003-06-06
Filing date: 2003-06-06
Publication date: 2010-11-10
Anticipated expiration: 2023-06-06
Also published as: JP2004363460A

Description

【０００１】
【発明の属する技術分野】
本発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
ＩＣの集積化・低電圧化が進むにつれ、半導体記憶装置の記憶に際して保持される電荷の量は小さくなり、これに伴い、半導体記憶装置においては、記憶に際して保持する電荷の正負が、α線等の放射線やリーク電流による影響で変化する現象（所謂ソフトエラー）が発生しやすい傾向にある。このため、近年では、集積化・低電圧化を実現しつつ、ソフトエラー耐性に優れた半導体記憶装置が求められている。
【０００３】
これに関連して、書き込まれたデータが電源が供給されている限り保存されるスタティックＲＡＭ（以下、ＳＲＡＭと表記）では、一般に、高抵抗負荷型又はＴＦＴ負荷型のメモリセルを備えたＳＲＡＭと比較して、Ｈ側の記憶ノードが非常に低いインピーダンスで電源につながることから、フルＣＭＯＳ型（バルク６トランジスタ型）のメモリセルを備えたＳＲＡＭが、ソフトエラー耐性に優れていることが知られている。このＳＲＡＭは、各メモリセルにおいて、ｎ型バルクアクセストランジスタとｎ型バルクドライバトランジスタとｐ型バルクロードトランジスタとを、それぞれ２つずつ備えた構造を有するものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、フルＣＭＯＳ型のメモリセルを備えたＳＲＡＭにおいても、近年の低電圧化やセルサイズの微細化に伴い、メモリセル蓄積電荷（電圧×容量）が小さくなることから、ソフトエラーが問題となってきている。かかる問題に対処するために、現在では、特に０．１８μｍルール以降のデザインルールにおいて、所定以上のソフトエラー耐性を確保することのできる対策を施すことが必要とされるが、こうした対策の１つとして、セルノードに電荷容量を付加する技術が知られている。
【０００５】
例えば特開２００１−７７３２７号公報では、複数のメモリセルを有する半導体記憶装置において、隣接するメモリセル同士のキャパシタが互いに異なる層に形成され、隣接するキャパシタの形成領域が平面的に重なる領域を有することにより、キャパシタ容量を多く確保する技術が開示されている（特許文献１参照）。また、例えば特開平８−２３６６４５号公報では、スタティック型メモリセルにおいて、駆動用ＭＯＳＦＥＴのソース領域に接続するＧＮＤ配線が情報転送用ＭＯＳＦＥＴと駆動用ＭＯＳＦＥＴとを被覆して配設され、ＧＮＤ配線の上層に絶縁膜を介して負荷用薄膜トランジスタのソース領域，チャネル領域及びドレイン領域が設けられ、負荷用薄膜トランジスタのソース領域に接続する電源配線がワード線に平行に配設され、負荷用薄膜トランジスタのチャネルの方向がビット線に平行に形成され、負荷用薄膜トランジスタのドレイン領域がワード線方向とビット線方向とに曲折して形成され、ＧＮＤ配線と曲折したドレイン領域とを対向電極とする静電容量部が設けられる技術が開示されている（特許文献２参照）。
【０００６】
【特許文献１】
特開２００１−７７３２７号公報（第２−３頁，第１図）
【特許文献２】
特開平８−２３６６４５号公報（第４頁，第１図）
【０００７】
しかしながら、前述した従来技術では、セルノードに対する電荷容量の付加に伴い、セル面積の増大が生じるという問題があった。特にフルＣＭＯＳ型のメモリセルでは、計６つのＭＯＳトランジスタが同一平面上にレイアウトされる構造であるため、そのセル面積が、高抵抗負荷型のメモリセルを備えたＳＲＡＭと比べても大きくなることからも、セル面積の抑制は一層求められるところである。
【０００８】
本発明は、上記技術的課題に鑑みてなされたもので、セル面積の増大を抑制し、蓄積電荷が大きく、ソフトエラー耐性に優れたフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本願の第１の発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、上記各メモリセルが、電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、該第１のロードトランジスタ及び第１のドライバトランジスタと同様に、上記電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタ及び第１のドライバトランジスタの接続部位である第１のセルノードと第１のビット線との間に接続され、そのゲート電極がワード線に接続された第１のアクセストランジスタと、上記第２のロードトランジスタ及び第２のドライバトランジスタの接続部位である第２のセルノードと第２のビット線との間に接続され、そのゲート電極がワード線に接続された第２のアクセストランジスタとを備え、上記第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とが第１の配線層で直接に接続されるとともに、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とが上記第１の配線層と別個独立して設けられた第１の配線層で直接に接続され、上記第１のロードトランジスタのドレイン電極と、第１のドライバトランジスタのドレイン電極と、第２のロードトランジスタのゲート電極とが第２の配線層で接続され、上記第１のセルノードを構成するとともに、第２のロードトランジスタのドレイン電極と、第２のドライバトランジスタのドレイン電極と、第１のロードトランジスタのゲート電極とが上記第２の配線層と別個独立して設けられた第２の配線層で接続され、上記第２のセルノードを構成し、上記各第２の配線層と、上記ワード線又は上記第１及び第２のビット線を形成する配線層との間に、上記各第２の配線層上に設けられ該第２の配線層にそれぞれ接続される第３の配線層と、固定電位に接続され上記第３の配線層上に設けられた第４の配線層とを備えて、これら第３の配線層及び第４の配線層によって、各メモリセル内に互いに電気的に分離された２つのキャパシタが構成されていることを特徴としたものである。
【００１０】
また、本願の第２の発明は、上記第１の発明において、上記各メモリセル内で、上記キャパシタを構成する第３の配線層が、上記各第２の配線層より大きい面積を有し、他方、上記キャパシタを構成する第４の配線層が、上記各第２の配線層より大きい面積を有し、上記キャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に略並行した面に形成されていることを特徴としたものである。
【００１１】
更に、本願の第３の発明は、上記第１の発明において、上記第３の配線層及び第４の配線層により構成されるキャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に対して略垂直方向に形成されていることを特徴としたものである。
【００１２】
また、更に、本願の第４の発明は、上記第２の発明において、上記第４の配線層に電源電圧の略半分の電位が供給されることを特徴としたものである。
【００１３】
また、更に、本願の第５の発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、上記各メモリセルが、電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、該第１のロードトランジスタ及び第１のドライバトランジスタと同様に、上記電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタ及び第１のドライバトランジスタの接続部位である第１のセルノードと第１のビット線との間に接続され、そのゲート電極がワード線に接続された第１のアクセストランジスタと、上記第２のロードトランジスタ及び第２のドライバトランジスタの接続部位である第２のセルノードと第２のビット線との間に接続され、そのゲート電極がワード線に接続された第２のアクセストランジスタとを備え、上記第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とが第１の配線層で直接に接続されるとともに、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とが上記第１の配線層と別個独立して設けられた第１の配線層で直接に接続され、上記第１のロードトランジスタのドレイン電極と、第１のドライバトランジスタのドレイン電極と、第２のロードトランジスタのゲート電極とが第２の配線層で接続され、上記第１のセルノードを構成するとともに、第２のロードトランジスタのドレイン電極と、第２のドライバトランジスタのドレイン電極と、第１のロードトランジスタのゲート電極とが上記第２の配線層と別個独立して設けられた第２の配線層で接続され、上記第２のセルノードを構成し、上記第１及び第２のセルノードを形成する第２の配線層と、上記ワード線又はビット線を形成する配線層との間に、第１のセルノードを形成する第２の配線層に接続される第３の配線層と、第２のセルノードを形成する第２の配線層に接続される第４の配線層とが設けられ、これら第３の配線層及び第４の配線層により各メモリセル内に１つのキャパシタが形成されていることを特徴としたものである。
【００１４】
また、更に、本願の第６の発明は、上記第５の発明において、上記各メモリセル内で、上記キャパシタを構成する第３の配線層が、上記第１のセルノードを形成する第２の配線層より大きい面積を有し、他方、上記キャパシタを構成する第４の配線層が、上記第２のセルノードを形成する第２の配線層より大きい面積を有し、該キャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に略並行した面に形成されることを特徴としたものである。
【００１５】
また、更に、本願の第７の発明は、上記第５の発明において、上記第３の配線層及び第４の配線層により構成されるキャパシタが、上記メモリセルのアクセストランジスタ及びドライバトランジスタのゲート電極が形成される平面方向に対して略垂直方向に形成されることを特徴としたものである。
【００１６】
また、更に、本願の第８の発明は、上記第５の発明において、上記第１及び第２のセルノードを形成する第２の配線層と、上記ワード線又はビット線を形成する配線層との間に、上記第３の配線層及び第４の配線層が設けられ、第３の配線層と第４の配線層とで１つのメモリセル内に互いに電気的に分離された少なくとも４つのキャパシタが形成され、その少なくとも２つがが、第１のセルノードを形成する第２の配線層に接続されるとともに、その２つ以上の第３の配線層が、第２のセルノードを形成する第２の配線層に接続され、第４の配線層に固定電位が供給されることを特徴としたものである。
【００１７】
また、更に、本願の第９の発明は、アレイ状に配置された複数のフルＣＭＯＳ型のメモリセルを備えた半導体記憶装置において、上記各メモリセルが、電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第１のロードトランジスタ及び第１のドライバトランジスタと、該第１のロードトランジスタ及び第１のドライバトランジスタと同様に、上記電源電圧線と接地電圧線との間に直列接続されるとともに、それらのゲート電極が同一の配線に対して共通に接続された第２のロードトランジスタ及び第２のドライバトランジスタと、上記第１のロードトランジスタ及び第１のドライバトランジスタの接続部位である第１のセルノードと第１のビット線との間に接続され、そのゲート電極がワード線に接続された第１のアクセストランジスタと、上記第２のロードトランジスタ及び第２のドライバトランジスタの接続部位である第２のセルノードと第２のビット線との間に接続され、そのゲート電極がワード線に接続された第２のアクセストランジスタとを備え、上記第１のロードトランジスタのゲート電極と第１のドライバトランジスタのゲート電極とが第１の配線層で直接に接続されるとともに、第２のロードトランジスタのゲート電極と第２のドライバトランジスタのゲート電極とが上記第１の配線層と別個独立して設けられた第１の配線層で直接に接続され、上記第１のロードトランジスタのドレイン電極と、第１のドライバトランジスタのドレイン電極と、第２のロードトランジスタのゲート電極とが第２の配線層で接続され、上記第１のセルノードを構成するとともに、第２のロードトランジスタのドレイン電極と、第２のドライバトランジスタのドレイン電極と、第１のロードトランジスタのゲート電極とが上記第２の配線層と別個独立して設けられた第２の配線層で接続され、上記第２のセルノードを構成し、上記第１及び第２のセルノードを構成する第２の配線層と、上記ワード線若しくはビット線を形成する配線層との間に、第３の配線層が設けられ、上記メモリセルの平面方向に対して略垂直方向に２つの電気的に分離された導電膜が形成され、それぞれが第１及び第２のセルノードを形成する第２の配線層に接続されていることを特徴としたものである。
【００１８】
また、更に、本願の第１０の発明は、上記第１〜９の発明のいずれか一において、上記第１及び第２のセルノードを形成する第２の配線層とワード線又はビット線を形成する配線層との間における、該第３の配線層及び第４の配線層が金属材料で形成されていることを特徴としたものである。
【００１９】
また、更に、本願の第１１の発明は、上記第１〜１０の発明のいずれか一において、上記メモリセルが横長型のメモリセルであることを特徴としたものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。なお、以下では、メモリセルとして、対称性の高く比較的低電圧での動作が可能でありまた大面積で容量が形成し易いセルとして知られる横長型のメモリセルを取り上げて説明する。
実施の形態１．
図１の（ａ）及び（ｂ）は、ソフトエラー対策用にセルノードに電荷容量が付加されるタイプの典型的なフルＣＭＯＳ型のメモリセルの回路図である。図１の（ａ）及び（ｂ）に示す両回路は等価回路であり、図１の（ａ）では、各構成部品が、横長型のメモリセルの実構造に対応して配置され、また、一方、図１の（ｂ）では、各構成部品が、回路図が簡略化・明瞭化されるように配置されている。
【００２１】
このメモリセル１０は、一般的な６トランジスタ・セル構造を有するもので、トランジスタとして、第１のｐ型バルクロードトランジスタ（以下、第１のロードトランジスタという）３と、第２のｐ型バルクロードトランジスタ（以下、第２のロードトランジスタという）４と、第１のｎ型バルクドライバトランジスタ（以下、第１のドライバトランジスタという）５と、第２のｎ型バルクドライバトランジスタ（以下、第２のドライバトランジスタという）６と、第１のｎ型バルクアクセストランジスタ（以下、第１のアクセストランジスタという）７と、第２のｎ型バルクアクセストランジスタ（以下、第２のアクセストランジスタという）８と、を有している。
【００２２】
第１のロードトランジスタ３及び第１のドライバトランジスタ５は、電源電圧ＶＤＤが供給される電圧入力端子１と接地端子２との間に直列に接続されるもので、第１のロードトランジスタ３のドレインと第１のドライバトランジスタ５のソースとが接続され、また、第１のロードトランジスタ３のソースが電圧入力端子１に、第１のドライバトランジスタ５のドレインが接地端子２に接続され、更に、両トランジスタ３，５のゲート電極が同一の配線に対して共通に接続されている。
【００２３】
同様に、第２のロードトランジスタ４及び第２のドライバトランジスタ６は、電源電圧ＶＤＤが供給される電圧入力端子１と接地端子２との間に直列に接続されるもので、第２のロードトランジスタ４のドレインと第２のドライバトランジスタ６のソースとが接続され、また、第２のロードトランジスタ４のソースが電圧入力端子１に、第２のドライバトランジスタ６のドレインが接地端子２に接続され、更に、両トランジスタ４，６のゲート電極が同一の配線に対して共通に接続されている。
【００２４】
また、第１のアクセストランジスタ７のドレインは、第１のロードトランジスタ３のドレイン及び第１のドライバトランジスタ５のソースが接続される配線に対して接続され、また、そのソースは、第１のビット線（ＢｉｔＬ）に接続され、更に、そのゲート電極は、ワード線（ＷＬ）に接続されている。他方、第２のアクセストランジスタ８のドレインは、第２のロードトランジスタ４のドレイン及び第２のドライバトランジスタ６のソースが接続される配線に対して接続され、また、そのソースは、第２のビット線（Ｂｉｔ♯Ｌ）に接続され、更に、そのゲート電極は、ワード線（ＷＬ）に接続されている。
【００２５】
また、メモリセル１０は、第１のロードトランジスタ３のドレイン及び第１のドライバトランジスタ５のソースに接続し、また、第１のアクセストランジスタ７のドレインに接続し、更に、第２のロードトランジスタ４及び第２のドライバトランジスタ６のゲート電極に接続するセルノードＮ１と、第２のロードトランジスタ４のドレイン及び第２のドライバトランジスタ６のソースに接続し、また、第２のアクセストランジスタ８のドレインに接続し、更に、第１のロードトランジスタ３及び第１のドライバトランジスタ５のゲート電極に接続するセルノードＮ２と、を有している。
【００２６】
更に、このメモリセル１０は、所定以上のソフトエラー耐性を確保するために、セルノードＮ１及びＮ２に対してそれぞれ接続される電荷容量コンデンサ９を有している。詳しくは後述するが、電荷容量コンデンサ９は、セルノードＮ１及びＮ２とこれらセルノードに対して形成される絶縁膜及び導電膜とにより構成されるもので、以下では、「電荷容量体」と呼ばれる。
【００２７】
図２の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態１に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。まず、図２の（ａ）に、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。具体的には、第１，第２，第３及び第４の活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄがカラム方向（図中の上下方向）に沿って並列して配置され、第１の活性層１１Ａが、半導体基板平面上の両側に形成されたＰウェル領域（第１導電型ウェル領域）の一方（図中左側）に、また、第２及び第３の活性層１１Ｂ及び１１Ｃが、半導体基板平面上の中央に形成されたＮウェル領域（第２導電型ウェル領域）に、更に、第４の活性層１１Ｄが、半導体基板平面上の両側に形成されたＰウェル領域の他方（図中右）に配置されている。
【００２８】
これら活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄの上側には、第１，第２，第３，第４のゲート電極配線１２Ａ，１２Ｂ，１２Ｃ，１２Ｄがロウ方向（図中の左右方向）に沿って並列して形成される。第１のゲート電極配線１２Ａは、第１，第２，第３の活性層１１Ａ，１１Ｂ，１１Ｃを横切るように、第２のゲート電極配線１２Ｂは、第４の活性層１１Ｄを横切るように、また、第３のゲート電極配線１２Ｃは、第１の活性層１１Ａを横切るように、更に、第４のゲート電極配線１２Ｄは、第２，第３，第４の活性層１１Ｂ，１１Ｃ，１１Ｄを横切るように配置されている。
【００２９】
図中に含まれる各構成の配置が実際の構造に対応する図１の（ａ）と照合すれば、活性層１１Ａ，１１Ｂ，１１Ｃ，１１Ｄにおいて、各トランジスタが構成されることが分かる。すなわち、第１の活性層１１Ａでは、第１のドライバトランジスタ５及び第１のアクセストランジスタ７が構成され、第２の活性層１１Ｂでは、第１のロードトランジスタ３が構成される。また、第３の活性層１１Ｃでは、第２のロードトランジスタ４が構成され、更に、第４の活性層１１Ｄでは、第２のドライバトランジスタ６及び第２のアクセストランジスタ８が構成される。
【００３０】
このような構成によれば、第１のゲート電極配線１２Ａによって、活性層１１Ａ及び１１Ｂにてそれぞれ構成される第１のドライバトランジスタ５及び第１のロードトランジスタ３が同電位となり、また、第４のゲート電極配線１２Ｄによって、活性層１１Ｃ及び１１Ｄにてそれぞれ構成される第２のロードトランジスタ４及び第２のドライバトランジスタ６が同電位となる。更に、第２及び第３のゲート電極配線１２Ｂ及び１２Ｃは、それぞれ、第４及び第１の活性層１１Ｄ及び１１Ａとともに、第２及び第１のアクセストランジスタ８及び７を構成している。これら第２及び第３のゲート電極配線１２Ｂ及び１２Ｃは、また、第２及び第１のアクセストランジスタ８及び７のゲート電極（不図示）と共通である。
【００３１】
更に、タングステンダマシン配線（以下、Ｗダマシンと表記）からなるノード配線、及び、ワード線（ＷＬ）／第１のビット線（ＢｉｔＬ）／第２のビット線（Ｂｉｔ＃Ｌ）／電源電圧線（ＶｄｄＬ）／接地電圧線（ＶｓｓＬ）に接続されるためのダマシン配線が形成されている。
【００３２】
具体的には、第１の活性層１１Ａの一端部（第１のドライバトランジスタ５のソース）を接地電圧線ＶｓｓＬへ導く接地電圧供給用のコンタクト配線となるダマシン配線１３Ａと、第２の活性層１１Ｂの一端部（第１のロードトランジスタ３のソース）を電源電圧線ＶｄｄＬへ導く電源電圧供給用のコンタクト配線となるダマシン配線１３Ｂと、第４の活性層１１Ｄの一端部（第２のアクセストランジスタ８のソース）を第２のビット線Ｂｉｔ＃Ｌへ導くダマシン配線１３Ｃと、ゲート電極配線１２Ｃの一端部（第１のアクセストランジスタ７のゲート電極）を第１のビット線ＢｉｔＬへ導くダマシン配線１３Ｄと、第１の活性層１１Ａの途中部（第１のアクセストランジスタ７のドレイン及び第１のドライバトランジスタ５のドレイン）と第２の活性層１１Ｂの一端部（第１のロードトランジスタ３のドレイン）とゲート電極配線１２Ｄ（第２のロードトランジスタ４及び第２のドライバトランジスタ６のゲート電極を繋げるゲート電極配線）の一端部とを接続する略Ｌ字状のダマシン配線１３Ｅと、第４の活性層１１Ｄの途中部（第２のアクセストランジスタ８のドレイン及び第２のドライバトランジスタ６のドレイン）と第３の活性層１１Ｃの一端部（第２のロードトランジスタ４のドレイン）とゲート電極配線１２Ａ（第１のロードトランジスタ３及び第１のドライバトランジスタ５のゲート電極を繋げるゲート電極配線）の一端部とを接続する略Ｌ字状のダマシン配線１３Ｆと、ゲート電極配線１２Ｂの一端部（第２のアクセストランジスタ８のゲート電極）を第２のビット線Ｂｉｔ＃Ｌへ導くダマシン配線１３Ｇと、第１の活性層１１Ａの一端部（第１のアクセストランジスタ７のソース）を第１のビット線ＢｉｔＬへ導くダマシン配線１３Ｈと、第３の活性層１１Ｃの一端部（第２のロードトランジスタ４のソース）を電源電圧線ＶｄｄＬへ導く電源電圧供給用のコンタクト配線となるダマシン配線１３Ｉと、第４の活性層１１Ｄの一端部（第２のドライバトランジスタ６のソース）を接地電圧線ＶｓｓＬへ導く接地電圧供給用のコンタクト配線となるダマシン配線１３Ｊとが形成されている。
【００３３】
略Ｌ字状のダマシン配線１３Ｅ及び１３Ｆは、それぞれ、図１に示すメモリセル１０におけるセルノードＮ１及びＮ２に対応するものであり、ダマシン配線１３Ｅは、第１のロードトランジスタ３における活性領域（すなわち第２の活性層１１Ｂ）と第１のドライバトランジスタ５における活性領域（すなわち第１の活性層１１Ａ）とを接続させ、第１のドライバトランジスタ５が構成されるＰウェル領域と第１のロードトランジスタ３が構成されるＮウェル領域とを掛け渡すように配設され、他方、ダマシン配線１３Ｆは、第２のロードトランジスタ４における活性領域（すなわち第３の活性層１１Ｃ）と第２のドライバトランジスタ６における活性領域（すなわち第４の活性層１１Ｄ）とを接続させ、第２のドライバトランジスタ６が構成されるＰウェル領域と上記第２のロードトランジスタ４が構成されるＮウェル領域とを掛け渡すように配設されている。
【００３４】
この実施の形態１では、ダマシン配線１３Ｅ及び１３Ｆ上の酸化膜１９（図３参照）に形成されたコンタクトホール内にそれぞれ収まるＷビアコンタクト１４Ａ及び１４Ｂが設けられている。Ｗビアコンタクト１４Ａは、ダマシン配線１３Ｅ上で、第１のロードトランジスタ３と第１のドライバトランジスタ５との間に位置決めされ、他方、Ｗビアコンタクト１４Ｂは、ダマシン配線１３Ｆ上で、第２のロードトランジスタ４と第２のドライバトランジスタ６との間に位置決めされている。
【００３５】
なお、本発明に係るフルＣＭＯＳ型のメモリセルを備えたＳＲＡＭは、かかる配線構造を備えたメモリセルが複数配列されて構成されるものであるが、ダマシン配線１３Ｅ及び１３Ｆを除き、他のダマシン配線１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｇ，１３Ｈ，１３Ｉ，１３Ｊは、隣接するメモリセル間で共有される。
【００３６】
続いて、図２の（ｂ）及び（ｃ）には、メモリセルの製造工程において、ソフトエラー対策用に、電荷容量が付加された状態を示す。具体的には、図２の（ｂ）から分かるように、メモリセルの平面方向において、ダマシン配線１３Ｅ，１３Ｆをそれぞれカバーするような矩形状の導電膜１５Ａ及び１５Ｂが設けられている。導電膜１５Ａ及び１５Ｂは、それぞれ、ダマシン配線１３Ｅ及び１３Ｆ上のＷビアコンタクト１４Ａ及び１４Ｂに接触する。
【００３７】
また、図２の（ｃ）から分かるように、導電膜１５Ａ及び１５Ｂの上側には、プレート状に形成された絶縁膜１６がこれら導電膜１５Ａ及び１５Ｂをかけ渡すように設けられ、更に、絶縁膜１６上には、絶縁膜１６とほぼ同じ形状をもつ導電膜１７が重ねられている。導電膜１７には、固定電位が供給される。メモリセルの平面方向において、導電膜１７とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００３８】
図３は、図２の（ｃ）におけるＩ−Ｉ線に沿った縦断面説明図である。図３において、符号２０は素子分離用酸化膜，符号２１はＣｏＳｉ２膜，符号２２，２５はＳｉＮからなるエッチングストッパ，符号２３，２６，２８は層間絶縁膜，符号２４はＷビアコンタクト，符号２７は１層金属配線，符号２９は接地電圧線（ＶｓｓＬ）をなす２層金属配線，符号３０Ａは第１のビット線（ＢｉｔＬ）をなす２層金属配線，符号３０Ｂは第２のビット線（Ｂｉｔ♯Ｌ）をなす２層金属配線，符号３１は電源電圧線（ＶｄｄＬ）をなす２層金属配線をあらわす。このフルＣＭＯＳ型のメモリセルは、基本的には、本願出願人により出願された特願２００２−３１２８８７号に開示されたメモリセルと同様の多層構造を有し、また、同様の製造フローを用いて製造される。ここでは、かかる多層構造及び製造フローについての詳細は省略する。
【００３９】
本実施の形態１では、上記のように、導電膜１５Ａ，１５Ｂ，絶縁膜１６及び導電膜１７を、ダマシン配線１３Ｅ及び１３Ｆ上に形成することにより、導電膜１５Ａ，１５Ｂと導電膜１７との間に電荷容量体が構成され、これによって、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００４０】
続いて、本発明の他の実施の形態について説明する。なお、以下では、上記実施の形態１における場合と同じものには同一の符号を付し、それ以上の説明を省略する。
実施の形態２．
図４の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態２に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図５は、図４の（ｃ）におけるＩＩ−ＩＩ線に沿った縦断面説明図である。図４の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示すが、この実施の形態２では、セルノードＮ１を構成するダマシン配線１３Ｅ上にＷビアコンタクト１４Ａが設けられる一方、セルノードＮ２を構成するダマシン配線１３Ｆ上の酸化膜１９に形成されたコンタクトホール内に収まるＷビアコンタクト３３が設けられる。Ｗビアコンタクト３３は、ダマシン配線１３Ｆ上で、第２のロードトランジスタ４と第２のドライバトランジスタ６との間に位置決めされている。
【００４１】
続いて、図４の（ｂ）及び（ｃ）には、メモリセルの製造工程において、ソフトエラー対策用に、電荷容量が付加された状態を示す。上記実施の形態１における場合と同様に、メモリセルの平面方向において、ダマシン配線１３Ｅをカバーするような矩形状の導電膜１５Ａが設けられている。導電膜１５Ａは、ダマシン配線１３Ｆ上のＷビアコンタクト１４Ａに接触する。更に、この実施の形態２では、導電膜１５Ａの上側に、導電膜１５Ａとほぼ同じ形状をもつ絶縁膜３４が設けられている。
【００４２】
また、図４の（ｃ）から分かるように、絶縁膜３４及びダマシン配線１３Ｆの上側には、プレート状に形成された導電膜３５が、絶縁膜３４とダマシン配線１３Ｆ上のＷビアコンタクト３３に接触するように設けられている。導電膜３５には、固定電位が供給される。また、メモリセルの平面方向において、導電膜３５とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００４３】
図５から分かるように、Ｗビアコンタクト３３は、Ｗビアコンタクト１４Ａ，導電膜１５Ａ及び絶縁膜３４を重ねてなる高さに相当する高さを有し、ダマシン配線１３Ｆと導電膜３５とを接続する。
【００４４】
このように、実施の形態２では、導電膜１５Ａと導電膜３５との間の容量をセルノードＮ１及びセルノードＮ２をそれぞれ構成するダマシン配線１３Ｅ及び１３Ｆ間に接続させることにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００４５】
実施の形態３．
図６の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態３に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図７は、図６の（ｃ）におけるＩＩＩ−ＩＩＩ線に沿った縦断面説明図である。図６の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。この実施の形態３では、ダマシン配線１３Ｅ及び１３Ｆ上の酸化膜１９及び層間絶縁膜２６にコンタクトホールがそれぞれ形成され、各コンタクトホールの内壁に、導電膜３６Ａ及び３６Ｂが形成される。図７からよく分かるように、導電膜３６Ａ及び３６Ｂは、コンタクトホールの内壁とともに、その上端周縁にも形成され、また、コンタクトホール間の層間絶縁膜２６上で連続的にすなわち一体的に形成されている。導電膜３６Ａが形成されたコンタクトホールは、ダマシン配線１３Ｅ上で、第１のロードトランジスタ３と第１のドライバトランジスタ５との間に位置決めされ、他方、導電膜３６Ｂが形成されたコンタクトホールは、ダマシン配線１３Ｆ上で、第２のロードトランジスタ４と第２のドライバトランジスタ６との間に位置決めされている。
【００４６】
導電膜３６Ａ及び３６Ｂに続き、各コンタクトホールの内壁には、絶縁膜３７Ａ及び３７Ｂが形成される。これら絶縁膜３７Ａ及び３７Ｂは、導電膜３６Ａ及び３６Ｂとは異なり、コンタクトホール間の層間絶縁膜２６上には形成されず、一体的に形成されるものでない。
【００４７】
更に、図６の（ｃ）に示すように、ダマシン配線１３Ｅ，１３Ｆ及びコンタクトホールの上側には、それらをまとめてカバーするような導電膜３８が形成されている。この導電膜３８は、図７からよく分かるように、コンタクトホールの上端周縁に形成された導電膜３６Ａ及び３６Ｂに重なるものである。導電膜３８には、固定電位が供給される。メモリセルの平面方向において、導電膜３８とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００４８】
このように、実施の形態３では、導電膜３６Ａ，３６Ｂと導電膜３８とで筒型のキャパシタを構成することにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００４９】
実施の形態４．
図８の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態４に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図９は、図８の（ｃ）におけるＩＶ−ＩＶ線に沿った縦断面説明図である。図８の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。この実施の形態４では、ダマシン配線１３Ｅ，１３Ｆ上の酸化膜１９及び層間絶縁膜２６にコンタクトホールがそれぞれ形成され、ダマシン配線１３Ｅ上のコンタクトホールの内壁に、導電膜４１が形成される。ダマシン配線１３Ｅ上のコンタクトホールは、第１のロードトランジスタ３と第１のドライバトランジスタ５との間に位置決めされ、ダマシン配線１３Ｆ上のコンタクトホールは、第２のロードトランジスタ４と第２のドライバトランジスタ６との間に位置決めされている。
【００５０】
また、図８の（ｂ）に示すように、導電膜４１に続き、ダマシン配線１３Ｅ上のコンタクトホールの内壁には、絶縁膜４２が形成される。また、ダマシン配線１３Ｆ上のコンタクトホールの内壁には、導電膜４３が形成される。
【００５１】
更に、図８の（ｃ）に示すように、両コンタクトホールの上側には、それらをまとめてカバーするような導電膜４４が形成されている。この導電膜４４は、図９からよく分かるように、各コンタクトホールの内壁に形成された導電膜４１及び絶縁膜４２の上端部と導電膜４３の上端部とに接触するものである。導電膜４４には、固定電位が供給される。メモリセルの平面方向において、導電膜４４とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００５２】
このように、実施の形態４では、導電膜４１，４３と導電膜４４とで筒型のキャパシタを構成することにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００５３】
実施の形態５．
図１０の（ａ）〜（ｃ）は、それぞれ、本発明の実施の形態５に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図１１は、図１０の（ｃ）におけるＶ−Ｖ線に沿った縦断面説明図である。図１０の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。この実施の形態５では、ダマシン配線１３Ｅ上の酸化膜１９及び層間絶縁膜２６に一対のコンタクトホールが形成され、また、ダマシン配線１３Ｆ上の酸化膜１９及び層間絶縁膜２６に一対のコンタクトホールが形成される。これらのコンタクトホールは、ロウ方向に配列されるものである。そして、ダマシン配線１３Ｅ上の各コンタクトホールの内壁には、それぞれ、導電膜４５Ａ，４５Ｂが形成され、他方、ダマシン配線１３Ｆ上の各コンタクトホールの内壁には、それぞれ、導電膜４５Ｃ，４５Ｄが形成される。
【００５４】
また、ダマシン配線１３Ｅ上の各コンタクトホールの内壁には、導電膜４５Ａ，４５Ｂに続き、絶縁膜４６Ａが形成され、他方、ダマシン配線１３Ｆ上の各コンタクトホールの内壁には、絶縁膜４６Ｂが形成される。ダマシン配線１３Ｅ及び１３Ｆ上の各コンタクトホールの内壁に形成された絶縁膜４６Ａ及び４６Ｂは、それぞれ、各コンタクトホール間の層間絶縁膜２６上で連続的にすなわち一体的に形成されている。
【００５５】
更に、図１０の（ｃ）に示すように、ダマシン配線１３Ｅ，１３Ｆ及び各コンタクトホールの上側には、それらをまとめてカバーするような導電膜４７が形成されている。この導電膜４７は、図１１からよく分かるように、各コンタクトホールの上端周縁に形成された絶縁膜４６Ａ及び４６Ｂの上端部に接触するものである。導電膜４７には、固定電位が供給される。メモリセルの平面方向において、導電膜４７とダマシン配線１３Ａ〜１３Ｊとの間には、互いに接触することのないように十分なマージンがとられている。
【００５６】
このように、実施の形態５では、導電膜４５Ａ，４５Ｂ，４５Ｃ，４５Ｄと導電膜４７とで筒型のキャパシタを構成することにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００５７】
実施の形態６．
図１２の（ａ）及び（ｂ）は、それぞれ、本発明の実施の形態６に係るフルＣＭＯＳ型のメモリセルの製造工程における各状態を示す平面レイアウトである。また、図１３は、図１２の（ｂ）におけるＶＩ−ＶＩ線に沿った縦断面説明図である。
図１２の（ａ）には、メモリセルの製造工程において、半導体基板に対するウェル形成，フィールド形成，ゲート電極形成等が行なわれることにより、図１に示す６つのトランジスタの基本構造が構成された状態を示す。この実施の形態６では、ダマシン配線１３Ｅ及び１３Ｆ上の酸化膜１９及び層間絶縁膜２６にそれぞれコンタクトホールが形成される。ダマシン配線１３Ｅ上のコンタクトホールは、第１のロードトランジスタ３と第１のドライバトランジスタ５との間で、第１のロートランジスタ３寄りに位置決めされ、他方、ダマシン配線１３Ｆ上のコンクリートホールは、第２のロードトランジスタ４と第２のドライバトランジスタ６との間で、第２のロードトランジスタ３寄りに位置決めされる。
【００５８】
ダマシン配線１３Ｅ及び１３Ｆ上の各コンタクトホール内には、それぞれ、絶縁膜４８Ａ，４８Ｂが形成される。その後、各コンタクトホール内には、絶縁膜４８Ａ，４８Ｂの上側で、それぞれ、導電体４９Ａ，４９Ｂが埋め込まれる。
【００５９】
このように、実施の形態６では、筒型のキャパシタを構成せず、導電体４９Ａ及び４９Ｂ間に容量が形成されることにより、ソフトエラー対策用の電荷容量が付加されることになる。その結果、蓄積電荷が大きく、十分なソフトエラー耐性を備えたフルＣＭＯＳ型メモリセルを実現することができる。
【００６０】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
例えば、上記実施の形態１〜６における導電膜１７，３５，３８，４４，４７及び導電体４９Ａ，４９Ｂを、それぞれ、金属材料で形成することにより、キャパシタ部分の寄生抵抗を削減することができる。これによれば、高速動作が可能であり、より大きなソフトエラー耐性を備えたフルＣＭＯＳ型のメモリセルを実現することができる。また、上記実施の形態１，３及び５において、導電膜１７，３８，４７の固定電位をメモリセルに与えられるＶＤＤ電位の半分にすることにより、キャパシタにかけられる最大電圧をＶＤＤ電位の半分にすることができる。これによれば、ソフトエラー耐性を向上させ、キャパシタのリーク電流を抑制したフルＣＭＯＳ型のメモリセルを実現することが可能である。
【００６１】
【発明の効果】
以上の説明から明らかなように、本発明によれば、半導体記憶装置を構成するフルＣＭＯＳ型メモリセルにおいて、セル面積の増大を抑制しつつ、セルノードに対する電荷容量の付加が可能であり、ソフトエラー耐性を向上させることができる。
【図面の簡単な説明】
【図１】ソフトエラー対策用にセルノードに電荷容量が付加されるタイプの典型的なフルＣＭＯＳ型のメモリセルの回路図である。
【図２】（ａ）本発明の実施の形態１に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態１に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態１に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図３】図２の（ｃ）中のＩ―Ｉ線に沿った縦断面説明図である。
【図４】（ａ）本発明の実施の形態２に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態２に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態２に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図５】図４の（ｃ）中のＩＩ―ＩＩ線に沿った縦断面説明図である。
【図６】（ａ）本発明の実施の形態３に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態３に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態３に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図７】図６の（ｃ）中のＩＩＩ―ＩＩＩ線に沿った縦断面説明図である。
【図８】（ａ）本発明の実施の形態４に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態４に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態４に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図９】図８の（ｃ）中のＩＶ―ＩＶ線に沿った縦断面説明図である。
【図１０】（ａ）本発明の実施の形態５に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態５に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
（ｃ）上記実施の形態５に係るメモリセルの製造工程における第３の状態を示す平面レイアウトである。
【図１１】図１０の（ｃ）中のＶ―Ｖ線に沿った縦断面説明図である。
【図１２】（ａ）本発明の実施の形態１に係るメモリセルの製造工程における第１の状態を示す平面レイアウトである。
（ｂ）上記実施の形態１に係るメモリセルの製造工程における第２の状態を示す平面レイアウトである。
【図１３】図１２の（ｃ）中のＶＩ―ＶＩ線に沿った縦断面説明図である。
【符号の説明】
１入力端子，２接地端子，３第１のロードトランジスタ，４第２のロードトランジスタ，５第１のドライバトランジスタ，６第２のドライバトランジスタ，７第１のアクセストランジスタ，８第２のアクセストランジスタ，９電荷容量体，１０メモリセル，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ活性層，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄゲート電極配線，１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｅ，１３Ｆ，１３Ｇ，１３Ｈ，１３Ｉ，１３Ｊダマシン配線，１４Ａ，１４ＢＷビアコンタクト，１５Ａ，１５Ｂ導電膜，１６絶縁膜，１７導電膜。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device including a plurality of full CMOS memory cells arranged in an array.
[0002]
[Prior art]
As IC integration / voltage reduction progresses, the amount of charge held during storage of a semiconductor memory device decreases, and in accordance with this, in semiconductor memory devices, whether the charge held during storage is positive or negative is Phenomenon that changes due to the influence of radiation and leakage current (so-called soft error) tends to occur. For this reason, in recent years, there has been a demand for a semiconductor memory device having excellent soft error resistance while realizing integration and lowering of voltage.
[0003]
In this connection, static RAM (hereinafter referred to as SRAM) in which written data is stored as long as power is supplied is generally an SRAM including a memory cell of a high resistance load type or a TFT load type. In comparison, since the storage node on the H side is connected to the power supply with a very low impedance, it is known that an SRAM having a full CMOS type (bulk 6 transistor type) memory cell has excellent soft error resistance. ing. This SRAM has a structure in which each memory cell includes two n-type bulk access transistors, two n-type bulk driver transistors, and two p-type bulk load transistors.
[0004]
[Problems to be solved by the invention]
However, even in an SRAM having a full CMOS memory cell, the memory cell accumulated charge (voltage × capacitance) becomes smaller as the voltage is lowered and the cell size is reduced in recent years, so that a soft error becomes a problem. It is coming. In order to deal with such a problem, it is currently necessary to take a measure capable of ensuring a soft error resistance exceeding a predetermined value, particularly in the design rule after the 0.18 μm rule. As a technique, a charge capacity is added to a cell node.
[0005]
For example, in Japanese Patent Application Laid-Open No. 2001-77327, in a semiconductor memory device having a plurality of memory cells, capacitors between adjacent memory cells are formed in different layers, and adjacent capacitor formation regions have a region that overlaps in a plane. Thus, a technique for securing a large capacitor capacity has been disclosed (see Patent Document 1). For example, in JP-A-8-236645, in a static memory cell, a GND wiring connected to a source region of a driving MOSFET is disposed so as to cover an information transfer MOSFET and a driving MOSFET. A source region, a channel region, and a drain region of the load thin film transistor are provided in an upper layer via an insulating film, and a power supply wiring connected to the source region of the load thin film transistor is disposed in parallel to the word line, and the channel of the load thin film transistor A capacitance portion having a direction parallel to the bit line, a drain region of the load thin film transistor bent in the word line direction and the bit line direction, and a GND wiring and the bent drain region as a counter electrode The provided technique is disclosed (refer patent document 2).
[0006]
[Patent Document 1]
JP 2001-77327 A (page 2-3, FIG. 1)
[Patent Document 2]
JP-A-8-236645 (Page 4, FIG. 1)
[0007]
However, the above-described prior art has a problem that the cell area increases with the addition of the charge capacity to the cell node. In particular, a full CMOS memory cell has a structure in which a total of six MOS transistors are laid out on the same plane, so that the cell area is larger than that of an SRAM having a high resistance load type memory cell. Therefore, suppression of the cell area is further required.
[0008]
The present invention has been made in view of the above technical problem, and provides a semiconductor memory device including a full CMOS memory cell that suppresses an increase in cell area, has a large accumulated charge, and has excellent soft error resistance. For the purpose.
[0009]
[Means for Solving the Problems]
According to a first aspect of the present invention, in the semiconductor memory device having a plurality of full CMOS memory cells arranged in an array, each of the memory cells is connected in series between a power supply voltage line and a ground voltage line. And the first load transistor and the first driver transistor whose gate electrodes are commonly connected to the same wiring, and the power source as in the case of the first load transistor and the first driver transistor. A second load transistor and a second driver transistor which are connected in series between the voltage line and the ground voltage line and whose gate electrodes are commonly connected to the same wiring; and the first load transistor Connected between the first cell node, which is a connection part of the transistor and the first driver transistor, and the first bit line, the gate electrode thereof A first access transistor connected to a node line, a second cell node which is a connection part of the second load transistor and the second driver transistor, and a second bit line, and a gate thereof A second access transistor having an electrode connected to a word line, and the gate electrode of the first load transistor and the gate electrode of the first driver transistor are directly connected by a first wiring layer; The gate electrode of the second load transistor and the gate electrode of the second driver transistor are directly connected by a first wiring layer provided separately and independently from the first wiring layer, and the first load transistor The drain electrode of the first driver transistor, the drain electrode of the first driver transistor, and the gate electrode of the second load transistor are in contact with each other through the second wiring layer. In addition to constituting the first cell node, the drain electrode of the second load transistor, the drain electrode of the second driver transistor, and the gate electrode of the first load transistor are separated from the second wiring layer. Wirings that are connected by a second wiring layer provided independently, constitute the second cell node, and form the second wiring layers and the word lines or the first and second bit lines. A third wiring layer provided on each of the second wiring layers and connected to each of the second wiring layers; and a third wiring layer connected to a fixed potential and provided on the third wiring layer. And a fourth wiring layer, and the third wiring layer and the fourth wiring layer constitute two capacitors electrically separated from each other in each memory cell. Is.
[0010]
Further, according to a second invention of the present application, in the first invention, a third wiring layer constituting the capacitor has a larger area than each of the second wiring layers in each of the memory cells. On the other hand, the fourth wiring layer constituting the capacitor has a larger area than each of the second wiring layers, and the capacitor has a planar direction in which the access transistor of the memory cell and the gate electrode of the driver transistor are formed. It is characterized in that it is formed on a surface substantially parallel to.
[0011]
Further, according to a third invention of the present application, in the first invention, a capacitor constituted by the third wiring layer and the fourth wiring layer is formed, and an access transistor of the memory cell and a gate electrode of the driver transistor are formed. It is characterized by being formed in a direction substantially perpendicular to the plane direction.
[0012]
Furthermore, the fourth invention of the present application is characterized in that, in the second invention, a potential that is substantially half of the power supply voltage is supplied to the fourth wiring layer.
[0013]
Furthermore, a fifth invention of the present application is a semiconductor memory device comprising a plurality of full CMOS memory cells arranged in an array, wherein each of the memory cells is between a power supply voltage line and a ground voltage line. And the first load transistor and the first driver transistor whose gate electrodes are commonly connected to the same wiring, and the same as the first load transistor and the first driver transistor. A second load transistor and a second driver transistor that are connected in series between the power supply voltage line and the ground voltage line and whose gate electrodes are commonly connected to the same wiring; The first load node and the first driver transistor are connected between the first cell node and the first bit line, which are connected to each other, and The gate electrode is connected between the first access transistor connected to the word line, the second cell node which is the connection part of the second load transistor and the second driver transistor, and the second bit line. A second access transistor having a gate electrode connected to a word line, and the gate electrode of the first load transistor and the gate electrode of the first driver transistor are directly connected by a first wiring layer. In addition, the gate electrode of the second load transistor and the gate electrode of the second driver transistor are directly connected to each other by the first wiring layer provided separately and independently from the first wiring layer. A drain electrode of the first load transistor, a drain electrode of the first driver transistor, and a gate electrode of the second load transistor. The wiring layers are connected to form the first cell node, and the drain electrode of the second load transistor, the drain electrode of the second driver transistor, and the gate electrode of the first load transistor are connected to the second load transistor. A second wiring layer which is connected by a second wiring layer provided separately and independently from the wiring layer, constitutes the second cell node, and forms the first and second cell nodes; and the word line or Between the wiring layer forming the bit line, the third wiring layer connected to the second wiring layer forming the first cell node and the second wiring layer forming the second cell node are connected. The fourth wiring layer is provided, and one capacitor is formed in each memory cell by the third wiring layer and the fourth wiring layer.
[0014]
Still further, according to a sixth invention of the present application, in the fifth invention, a second wiring in which the third wiring layer constituting the capacitor forms the first cell node in each memory cell. The fourth wiring layer constituting the capacitor has a larger area than the second wiring layer forming the second cell node, and the capacitor has an area larger than that of the memory cell. The gate electrode of the access transistor and the driver transistor is formed on a plane substantially parallel to the plane direction on which the gate electrode is formed.
[0015]
Still further, according to a seventh invention of the present application, in the fifth invention, the capacitor constituted by the third wiring layer and the fourth wiring layer includes a gate electrode of the access transistor of the memory cell and the driver transistor. It is characterized in that it is formed in a direction substantially perpendicular to the plane direction in which is formed.
[0016]
Furthermore, according to an eighth aspect of the present invention, in the fifth aspect, the second wiring layer for forming the first and second cell nodes and the wiring layer for forming the word line or the bit line. The third wiring layer and the fourth wiring layer are provided therebetween, and at least four capacitors electrically separated from each other in one memory cell by the third wiring layer and the fourth wiring layer are provided. And at least two of them are connected to a second wiring layer forming a first cell node, and the two or more third wiring layers form a second wiring forming a second cell node. The fixed potential is supplied to the fourth wiring layer connected to the layer.
[0017]
Furthermore, a ninth invention of the present application is a semiconductor memory device comprising a plurality of full CMOS memory cells arranged in an array, wherein each of the memory cells is between a power supply voltage line and a ground voltage line. And the first load transistor and the first driver transistor whose gate electrodes are commonly connected to the same wiring, and the same as the first load transistor and the first driver transistor. A second load transistor and a second driver transistor that are connected in series between the power supply voltage line and the ground voltage line and whose gate electrodes are commonly connected to the same wiring; The first load node and the first driver transistor are connected between the first cell node and the first bit line, which are connected to each other, and The gate electrode is connected between the first access transistor connected to the word line, the second cell node which is the connection part of the second load transistor and the second driver transistor, and the second bit line. A second access transistor having a gate electrode connected to a word line, and the gate electrode of the first load transistor and the gate electrode of the first driver transistor are directly connected by a first wiring layer. In addition, the gate electrode of the second load transistor and the gate electrode of the second driver transistor are directly connected to each other by the first wiring layer provided separately and independently from the first wiring layer. A drain electrode of the first load transistor, a drain electrode of the first driver transistor, and a gate electrode of the second load transistor. The wiring layers are connected to form the first cell node, and the drain electrode of the second load transistor, the drain electrode of the second driver transistor, and the gate electrode of the first load transistor are connected to the second load transistor. Connected by a second wiring layer provided separately and independently from the wiring layer, constituting the second cell node, the second wiring layer constituting the first and second cell nodes, and the word line or A third wiring layer is provided between the wiring layers forming the bit lines, and two electrically separated conductive films are formed in a direction substantially perpendicular to the planar direction of the memory cell. It is characterized in that it is connected to a second wiring layer that forms the first and second cell nodes.
[0018]
Still further, according to a tenth aspect of the present invention, in any one of the first to ninth aspects, a word line or a bit line and a second wiring layer forming the first and second cell nodes are formed. The third wiring layer and the fourth wiring layer between the wiring layers are formed of a metal material.
[0019]
The eleventh invention of the present application is characterized in that, in any one of the first to tenth inventions, the memory cell is a horizontally long memory cell.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. In the following description, a horizontally long memory cell known as a cell having a high symmetry and capable of operating at a relatively low voltage and having a large area and easily forming a capacitor will be described.
Embodiment 1 FIG.
FIGS. 1A and 1B are circuit diagrams of a typical full CMOS memory cell of a type in which a charge capacity is added to a cell node as a countermeasure against a soft error. Both of the circuits shown in FIGS. 1A and 1B are equivalent circuits. In FIG. 1A, each component is arranged corresponding to the actual structure of a horizontally long memory cell, On the other hand, in FIG. 1B, the components are arranged so that the circuit diagram is simplified and clarified.
[0021]
The memory cell 10 has a general 6-transistor cell structure, and includes a first p-type bulk load transistor (hereinafter referred to as a first load transistor) 3 and a second p-type bulk load as transistors. A transistor (hereinafter referred to as a second load transistor) 4, a first n-type bulk driver transistor (hereinafter referred to as a first driver transistor) 5, and a second n-type bulk driver transistor (hereinafter referred to as a second driver). 6), a first n-type bulk access transistor (hereinafter referred to as a first access transistor) 7, and a second n-type bulk access transistor (hereinafter referred to as a second access transistor) 8. is doing.
[0022]
The first load transistor 3 and the first driver transistor 5 are connected in series between the voltage input terminal 1 to which the power supply voltage VDD is supplied and the ground terminal 2, and the drain of the first load transistor 3. Are connected to the source of the first driver transistor 5, the source of the first load transistor 3 is connected to the voltage input terminal 1, the drain of the first driver transistor 5 is connected to the ground terminal 2, and both The gate electrodes of the transistors 3 and 5 are commonly connected to the same wiring.
[0023]
Similarly, the second load transistor 4 and the second driver transistor 6 are connected in series between the voltage input terminal 1 to which the power supply voltage VDD is supplied and the ground terminal 2. 4 and the source of the second driver transistor 6 are connected, the source of the second load transistor 4 is connected to the voltage input terminal 1, and the drain of the second driver transistor 6 is connected to the ground terminal 2. Furthermore, the gate electrodes of both transistors 4 and 6 are commonly connected to the same wiring.
[0024]
The drain of the first access transistor 7 is connected to a wiring to which the drain of the first load transistor 3 and the source of the first driver transistor 5 are connected, and the source is connected to the first bit. It is connected to the line (BitL), and its gate electrode is connected to the word line (WL). On the other hand, the drain of the second access transistor 8 is connected to a wiring to which the drain of the second load transistor 4 and the source of the second driver transistor 6 are connected, and the source is connected to the second bit. It is connected to the line (Bit # L), and its gate electrode is connected to the word line (WL).
[0025]
The memory cell 10 is connected to the drain of the first load transistor 3 and the source of the first driver transistor 5, is connected to the drain of the first access transistor 7, and is further connected to the second load transistor 4. And a cell node N1 connected to the gate electrode of the second driver transistor 6, a drain of the second load transistor 4 and a source of the second driver transistor 6, and a drain of the second access transistor 8. And a cell node N2 connected to the gate electrodes of the first load transistor 3 and the first driver transistor 5.
[0026]
Further, the memory cell 10 has a charge capacitance capacitor 9 connected to each of the cell nodes N1 and N2 in order to ensure a soft error resistance of a predetermined level or more. As will be described in detail later, the charge capacitance capacitor 9 is composed of cell nodes N1 and N2, and an insulating film and a conductive film formed for these cell nodes, and is hereinafter referred to as a “charge capacitance body”.
[0027]
FIGS. 2A to 2C are planar layouts showing respective states in the manufacturing process of the full CMOS memory cell according to the first embodiment of the present invention. First, in FIG. 2A, the basic structure of the six transistors shown in FIG. 1 is configured by performing well formation, field formation, gate electrode formation, etc. on the semiconductor substrate in the manufacturing process of the memory cell. Indicates the state. Specifically, the first, second, third, and fourth active layers 11A, 11B, 11C, and 11D are arranged in parallel along the column direction (vertical direction in the drawing), and the first active layer 11A is formed on one side (left side in the figure) of the P well region (first conductivity type well region) formed on both sides on the semiconductor substrate plane, and the second and third active layers 11B and 11C are formed on the semiconductor substrate. In addition to the N well region (second conductivity type well region) formed in the center on the plane, the fourth active layer 11D is further formed on the other side of the P well region (right side in the figure) formed on both sides on the semiconductor substrate plane. ).
[0028]
Above the active layers 11A, 11B, 11C, and 11D, the first, second, third, and fourth gate electrode wirings 12A, 12B, 12C, and 12D extend along the row direction (the left-right direction in the drawing). Formed in parallel. The first gate electrode wiring 12A crosses the first, second, and third active layers 11A, 11B, and 11C, and the second gate electrode wiring 12B crosses the fourth active layer 11D. Further, the third gate electrode wiring 12C crosses the first active layer 11A, and the fourth gate electrode wiring 12D further includes the second, third, and fourth active layers 11B, 11C, and 11D. It is arranged to cross.
[0029]
If the arrangement of each component included in the figure is compared with FIG. 1A corresponding to the actual structure, it can be seen that each transistor is configured in the active layers 11A, 11B, 11C, and 11D. That is, in the first active layer 11A, the first driver transistor 5 and the first access transistor 7 are configured, and in the second active layer 11B, the first load transistor 3 is configured. In the third active layer 11C, the second load transistor 4 is configured, and in the fourth active layer 11D, the second driver transistor 6 and the second access transistor 8 are configured.
[0030]
According to such a configuration, the first driver transistor 5 and the first load transistor 3 respectively configured in the active layers 11A and 11B have the same potential by the first gate electrode wiring 12A, and the fourth Due to the gate electrode wiring 12D, the second load transistor 4 and the second driver transistor 6 configured by the active layers 11C and 11D, respectively, have the same potential. Further, the second and third gate electrode wirings 12B and 12C constitute second and first access transistors 8 and 7 together with the fourth and first active layers 11D and 11A, respectively. The second and third gate electrode wirings 12B and 12C are also common to the gate electrodes (not shown) of the second and first access transistors 8 and 7.
[0031]
Further, a node wiring composed of tungsten damascene wiring (hereinafter referred to as W damascene), word line (WL) / first bit line (BitL) / second bit line (Bit # L) / power supply voltage line ( A damascene wiring for connection to (VddL) / ground voltage line (VssL) is formed.
[0032]
Specifically, a damascene wiring 13A serving as a contact wiring for supplying a ground voltage that leads one end of the first active layer 11A (the source of the first driver transistor 5) to the ground voltage line VssL, and a second active layer A damascene wiring 13B serving as a power supply voltage supply contact wiring for guiding one end of 11B (source of the first load transistor 3) to the power supply voltage line VddL, and one end of the fourth active layer 11D (second access transistor) 8 source) to the second bit line Bit # L, and damascene wiring 13D to lead one end of the gate electrode wiring 12C (gate electrode of the first access transistor 7) to the first bit line BitL. And a middle part of the first active layer 11A (the drain of the first access transistor 7 and the drain of the first driver transistor 5), One end of the second active layer 11B (the drain of the first load transistor 3) and one end of the gate electrode wiring 12D (the gate electrode wiring connecting the gate electrodes of the second load transistor 4 and the second driver transistor 6); A substantially L-shaped damascene wiring 13E, a middle portion of the fourth active layer 11D (the drain of the second access transistor 8 and the drain of the second driver transistor 6), and one end of the third active layer 11C. Portion (drain of the second load transistor 4) and one end of the gate electrode wiring 12A (gate electrode wiring connecting the gate electrodes of the first load transistor 3 and the first driver transistor 5) substantially L-shaped The damascene wiring 13F and one end of the gate electrode wiring 12B (the gate electrode of the second access transistor 8) are connected to the second bit line. Damascene wiring 13G that leads to the first bit line Bit # L, damascene wiring 13H that leads one end of the first active layer 11A (the source of the first access transistor 7) to the first bit line BitL, and a third active layer A damascene wiring 13I serving as a power supply voltage supply contact wiring for guiding one end of 11C (source of the second load transistor 4) to the power supply voltage line VddL, and one end of the fourth active layer 11D (second driver transistor) A damascene wiring 13J serving as a contact wiring for ground voltage supply that leads the source 6) to the ground voltage line VssL is formed.
[0033]
The substantially L-shaped damascene wirings 13E and 13F correspond to the cell nodes N1 and N2 in the memory cell 10 shown in FIG. 1, respectively, and the damascene wiring 13E is an active region (that is, the first load transistor 3). 2 active layer 11B) and the active region (that is, first active layer 11A) of the first driver transistor 5 are connected, and the P-well region in which the first driver transistor 5 is formed and the first load transistor 3 On the other hand, the damascene wiring 13F is connected to the active region (that is, the third active layer 11C) in the second load transistor 4 and the second driver transistor 6. The active region (ie, the fourth active layer 11D) is connected, and the second driver transistor 6 is configured. P-well region and the second load transistor 4 is disposed so as to bridge the formed N well region is.
[0034]
In the first embodiment, W via contacts 14A and 14B are provided, which are respectively accommodated in contact holes formed in the oxide film 19 (see FIG. 3) on the damascene wirings 13E and 13F. The W via contact 14A is positioned between the first load transistor 3 and the first driver transistor 5 on the damascene wiring 13E, while the W via contact 14B is a second load on the damascene wiring 13F. Positioned between the transistor 4 and the second driver transistor 6.
[0035]
Note that an SRAM having a full CMOS memory cell according to the present invention is configured by arranging a plurality of memory cells having such a wiring structure, except for the damascene wirings 13E and 13F. The wirings 13A, 13B, 13C, 13D, 13G, 13H, 13I, and 13J are shared between adjacent memory cells.
[0036]
Next, FIGS. 2B and 2C show a state where a charge capacity is added as a countermeasure against soft errors in the memory cell manufacturing process. Specifically, as can be seen from FIG. 2B, rectangular conductive films 15A and 15B are provided in the planar direction of the memory cell so as to cover the damascene wirings 13E and 13F, respectively. The conductive films 15A and 15B are in contact with the W via contacts 14A and 14B on the damascene wirings 13E and 13F, respectively.
[0037]
Further, as can be seen from FIG. 2C, an insulating film 16 formed in a plate shape is provided above the conductive films 15A and 15B so as to bridge the conductive films 15A and 15B. A conductive film 17 having substantially the same shape as the insulating film 16 is overlaid on the film 16. A fixed potential is supplied to the conductive film 17. In the plane direction of the memory cell, a sufficient margin is provided between the conductive film 17 and the damascene wirings 13A to 13J so as not to contact each other.
[0038]
FIG. 3 is a longitudinal cross-sectional explanatory view taken along the line II in FIG. In FIG. 3, reference numeral 20 is an element isolation oxide film, reference numeral 21 is a CoSi2 film, reference numerals 22 and 25 are etching stoppers made of SiN, reference numerals 23, 26 and 28 are interlayer insulating films, reference numeral 24 is a W via contact, reference numeral 27 Is a first-layer metal wiring, reference numeral 29 is a two-layer metal wiring forming a ground voltage line (VssL), reference numeral 30A is a two-layer metal wiring forming a first bit line (BitL), and reference numeral 30B is a second bit line (Bit) #L) is a two-layer metal wiring, and reference numeral 31 is a two-layer metal wiring forming a power supply voltage line (VddL). This full CMOS memory cell basically has the same multilayer structure as the memory cell disclosed in Japanese Patent Application No. 2002-312887 filed by the applicant of the present application, and uses the same manufacturing flow. Manufactured. Here, the details of the multilayer structure and the manufacturing flow are omitted.
[0039]
In the first embodiment, as described above, the conductive films 15A and 15B, the insulating film 16 and the conductive film 17 are formed on the damascene wirings 13E and 13F, so that the conductive films 15A and 15B and the conductive film 17 are formed. A charge capacity body is formed between them, whereby a charge capacity for soft error countermeasure is added. As a result, a full CMOS memory cell having a large accumulated charge and sufficient soft error tolerance can be realized.
[0040]
Next, another embodiment of the present invention will be described. In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and further description thereof is omitted.
Embodiment 2. FIG.
4A to 4C are plan layouts showing respective states in the manufacturing process of the full CMOS memory cell according to the second embodiment of the present invention. FIG. 5 is a longitudinal cross-sectional explanatory view taken along line II-II in FIG. 4A shows a state in which the basic structure of the six transistors shown in FIG. 1 is formed by performing well formation, field formation, gate electrode formation, etc. on the semiconductor substrate in the memory cell manufacturing process. In the second embodiment, the W via contact 14A is provided on the damascene wiring 13E constituting the cell node N1, while the contact hole formed in the oxide film 19 on the damascene wiring 13F constituting the cell node N2 is shown. W via contact 33 is provided. The W via contact 33 is positioned between the second load transistor 4 and the second driver transistor 6 on the damascene wiring 13F.
[0041]
Next, FIGS. 4B and 4C show a state where a charge capacity is added as a countermeasure against soft errors in the manufacturing process of the memory cell. As in the first embodiment, a rectangular conductive film 15A that covers the damascene wiring 13E is provided in the planar direction of the memory cell. The conductive film 15A is in contact with the W via contact 14A on the damascene wiring 13F. Further, in the second embodiment, an insulating film 34 having substantially the same shape as the conductive film 15A is provided above the conductive film 15A.
[0042]
Further, as can be seen from FIG. 4C, a conductive film 35 formed in a plate shape is formed on the upper side of the insulating film 34 and the damascene wiring 13F to the W via contact 33 on the insulating film 34 and the damascene wiring 13F. It is provided to come into contact. A fixed potential is supplied to the conductive film 35. Further, in the planar direction of the memory cell, a sufficient margin is provided between the conductive film 35 and the damascene wirings 13A to 13J so as not to contact each other.
[0043]
As can be seen from FIG. 5, the W via contact 33 has a height corresponding to the height obtained by overlapping the W via contact 14 </ b> A, the conductive film 15 </ b> A, and the insulating film 34, and connects the damascene wiring 13 </ b> F and the conductive film 35. To do.
[0044]
As described above, in the second embodiment, by connecting the capacitance between the conductive film 15A and the conductive film 35 between the damascene wirings 13E and 13F that constitute the cell node N1 and the cell node N2, respectively, the charge for soft error countermeasures Capacity will be added. As a result, a full CMOS memory cell having a large accumulated charge and sufficient soft error tolerance can be realized.
[0045]
Embodiment 3 FIG.
6A to 6C are planar layouts showing respective states in the manufacturing process of the full CMOS type memory cell according to the third embodiment of the present invention. Moreover, FIG. 7 is a longitudinal cross-sectional explanatory drawing along the III-III line | wire in (c) of FIG. FIG. 6A shows a state in which the basic structure of the six transistors shown in FIG. 1 is formed by performing well formation, field formation, gate electrode formation, etc. on the semiconductor substrate in the manufacturing process of the memory cell. Indicates. In the third embodiment, contact holes are formed in the oxide film 19 and the interlayer insulating film 26 on the damascene wirings 13E and 13F, and conductive films 36A and 36B are formed on the inner walls of the contact holes. As can be seen from FIG. 7, the conductive films 36A and 36B are formed not only on the inner wall of the contact hole but also on the peripheral edge of the upper end thereof, and continuously or integrally on the interlayer insulating film 26 between the contact holes. ing. The contact hole in which the conductive film 36A is formed is positioned between the first load transistor 3 and the first driver transistor 5 on the damascene wiring 13E, while the contact hole in which the conductive film 36B is formed is Positioned between the second load transistor 4 and the second driver transistor 6 on the damascene wiring 13F.
[0046]
Following the conductive films 36A and 36B, insulating films 37A and 37B are formed on the inner walls of the contact holes. Unlike the conductive films 36A and 36B, these insulating films 37A and 37B are not formed on the interlayer insulating film 26 between the contact holes and are not integrally formed.
[0047]
Further, as shown in FIG. 6C, a conductive film 38 is formed above the damascene wirings 13E and 13F and the contact holes so as to cover them together. As can be seen from FIG. 7, the conductive film 38 overlaps the conductive films 36A and 36B formed at the upper edge of the contact hole. A fixed potential is supplied to the conductive film 38. In the planar direction of the memory cell, a sufficient margin is provided between the conductive film 38 and the damascene wirings 13A to 13J so as not to contact each other.
[0048]
As described above, in the third embodiment, the conductive capacitors 36A and 36B and the conductive film 38 constitute a cylindrical capacitor, so that a charge capacity for soft error countermeasure is added. As a result, a full CMOS memory cell having a large accumulated charge and sufficient soft error tolerance can be realized.
[0049]
Embodiment 4 FIG.
FIGS. 8A to 8C are plan layouts showing respective states in the manufacturing process of the full CMOS type memory cell according to the fourth embodiment of the present invention. Moreover, FIG. 9 is a longitudinal cross-sectional explanatory drawing along the IV-IV line | wire in (c) of FIG. FIG. 8A shows a state in which the basic structure of the six transistors shown in FIG. 1 is formed by performing well formation, field formation, gate electrode formation, etc. on the semiconductor substrate in the memory cell manufacturing process. Indicates. In the fourth embodiment, contact holes are formed in the oxide film 19 and the interlayer insulating film 26 on the damascene wirings 13E and 13F, respectively, and a conductive film 41 is formed on the inner walls of the contact holes on the damascene wiring 13E. The contact hole on the damascene wiring 13E is positioned between the first load transistor 3 and the first driver transistor 5, and the contact hole on the damascene wiring 13F is formed by the second load transistor 4 and the second driver transistor. 6 is positioned.
[0050]
Further, as shown in FIG. 8B, an insulating film 42 is formed on the inner wall of the contact hole on the damascene wiring 13E following the conductive film 41. A conductive film 43 is formed on the inner wall of the contact hole on the damascene wiring 13F.
[0051]
Further, as shown in FIG. 8C, a conductive film 44 is formed on both contact holes so as to cover them together. As can be clearly understood from FIG. 9, the conductive film 44 is in contact with the upper ends of the conductive film 41 and the insulating film 42 formed on the inner wall of each contact hole and the upper end of the conductive film 43. A fixed potential is supplied to the conductive film 44. In the plane direction of the memory cell, a sufficient margin is provided between the conductive film 44 and the damascene wirings 13A to 13J so as not to contact each other.
[0052]
As described above, in the fourth embodiment, by forming a cylindrical capacitor with the conductive films 41 and 43 and the conductive film 44, a charge capacitance for soft error countermeasure is added. As a result, a full CMOS memory cell having a large accumulated charge and sufficient soft error tolerance can be realized.
[0053]
Embodiment 5 FIG.
FIGS. 10A to 10C are planar layouts showing respective states in the manufacturing process of the full CMOS memory cell according to the fifth embodiment of the present invention. FIG. 11 is an explanatory view of a longitudinal section along the line V-V in FIG. FIG. 10A shows a state in which the basic structure of the six transistors shown in FIG. 1 is formed by performing well formation, field formation, gate electrode formation, etc. on the semiconductor substrate in the memory cell manufacturing process. Indicates. In the fifth embodiment, a pair of contact holes are formed in the oxide film 19 and the interlayer insulating film 26 on the damascene wiring 13E, and a pair of contact holes are formed in the oxide film 19 and the interlayer insulating film 26 on the damascene wiring 13F. It is formed. These contact holes are arranged in the row direction. Conductive films 45A and 45B are formed on the inner walls of the contact holes on the damascene wiring 13E, respectively, and conductive films 45C and 45D are formed on the inner walls of the contact holes on the damascene wiring 13F, respectively. Is done.
[0054]
Further, an insulating film 46A is formed on the inner wall of each contact hole on the damascene wiring 13E, following the conductive films 45A and 45B. On the other hand, an insulating film 46B is formed on the inner wall of each contact hole on the damascene wiring 13F. Is done. The insulating films 46A and 46B formed on the inner walls of the contact holes on the damascene wirings 13E and 13F are formed continuously, that is, integrally on the interlayer insulating film 26 between the contact holes, respectively.
[0055]
Furthermore, as shown in FIG. 10C, a conductive film 47 is formed on the damascene wirings 13E and 13F and the contact holes so as to cover them together. As can be seen from FIG. 11, the conductive film 47 is in contact with the upper end portions of the insulating films 46A and 46B formed at the upper edge of each contact hole. A fixed potential is supplied to the conductive film 47. In the plane direction of the memory cell, a sufficient margin is provided between the conductive film 47 and the damascene wirings 13A to 13J so as not to contact each other.
[0056]
Thus, in the fifth embodiment, by forming a cylindrical capacitor with the conductive films 45A, 45B, 45C, and 45D and the conductive film 47, a charge capacitance for soft error countermeasure is added. As a result, a full CMOS memory cell having a large accumulated charge and sufficient soft error tolerance can be realized.
[0057]
Embodiment 6 FIG.
FIGS. 12A and 12B are planar layouts showing respective states in the manufacturing process of the full CMOS type memory cell according to the sixth embodiment of the present invention. Moreover, FIG. 13 is a longitudinal cross-sectional explanatory drawing along the VI-VI line in FIG.12 (b).
FIG. 12A shows a state in which the basic structure of the six transistors shown in FIG. 1 is formed by performing well formation, field formation, gate electrode formation, etc. on the semiconductor substrate in the memory cell manufacturing process. Indicates. In the sixth embodiment, contact holes are formed in the oxide film 19 and the interlayer insulating film 26 on the damascene wirings 13E and 13F, respectively. The contact hole on the damascene wiring 13E is positioned closer to the first row transistor 3 between the first load transistor 3 and the first driver transistor 5, while the concrete hole on the damascene wiring 13F is The second load transistor 4 and the second driver transistor 6 are positioned closer to the second load transistor 3.
[0058]
Insulating films 48A and 48B are formed in the contact holes on the damascene wirings 13E and 13F, respectively. Thereafter, conductors 49A and 49B are buried in the contact holes above the insulating films 48A and 48B, respectively.
[0059]
As described above, in the sixth embodiment, a cylindrical capacitor is not formed, and a capacitance is formed between the conductors 49A and 49B, so that a charge capacitance for soft error countermeasure is added. As a result, a full CMOS memory cell having a large accumulated charge and sufficient soft error tolerance can be realized.
[0060]
Note that the present invention is not limited to the illustrated embodiments, and it goes without saying that various improvements and design changes are possible without departing from the scope of the present invention.
For example, by forming the conductive films 17, 35, 38, 44, 47 and the conductors 49A, 49B in the first to sixth embodiments from metal materials, the parasitic resistance of the capacitor portion can be reduced. . According to this, it is possible to realize a full CMOS type memory cell capable of high-speed operation and having greater soft error tolerance. In the first, third, and fifth embodiments, the maximum voltage applied to the capacitor is reduced to half the VDD potential by setting the fixed potential of the conductive films 17, 38, and 47 to half the VDD potential applied to the memory cell. be able to. According to this, it is possible to realize a full CMOS memory cell with improved soft error resistance and suppressed capacitor leakage current.
[0061]
【The invention's effect】
As is apparent from the above description, according to the present invention, in a full CMOS memory cell constituting a semiconductor memory device, it is possible to add a charge capacity to a cell node while suppressing an increase in cell area, and a soft error. Resistance can be improved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a typical full CMOS memory cell of a type in which a charge capacity is added to a cell node for countermeasures against soft errors.
FIG. 2A is a plan layout showing a first state in the manufacturing process of the memory cell according to the first embodiment of the present invention;
(B) A planar layout showing a second state in the manufacturing process of the memory cell according to the first embodiment.
(C) A planar layout showing a third state in the manufacturing process of the memory cell according to the first embodiment.
3 is a longitudinal cross-sectional explanatory view taken along the line II in FIG. 2C. FIG.
4A is a plan layout showing a first state in a manufacturing process of a memory cell according to a second embodiment of the present invention; FIG.
(B) A planar layout showing a second state in the manufacturing process of the memory cell according to the second embodiment.
(C) A planar layout showing a third state in the manufacturing process of the memory cell according to the second embodiment.
FIG. 5 is a longitudinal sectional explanatory view taken along line II-II in FIG.
FIG. 6A is a plan layout showing a first state in the manufacturing process of the memory cell according to the third embodiment of the present invention;
(B) A planar layout showing a second state in the manufacturing process of the memory cell according to the third embodiment.
(C) A planar layout showing a third state in the manufacturing process of the memory cell according to the third embodiment.
7 is a longitudinal cross-sectional explanatory view taken along line III-III in FIG. 6C. FIG.
FIG. 8A is a plan layout showing a first state in the manufacturing process of the memory cell according to the fourth embodiment of the present invention;
(B) A planar layout showing a second state in the manufacturing process of the memory cell according to the fourth embodiment.
(C) A planar layout showing a third state in the manufacturing process of the memory cell according to the fourth embodiment.
FIG. 9 is a longitudinal cross-sectional explanatory view taken along line IV-IV in FIG.
10A is a plan layout showing a first state in a manufacturing process of a memory cell according to a fifth embodiment of the present invention; FIG.
(B) A planar layout showing a second state in the manufacturing process of the memory cell according to the fifth embodiment.
(C) A planar layout showing a third state in the manufacturing process of the memory cell according to the fifth embodiment.
11 is an explanatory view of a longitudinal section along the line VV in FIG. 10C. FIG.
FIG. 12A is a plan layout showing a first state in the manufacturing process of the memory cell according to the first embodiment of the present invention;
(B) A planar layout showing a second state in the manufacturing process of the memory cell according to the first embodiment.
13 is a longitudinal cross-sectional explanatory view taken along line VI-VI in FIG.
[Explanation of symbols]
1 input terminal, 2 ground terminal, 3 first load transistor, 4 second load transistor, 5 first driver transistor, 6 second driver transistor, 7 first access transistor, 8 second access transistor, 9 Charge capacity body, 10 Memory cell, 11A, 11B, 11C, 11D Active layer, 12A, 12B, 12C, 12D Gate electrode wiring, 13A, 13B, 13C, 13D, 13E, 13F, 13G, 13H, 13I, 13J Damascene Wiring, 14A, 14B W via contact, 15A, 15B conductive film, 16 insulating film, 17 conductive film.

Claims

In a semiconductor memory device including a plurality of full CMOS memory cells arranged in an array,
Each of the above memory cells
A first load transistor and a first driver transistor which are connected in series between a power supply voltage line and a ground voltage line, and whose gate electrodes are commonly connected to the same wiring; Similar to the load transistor and the first driver transistor, the second load is connected in series between the power supply voltage line and the ground voltage line, and the gate electrodes thereof are commonly connected to the same wiring. The transistor and the second driver transistor are connected between the first cell node and the first bit line, which are connection parts of the first load transistor and the first driver transistor, and the gate electrode is connected to the word line. This is a connection portion of the connected first access transistor, the second load transistor, and the second driver transistor. Is connected between the second cell node and a second bit line, comprising a gate electrode and a second access transistor connected to a word line,
The gate electrode of the first load transistor and the gate electrode of the first driver transistor are directly connected by the first wiring layer, and the gate electrode of the second load transistor and the gate electrode of the second driver transistor Are directly connected by a first wiring layer provided separately and independently from the first wiring layer,
The drain electrode of the first load transistor, the drain electrode of the first driver transistor, and the gate electrode of the second load transistor are connected by a second wiring layer to constitute the first cell node, A second wiring layer in which the drain electrode of the second load transistor, the drain electrode of the second driver transistor, and the gate electrode of the first load transistor are provided separately from the second wiring layer. Connected to form the second cell node,
Between each of the second wiring layers and the wiring layer forming the word line or the first and second bit lines, the second wiring layer is provided on the second wiring layer. A third wiring layer connected to each other and a fourth wiring layer connected to the fixed potential and provided on the third wiring layer, and the third wiring layer and the fourth wiring layer A semiconductor memory device comprising two capacitors electrically separated from each other in each memory cell.

In each of the memory cells, the third wiring layer constituting the capacitor has a larger area than the second wiring layer, while the fourth wiring layer constituting the capacitor is provided in each of the second wiring layers. 2. The capacitor according to claim 1, wherein said capacitor has an area larger than two wiring layers, and said capacitor is formed on a plane substantially parallel to a plane direction in which the gate electrodes of said access transistor and driver transistor of said memory cell are formed. 1. The semiconductor memory device according to 1.

The capacitor constituted by the third wiring layer and the fourth wiring layer is formed in a direction substantially perpendicular to the planar direction in which the access transistor of the memory cell and the gate electrode of the driver transistor are formed. The semiconductor memory device according to claim 1.

3. The semiconductor memory device according to claim 2, wherein the fourth wiring layer is supplied with a potential substantially half of the power supply voltage.

In a semiconductor memory device including a plurality of full CMOS memory cells arranged in an array,
Each of the above memory cells
A first load transistor and a first driver transistor which are connected in series between a power supply voltage line and a ground voltage line, and whose gate electrodes are commonly connected to the same wiring; Similar to the load transistor and the first driver transistor, the second load is connected in series between the power supply voltage line and the ground voltage line, and the gate electrodes thereof are commonly connected to the same wiring. The transistor and the second driver transistor are connected between the first cell node and the first bit line, which are connection parts of the first load transistor and the first driver transistor, and the gate electrode is connected to the word line. This is a connection portion of the connected first access transistor, the second load transistor, and the second driver transistor. Is connected between the second cell node and a second bit line, comprising a gate electrode and a second access transistor connected to a word line,
The gate electrode of the first load transistor and the gate electrode of the first driver transistor are directly connected by the first wiring layer, and the gate electrode of the second load transistor and the gate electrode of the second driver transistor Are directly connected by a first wiring layer provided separately and independently from the first wiring layer,
The drain electrode of the first load transistor, the drain electrode of the first driver transistor, and the gate electrode of the second load transistor are connected by a second wiring layer to constitute the first cell node, A second wiring layer in which the drain electrode of the second load transistor, the drain electrode of the second driver transistor, and the gate electrode of the first load transistor are provided separately from the second wiring layer. Connected to form the second cell node,
The second wiring layer forming the first cell node is connected between the second wiring layer forming the first and second cell nodes and the wiring layer forming the word line or the bit line. A third wiring layer and a fourth wiring layer connected to the second wiring layer forming the second cell node are provided, and the third wiring layer and the fourth wiring layer are provided in each memory cell. A semiconductor memory device, wherein one capacitor is formed in each of the first cell node and the second cell node .

In each memory cell, the third wiring layer constituting the capacitor has a larger area than the second wiring layer forming the first cell node, and the fourth wiring constituting the capacitor. The layer has a larger area than the second wiring layer that forms the second cell node, and the capacitor is substantially parallel to the plane in which the gate electrodes of the access transistor and driver transistor of the memory cell are formed. 6. The semiconductor memory device according to claim 5, wherein the semiconductor memory device is formed.

The capacitor constituted by the third wiring layer and the fourth wiring layer is formed in a direction substantially perpendicular to a planar direction in which the gate electrodes of the access transistor and driver transistor of the memory cell are formed. The semiconductor memory device according to claim 5.

In a semiconductor memory device including a plurality of full CMOS memory cells arranged in an array,
Each of the above memory cells
A first load transistor and a first driver transistor which are connected in series between a power supply voltage line and a ground voltage line, and whose gate electrodes are commonly connected to the same wiring; Similar to the load transistor and the first driver transistor, the second load is connected in series between the power supply voltage line and the ground voltage line, and the gate electrodes thereof are commonly connected to the same wiring. The transistor and the second driver transistor are connected between the first cell node and the first bit line, which are connection parts of the first load transistor and the first driver transistor, and the gate electrode is connected to the word line. This is a connection portion of the connected first access transistor, the second load transistor, and the second driver transistor. Is connected between the second cell node and a second bit line, comprising a gate electrode and a second access transistor connected to a word line,
The gate electrode of the first load transistor and the gate electrode of the first driver transistor are directly connected by the first wiring layer, and the gate electrode of the second load transistor and the gate electrode of the second driver transistor Are directly connected by a first wiring layer provided separately and independently from the first wiring layer,
The drain electrode of the first load transistor, the drain electrode of the first driver transistor, and the gate electrode of the second load transistor are connected by a second wiring layer to constitute the first cell node, A second wiring layer in which the drain electrode of the second load transistor, the drain electrode of the second driver transistor, and the gate electrode of the first load transistor are provided separately from the second wiring layer. Connected to form the second cell node,
The third wiring layer and the fourth wiring layer are provided between the second wiring layer forming the first and second cell nodes and the wiring layer forming the word line or the bit line, The third wiring layer and the fourth wiring layer form at least four capacitors electrically isolated from each other in one memory cell, and at least two of the second wirings form the first cell node. And the two or more third wiring layers are connected to the second wiring layer forming the second cell node, and a fixed potential is supplied to the fourth wiring layer. A semiconductor memory device.

In a semiconductor memory device including a plurality of full CMOS memory cells arranged in an array,
Each of the above memory cells
A first load transistor and a first driver transistor which are connected in series between a power supply voltage line and a ground voltage line, and whose gate electrodes are commonly connected to the same wiring; Similar to the load transistor and the first driver transistor, the second load is connected in series between the power supply voltage line and the ground voltage line, and the gate electrodes thereof are commonly connected to the same wiring. The transistor and the second driver transistor are connected between the first cell node and the first bit line, which are connection parts of the first load transistor and the first driver transistor, and the gate electrode is connected to the word line. This is a connection portion of the connected first access transistor, the second load transistor, and the second driver transistor. Is connected between the second cell node and a second bit line, comprising a gate electrode and a second access transistor connected to a word line,
The gate electrode of the first load transistor and the gate electrode of the first driver transistor are directly connected by the first wiring layer, and the gate electrode of the second load transistor and the gate electrode of the second driver transistor Are directly connected by a first wiring layer provided separately and independently from the first wiring layer,
The drain electrode of the first load transistor, the drain electrode of the first driver transistor, and the gate electrode of the second load transistor are connected by a second wiring layer to constitute the first cell node, A second wiring layer in which the drain electrode of the second load transistor, the drain electrode of the second driver transistor, and the gate electrode of the first load transistor are provided separately from the second wiring layer. Connected to form the second cell node,
A third wiring layer is provided between the second wiring layer constituting the first and second cell nodes and the wiring layer forming the word line or bit line, and is arranged in the plane direction of the memory cell. On the other hand, two electrically separated conductive films are formed in the third wiring layer in parallel in a substantially vertical direction, and each is connected to the second wiring layer forming the first and second cell nodes. A semiconductor memory device.

Between the second wiring layer forming the first and second cell nodes and the wiring layer forming the word line or the bit line, the third wiring layer and the fourth wiring layer are formed of a metal material. it is a semiconductor memory device according to any one of claims 1-8, characterized in.

The memory cell,
The first access transistor and the first driver transistor are formed on a first well region of a first conductivity type,
The second access transistor and the first driver transistor are formed on a second well region of the first conductivity type,
The first load transistor and the second load transistor are formed on a well region of a second conductivity type,
The planar region of the second conductivity type well region is formed between the first conductivity type first well region and the first conductivity type second well region. Item 11. The semiconductor memory device according to any one of Items 1 to 10.