JP4387256B2 - 半導体記憶装置 - Google Patents

Description

本発明は、冗長による不良の救済が可能にされた半導体記憶装置に関し、例えばフラッシュメモリなどの電気的に書き換え可能な不揮発性半導体記憶装置に適用して有効な技術に関する。

ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの揮発性メモリ更にはフラッシュメモリなどの不揮発性メモリにおいて、メモリアレイに冗長を設けてメモリセルやビット線などの不良を救済することが行われている。この不良救済には、不良のメモリセルやビット線に対応する不良アドレスを記憶させ、外部から供給されるアクセスアドレスによりアクセスをする対象となるメモリセルやビット線の中に不良アドレスにより示される不良のメモリセルやビット線が含まれているか否かの判別（以下、不良アドレス判定）を行い、アクセス対象のメモリセルやビット線の中に不良のメモリセルやビット線が含まれているときは当該不良のメモリセルやビット線に代えて、救済アドレスに対応する冗長メモリセルをアクセス可能にする。特許文献１には不良救済の為の冗長を持つ不揮発性メモリについて記載され、特に不良アドレスを不揮発性メモリのメモリセルに格納しておき、パワーオンで救済アドレスをラッチに読み出して利用することが示されている。

特開２００４−５５１００号公報

しかしながら、不良アドレス判定を外部からアクセスアドレスが供給される度に毎回判断する手法では、その判定動作に少なから時間を要し、アクセスの高速化を阻む要因になる。

本発明の目的は、不良アドレス判定を毎回行わずに済み、アクセスの高速化に資することができる半導体記憶装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕半導体記憶装置は、メモリアレイと、前記メモリアレイとの間でデータの入出力を行うデータレジスタと、制御回路（６，７，１２，１４，１６，１８）とを有する。前記制御回路は、データの読出し指示に応答して、前記メモリアレイから前記データレジスタに複数のデータを転送した後に、前記データレジスタに転送された複数のデータの中から救済データを取り出し、取り出した救済データによって前記データレジスタ上の対応する不良アドレスのデータを書き換える処理を行って、前記データレジスタのデータを外部に出力可能にする。

上記手段により読み出しに際してメモリアレイからデータが転送されたデータレジスタ上で不良データを救済データに置換えるときは、救済データを取り出し、不良データのアドレスを指定して、不良データを救済データで書換えればよい。したがって、リードアクセスアドレスについての不良アドレス判定を、外部からアクセスアドレスが供給される度に毎回判断することを要しない。

データの書込みに際して前記制御回路は更に、データの書き込み指示に応答して、複数の書き込みデータを前記データレジスタに転送した後に、前記データレジスタに転送された複数のデータの中から不良アドレスのデータを取り出し、取り出した不良アドレスのデータによって対応する救済アドレスのデータを書き換える処理を行って、前記データレジスタの複数のデータを前記メモリアレイに書き込み可能にする。

上記手段により書込みデータが転送されたデータレジスタ上で不良アドレスのデータを救済アドレスに移すときは、不良アドレスのデータを取り出し、これを救済アドレスに移動すればよい。したがって、ライトアクセスアドレスについての不良アドレス判定を、外部からアクセスアドレスが供給される度に毎回判断することを要しない。

本発明の具体的な形態では、前記メモリアレイのメモリセルは電気的に書き換え可能な不揮発性メモリセルであり、前記データレジスタは複数のスタティックメモリセルを記憶領域に備える。

このとき、前記メモリアレイは複数の救済アドレスが割り当てられ不良アドレスのデータを格納する救済領域と、前記救済領域による救済の対象になる被救済領域とを有し、前記制御回路は、前記被救済領域における複数の不良アドレスを格納可能な不揮発性レジスタを有する。また、前記制御回路は、前記救済アドレスを指定するアドレス信号に含まれる一部の複数ビットを前記不揮発性レジスタの記憶領域を指定する信号として利用する。不良アドレスの読み出しと、その不良アドレスの不良データを救済するのに用いられる救済領域の救済アドレスによる指定とを世呪医に対応させることができる。

〔２〕半導体記憶装置はメモリアレイと、前記メモリアレイとの間でデータの入出力を行うデータレジスタと、制御回路とを有する。前記メモリアレイは複数のデータ格納単位を有し、データ格納単位毎に被救済領域と救済領域を有する。読み出し動作に着目すると、前記制御回路は、データの読出し指示に応答して、前記メモリアレイから前記データレジスタにデータ格納単位のデータを転送した後に、前記データレジスタ上で前記被救済領域の不良データを対応する救済領域の救済データに置き換える処理を行って、前記データレジスタのデータを外部に出力可能にする。

上記手段により読み出しに際してメモリアレイからデータが転送されたデータレジスタ上で不良データを救済データに置換えるときは、救済データを取り出し、不良データのアドレスを指定して、不良データを救済データで書換えればよい。したがって、リードアクセスアドレスについての不良アドレス判定を、外部からアクセスアドレスが供給される度に毎回判断することを要しない。

書込み動作に着目すると、前記制御回路は、データの書き込み指示に応答して、前記データ格納単位分の書き込みデータを前記データレジスタに格納した後に、データレジスタ上で前記救済領域のデータを対応する被救済領域のデータに置き換える処理を行って、データレジスタのデータをメモリアレイに書き込み可能にする。

上記手段により書込みデータが転送されたデータレジスタ上で不良アドレスのデータを救済アドレスに移すときは、不良アドレスのデータを取り出し、これを救済アドレスに移動すればよい。したがって、ライトアクセスアドレスについての不良アドレス判定を、外部からアクセスアドレスが供給される度に毎回判断することを要しない。

本発明の具体的な形態では、前記メモリアレイは選択端子がワード線に、データ入出力端子がビット線に接続された複数個のメモリセルを有し、ワード線単位のメモリセルによる記憶領域を前記データ格納単位とする。このとき、前記レジスタは前記データ格納単位と同じ記憶容量の記憶領域を有する。

本発明の別の具体的な形態では、前記制御回路は、前記救済領域による救済の対象とされる被救済領域の複数のアドレスを不良アドレスとして格納する不揮発性レジスタを有する。このとき、前記制御回路は、前記不揮発性レジスタが保有す特定の値を救済無しと判別し、救済無しのときは前記置き換える処理を抑止する。救済ネーブルか否かを示す制御情報を別に持たなくてもよい。

本発明の更に具体的な形態では、前記メモリアレイのメモリセルは電気的に書き換え可能な不揮発性メモリセルであり、前記データレジスタの記憶領域はスタティックメモリセルを備える。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、不良を救済するために不良アドレスとアクセスアドレスの不良アドレス判定を毎回行わずに済む。アクセスの高速化に資することができる。

《フラッシュメモリの全体的構成》
図１には半導体記憶装置としてフラッシュメモリが例示される。フラッシュメモリ１は単結晶シリコンなどの１個の半導体基板に形成される。

フラッシュメモリ１は特に制限されないが、４個のメモリバンク(Bank)ＢＮＫ０〜ＢＮＫ３を有する。夫々のメモリバンク(Bank)ＢＮＫ０〜ＢＮＫ３は相互に同じ構成を有し、並列動作可能にされる。図では代表的にメモリバンクＢＮＫ０の構成が詳細に例示される。メモリバンクＢＮＫ０〜ＢＮＫ３は、フラッシュメモリアレイ（ＡＲＹ）３、Ｘデコーダ（ＸＤＥＣ）４、データレジスタ（ＤＲＧ）５、データコントロール回路（ＤＣＮＴ）６＿Ｒ，６＿Ｌ、Ｙアドレスコントロール回路（ＹＡＣＮＴ）７＿Ｒ，７＿Ｌを有する。

前記メモリアレイ３はマトリクス配置された電気的に消去及び書込み可能な不揮発性メモリセル（図示せず）を有する。不揮発性メモリセル２０は、特に図示はしないが、フローティングゲートに絶縁膜を介してコントロールゲートを重ねたスタックドゲート構造、或いは選択トランジスタとシリコン窒化膜を有する記憶トランジスタとを直列配置したスプリットゲート構造など適宜のメモリセル構造を採用可能である。例えばスタックドゲート構造の不揮発性メモリセルの場合、コントロールゲートはワード線に、ドレインはビット線に、ソースはソース線に接続される。スタックドゲート構造の不揮発性メモリセルに対する消去処理は、特に制限されないが、消去バイアスとしてコントロールゲートに正の高電圧を印加しフローティングゲートの電子を放出させることで閾値電圧を低くする処理とされる。スタックドゲート構造の不揮発性メモリセルに対する書込み処理は、特に制限されないが、書込みバイアスとしてドレインに負の高電圧を印加しフローティングゲートに電子を注入することで閾値電圧を高くする処理とされる。読出し処理は、所定の読出し判定レベルをワード線選択レベルとしてメモリセルトランジスタを選択してビット線に流れる電流変化若しくはビット線に現れる電圧レベル変化によって記憶情報を検出可能にする処理とされる。前記ビット線には図示を省略するセンスラッチ回路の一方の入出力ノードに接続される。センスラッチ回路は読み出し処理によりビット線に読み出された記憶情報のラッチ、書込み処理におけるビット線ドライブなどに利用される。センスラッチ回路の他方の入出力ノードは複数ビット単位でセレクタを介して複数のメインアンプの入出力ノードに接続される。尚、１個の不揮発性メモリセルによる情報記憶は１ビットの２値であっても２ビット以上の多値であってもよい。例えば２ビットの場合には、特に制限されないが、ビット線に接続するデータレジスタを更に設け、読み出し判定レベルを変えてメモリセルから数回に分けて読み出した前後の結果をセンスラッチとデータレジスタに別々に保持しながら２ビットの記憶データを判定して読み出し処理を行ない、また、２ビットの書込みデータをセンスラッチとデータレジスタに別々に保持しながら２ビットの値に応ずる閾値電圧を設定するように書込み処理を行なう。

フラッシュメモリアレイ３はメインエリアＭＡＲＹと冗長エリアＲＡＲＹに分けられる。冗長エリアＲＡＲＹはメインエリアＭＡＲＹの不良アドレスの救済に用いられる。後述するように、この救済はカラム救済、要するにＹアドレス救済とされる。メインエリアＭＡＲＹは左右に分けられ（ＭＡＲＹ＿Ｒ、ＭＡＲＹ＿Ｌ）、例えば夫々のメインエリアＭＡＲＹ＿Ｒ、ＭＡＲＹ＿Ｌは、１０２４＋３２バイト（Byte）の記憶容量を６５５３６ページ（page）分備える。冗長エリアＲＡＲＹも左右に分けられ（ＲＡＲＹ＿Ｒ、ＲＡＲＹ＿Ｌ）、例えば夫々の冗長エリアＲＡＲＹ＿Ｒ、ＲＡＲＹ＿Ｌは、４バイト（Byte）の記憶容量を６５５３６ページ分備える。ここでは１０２４＋３２＋４バイトをデータ格納単位（１ページ）とし、前記データ格納単位において夫々の冗長エリアＲＡＲＹ＿Ｒ、ＲＡＲＹ＿Ｌに対応する４バイトが救済領域、前記データ格納単位において夫々のメインエリアＭＡＲＹ＿Ｒ、ＭＡＲＹ＿Ｌに対応する１０２４＋３２バイトが被救済領域とされる。左側のメインエリアとＭＡＲＹ＿Ｌと冗長エリアＲＡＲＹ＿Ｌには奇数ページが割り当てられ、右側のメインエリアとＭＡＲＹ＿Ｒと冗長エリアＲＡＲＹ＿Ｒには偶数ページが割り当てられる。Ｘデコーダはフラッシュメモリアレイのアクセスアドレスとしてのページアドレスをデコードし、特に制限されないが、×８ビットの入出力モードではページ単位でメモリセルの選択を行なう。×１６ビットの入出力モードでは偶数ページアドレス毎に２ページ単位でメモリセルの選択を行なう。

データレジスタ５はスタティックメモリアレイを有し、スタティックメモリアレイはメインエリアＭＤＲＧと冗長エリアＲＤＲＧに分けられる。冗長エリアＲＤＲＧはメインエリアＭＤＲＧの不良アドレスのデータ格納に救済に用いられる。メインエリアＭＤＲＧは左右に分けられ（ＭＤＲＧ＿Ｒ、ＭＤＲＧ＿Ｌ）、例えば夫々のメインエリアＭＤＲＧ＿Ｒ、ＭＤＲＧ＿Ｌは、１０２４＋３２バイト（Byte）の記憶容量を備える。冗長エリアＲＤＲＧも左右に分けられ（ＲＤＲＧ＿Ｒ、ＲＤＲＧ＿Ｌ）、例えば夫々の冗長エリアＲＤＲＧ＿Ｒ、ＲＤＲＧ＿Ｌは、４バイト（Byte）の記憶容量を備える。前記エリアＭＤＲＧ＿Ｒ及びＲＤＲＧ＿Ｒと、前記エリアＭＤＲＧ＿Ｌ及びＲＤＲＧ＿Ｌとは夫々前記データ格納単位としての１ページ分の記憶容量を持つことになる。前記エリアＭＤＲＧ＿Ｒ及びＲＤＲＧ＿Ｒを備えたデータレジスタを便宜上データレジスタ５＿Ｒ、前記エリアＭＤＲＧ＿Ｌ及びＲＤＲＧ＿Ｌを備えたデータレジスタを便宜上データレジスタ５＿Ｌと称する。

前記フラッシュメモリアレイ３とデータレジスタ５はデータの入出力を行なう。例えばフラッシュメモリアレイ３に設けられている前記セレクタが３２ビット単位でセンスラッチ回路の他方の入出力ノードを前記メインアンプの入出力ノードに接続するとき、前記セレクタの選択は内部クロックにより順次自動的に切り換えられ、メモリアレイ３とデータレジスタ５＿Ｌ，５＿Ｒとの間で１ページ分のデータの転送が可能にされる。

前記データレジスタ５＿Ｌ，５＿Ｒは例えばＳＲＡＭによって構成される。ここでは前記エリアＭＤＲＧ＿Ｒ及びＲＤＲＧ＿Ｒと、前記エリアＭＤＲＧ＿Ｌ及びＲＤＲＧ＿Ｌとは夫々別々のＳＲＡＭによって構成される。前記データコントロール回路６＿Ｒ（６＿Ｌ）はデータレジスタ５＿Ｒ（５＿Ｌ）へのデータの入出力を制御する。Ｙアドレスコントロール回路７＿Ｒ（７＿Ｌ）はデータレジスタ５＿Ｒ（５＿Ｌ）に対するアドレス制御を行なう。特に、その詳細は後述するが、Ｙアドレスコントロール回路７＿Ｒ（７＿Ｌ）はデータの読み出し指示に応答する場合にはデータレジスタ５＿Ｒ（５＿Ｌ）上で不良アドレスのデータを救済データに置換え、データ書込みの指示に応答する場合にはデータレジスタ５＿Ｒ（５＿Ｌ）上で救済アドレスのデータを不良アドレスのデータに置換えるためのアドレス制御等を行なう。

外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ（ＭＰＸ）１０に接続される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力されたページアドレスはマルチプレクサ１０からページアドレスバッファ（ＰＡＢＵＦ）１１に入力され、Ｙアドレス（カラムアドレス）はマルチプレクサ１０からＹアドレスカウンタ（ＹＡＣＵＮＴ）１２にプリセットされる。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力された書込みデータはマルチプレクサ４からデータ入力バッファ（ＤＩＢＵＦ）１３に供給される。データ入力バッファ１３に供給された書込みデータは入力データコントロール回路（ＩＤＣＮＴ）１４を介して前記データコントロール回路６＿Ｌ，６＿Ｒに入力される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ入出力は×８ビット又は×１６ビットが選択される。×１６ビット入出力が選択されている場合には入力データコントロール回路１４は前記データコントロール回路６＿Ｒ及び６＿Ｌに合わせて１６ビットの書込みデータを並列に与える。×８ビット入出力が選択されている場合には入力データコントロール回路１４は、奇数ページの場合には前記データコントロール回路６＿Ｌに８ビットの書込みデータを与え、偶数ページの場合には前記データコントロール回路６＿Ｒに８ビットの書込みデータを与える。データコントロール回路６＿Ｒと６＿Ｌから出力されるリードデータはデータ出力バッファ（ＤＯＢＵＦ）１５を介してマルチプレクサ１０供給されて外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６か出力される。

外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に供給されたコマンドコードとアドレス信号の一部はマルチプレクサ１０から内部コントロール回路（ＯＰＣＮＴ）１６に供給される。

前記ページアドレスバッファ１１に供給されたページアドレスはＸデコーダ４でデコードされ、そのデコード結果にしたがってメモリアレイ５からワード線を選択する。前記ページアドレスバッファ１１に供給されたＹアドレスがプリセットされるＹアドレスカウンタ１２は、特に制限されないが、１２ビットのカウンタとされ、プリセット値を起点にアドレスカウントを行なって、Ｙアドレスコントロール回路７＿Ｒ，７＿ＬにカウントされたＹアドレスを供給する。カウントされたＹアドレスは入力データコントロール回路（ＩＤＣＮＴ）１４からの書込みデータをデータレジスタ５に書込むとき、また、出力バッファ１５に供給するリードデータをデータレジスタ５から選択するときのアドレス信号に利用される。前記ページアドレスバッファ１１に供給されたＹアドレスは前記カウントされたＹアドレスの先頭アドレスに等しい。この先頭のＹアドレスをアクセス先頭Ｙアドレスと称する。

制御信号バッファ（ＣＳＢＵＦ）１８には、外部からのアクセス制御信号としてチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、パワー・オン・リードイネーブル信号ＰＲＥ、及びリセット信号／ＲＥＳが供給される。信号の先頭に付された記号“／”はその信号がローイネーブルであることを意味する。

チップイネーブル信号／ＣＥはフラッシュメモリ１の動作を選択する信号であり、ローレベルでフラッシュメモリ（デバイス）１がアクティブ（動作可能）にされ、ハイレベルでフラッシュメ１がスタンバイ（動作停止）にされる。リードイネーブル信号／ＲＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号／ＷＥはその立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリ１に取込み指示する。コマンドラッチイネーブル信号ＣＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータをコマンドとして指定する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＣＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、コマンドとして認識される。アドレスラッチイネーブル信号ＡＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータがアドレスであることを指示する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＡＬＥ＝“Ｈ”（ハイレベル）の時に／ＷＥの立ち上がりエッジに同期して取込まれ、アドレスとして認識される。ライトプロテクト信号／ＷＰはローレベルによりフラッシュメモリ１は消去及び書込み禁止とされる。パワー・オン・リードイネーブル信号ＰＲＥは電源投入後にコマンド及びアドレスを入力すること無く所定セクタのデータを読出すパワーオンリード機能を使用するときイネーブルにされる。リセット信号／ＲＥＳは電源投入後ローレベルからハイレベルに遷移されることによりフラッシュメモリ１に初期化動作を指示する。

内部コントロール回路１６は前記アクセス制御信号などに従ったインタフェース制御を行なうと共に、入力されたコマンドに従った消去処理、書込み処理及び読出し処理などの内部動作を制御する。また、内部コントロール回路１８はレディービジー信号Ｒ／Ｂを出力する。レディービジー信号Ｒ／Ｂはフラッシュメモリ１の動作中にローレベルにされ、これによって外部にビジー状態を通知する。Ｖｃｃは電源電圧、Ｖｓｓは接地電圧である。書込み処理及び消去処理に必要な高電圧は電源電圧Ｖｃｃに基づいて内部昇圧回路（図示せず）で生成される。

《フラッシュメモリのアクセス動作形態》
図２にはフラッシュメモリ１の主な動作形態が示される。ＡＲＹ３は各バンクのメモリアレイを総称し、ＤＲＧ５は各バンクのデータレジスタを総称する。ＭＣＮＴ２０はフラッシュメモリ１の外部に配置されるフラッシュメモリコントローラを意味する。例えばＰＣＭＣＩＡ（Personal Computer Memory Card International Association）などに準拠するメモリカード２１を想定すると、フラッシュメモリコントローラ２０はメモリカードコントローラとされる。前記内部コントロール回路（ＯＰＣＮＴ）１６は、フラッシュメモリ１の外部と前記データレジスタ５との間の第１アクセス処理と、前記メモリアレイ３と前記データレジスタ５との間の第２アクセス処理とを、それぞれ別々に外部から指示を受けて制御可能である。第１アクセス処理は、フラッシュメモリ１の外部からデータレジスタ５にデータを書き込むバッファライト処理ＢＰＧＭと、データレジスタ５からフラッシュメモリ１の外部にデータを読み出すバッファリード処理ＢＲＤとに大別される。第２アクセス処理はデータレジスタ５が保持する記憶情報をメモリアレイ３の所定エリアに書き込むフラッシュプログラム処理ＦＰＧＭと、メモリアレイ３の所定エリアを消去するフラッシュイレーズ処理ＦＥＲＳと、メモリアレイ３の所定エリアの記憶情報を読み出してデータレジスタ５に保持させるフラッシュリード処理ＦＲＤとに大別される。

図３には前記第１アクセス処理及び第２アクセス処理を指示する代表的な指示形態が例示される。同図において２５はアドレスコマンドであり、Ｃｏｍ１はアドレスコマンドコード、ＣＡは前記データレジスタ５に対するアクセス先頭Ｙアドレス情報、ＰＡはページアドレス情報である。アクセス先頭Ｙアドレス情報は前記Ｙアドレスカウンタ１２にプリセットされる。２６は前記第２アクセス処理としての前記フラッシュリード処理ＦＲＤの開始を指示するアクセスコマンドであり、コマンドコードＣｏｍ２によって指示される。図３のＡ欄において２７は第１アクセス処理としての前記バッファリード処理ＢＲＤを指示している部分である。このバッファリード処理ＢＲＤの指示は、例えばコマンドラッチディスエーブル（ＣＬＥ＝Ｌ）及びアドレスラッチディスエーブル（ＡＬＥ＝Ｌ）状態においてリードイネーブルの状態（／ＲＥ＝Ｌ）によって与えられる。前記アクセスコマンド２６で指示されるフラッシュリード処理ＦＲＤにおいて読み出しアドレスはページアドレス情報ＰＡで指定される。これによるフラッシュメモリアレイからデータレジスタ５への読み出しデータの転送が完了される状態は、レディービジー信号Ｒ／Ｂのレディー状態（Ｒ／Ｂ＝Ｌ）によってフラッシュメモリ１の外部に通知される。バッファリード処理ＢＲＤの指示２７はレディービジー信号Ｒ／Ｂのレディー状態を待って外部から与えられることになる。バッファリード処理ＢＲＤの指示２７が与えられると、前記アクセス先頭Ｙアドレス情報ＣＡで指定された先頭のデータから順次リードイネーブル信号／ＲＥのクロック変化に同期してデータレジスタ５から外部に出力される。出力データはＤｏｕｔとして図示される。

図３のＢ欄において２８は、第１アクセス処理としての前記バッファライト処理ＢＷＲＴの指示を示す。バッファライト処理ＢＷＲＴの指示２８は、例えばコマンドラッチディスエーブル（ＣＬＥ＝Ｌ）及びアドレスラッチディスエーブル（ＡＬＥ＝Ｌ）状態において、ライトイネーブルの状態（ＷＥｂ＝Ｌ）によって与えられる。バッファライト処理ＢＷＲＴの指示２８が与えられると、ページアドレス情報ＰＡで特定されたメモリバンクのデータレジスタ５に前記アクセス先頭Ｙアドレス情報ＣＡで指定されるアドレスを先頭に順次ライトイネーブル信号／ＷＥのクロック変化に同期して入力データＤｉｎが格納される。２９は前記第２アクセス処理としての前記フラッシュプログラム処理ＦＰＧＭを指示するアクセスコマンドであり、コマンドコードＣｏｍ３によって指示される。フラッシュプログラム処理ＦＰＧＭが指示されると、データレジスタ５の記憶情報がページアドレス情報ＰＡで指定されたフラッシュメモリアレイＡＲＹのページアドレスに書き込まれる。この書き込み動作が完了されるまで、前記レディービジー信号Ｒ／Ｂがビジー状態にされる。

図３のＣ欄は図３のＡ欄における第２アクセス処理としての前記フラッシュリード処理ＦＲＤを指示するアクセスコマンド２６が省略され、アドレスコマンド２５の直後に第１アクセス処理としての前記バッファリード処理ＢＲＤの指示２７が与えられている。このアクセス処理の指示形態においては、アドレスコマンド２５のページアドレス情報ＰＡにしたがって決定されたメモリバンクにおけるデータレジスタ５から、前記アクセス先頭Ｙアドレス情報ＣＡで指定されるアドレスを先頭に順次リードイネーブル信号／ＲＥのクロック変化に同期してデータＤｏｕｔが出力される。既にデータレジスタが保持しているデータをリードする場合には、アクセスコマンド２６によるフラッシュリード処理ＦＲＤを省略すればよいから、フラッシュメモリアレイＡＲＹからデータレジスタにデータが読み出されるのを待つことを要せず、リードすべきデータが外部に出力されるタイミングを早めることができる。

図３のＤ欄は、図３のＢ欄における第１アクセス処理としての前記バッファライト処理ＢＷＲＴの指示２８が省略され、アドレスコマンド２５の直後に第２アクセス処理としての前記フラッシュプログラム処理ＦＰＧＭの指示２９が与えられる。このアクセス処理の指示形態においては、アドレスコマンド２５のページアドレス情報ＰＡにしたがって決定されたメモリバンクＢＮＫｉにおけるデータレジスタ５の記憶情報が、ページアドレス情報ＰＡで指定されるフラッシュメモリアレイＡＲＹのページに書き込まれる。このときには、第１アクセス処理２８が指示されていないから、外部からデータレジスタ５に書き込みデータが転送されるのを待つことを要しない。既にデータレジスタ５が保持しているデータを書込む場合には、バッファライト処理ＢＷＲＴを省略すればよいから、外部からの書き込みデータが転送されるのを待つことを要せず、書き込み完了に要する時間を短縮することができる。

前記コマンドコードによる書き込み又は読み出しは１〜４ページの範囲で任意とされる。複数ページの書き込み又は読み出しに必要なページアドレス情報はＣｏｍ１を先頭とするアドレスコマンドを複数回繰り返せばよい。複数ページの書き込みに必要な書き込みデータは例えばページアドレス情報を入力する毎に第１アクセス処理の指示に従って入力すればよい。

《冗長によるＹアドレス救済》
以上の説明を前提として冗長によるカラム救済の具体例を説明する。

図４にはデータレジスタ５＿Ｌの一例が示される。データレジスタ５＿ＬはＳＲＡＭによって構成され、ＭＤＲＧ＿Ｌ及びＲＤＲＧ＿Ｌはスタティック型メモリセルがマトリクス配置されたＳＲＡＭアレイ３１によって構成される。スタティック型メモリセルの選択端子はワード線ＷＬに、データ入出力端子はビット線ＢＬに接続される。ワード線はＸデコーダ（ＳＸＤＥＣ）３２で選択される。ビット線はＹデコーダ（ＳＹＤＥＣ）３３により１６ビット単位で選択されコモンデータ線ＣＢＬに導通される。コモンデータ線ＣＢＬには増幅回路（ＡＭＰ）３４が結合される。増幅回路３４はセンスアンプ及びライトアンプを有する。センスアンプはＳＲＡＭアレイ３１から読み出されたデータを増幅し、増幅されたデータはデータ出力バッファ（ＳＯＤＢ）３５から出力バスＯＢＵＳに供給される。入力バスＩＢＵＳに供給された書込みデータはデータ入力バッファ（ＳＩＤＢ）３６に入力され、入力された書込みデータにしたがって前記ライトアンプがコモンデータＣＢＬ線経由で書込み対象ビット線を駆動し、メモリセルに対するデータの書込みが行なわれる。入力バスＩＢＵＳと出力バスＯＢＵＳはＤＣＮＴ６＿Ｌに接続される。ＳＸＤＥＣ３２及びＳＹＤＥＣ３３にはアドレスラッチ回路（ＳＡＬＡＴ）３７からアドレス信号が供給される。図４の例ではワード線ＷＬは１７本、コモンデータ線ＣＢＬは１６ビット、ＩＢＵ及びＯＢＵＳは夫々１６ビットとされる。アドレスラッチ回路３７にはＹアドレスコントロール回路７＿Ｌからアドレス信号Ａ＜１１：１＞が供給される。アドレス信号はバイトアドレスとされる。ＳＡＬＡＴ３７からＳＸＤＥＣ３２にはＡ＜１１：７＞が供給され、ＳＴＡＴ３７からＳＹＤＥＣ３３にはＡ＜６：１＞が供給される。データレジスタ５＿Ｒも同様に構成される。

図５にはＹアドレスコントロール回路７＿Ｌの一例が示される。Ｙアドレスコントロール回路７＿Ｌはアドレスセレクタ４０、ヒューズ回路４１、及びヒューズデコーダ（ＦＤＥＣ）４２を有する。ヒューズ回路４１は不良アドレスを格納する不揮発性レジスタの一例であり、４個のヒューズセットを有し、最大４個の不良アドレスＹＡＤＲ０＜１１：１＞〜ＹＡＤＲ３＜１１：１＞を保持することが可能である。ヒューズ回路４１は電気ヒューズ、レーザヒューズ、フラッシュメモリセルヒューズの何れであってもよい。不良アドレスＹＡＤＲ０＜１１：１＞〜ＹＡＤＲ３＜１１：１＞はＹアドレスとされ、メモリバンクＢＮＫ０〜ＢＮＫ３の各々においてメモリアレイＭＡＲＹ＿Ｌ側に４アドレス、メモリアレイＭＡＲＹ＿Ｒ側に４アドレスの合計８個のＹアドレス救済が可能にされる。ヒューズデコーダ４２は２ビットのアドレスＡＳ＜６，５＞をデコードして４個のヒューズセットを選択する選択信号ＹＦ＜０＞〜ＹＦ＜３＞を生成する。アドレスセレクタ４０には、ヒューズ回路４１で選択された不良アドレスＹＡＤＲ＜１１：１＞、ヒューズ回路４１の４個のヒューズセットに個別に割当てられた救済アドレス（冗長救済アドレス）ＹＦＡＤ＜１１：１＞、Ｙアドレスカウンタ１２から出力される各メモリバンクに共通のＹアドレスＡＳ＜１１：１＞が供給される。何れのアドレスを選択するかは救済処理制御信号ＲＳＥＴで制御される。アドレスセレクタ４０の出力が
データレジスタ５＿Ｌに対するアクセスアドレスとされる。前記救済アドレスＹＦＡＤ＜１１：１＞、ヒューズデコーダ４２の入力アドレスＡＳ＜６，５＞及び救済処理制御信号ＲＳＥＴは、詳細を後述する救済処理を行なうとき内部コントロール回路１６が出力する。Ｙアドレスコントロール回路７＿Ｒについても同様に構成される。

図６には救済アドレスＹＦＡＤ＜１１：１＞のアドレスフォーマットが例示される。救済アドレスビットＹＦＡＤ＜４＞＝ＡＳ＜５＞、救済アドレスビットＹＦＡＤ＜５＞＝ＡＳ＜６＞とされ、救済アドレスＹＦＡＤ＜１１：１＞はＡＳ＜６，５＞の変化に同期して変化されるようになる。救済アドレスビットＹＦＡＤ＜１０＞はＹＡＤＲ＜１１＞とＹＡＤＲ＜１０＞の論理積とされる。ＹＡＤＲ＜１１＞とＹＡＤＲ＜１０＞は実質的に救済アドレスＹＦＡＤ＜１１：１＞の指定において無意味なアドレスビットとされ、救済有り／無しを示す救済イネーブルビットとして利用する。救済アドレスビットＹＦＡＤ＜１０＞が論理値１のときは救済無し、論理値０のときは救済有りを意味する。したがって、ヒューズ回路４１において救済を行なわないヒューズセットには全ビット論理値１をセットしておけば、救済アドレスＹＦＡＤ＜１１：１＞は救済無しとして扱われる。

図７にはデータ入力時の救済処理フローが示される。データの書き込み指示に応答して、書込み対象メモリバンクで前記バッファライト処理を行ない（Ｓ１）、この後、データレジスタ上で救済処理が行なわれる（Ｓ２）。救済処理の後、前記フラッシュプログラム処理が可能にされる（Ｓ３）。データ入力時の救済処理（Ｓ３）では、ヒューズ回路から出力された不良アドレスＹＡＤＲｎ＜１１：１＞によってデータレジスタからデータをＳＯＤＢ３５に読み出し（Ｓ４）、そのデータをＳＯＤＢ３５からＳＩＤＢ３６に内部転送し（Ｓ５）、ＳＩＤＢ３６が保有するデータを救済アドレスＹＦＡＤ＜１１：１＞で指定されるデータレジスタ上に書込む（Ｓ６）。上記処理が４個の不良アドレスＹＡＤＲ０＜１１：１＞〜ＹＡＤＲ３＜１１：１＞に対して行なわれる。これにより、データレジスタ５＿ＬのメインエリアＭＤＲＧ＿Ｌにおいて不良アドレスＹＡＤＲ０＜１１：１＞〜ＹＡＤＲ３＜１１：１＞に応ずるデータが冗長エリアＲＤＲＧ＿Ｌに救済データとしてコピーされる。この状態でデータレジスタ５＿Ｌの記憶情報をメモリアレイ３に書込むことにより、冗長アレイＲＡＲＹ＿Ｌには前記救済データが書込まれる。データレジスタ５＿Ｒ側が選択される場合も同様の処理が行なわれる。

図８及び図９には前記入力時の救済処理のタイミングチャートの前半及び後半が示される。時刻ｔ２００までは冗長ヒューズコードＡＳ＜６，５＞がＡ０＜０，０＞とされ、ヒューズ回路からヒューズデータとして不良アドレスＹＡＤＲ０が出力され、この時の救済アドレスはＹＦＡＤ０とされる。時刻ｔ１００までの前半ではデータレジスタアドレスＡ＜１：１＞として不良アドレスＹＡＤＲ０が選択され、不良アドレスのデータＹＡＤＲ０ＤＡＴＡがＳＯＤＢ３５からＳＩＤＢ３６にラッチされる。時刻ｔ１００〜ｔ２００までの後半ではデータレジスタアドレスＡ＜１：１＞として救済アドレスＹＦＡＤ０が選択され、ＳＩＤＢ３６のデータＹＡＤＲ０ＤＡＴＡが救済アドレスＹＦＡＤ０に格納される。

図９の時刻ｔ６００〜ｔ８００までは冗長ヒューズコードＡＳ＜６，５＞がＡ３＜１，１＞とされ、ヒューズ回路からヒューズデータとして不良アドレスＹＡＤＲ３が出力され、この時の救済アドレスはＹＦＡＤ３とされる。この例ではＹＡＤＲ３は全ビット論理値１とされ、救済無しを示している。この時はＳＲＡＭアレイ３１においてワード線選択が行なわれず読み出し動作が抑止され、また、ＹＦＡＤ３のＹＦＡＤ＜１０＞も救済無しを示す結果ワード線選択が行なわれず書込み動作が抑止される。

図１０にはデータ出力時の救済処理フローが示される。データの読み出し指示に応答して、読み出し対象メモリバンクで前記フラッシュリード処理を行ってリードデータをデータレジスタ５に転送し（Ｓ１１）、この後、データレジスタ上で出力時救済処理が行なわれる（Ｓ１２）。出力時救済処理の後、前記バッファリード処理が可能にされる（Ｓ１３）。データ出力時の救済処理（Ｓ１２）では、データレジスタ上において救済アドレスＹＦＡＤ＜１１：１＞で指定される救済領域ＲＤＲＧから救済データをＳＯＤＢ３５に読み出し（Ｓ１４）、そのデータをＳＯＤＢ３５からＳＩＤＢ３６に内部転送し（Ｓ１５）、ＳＩＤＢ３６が保有するデータを不良アドレスＹＡＤＲｎ＜１１：１＞で指定されるデータレジスタ上に書込む（Ｓ１６）。上記処理が４個の救済アドレスＹＦＡＤ０＜１１：１＞〜ＹＦＡＤ３＜１１：１＞に対して行なわれる。これにより、データレジスタ５＿ＬのメインエリアＭＤＲＧ＿Ｌにおいて不良アドレスＹＡＤＲ０＜１１：１＞〜ＹＡＤＲ３＜１１：１＞に応ずるデータが冗長エリアＲＤＲＧ＿Ｌの救済データによって書き換えられる。この状態でデータレジスタ５＿Ｌの記憶情報を外部に出力することにより、出力データは不良データが救済データに置き換えられ状態になっている。データレジスタ５＿Ｒ側が選択される場合も同様の処理が行なわれる。

図１１及び図１２には前記出力時の救済処理のタイミングチャートの前半及び後半が示される。図１１の時刻ｔ２００までは冗長ヒューズコードＡＳ＜６，５＞がＡ０＜０，０＞とされ、ヒューズ回路からヒューズデータとして不良アドレスＹＡＤＲ０が出力され、この時の救済アドレスはＹＦＡＤ０とされる。時刻ｔ１００までの前半ではデータレジスタアドレスＡ＜１：１＞として救済アドレスＹＦＡＤ０が選択され、救済アドレスのデータＹＦＡＤ０ＤＡＴＡがＳＯＤＢ３５からＳＩＤＢ３６にラッチされる。時刻ｔ１００〜ｔ２００までの後半ではデータレジスタアドレスＡ＜１：１＞として不良アドレスＹＡＤＲ０が選択され、ＳＩＤＢ３６のデータＹＦＡＤ０ＤＡＴＡが不良アドレスＹＡＤＲ０に格納される。

図１２の時刻ｔ６００〜ｔ８００までは冗長ヒューズコードＡＳ＜６，５＞がＡ３＜１，１＞とされ、ヒューズ回路からヒューズデータとして不良アドレスＹＡＤＲ３が出力され、この時の救済アドレスはＹＦＡＤ３とされる。この例ではＹＦＡＤ３のＹＦＡＤ＜１０＞は救済無しを示している。この時はＳＲＡＭアレイ３１においてワード線選択が行なわれず読み出し動作が抑止され、また、ＹＦＡＤ３は全ビット論理値１とされ、救済無しを示している結果、ワード線選択が行なわれず書込み動作も抑止される。

図１３には前記入力時救済処理前のデータレジスタ５への入力処理(図７のＳ１)、前記出力時救済処理後のデータレジスタ５から外部への出力処理（図１０のＳ１３）におけるデータレジスタ５のアクセス処理タイミングが示される。これによれば、データレジスタ５は、Ｙアドレスカウンタ回路（ＹＡＣＵＮＴ）１２の出力アドレスに従ってデータ入力又はデータ出力を順次繰り返せばよい。Ｙアドレスカウンタ回路（ＹＡＣＵＮＴ）１２の出力アドレスと不良アドレスとを毎アドレス毎に比較するアドレス比較動作を要しない。前記救済処理（図７のステップＳ２、図１０のステップＳ１２）においてもそのようなアドレス比較を全く要しない。図８及び図９、図１１及び図１２のタイミングチャートでも説明したように、ヒューズ回路４１のヒューズセットを順次指定して不良アドレスの読み出しを行うと共に対応する救済アドレスの指定を行うだけでよい。データレジスタ上での救済処理を行わない場合には図１４に例示されるようにＹＡＣＵＮＴの出力アドレス毎に全ての不良アドレスとのアドレス比較を行い、アドレス比較が一致したときは当該アクセスアドレスを救済アドレスに置換し、置換された救済アドレスを用いてデータレジスタアクセスを行わなければならない。アクセスアドレス毎に行うアドレス比較には時間を要し、アクセス速度の低下を免れない。

更に、データ入出力を×８ビット又は×１６ビットで選択可能な構成において、前記救済処理を採用すれば、アクセスアドレス毎にアドレス比較を行う構成に比べてＹアドレス救済の救済効率を向上させることができる。すなわち、×８ビット入出力の場合には左右のデータレジスタ５＿Ｌと５＿ＲはＹアドレス毎に別々に選択され、×１６ビット入出力の場合には左右のデータレジスタ５＿Ｌと５＿ＲはＹアドレス毎に並列に選択されるから、図１４の比較例で説明したようにＹアドレス単位で不良アドレスとのアドレス比較を行って不良データの救済を行う構成を採用する場合には、左右の冗長エリアＲＡＲＹ＿Ｌ，ＲＡＲＹ＿Ｒに夫々４バイトに救済領域があっても、Ｙアドレス単位で２バイト単位の救済しか行うことができず、一つのＹアドレスに対して１バイトの不良しかなくても、そのＹアドレスの救済に冗長エリアの２バイトの記憶領域を費やし、冗長エリアが無駄に消費されることになる。これに対し、データレジスタ上での救済処理を行う場合には、アクセスアドレスとのアドレス比較を行わず、直接不良アドレスのデータと救済アドレスのデータをデータレジスタ上で交換するから、更に詳しくは左右各々のメインエリア及び冗長エリアでは夫々独立に前記交換を行うから、×１６ビット入出力の場合に左右のデータレジスタ５＿Ｌと５＿ＲがＹアドレス毎に並列に選択される場合であってもＹアドレス単位で１バイト単位の救済を行うことができ、一つのＹアドレスに対して１バイトの不良しかないときは、そのＹアドレスの救済に冗長エリアの１バイトの記憶領域を費やせばよく、冗長エリアを無駄に消費することはない。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、半導体記憶装置はフラッシュメモリに限定されず、マスクＲＯＭ、ＥＥＰＲＯＭなどの不揮発性メモリはもとより、ＳＲＡＭやＤＲＡＭなどの揮発性メモリにも適用することができる。マスクＲＯＭやＳＲＡＭなどに適用する場合にもデータレジスタは上記と同じくＳＲＡＭによって構成すればよい。外部データ入出力は×８ビット又は×１６ビットを選択可能な構成に限定されない。×３２ビットや×６４ビットなどであってもよい。半導体不揮発性メモリはメモリ単体のＬＳＩに限定されない。マイクロコンピュータなどのデータ処理用ＬＳＩにオンチップされる半導体記憶装置であってもよい。また、データ格納単位は１０２４＋３２バイトのような１ページに限定されず、適宜変更可能である。

半導体記憶装置の一例であるフラッシュメモリを示すブロック図である。 フラッシュメモリの主な動作形態を例示する説明図である。 フラッシュメモリに対する第１アクセス処理及び第２アクセス処理を指示する代表的な指示形態を例示する動作説明図である。 データレジスタ５＿Ｌの一例を示すブロック図である。 Ｙアドレスコントロール回路７＿Ｌの一例を示すブロック図である。 救済アドレスＹＦＡＤ＜１１：１＞のアドレスフォーマットを例示するフォーマット図である。 データ入力時の救済処理フローを例示するフローチャートである。 入力時の救済処理の動作タイミングの前半を示すタイミングチャートである。 入力時の救済処理の動作タイミングの後半を示すタイミングチャートである。 データ出力時の救済処理フローを例示するフローチャートである。 出力時の救済処理のタイミングチャートの前半を示すタイミングチャートである。 出力時の救済処理のタイミングチャートの後半を示すタイミングチャートである。 入力時救済処理前のデータレジスタ５への入力処理(図７のＳ１)、前記出力時救済処理後のデータレジスタ５から外部への出力処理（図１９のＳ１３）におけるデータレジスタ５のアクセス処理タイミングを示すタイミングチャートである。 データレジスタ上での救済処理を行わない場合の不良救済の動作タイミングを示すタイミングチャートである。

符号の説明

１ フラッシュメモリ
ＢＮＫ０〜ＢＮＫ３ メモリバンク
３ フラッシュメモリアレイ
５ データレジスタ
６＿Ｒ，６＿Ｌ データコントロール回路
７＿Ｒ，７＿Ｌ Ｙアドレスコントロール回路
ＭＡＲＹ（ＭＡＲＹ＿Ｒ，ＭＡＲＹ＿Ｌ） フラッシュメモリのメインエリア
ＲＡＲＹ（ＲＡＲＹ＿Ｒ，ＲＡＲＹ＿Ｌ） フラッシュメモリの冗長エリア
ＭＤＲＧ（ＭＤＲＧ＿Ｒ，ＭＤＲＧ＿Ｌ） データレジスタのメインエリア
ＲＤＲＧ（ＲＤＲＧ＿Ｒ，ＲＤＲＧ＿Ｌ） データレジスタの冗長エリア
Ｉ／Ｏ１〜Ｉ／Ｏ１６ 外部入出力端子
１６ 内部コントロール回路
３５ データレジスタのデータ出力バッファ
３６ データレジスタのデータ入力バッファ
４０ アドレスセレクタ
４１ ヒューズ回路
４２ ヒューズデコーダ
ＹＡＤＲ０＜１１：１＞〜ＹＡＤＲ３＜１１：１＞ 不良アドレス
アドレスＡＳ＜６，５＞ ヒューズデコーダに供給される２ビットのアドレス信号
ＹＦ＜０＞〜ＹＦ＜３＞ ヒューズセットを選択する選択信号
ＹＦＡＤ＜１１：１＞、救済アドレス（冗長救済アドレス）
ＡＳ＜１１：１＞ Ｙアドレスカウンタから出力される各メモリバンクに共通のＹアドレス信号

Claims (12)

1. メモリアレイと、前記メモリアレイとの間でデータの入出力を行うデータレジスタと、制御回路とを有し、
   前記制御回路は、データの読出し指示に応答して、前記メモリアレイから前記データレジスタに複数のデータを転送した後に、前記データレジスタに転送された複数のデータの中から救済データを取り出し、取り出した救済データによって前記データレジスタ上の対応する不良アドレスのデータを書き換える処理を行って、前記データレジスタのデータを外部に出力可能にする半導体記憶装置。
2. 前記制御回路は更に、データの書き込み指示に応答して、複数の書き込みデータを前記データレジスタに転送した後に、前記データレジスタに転送された複数のデータの中から不良アドレスのデータを取り出し、取り出した不良アドレスのデータによって対応する救済アドレスのデータを書き換える処理を行って、前記データレジスタの複数のデータを前記メモリアレイに書き込み可能にする請求項１記載の半導体記憶装置。
3. 前記メモリアレイのメモリセルは電気的に書き換え可能な不揮発性メモリセルであり、
   前記データレジスタは複数のスタティックメモリセルを記憶領域に備える請求項２記載の半導体記憶装置。
4. 前記メモリアレイは複数の救済アドレスが割り当てられ不良アドレスのデータを格納する救済領域と、前記救済領域による救済の対象になる被救済領域とを有し、
   前記制御回路は、前記被救済領域における複数の不良アドレスを格納可能な不揮発性レジスタを有する請求項３記載の半導体記憶装置。
5. 前記制御回路は、前記救済アドレスを指定するアドレス信号に含まれる一部の複数ビットを前記不揮発性レジスタの記憶領域を指定する信号として利用する請求項４記載の半導体記憶装置。
6. メモリアレイと、前記メモリアレイとの間でデータの入出力を行うデータレジスタと、制御回路とを有し、
   前記メモリアレイは複数のデータ格納単位を有し、データ格納単位毎に被救済領域と救済領域を有し、
   前記制御回路は、データの読出し指示に応答して、前記メモリアレイから前記データレジスタにデータ格納単位のデータを転送した後に、前記データレジスタ上で前記被救済領域の不良データを対応する救済領域の救済データに置き換える処理を行って、前記データレジスタのデータを外部に出力可能にする半導体記憶装置。
7. メモリアレイと、前記メモリアレイとの間でデータの入出力を行うデータレジスタと、制御回路とを有し、
   前記メモリアレイは複数のデータ格納単位を有し、データ格納単位毎に被救済領域と救済領域を有し、
   前記制御回路は、データの書き込み指示に応答して、前記データ格納単位分の書き込みデータを前記データレジスタに格納した後に、データレジスタ上で前記救済領域のデータを対応する被救済領域のデータに置き換える処理を行って、データレジスタのデータをメモリアレイに書き込み可能にする半導体記憶装置。
8. 前記制御回路は更に、データの書き込み指示に応答して、前記データ格納単位分の書き込みデータを前記データレジスタに格納した後に、データレジスタ上で前記救済領域のデータを対応する被救済領域のデータに置き換える処理を行って、データレジスタのデータをメモリアレイに書き込み可能にする請求項６記載の半導体記憶装置。
9. 前記メモリアレイは選択端子がワード線に、データ入出力端子がビット線に接続された複数個のメモリセルを有し、ワード線単位のメモリセルによる記憶領域を前記データ格納単位とし、
   前記レジスタは前記データ格納単位と同じ記憶容量の記憶領域を有する請求項８記載の半導体記憶装置。
10. 前記制御回路は、前記救済領域による救済の対象とされる被救済領域の複数のアドレスを不良アドレスとして格納する不揮発性レジスタを有する請求項８記載の半導体記憶装置。
11. 前記制御回路は、前記不揮発性レジスタが保有す特定の値を救済無しと判別し、救済無しのときは前記置き換える処理を抑止する請求項１０記載の半導体記憶装置。
12. 前記メモリアレイのメモリセルは電気的に書き換え可能な不揮発性メモリセルであり、
    前記データレジスタの記憶領域はスタティックメモリセルを備える請求項１１記載の半導体記憶装置。

Images