JP4155975B2 - データ記憶装置およびその方法 - Google Patents

Description

本発明は概して磁気メモリデバイスに関し、詳しくは磁気ランダムアクセスメモリアレイ（一般に「ＭＲＡＭ」と呼ばれる）などのクロスポイント抵抗性デバイスに関する。

今日のコンピュータシステムは益々高性能化が進んでおり、ユーザは非常に様々な計算業務を高速に実行することができるようになった。メモリのサイズや、メモリにアクセスできる速度は、コンピュータシステムの全体的速度に大きな影響を与える。

一般に、データを磁気媒体（メインメモリや大容量記憶装置など）に記憶する原理は、記憶媒体のデータビットの磁化の相対的向き（すなわち「０」あるいは「１」の論理状態）を変更および／または反転させる作用に基づいている。物質の保磁力は、磁性粒子の磁化を減少させたり、磁化の向きを反転させたりするために、その磁気粒子に加えなければならない減磁力の大きさに等しい。一般に、磁気粒子が小さいほど、その保磁力は大きくなる。

従来技術の磁気メモリセルには、トンネル磁気抵抗メモリセル（ＴＭＲ）、巨大磁気抵抗メモリセル（ＧＭＲ）、超巨大磁気抵抗メモリセル（ＣＭＲ）などがある。これらのタイプの磁気メモリは一般に、スピンバルブメモリセル（ＳＶＭ）と呼ばれる。図１Ａおよび図１Ｂは、２つの導体を備えた従来技術による一般的な磁気メモリセルを示す斜視図である。

図１Ａおよび図１Ｂに従来技術として示すように、磁気スピンバルブメモリ（ＳＶＭ）セル１００は一般に、データ層１０１（記憶層またはビット層とも呼ばれる）と、基準層１０３と、データ層１０１と基準層１０３の間に配置された中間層１０５とを有する。データ層１０１、基準層１０３および中間層１０５は、１以上の材料層から形成される。行導体１０７および列導体１０９を用いて、ＳＶＭセル１００に電流および磁界を加えることができる。なお、本明細書で使用される「行導体」および「列導体」という用語は、説明を簡単にする目的で使用されている点に注意して欲しい。状況によっては、それらの用語を逆に使用する場合もあり、また、「行ライン」および「列ライン」のような名称を代わりに使用する場合もある。

データ層１０１は通常、１ビットのデータを磁化Ｍ１の向きとして記憶する磁性材料の層であり、磁化Ｍ１の向きは、外部磁界を印加することによって変更することができる。具体的には、論理状態を表す磁化Ｍ１の向きは、論理状態「０」を表す第１の向きから論理状態「１」を表す第２の向きへと、あるいはそれとは反対の方向に、反転させる（切り替える）ことができる。

基準層１０３は通常、その磁化Ｍ２の向きが所定方向に「ピン止め」（即ち、固定）された磁性材料の層である。基準層１０３の磁化の向きは予め決まっていて、磁気メモリセルの製造に用いられる電子部品処理工程によって決まる。

一般に、磁気メモリセルの論理状態（「０」または「１」）は、データ層１０１および基準層１０３の磁化の相対的向きによって決まる。たとえば、ＳＶＭセル１００のデータ層１０１と基準層１０３の間にバイアス電圧を加えると、中間層１０５を通過して、データ層１０１と基準層１０３の間で電子が移動する。中間層１０５は通常、薄い誘電体層であり、一般にトンネル障壁層と呼ばれる。障壁層を通過して電子が移動する現象は、量子力学的トンネル現象またはスピントンネル現象と呼ばれることもある。

磁気メモリセルの論理状態は、メモリセルの抵抗値を測定することによって判定することができる。たとえば、データ層１０１の磁化の全体的向きが基準層１０３の磁化のピン止めされた向きに対して平行である場合、その磁気メモリセルは低抵抗（Ｒ）の状態にある。データ層１０１の磁化の全体的向きが基準層１０３の磁化のピン止めされた向きに対して反平行（逆）である場合、その磁気メモリセルは高抵抗（Ｒ＋ΔＲ）の状態にある。従って、磁化Ｍ１の向き（すなわち、ＳＶＭセル１００の論理状態）は、ＳＶＭセル１００の抵抗値を検出することによって検出することができる。

ＳＶＭセル１００の抵抗値は、その選択されたＳＶＭセル１００に電圧を加え、ＳＶＭセル１００を流れるセンス電流を測定することによって検出することができる。理想的には、この抵抗値はセンス電流に比例する。

一般的なＭＲＡＭデバイスでは、ＳＶＭセルがクロスポイントアレイに配置される。ワード線と呼ばれる平行な導電性の列（列１、２、３．．．）が、ビット線と呼ばれる平行な導電性の行（行Ａ、Ｂ、Ｃ．．．）と交差する。従来の行列アレイの原理は、任意の所与の行が任意の所与の列と一度だけ交差することを定めている。

ＳＶＭセルは、行と列とが交差する各交差点に、行と列の間に配置される。特定の行（Ｂ）と特定の列（３）を選択することにより、それらが交差する位置（Ｂ，３）に配置されている１つのメモリセルを、アレイ内の他の全てのメモリセルから分離することができる。そのようにして個々のＳＶＭセルを指定することは、複雑でないこともない。

一般的なＭＲＡＭクロスポイントアレイは、１，０００行×１，０００列を優に超える行列から構成されることがあり、１，０００，０００個ものＳＶＭセルが一意にアドレス指定される場合がある。クロスポイントアレイ内の所与のＳＶＭセルの抵抗状態を検出することは、信頼性がない可能性がある。クロスポイントアレイは、抵抗性のクロスポイントデバイスであることを特徴とする。アレイ内の全ての抵抗素子（ＳＶＭセル）は、平行な行の組および列の組を通して互いに接続される。選択された行と選択された列との間の抵抗値は、非選択の抵抗素子の結合抵抗（２Ｒ／１０００＋Ｒ／１００００００）と並列に接続されているその交点における抵抗素子の抵抗値（Ｒ）に等しい。

非選択の抵抗素子は、スニークパス電流ΔＶ＊１０００／Ｒを引き起こす可能性がある。Ｒが１ＭΩ程度であり、ΔＶが５０μＶである場合、１本のスニークパス当たり５０ｐＡの電流が、すなわち１，０００行ある場合には５０ｎＡの電流が流れるであろう。クロスポイントアレイを１０，０００×１０，０００まで拡大した場合、結合スニークパス電流は、合計で５００ｎＡになるであろう。大量のスニークパス電流が存在する場合、選択されたメモリ素子の抵抗値がＲからＲ＋ΔＲへ変化したときの２０ｎＡ〜５０ｎＡ程度のセンス電流の変化を検出するセンス増幅器の効率は低下する。センス増幅器は、スニークパス電流とセンス電流の比が１：１０程度にまで悪化したときでも動作するように作成される。この例のようにスニークパス電流が５０ｎＡから５００ｎＡへ増加した場合、２０ｎＡの信号電流を検出するときのセンス増幅器の信頼性は低下することになる。

メモリアレイにスニークパス電流が発生する傾向を理解して、設計パラメタを調整しなければならない。従って、一般的な抵抗性メモリクロスポイントアレイの有効サイズは、約１，０００×１，０００に制限される。

各抵抗素子（Ｒ）にトランジスタ（Ｔ）やダイオード（Ｄ）のようなスイッチを追加して抵抗素子間を分離することは、アレイ内の空間と、製造の容易さとの両方を犠牲にすることが、これまでに分かっている。一般に、そのような構成の場合、抵抗素子の数と対になるトランジスタやダイオードの数は、＃Ｒ＃Ｔまたは＃Ｒ＃Ｄとして表記される。

また、ダイオードを使用した場合、抵抗値の問題が生じる。順方向分離ダイオードは通常、広い順方向Ｉ＿Ｖ特性を有し、Ｖ＿ｄｏｉｄｅは０．５Ｖから１．５Ｖまでの範囲を有する。漏れ電流も数ナノアンペアから数ミリアンペアまでの範囲を有し、温度によって性能や挙動にさらに他の変化が生じる場合もある。

従って、上に挙げた欠点のうちの１以上を克服する磁気メモリデバイスのような超高密度抵抗性デバイスが必要とされている。本発明は、特にこの目的を達成する。

本発明は１Ｒ１Ｄ磁気メモリデバイスのような超高密度抵抗性デバイスを提供する。

具体的には、本発明は例として一実施形態においてデータ記憶装置を提供する。このデータ記憶装置は、複数の平行な導電性の行と、前記行と交差して複数の交点を形成する複数の平行な導電性の列と、分離ダイオードと対をなすように構成され、行と列の交点において行および列に電気的に接触されるように配置された複数のＳＶＭセルと、を含むデータ記憶クロスポイントアレイと、前記クロスポイントアレイに接続されたサンプルホールド回路と、前記クロスポイントアレイに接続されるとともに、前記サンプルホールド回路に切替可能に接続されたフィードバック制御式制御回路とを有し、前記フィードバック制御式制御回路は、選択されたＳＶＭセルと交差する選択された列導体に対して一方の入力端が電気的に接続されるとともに、前記サンプルホールド回路に対して他方の入力端が電気的に接続されて、前記選択された列導体に対して印加する電圧（ＶＡ’）を調整する選択列増幅器と、非選択の行導体に対して一方の入力端が電気的に接続されるとともに、前記サンプルホールド回路に対して他方の入力端が電気的に接続されて、前記非選択の行導体に対して印加する電圧（ＶＡ’’）を調整する非選択行増幅器と、電流源から基準電流を受け取るとともに、前記クロスポイントアレイの選択された列導体からフィードバックセンス電流を受け取り、第１および第２の入力端への入力（ｖ＿ｒｅｆ，ｖ＿ｓｅｎｓｅ）を用いて、前記基準電流と前記フィードバックセンス電流とを比較する制御増幅器とを有し、前記フィードバック制御式制御回路は、前記制御増幅器の出力端を前記サンプルホールド回路に接続し、前記選択列増幅器の前記他方の入力端および前記非選択行増幅器の前記他方の入力端に供給される第１の電圧（ＶＡ）を確定し、前記制御増幅器は、前記基準電流と前記フィードバックセンス電流との差が最小になるように前記第１の電圧（ＶＡ）を調節して、前記クロスポイントアレイを等電位状態に初期化する。

本発明はさらに他の実施形態として、複数の平行な導電性の列と交差する複数の平行な導電性の行と、分離ダイオードと対をなすように構成され、行と列の交点において行および列に電気的に接触するように配置された複数のＳＶＭセルと、を含むデータ記憶クロスポイントアレイと、前記クロスポイントアレイに接続されたサンプルホールド回路と、前記クロスポイントアレイに接続されるとともに、前記サンプルホールド回路に切替可能に接続されたフィードバック制御式制御回路とを有し、該フィードバック制御式制御回路が、選択されたＳＶＭセルと交差する選択された列導体に対して一方の入力端が電気的に接続されるとともに、前記サンプルホールド回路に対して他方の入力端が電気的に接続された選択列増幅器と、非選択の行導体に対して一方の入力端が電気的に接続されるとともに、前記サンプルホールド回路に対して他方の入力端が電気的に接続された非選択行増幅器と、制御増幅器とを有するデータ記憶装置において、前記クロスポイントアレイ内の選択されたＳＶＭセルに対して読出し動作を実施する方法を提供する。この方法は、前記制御増幅器の出力端と前記サンプルホールド回路との間のスイッチを閉じるステップと、前記制御増幅器の出力端から前記サンプルホールド回路を介して前記選択列増幅器の前記他方の入力端および前記非選択行増幅器の前記他方の入力端に第１の電圧（ＶＡ）を印加するステップと、前記選択列増幅器（４１６）が、前記選択された列導体に印加される第２の電圧（ＶＡ’）を調節するステップと、前記非選択行増幅器が、前記非選択行のうちの少なくとも一部に印加される第３の電圧（ＶＡ’’）を調節するステップと、前記クロスポイントアレイの選択された列導体からのフィードバック電流（Ｉ＿ｓｅｎｓｅ）を検出するステップと、前記制御増幅器が、当該制御増幅器の第１および第２の入力端への入力（ｖ＿ｒｅｆ，ｖ＿ｓｅｎｓｅ）を用いて、前記フィードバック電流（Ｉ＿ｓｅｎｓｅ）と、電流源からの基準電流（Ｉ＿ｒｅｆ）とを比較するステップと、前記フィードバック電流（Ｉ＿ｓｅｎｓｅ）と前記基準電流（Ｉ＿ｒｅｆ）の差が最小になるように前記制御増幅器が前記第１の電圧（ＶＡ）を調節するステップと、前記制御増幅器の出力端と前記サンプルホールド回路との間のスイッチを開くステップと、前記第２の電圧（ＶＡ’）を調節して前記第１の電圧（ＶＡ）と前記第２の電圧（ＶＡ’）の差を最小にしながら、前記選択されたＳＶＭセルの抵抗状態を変更することによって、前記選択されたＳＶＭセルの初期抵抗状態を判定するステップとを有する。

好ましい方法および装置に関する上記の目的、特徴および利点、並びにその他の目的、特徴および利点は、本発明の原理を示す添付の図面を参照する下記の説明から明らかになるであろう。

詳細な説明に移る前に、本発明が、特定タイプの磁気メモリの使用や、特定タイプの磁気メモリへの適用に限定されるものでない点は、理解して頂きたい。本発明は、説明の都合上、典型的な実施形態を参照して図示説明しているものの、本発明が他のタイプの磁気メモリにも適用できることは明らかである。

ここで図面を、具体的には図２を参照する。図２は、１Ｒ１Ｄ抵抗性デバイス（２０４、２０６、２０８、２１０）のクロスポイントアレイ２０２と、該クロスポイントアレイ２０２に接続されたフィードバック制御式制御回路２１２とからなるデータ記憶装置２００の一部を示す。各抵抗性デバイスは１Ｒ１Ｄデバイスとして特徴付けられ、たとえば抵抗性デバイス２０４に示されているように、各抵抗性デバイス２０４は分離デバイスと対を成すように構成される。少なくとも１つの実施形態において、分離デバイスは分離ダイオード２１４である。従って、データ記憶装置２００は、１Ｒ１Ｄブロックアーキテクチャのデータ記憶装置と呼ばれることがあり、さらに簡単に、１Ｒ１Ｄデータ記憶装置２００と呼ばれることもある。

クロスポイントアレイ２０２は、複数の平行な導電性の行２１６、２１６’と、それらの行と交差する複数の平行な導電性の列２１８、２１８’とを含み、複数の交点を形成している。分離デバイスと対を成す各抵抗性デバイスは、行と列の交点に両者の間に配置され、行および列と接触するように配置される。従って、導電性の列２１８および導電性の行２１６によって、選択された抵抗性デバイス２０４に電流、電圧および磁界を加えることができる。

フィードバック制御式制御回路２１２は、クロスポイントアレイ２０２内に等電位状態を確立し、クロスポイントアレイ２０２内の選択された抵抗性デバイスが基準状態にアサートされたときに、電流の変化を認識する。具体的には、フィードバック制御式制御回路２１２は、選択列増幅器２２０と、非選択行増幅器２２２と、制御増幅器２２４とを含む。選択列増幅器２２０は、選択された抵抗性デバイス２０４と交差する選択された導電性の列２１８に接続される。非選択行増幅器２２２は、非選択の導電性の行２１６’に接続される。制御増幅器２２４は、電流制御装置２２６から基準電流を受け取るとともに、クロスポイントアレイ２０２からフィードバックセンス経路２２８として示されているようなフィードバックセンス電流を受け取る。

クロスポイントアレイ２０２を等電位状態に初期化するために、制御増幅器２２４は、選択列増幅器２２０および非選択行増幅器２２２に第１の電圧（ＶＡ）を加える。制御増幅器２２４は第１の電圧（ＶＡ）を調節し、基準電流（Ｉ＿ｒｅｆ）とセンス電流（Ｉ＿ｓｅｎｓｅ）との差が最小になるようにする。

第１の電圧ＶＡが設定された後、サンプルホールド回路２３０は、ＶＡをセンス動作に適したその調節後のレベルに維持する。そして、スイッチング素子２３２により、制御増幅器２２４が、選択された抵抗性デバイス２０４を流れる電流のフィードバックセンス電流に応答して、データ出力信号を出力できるようにする。

図３に示すように、少なくとも１つの実施形態において抵抗性クロスポイントアレイ３００は、スピンバルブメモリ（ＳＶＭ）セル３０２〜３０２’’’からなる。各ＳＶＭセル３０２は、少なくとも１つの強磁性データ層３０４と、中間層３０６と、強磁性基準層３０８とを含む。強磁性データ層３０４は、１ビットのデータを変更可能な磁化Ｍ１の向きとして記憶することができる。中間層３０６は互いに反対方向を向いた２つの面を有し、一方の面に接触するデータ層３０４が、基準層３０８に対して実質的に真直ぐに位置合わせされ、基準層３０８から実質的に均一な間隔を空けて配置される。

少なくとも１つの実施形態において基準層３０８は、その磁化Ｍ２の向きがピン止めされていることを特徴とするピン止め基準層である。少なくとも１つの他の実施形態において基準層３０８は、その磁化Ｍ２の向きがピン止め（固定）されておらず、データ層３０４よりも保磁力が低いことを特徴とする軟基準層である。

強磁性のデータ層３０４および基準層３０８は、限定はしないが、ニッケル鉄（ＮｉＦｅ）、ニッケル鉄コバルト（ＮｉＦｅＣｏ）、コバルト鉄（ＣｏＦｅ）、およびそれらの金属の合金のような材料から形成することができる。さらに、データ層３０４および基準層３０８はいずれも、複数の材料層から形成することができる。ただし、概念を単純にし、説明を簡単にするために、本明細書では、各層の構成要素が１層であるものとして説明する。

ＳＶＭセル３０２は、分離ダイオードとして機能するＰＮダイオード３１０のような薄膜ダイオードに接続される。薄膜構造に関し、製造工程では、Ｐドープシリコン３１２とＮドープシリコン３１４の複合層がそれぞれ、ＳＶＭセル３０２の内部層として配置される。ＰＮダイオード３１０は、フォトリソグラフィやイオンビームエッチングのような従来の処理により、ＳＶＭセル３０２の底部と実質的に同じサイズにパターニングされる。薄膜ＰＮダイオードの使用は、基板ダイオードの使用に比べて利点がある。なぜなら、薄膜処理は、クロスポイントアレイやＳＶＭセルの製造工程全体の中に簡単に組み入れることができるからである。

図示のように、複数の導電性の列３１６、３１６’は複数の導電性の行３１８、３１８’と交差して複数の交差点を形成する。各ＳＶＭセル３０２〜３０２’’’は、行と列の交点において両者の間に配置され、行および列と接触するように配置される。従って、導電性の列３１６および導電性の行３１８によって、クロスポイントアレイ３００内のＳＶＭセル３０２に電流および磁界を与えることができる。

順方向導通モードでバイアス電圧を加えると直列抵抗が増加し、阻止モードでバイアス電圧を加えると大量の漏れ電流が発生するという薄膜ＰＮダイオードの性質は、フィードバック制御式制御回路２１２によって、なくならないまでも、軽減される。図４は、１Ｒ１Ｄデータ記憶装置２００、クロスポイントアレイ２０２、およびフィードバック制御式制御回路２１２の電気回路を示す概略図である。選択されたＳＶＭセル４００が、選択された列導体４０２（これ以降、「選択された列」）および選択された行導体４０４（これ以降、「選択された行」）に沿って抵抗／ダイオード対として示されている。非選択のＳＶＭセル４０６〜４１０も同様に、抵抗／ダイオード対として示されている。

フィードバック制御式制御回路２１２の動作は、２つの段階に分けられる。第１の段階では、クロスポイントアレイ２０２を初期化して等電位状態にする。第２の段階では、選択されたＳＶＭセル４００が基準状態にアサートされたときに電流の変化を認識する。この有用な機能は、制御増幅器（Ａ１）４１２、選択列増幅器（Ａ２）４１６、および非選択行増幅器（Ａ３）４１８を用いて実施される。スイッチ素子４５０を閉じると初期化が可能になり、スイッチ素子４５０を開くと検出（読出し）が可能になる。

クロスポイントアレイ２０２を初期化して、選択されたＳＶＭセル４００の読出しを開始する際には、スイッチ素子４５０を閉じる。カレントミラー回路のような電流制御装置２２６に基準電流Ｉ＿ｒｅｆを供給し、電流依存の基準電圧Ｖ＿ｒｅｆを制御増幅器（Ａ１）４１２の「−」端子に印加し、選択列増幅器（Ａ２）４１６によって制御されるパストランジスタ４２０にセンス電流Ｉ＿ｓｅｎｓｅを供給する。そして、選択列増幅器（Ａ２）４１６は、選択された素子４２２を介して選択された列４０２に接続される。選択された素子４２４は、選択された行４０４を実質的に接地し、破線４５２に示すような選択されたＳＶＭセル４００を通る電気経路を形成する働きをする。

センスフィードバック電流Ｖ＿ｓｅｎｓｅは、制御増幅器４１２の「＋」端子に供給される。Ｖ＿ｓｅｎｓｅは、Ｉ＿ｓｅｎｓｅおよびＩ＿ｒｅｆの相対値の大きさであり、制御増幅器４１２の出力ＶＡの制御に使用される。Ｉ＿ｓｅｎｓｅ＜Ｉ＿ｒｅｆである場合、Ｖ＿ｓｅｎｓｅは増大し、Ｉ＿ｓｅｎｓｅ＞Ｉ＿ｒｅｆである場合、Ｖ＿ｓｅｎｓｅは減少する。制御増幅器４１２は出力電圧ＶＡを調節し、基準電流（Ｖ＿ｒｅｆ）とフィードバックセンス電流（Ｖ＿ｓｅｎｓｅ）との差が最小になるようにする。少なくとも１つの実施形態において、フィードバックセンス電流は、選択された列４０２から得られる。

出力電圧ＶＡは、電気経路４２６および４２８によって、選択列増幅器４１６および非選択行増幅器４１８の「＋」端子に印加される。選択列増幅器４１６は、第２の電圧ＶＡ’を選択された列４０２に印加する。非選択行増幅器４１８は、第３の電圧ＶＡ’’を非選択の行導体のうちの少なくとも一部に印加する。

選択列増幅器４１６および非選択行増幅器４１８はいずれも、電圧フォロワ増幅器である。電圧フォロア増幅器とは、簡単に言えば、単位利得で電流増幅を行なう機能を有する増幅器である。単位利得増幅器は、入力インピーダンス（入力抵抗）が大きく、出力インピーダンスが小さいことを特徴とする。従って、ＶＡのような入力電圧を加えると、非常に小さな（ほぼ０に近い）入力電流しか流れない一方、出力電圧ＶＡ’（選択列増幅器４１６のもの）およびＶＡ’’（非選択行増幅器４１８のもの）はＶＡに、若しくはほぼＶＡに維持される。また、各増幅器は、十分に大きな電流を出力負荷回路に供給することができる。そのため、これらの増幅器（４１６、４１８）を用いると、薄膜ＰＮダイオードのように負荷抵抗の値がある範囲にわたって変動する場合でも、負荷抵抗に対して一定の電圧を維持することができる。

言い換えれば、選択列増幅器４１６の「＋」側の電圧ＶＡが低下し始めると、選択列増幅器４１６は、その入力電圧に電圧を一致させるために、パストランジスタ４２０をオフにして抵抗値を増加させる。その結果、電圧ＶＡ’は強制的に低下される。「＋」側の電圧ＶＡが増大し始めると、選択列増幅器４１６は、再びその入力電圧に電圧を一致させるために、パストランジスタ４２０をオンにして抵抗値を減少させる。その結果、電圧ＶＡ’は増加する。

非選択行増幅器４１８は、選択列増幅器４１６と実質的に同様にパストランジスタ４３０を制御する。従って、選択列増幅器４１６と非選択行増幅器４１８を同時に動作させると、実質的に等電位センス増幅器が形成される。具体的には、第２の電圧ＶＡ’が、第３の電圧ＶＡ’’と実質的に同じ電位になる。スイッチ素子４３４により、選択された列４０２にＶＡ’が印加され、非選択の行４３２のうちの少なくとも一部（１本だけ図示）にＶＡ’’が印加されたときに、等電位状態が確立され、非選択のＳＶＭセルを流れるスニークパス電流は実質的に無くなる。

サンプルホールド回路２３０は、制御増幅器４１２から第１の電圧ＶＡを受け取り、第１の電圧ＶＡを調節して、初期等電位状態を実現する。初期等電位状態を実現した後、少なくともセンス動作の間は、サンプルホールド回路２３０が、選択列増幅器４１６および非選択行増幅器４１８に印加される第１の電圧ＶＡを維持する。

センス動作を行なう場合、スイッチ素子４５０を開き、制御増幅器４１２の出力をデータ出力信号として取得する。等電位状態において、電圧ＶＡ’は、センス動作の間ずっと一定に維持される。センス時間中は、選択されたＳＶＭセルの基準層およびデータ層に磁界を発生させ、その磁化の向きを平行（抵抗値Ｒ）または反平行（抵抗値Ｒ＋ΔＲ）に変化させることにより、そのＳＶＭセルの抵抗値を変更することができる。一定の電圧ＶＡ’を印加した状態で、選択されたＳＶＭセルの抵抗値がＲからＲ＋ΔＲに変更された場合、そのＳＶＭセルを流れる電流はＩ＿ＳＶＭからＩ＿ＳＶＭ−ΔＩ＿ＳＶＭに変化し、センス電流Ｉ＿ｓｅｎｓｅはＩ＿ｓｅｎｓｅからＩ＿ｓｅｎｓｅ−Ｉ＿ＳＶＭに変わる。これは主に、ＳＶＭセル４００の状態を判定するために、ＳＶＭセル４００の初期抵抗値を測定し、その初期抵抗値を、磁化の向きが既知の基準状態にアサートされたときのＳＶＭセル４００の測定抵抗値と比較する必要があるからである。基準状態は、既知の状態であれば平行状態であっても反平行状態であってもよい。

センス動作中、制御増幅器４１２は、センスフィードバックＶ＿ｓｅｎｓｅをＶ＿ｒｅｆと比較することにより、選択されたＳＶＭセル４００を流れる電流の検出値をデータ出力信号に変換することができる。選択されたＳＶＭセル４００の抵抗状態が変更されたとき、第２の電圧ＶＡ’は選択列増幅器４１６によって実質的に自動的に調節される点に注意して欲しい。また、センス動作中は、ＶＡ’が実質的に一定の電位に維持される。

ＰＮダイオード３１０のようなＰＮダイオードを組み込むことにより、クロスポイントアレイ２０２の有効サイズは、従来の１，０００列×１，０００行よりも大きくすることができる。クロスポイントアレイ２０２に課せられる等電位状態には、ＰＮダイオードのような分離デバイスが有する電圧変動の問題を軽減するという利点がある。等電位状態にすれば、選択されたＳＶＭセル４００を流れる電流を検出することによりその抵抗状態を推測することができ、従って選択されたＳＶＭセル４００のデータ状態を推測することが可能になる。

上記の１Ｒ１Ｄデータ記憶装置２００の物理的実施形態に関する説明は終わりにし、次に、図５のフロー図を参照して１Ｒ１Ｄデータ記憶装置の使用方法に関する他の実施形態について説明する。これから説明する方法は、明細書に記載された順番で実施される必要は必ずしもなく、本発明による１Ｒ１Ｄデータ記憶装置２００を使用するための少なくとも１つの方法を例示したものにすぎない。

図４の構成要素および図５Ａのフロー図を参照すると、センス動作は、ブロック５００において、制御増幅器４１２とサンプルホールド回路２３０との間のスイッチ素子４５０を閉じることによって開始される。ブロック５０２において、サンプルホールド回路２３０を通じ、電気経路４２６および４２８を介して、選択列増幅器４１６および非選択行増幅器４１８に第１の電圧ＶＡを加える。

クロスポイントアレイ２０２内に等電位状態を確立するために、ブロック５０４において、選択列増幅器４１６は、選択された列４０２に第２の電圧ＶＡ’を加える。列の選択は、選択素子４２２によって容易に行うことができる。その動作と実質的に同時に、ブロック５０６において、非選択行増幅器４１８は、非選択の行４３２のうちの少なくとも一部に第３の電圧ＶＡ’’を加える。非選択行の選択は、スイッチング素子４３４によって容易に行うことができる。

ＶＡ’とＶＡ’’との間を等電位関係にするために、ブロック５０８において、制御増幅器４１２はフィードバック経路４３６を介してフィードバックを検出する。フィードバック経路４３６は電気経路４３８に接続され、電気経路４３８は、選択列増幅器４１６による制御に従って電流Ｉ＿ｓｅｎｓｅを選択された列４０２に供給する。制御増幅器４１２には、電流制御装置２２６からＶ＿ｒｅｆがさらに供給される。

ブロック５１０において、制御増幅器４１２はＩ＿ｒｅｆをＩ＿ｓｅｎｓｅのフィードバックセンスと比較する。ブロック５１２において、制御増幅器４１２は電気経路４２６および４２８を介してＶＡを選択列増幅器４１６および非選択行増幅器４１８に供給する際に、ＶＡを調節し、Ｉ＿ｒｅｆとフィードバックセンス電流との差が最小になるようにする。ＶＡを調節すると、ＶＡ’およびＶＡ’’も調節される。

Ｉ＿ｒｅｆは予め決めておくことができる。ただし、場合によっては、センス動作中に較正サイクルを実施して、Ｉ＿ｒｅｆ−Ｉ＿ｓｅｎｓｅを実質的に０になるように調節してもよい。較正動作の後は、本明細書の記載に従ってセンス動作が継続される。

サンプルホールド回路２３０を通してＶＡを供給する際にＶＡが適当なレベルになっていれば、その調節されたＶＡでキャパシタ４４０が効率的に充電される。サンプルホールド回路２３０がＶＡを固定した後、ブロック５１４において、制御増幅器４１２とサンプルホールド回路２３０との間のスイッチ素子４５０を開く。クロスポイントアレイ２０２内に等電位状態を確立した後、ブロック５１６において、選択されたＳＶＭセル４００を流れる初期電流を検出し、ＳＶＭセル４００のデータ状態を推測する。

具体的には、上で図３を参照して説明したように、ＳＶＭセルは、１ビットのデータを変更可能な磁化Ｍ１の向きとして記憶することができる。基準層３０８の磁化の向きがデータ層３０４の磁化の向きに対して平行である場合、そのＳＶＭセルの抵抗値は、低抵抗値すなわちデータ「０」であろう。一方、基準層３０８の磁化の向きがデータ層３０４の磁化の向きに対して反平行であるとき、そのＳＶＭセルの抵抗値は、高抵抗値すなわちデータ「１」であろう。

図５Ｂのフロー図は、選択されたセルのデータ値を判定するための少なくとも１つの方法を示す。少なくとも１つの実施形態において、クロスポイントアレイ２０２が等電位状態であるときに、選択されたＳＶＭセルを流れる電流の検出は、下記のような方法で実施される。ブロック５５０および５５２に示すように、選択されたセルを流れる第１の電流（Ｃ１）の測定を実施し、それを記録する。制御増幅器４１２は、フィードバック経路４３６により、その電流からのフィードバックを検出する。少なくとも１つの実施形態において、この電流測定は時間積分によって行われる。

次にブロック５５４において、選択されたＳＶＭセル４００の磁化の向きを既知の向きに設定する。図３を参照すると、これはデータ層３０４を既知の向きに書き込むことによって行なわれる。ピン止め基準層の代わりに軟基準層３０８を用いた少なくとも１つの他の実施形態では、軟基準層３０８の磁化の向きを既知の向きに設定する場合もある。ＳＶＭセル３０２に十分な磁界をかけることにより、データ層３０４や軟基準層３０８の磁化の向きを既知の向きに設定することができる。

ＳＶＭセル４００の磁化の向きを既知の向きに設定した後、ブロック５５６および５５８において、選択列増幅器４１６によってＶＡ’を調節しながら、第２の電流（Ｃ２）の測定を実施し、それを記録する。ＶＡ’を調節してＶＡと実質的に等しい値に維持することにより、ＶＡ’とＶＡ’’との間の等電位バランス状態が確保される。

Ｃ２の値が分かったところで、判定ボックス５６０に「Ｃ１＞Ｃ２」と記されているように、Ｃ１とＣ２を比較する。Ｃ２は既知の向きであるから、ＳＶＭセル４００の状態は、その比較結果から推定することができる。初期電流が第２の電流よりも大きい場合（Ｃ１＞Ｃ２）、ブロック５６２において、第１の状態に関連する第１の論理レベルを返す。初期電流が第２の電流以下である場合、ブロック５６４において、第２の状態に関連する第２の論理レベルを返す。

少なくとも１つの実施形態において、トリプルサンプルセンスを実施する場合がある。トリプルセンスの場合、上記と同様に、まずセルの向きを既知の向きに設定する。そして電流Ｃ２の測定を行い、それを記録する。次に、セルの向きを第１の向きとは反対の第２の既知の向きに設定する。そして電流Ｃ３の測定を行い、それを記録する。電流値Ｃ２およびＣ３を得た後、次にそれらの平均値を計算し、それをＣ１（すなわち、既知の状態で検出された初期値）と比較する。データ層３０４の磁化の向きが変わった場合、必要に応じて書き戻しを実施し、Ｍ１を元の向きに復元する場合がある。

たとえば、第１の状態においてＭ１とＭ２が反平行（高抵抗）である場合は論理状態「１」が存在し、第２の状態においてＭ１とＭ２が平行（低抵抗）である場合は論理状態「０」が存在するものとする、といった取り決めが採用される。初期抵抗値（第１の抵抗値）の検出は繰り返し実施される場合もあり、その平均をとる場合がある点に特に注意して欲しい。また、第２の抵抗値の検出も繰返し実施される場合があり、サンプリングレートを大きくすると、誤りが減少することが知られている。

センス方法はさらに下記のように要約することができる。センス動作は、Ｉ＿ｓｅｎｓｅ（第１のセンス電流）において等電位状態ＶＡを確立することにより開始される。スイッチ４５０を開くことにより、第１のセンス電流の状態をサンプルホールド回路２３０に記憶する。選択されたＳＶＭセルの抵抗状態を既知の状態に変更し、第２のセンス電流が流れるようにする。第２のセンス電流をＩ＿ｒｅｆと比較する。

第２のセンス電流が第１のセンス電流とほぼ同じである場合は、制御増幅器Ａ１の出力を変更せずにそのまま維持する。第２のセンス電流が第１のセンス電流よりも小さい場合は、Ａ１の出力をハイ状態に駆動する。第２のセンス電流が第１のセンス電流よりも大きい場合は、Ａ１の出力をロー状態に駆動する。

Ａ１の出力を既知の状態と比較することにより、そのＳＶＭセルの初期状態を判定することができる。第２のセンス電流を検出する際にその初期状態が基準（既知の）状態と異なる場合は、ＳＶＭセルを初期状態に書き戻し、ＳＶＭセルを初期状態に復元しておかなければならない場合がある。なお、他の形態のデータ検出方法を用いることもでき、たとえばＶＡ’およびＶＡ’’を初期設定した後にセンス電流を積分するといった方法を用いることもできる。

クロスポイントアレイ２０２内に等電位状態を確立するためのＶＡの値は、自動決定動作によって決定され、前もって設定された値を必要としないようにすると都合がよい。その場合に、フィードバック制御式制御回路２１２は、限定はしないが、広い順方向電流特性および電圧特性（すなわち約０．５Ｖ〜１．５Ｖ）を有する分離ダイオードを含む、種々の要素に正確に都合よく応答することができる。０〜１００℃の温度範囲における数ナノアンペア〜数ミリアンペアの広い範囲の漏れ電流に対処することができる。

また、等電位分離とダイオード分離とを組み合わせた１Ｒ１Ｄデータ記憶装置２００は、非常に大きなアレイ内のＳＶＭセルのような可変抵抗素子を検出することができるという利点を有する。等電位分離は、理想的でない直列分離ダイオードにおいて見られる大きな漏れ電流の欠陥を克服する。

他の実施形態として、上記のような１Ｒ１Ｄデータ記憶装置２００を組み込んだコンピュータシステムも考えられる。メインボード、ＣＰＵ、および１Ｒ１Ｄデータ記憶装置２００の一実施形態からなる少なくとも１つのメモリを備えたコンピュータであって、該データ記憶装置２００が、分離ダイオードと対をなすＳＶＭセルのクロスポイントアレイ２０２と、前記クロスポイントアレイ内に等電位状態を確立し、前記クロスポイントアレイ２０２内の選択されたＳＶＭセルが基準状態にアサートされたときに電流の変化を認識するフィードバック制御式制御回路２１２とを有する、コンピュータは、データ記憶装置２００の利点をシステムレベルにまで向上させる。

本発明は好ましい実施形態を参照して説明されているが、当業者であれば、本発明の範囲から外れることなく、種々の変更、改変および改良を施したり、本発明の構成要素やステップをその均等で置き換えることができるであろう。また、本発明の実質的範囲から外れることなく、特定の状況または特定の物質を本発明の教示に適合させるために、多数の変更を施すこともできるであろう。明細書には明記していないが、本件は、そのような変更、改変、変形および改善も、本発明の範囲および思想に含めることを意図している。従って、本発明が、本発明を実施するための最良の実施形態として開示された特定の実施形態に限定されることはない。本件は、特許請求の範囲に含まれる実施形態をすべて本発明の範囲に含めることを意図している。

従来技術による磁気メモリセルを示す斜視図である。 従来技術による磁気メモリセルを示す斜視図である。 本発明の一実施形態による１Ｒ１Ｄデータ記憶装置を示すブロック図である。 図２のクロスポイントアレイの一部を示す斜視図である。 図２の１Ｒ１Ｄデータ記憶装置の詳細図である。 図２〜図４に示すクロスポイントアレイを読み取るステップを示すフロー図である。 図２〜図４に示すクロスポイントアレイを読み取るステップを示すフロー図である。

符号の説明

２０２ クロスポイントアレイ
２１６、２１６’ 導電性の行
２１８、２１８’、４０２ 導電性の列
３０２、３０２’、３０２’’、３０２’’’、４００ ＳＶＭセル
２３０ サンプルホールド回路
２１２ フィードバック制御式制御回路
４１２ 制御増幅器
４１６ 選択列増幅器
４１８ 非選択行増幅器
４５０ スイッチ素子

Claims (12)

1. 複数の平行な導電性の行（２１６，２１６’）と、前記行（２１６，２１６’）と交差して複数の交点を形成する複数の平行な導電性の列（２１８，２１８’）と、分離ダイオードと対をなすように構成され、行（２１６，２１６’）と列（２１８，２１８’）の交点において行および列に電気的に接触されるように配置された複数のＳＶＭセル（３０２〜３０２’）と、を含むデータ記憶クロスポイントアレイ（２０２）と、
   前記クロスポイントアレイ（２０２）に接続されたサンプルホールド回路（２３０）と、
   前記クロスポイントアレイ（２０２）に接続されるとともに、前記サンプルホールド回路（２３０）に切替可能に接続されたフィードバック制御式制御回路（２１２）とを有し、
   前記フィードバック制御式制御回路（２１２）は、
   選択されたＳＶＭセル（４００）と交差する選択された列導体（４０２）に対して一方の入力端が電気的に接続されるとともに、前記サンプルホールド回路（２３０）に対して他方の入力端が電気的に接続されて、前記選択された列導体（４０２）に対して印加する電圧（ＶＡ’）を調整する選択列増幅器（４１６）と、
   非選択の行導体に対して一方の入力端が電気的に接続されるとともに、前記サンプルホールド回路（２３０）に対して他方の入力端が電気的に接続されて、前記非選択の行導体に対して印加する電圧（ＶＡ’’）を調整する非選択行増幅器（４１８）と、
   電流源から基準電流を受け取るとともに、前記クロスポイントアレイ（２０２）の選択された列導体（４０２）からフィードバックセンス電流を受け取り、第１および第２の入力端への入力（ｖ＿ｒｅｆ，ｖ＿ｓｅｎｓｅ）を用いて、前記基準電流と前記フィードバックセンス電流とを比較する制御増幅器（４１２）とを有し、
   前記フィードバック制御式制御回路（２１２）は、前記制御増幅器（４１２）の出力端を前記サンプルホールド回路（２３０）に接続し、前記選択列増幅器（４１６）の前記他方の入力端および前記非選択行増幅器（４１８）の前記他方の入力端に供給される第１の電圧（ＶＡ）を確定し、前記制御増幅器（４１２）は、前記基準電流と前記フィードバックセンス電流との差が最小になるように前記第１の電圧（ＶＡ）を調節して、前記クロスポイントアレイ（２０２）を等電位状態に初期化する、データ記憶装置。
2. 前記選択列増幅器(416)および前記非選択行増幅器(418)が、電圧フォロア増幅器である、請求項１に記載のデータ記憶装置。
3. 前記選択列増幅器(416)の動作と前記非選択行増幅器(418)の動作とが同時に実行され、実質的に等電位センス増幅器が形成される、請求項１に記載のデータ記憶装置。
4. センス動作の間、前記サンプルホールド回路(230)は、前記第１の電圧(VA)を実質的に一定に維持する、請求項１に記載のデータ記憶装置。
5. センス動作の間、前記選択されたＳＶＭセル(400)を流れる電流のフィードバックセンス電流が、前記制御増幅器(412)によってデータ出力信号に変換される、請求項４に記載のデータ記憶装置。
6. 前記選択列増幅器(416)は前記選択された列導体(402)に第２の電圧(VA')を印加し、前記非選択行増幅器(416)は前記非選択の行のうちの少なくとも一部に第３の電圧(VA'')を印加し、前記クロスポイントアレイ(202)内に等電位状態を確立する、請求項１に記載のデータ記憶装置。
7. 前記第２の電圧(VA')は、前記第３の電圧(VA'')と実質的に同じ電位である、請求項６に記載のデータ記憶装置。
8. 前記第２の電圧(VA')は、選択された抵抗デバイス(204)の抵抗状態の変化に応じて調節される、請求項６に記載のデータ記憶装置。
9. 複数の平行な導電性の列（２１８，２１８’）と交差する複数の平行な導電性の行（２１６，２１６’）と、分離ダイオードと対をなすように構成され、行（２１６，２１６’）と列（２１８，２１８’）の交点において行および列に電気的に接触するように配置された複数のＳＶＭセル（３０２〜３０２’）と、を含むデータ記憶クロスポイントアレイ（２０２）と、前記クロスポイントアレイ（２０２）に接続されたサンプルホールド回路（２３０）と、前記クロスポイントアレイ（２０２）に接続されるとともに、前記サンプルホールド回路（２３０）に切替可能に接続されたフィードバック制御式制御回路（２１２）とを有し、該フィードバック制御式制御回路（２１２）が、選択されたＳＶＭセル（４００）と交差する選択された列導体（４０２）に対して一方の入力端が電気的に接続されるとともに、前記サンプルホールド回路（２３０）に対して他方の入力端が電気的に接続された選択列増幅器（４１６）と、非選択の行導体に対して一方の入力端が電気的に接続されるとともに、前記サンプルホールド回路（２３０）に対して他方の入力端が電気的に接続された非選択行増幅器（４１８）と、制御増幅器（４１２）とを有するデータ記憶装置において、前記クロスポイントアレイ（２０２）内の選択されたＳＶＭセル（３０２）に対して読出し動作を実施する方法であって、
   前記制御増幅器（４１２）の出力端と前記サンプルホールド回路（２３０）との間のスイッチ（４５０）を閉じるステップと、
   前記制御増幅器（４１２）の出力端から前記サンプルホールド回路（２３０）を介して前記選択列増幅器（４１６）の前記他方の入力端および前記非選択行増幅器（４１８）の前記他方の入力端に第１の電圧（ＶＡ）を印加するステップと、
   前記選択列増幅器（４１６）が、前記選択された列導体（４０２）に印加される第２の電圧（ＶＡ’）を調節するステップと、
   前記非選択行増幅器（４１８）が、前記非選択行のうちの少なくとも一部に印加される第３の電圧（ＶＡ’’）を調節するステップと、
   前記クロスポイントアレイ（２０２）の選択された列導体（４０２）からのフィードバック電流（Ｉ＿ｓｅｎｓｅ）を検出するステップと、
   前記制御増幅器（４１２）が、当該制御増幅器（４１２）の第１および第２の入力端への入力（ｖ＿ｒｅｆ，ｖ＿ｓｅｎｓｅ）を用いて、前記フィードバック電流（Ｉ＿ｓｅｎｓｅ）と、電流源からの基準電流（Ｉ＿ｒｅｆ）とを比較するステップと、
   前記フィードバック電流（Ｉ＿ｓｅｎｓｅ）と前記基準電流（Ｉ＿ｒｅｆ）の差が最小になるように前記制御増幅器（４１２）が前記第１の電圧（ＶＡ）を調節するステップと、
   前記制御増幅器（４１２）の出力端と前記サンプルホールド回路（２３０）との間のスイッチ（４５０）を開くステップと、
   前記第２の電圧（ＶＡ’）を調節して前記第１の電圧（ＶＡ）と前記第２の電圧（ＶＡ’）の差を最小にしながら、前記選択されたＳＶＭセル（３０２）の抵抗状態を変更することによって、前記選択されたＳＶＭセル（３０２）の初期抵抗状態を判定するステップとを有する方法。
10. 前記抵抗状態の判定は、
    前記第２の電圧(VA')を印加したときに前記選択されたＳＶＭセル(302)を流れる第１の電流を測定するステップと、
    前記選択されたＳＶＭセルを既知の磁化の向きに書き込むステップと、
    前記第２の電圧を調節して前記第１の電圧(VA)と前記第２の電圧(VA')の差が最小になるようにしたときに前記選択されたＳＶＭセル(302)を流れる第２の電流を測定するステップと
    によって行なわれる、請求項９に記載の方法。
11. 前記第２の電圧(VA')は、前記第３の電圧(VA'')と実質的に同じ電位である、請求項９に記載の方法。
12. 前記第１の電圧(VA)は、前記制御回路(212)によって自動判定される、請求項９に記載の方法。
    
    

Images