JP3606513B2 - 画像表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、画像表示装置に係わり、特に、下部電極、電子加速層（絶縁層、または、半導体層、または、それらの積層膜、あるいは、混合膜）と、上部電極の３層構造を有し、真空中に電子を放出する薄膜型電子源を用いた画像表示装置に関する。
【０００２】
【従来の技術】
薄膜型電子源とは、上部電極−電子加速層（絶縁層、または、半導体層、または、それらの積層膜、あるいは、混合膜）−下部電極の３層薄膜構造を基本とし、上部電極−下部電極の間に電圧を印加することにより、電子加速層に高電界を印加し、上部電極の表面から真空中にホットエレクトロン（電子）を放出させるものである。
例えば、加速層として絶縁体を用いる薄膜型電子源、即ち、金属―絶縁体―金属を積層して構成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型薄膜型電子源、金属―絶縁体―半導体を積層して構成されるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型薄膜型電子源等が知られている。
代表例として、上部電極−絶縁層−下部電極の３層構造の薄膜で構成されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型電子源について説明する。
【０００３】
図１７は、薄膜型電子源の代表例であるＭＩＭ型電子源の動作原理を説明するための図である。
上部電極１１と下部電極１３との間に駆動電圧を印加して、絶縁層１２内の電界を１〜１０ＭＶ／ｃｍ以上にすると、下部電極１３中のフェルミ準位近傍の電子はトンネル現象により障壁を透過し、絶縁層１２、上部電極１１の伝導帯へ注入されホットエレクトロンとなる。
これらのホットエレクトロンの一部は、絶縁層１２中および上部電極１１中で、固体との相互作用で散乱を受けエネルギーを失う。
この結果、上部電極１１−真空１０界面に到達した時点では、様々なエネルギーを有したホットエレクトロンがある。
これらのホットエレクトロンのうち、上部電極１１の仕事関数φ以上のエネルギーを有するものは、真空１０中に放出され、それ以外のものは上部電極１１に流れ込む。
【０００４】
下部電極１３から上部電極１１に流れる電子による電流をダイオード電流（Ｉｄ）、真空１０中に放出される電子による電流を放出電流（Ｉｅ）と呼ぶと、電子放出効率（Ｉｅ／Ｉｄ）は１／１０^３〜１／１０^５程度である。
なお、ＭＩＭ型薄膜電子源は、例えば、特開平９−３２０４５６号公報に記載されている。
ここで、上部電極１１と下部電極１３とを複数本設け、これら複数本の上部電極１１と下部電極１３と直交させて、薄膜型電子源をマトリクス状に形成すると任意の場所から電子線を発生させることができるので、画像表示装置の電子源として使用することができる。
即ち、各画素毎に薄膜型電子源素子を配置し、そこからの放出電子を真空中で加速した後、蛍光体に照射し、照射した部分の蛍光体を発光させることにより所望の画像を表示する画像表示装置を構成することができる。
薄膜型電子源は、放出電子ビームの直進性に優れるため高精細の表示装置を実現できる、表面汚染の影響を受けにくいので扱いやすい、など画像表示装置用電子放出素子として優れた特徴を有している。
【０００５】
【発明が解決しようとする課題】
従来の薄膜型電子源を用いた画像表示装置では、マトリクス状に配置した多数の薄膜型電子源素子（電子放出部）のうち、１個の薄膜型電子源素子が製造不良などに起因して短絡状態になると、その薄膜型電子源素子が接続されている行あるいは列上の薄膜型電子源素子の全てから電子が放出されず、発光しなくなってしまっていた。
即ち、薄膜型電子源素子１個の「点欠陥」が「線欠陥」を引き起こしていた。
以下、前記した点について説明する。
図１８は、従来の薄膜電子源マトリクスの概略構成を示す図である。
行電極（下部電極）３１０と列電極（上部電極）３１１の各交点に薄膜型電子源素子３０１が形成されている。
なお、図１８では３行×３列の場合を図示しているが、実際には表示装置を構成する画素、あるいはカラー表示装置の場合はサブ画素（ｓｕｂ−ｐｉｘｅｌ）の個数だけ薄膜型電子源素子３０１が配置されている。
【０００６】
ここで、各薄膜型電子源素子３０１は、行電極３１０と列電極３１１と直接結線されている。
このため、例えば、Ｒ２の行電極３１０と、Ｃ２の列電極３１１との交点（Ｒ２、Ｃ２）にある薄膜型電子源素子３０１が製造不良などの原因で短絡した場合、Ｒ２の行電極３１０と、Ｃ２の列電極３１１とが短絡されるので、行電極駆動回路４１あるいは列電極駆動回路４２から適正な電圧を両電極に印加しようとしても電圧がかからなくなってしまう。
それにより、Ｒ２の行電極上の全薄膜型電子源素子３０１、あるいはＣ２の列電極上の全薄膜型電子源素子３０１が動作せず、「線欠陥」となってしまう。
このように、１ライン全てが発光しないなどの「線欠陥」がある場合は、画像表示装置としては使用できない。
このため、製造歩留まりが下がってしまうという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、画像表示装置において、製造歩留まりを向上させることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００７】
【課題を解決するための手段】
図１は、本発明の画像表示装置の薄膜電子源マトリクスの一例の概略構成を示す図である。
本発明の画像表示装置は、列電極３１１と薄膜型電子源素子３０１との間に抵抗３０５を挿入した薄膜電子源マトリクスを備える。
なお、以下の説明では、この抵抗３０５を画素抵抗と呼ぶ。
また、カラー画像表示の場合は、赤、青、緑の各サブ画素（ｓｕｂ−ｐｉｘｅｌ）の組み合わせで１画素（ｐｉｘｅｌ）を形成するが、ここで定義した「画素」とはカラー画像表示の場合はサブ画素（ｓｕｂ−ｐｉｘｅｌ）に相当する。
行電極３１０と列電極３１１とで囲まれた部分が各画素（カラー画像表示の場合はサブ画素に相当するが、本明細書ではサブ画素も画素と呼ぶ）に相当する。各画素に薄膜電子源素子３０１が２個ずつ配置されていることがわかる。
【０００８】
この画素抵抗３０５の抵抗値を、列電極駆動回路４２の出力インピーダンスの１０倍以上に設定しておくと、（Ｒ２、Ｃ２）にある２個の薄膜型電子源素子３０１のうち一方が短絡しても、Ｒ２の行電極３１０と、Ｃ２の列電極３１１との間の抵抗は駆動回路の出力インピーダンスより充分高いため、両電極には十分な電圧が印加され、両電極上の他の薄膜型電子源素子３０１は正常に動作する。
即ち、（Ｒ２、Ｃ２）にあるもう一方の薄膜電子源素子３０１が正常に動作する。
このようにして、ある画素の表示が完全に無くなってしまう（いわゆる「完全点欠陥」）のを防止できる。
本発明では、このようにして、「線欠陥」および「完全点欠陥」の発生確率を大幅に低減することができる。
【０００９】
画素抵抗３０５の抵抗値（Ｒｒ）には次のような制限がある。
薄膜型電子源素子自体と１画素内の浮遊容量を足し合わせた容量をＣｅとすると、Ｃｅ・Ｒｒが薄膜型電子源素子３０１に印加する信号電圧の変化の時定数になる。
したがって、画像表示装置として用いる場合には、（Ｃｅ・Ｒｒ＜１Ｈ）でなければならない。
ここで、１Ｈは、水平走査期間であり、フィールド周波数ｆ、実効走査線数Ｎｅｆｆ（２本同時駆動の場合は（走査線数÷２））とすると、水平走査期間（１Ｈ）は下記（１）式で表される。
【数１】
１Ｈ＝１／（ｆ・Ｎｅｆｆ） ・・・・・・・・・・・・・・・・ （１）
例えば、ｆ＝６０Ｈｚ、Ｎｅｆｆ＝２５６の場合は、１Ｈ＝６４μｓとなる。
【００１０】
本発明の第２の効果は、配線抵抗や駆動回路の特性バラツキの影響を低減できることである。
薄膜型電子源３０１の両電極（上部電極１１、下部電極１３）間に印加するダイオード電圧（Ｖｄ）と流れるダイオード電流（Ｉｄ）との間には、下記（２）式に示すような関数関係がある。
【数２】
Ｉｄ＝ｆ（Ｖｄ） ・・・・・・・・・・・・・・・・・・・ （２）
一方、行電極３１０と列電極３１１を合わせた配線抵抗をＲ（ｌｉｎｅ）とし、行電極駆動回路４１の出力インピーダンスをＺｏｕｔ（ｒｏｗ）、列電極駆動回路４２の出力インピーダンスをＺｏｕｔ（ｃｏｌｕｍｎ）とする。
行電極駆動回路４１の出力電圧と列電極駆動回路４２の出力電圧との差、即ち、外部印加電圧をＶ０とすると、薄膜型電子源素子３０１の両端に印加されるダイオード電圧（Ｖｄ）は下記（３）式で表される。
【数３】
Ｖｄ＝Ｖ０−Ｉｄ（Ｒ（ｌｉｎｅ）＋Ｚｏｕｔ（ｒｏｗ）＋Ｚｏｕｔ（ｃｏｌｕｍｎ））・・・・・・・・・・・・・・・・・・・・ （３）
【００１１】
したがって、薄膜型電子源素子３０１に流れるダイオード電流（Ｉｄ）は下記（４）で表される。
【数４】
Ｉｄ＝ｆ［Ｖ０−Ｉｄ（Ｒ（ｌｉｎｅ）＋Ｚｏｕｔ（ｒｏｗ）＋Ｚｏｕｔ（ｃｏｌｕｍｎ））］・・・・・・・・・・・・・・・・・・・・ （４）
このため、Ｒ（ｌｉｎｅ）、Ｚｏｕｔ（ｒｏｗ）、Ｚｏｕｔ（ｃｏｌｕｍｎ）に、バラツキΔＲ（ｌｉｎｅ）、ΔＺｏｕｔ（ｒｏｗ）、ΔＺｏｕｔ（ｃｏｌｕｍｎ）があると、ダイオード電流（Ｉｄ）の電流値も変化する。
薄膜型電子源素子３０１から真空中に放出される電流（放出電流）（Ｉｅ）はダイオード電流（Ｉｄ）の電流値に応じて変化する。
したがって、画像表示装置においては、輝度ムラが発生することになる。
【００１２】
本発明においては、各薄膜型電子源素子毎に抵抗３０５を挿入しており、この抵抗値３０５の抵抗値をＲｒとすると、薄膜型電子源素子３０１の両端に印加されるダイオード電圧（Ｖｄ）は下記（５）式で表される。
【数５】
Ｖｄ＝Ｖ０−Ｉｄ（Ｒｒ＋Ｒ（ｌｉｎｅ）＋Ｚｏｕｔ（ｒｏｗ）＋Ｚｏｕｔ（ｃｏｌｕｍｎ））・・・・・・・・・・・・・・・・・・・・ （５）
したがって、バラツキΔＲ（ｌｉｎｅ）、ΔＺｏｕｔ（ｒｏｗ）、ΔＺｏｕｔ（ｃｏｌｕｍｎ）よりも、Ｒｒを大きく設定しておくことにより、これらのバラツキがダイオード電流（Ｉｄ）の電流値のバラツキを引き起こさなくなり、輝度ムラも発生しなくなる。
【００１３】
次に、画素抵抗３０５の抵抗値バラツキが放出電流量の変動に与える影響を考える。
薄膜型電子源素子３０１と画素抵抗３０５とを直列接続し、その全体に外部電圧Ｖ０を印加する場合を想定し、画素抵抗３０５の抵抗値Ｒのバラツキが薄膜型電子源素子３０１に流れる電流に与える影響を見積もる。
薄膜型電子源素子３０１のダイオード電流−電圧特性を、Ｉｄ＝ｆ（Ｖ）とし、画素抵抗３０５の抵抗値がＲ、Ｒ＋ΔＲの時に流れる電流を、それぞれＩ、ΔＩとすると、下記（６）式の関係がある。
【００１４】
【数６】

・・・・・・・・・・・・・・・・・・・・ （６）
したがって、画素抵抗３０５の抵抗値Ｒ＋ΔＲを、薄膜型電子源素子３０１の（動作領域での）微分抵抗ｒｅより小さくし、α≧１とすれば、前記（６）式は下記（７）のように変形できる。
【００１５】
【数７】

・・・・・・・・・・・・・・・・・・・・ （７）
これにより、画素抵抗３０５の抵抗バラツキΔＲが表示画像の均一性に与える影響は小さくなる。
言い換えると、画素抵抗３０５の抵抗値バラツキの許容量が大きくなり製造しやすくなる。
【００１６】
図１９は、従来の薄膜電子源マトリクスの薄膜型電子源素子構造を示す平面図である。
図１９に示すように、従来の薄膜電子源マトリクスでは、行電極３１０と列電極３１１とが、実際に空間的に交差する部分に薄膜型電子源素子３０１を形成していたために、薄膜型電子源素子３０１のみを行電極３１０あるいは列電極３１１から切り離すことが困難だった。
本発明では、以下の実施の形態で詳述するように、各画素の電子源構造を工夫することにより、レーザー・リペアリング技術や通電加熱焼損を用いて、特定画素中の複数の薄膜型電子源素子３０１のうち一方を容易に切り離せるようにして、これにより、欠陥の発生を低減することができる。
即ち、本発明では、製造段階で薄膜型電子源素子３０１の短絡不良を見出した場合に、その素子を切り離すことによって「線欠陥」および「完全点欠陥」の発生を防ぐことができる。
なお、１画素に２個の薄膜電子源を形成した構成で、一方の薄膜電子源を切り離した場合、定電圧パルスを印加して駆動した場合は、その画素の発光輝度は正規の輝度の半分になる。いわゆる「２分の１欠陥」の状態である。
一方、定電流パルスを印加して駆動した場合は、放出電流量は正規の場合と同じなので、正規の場合と同じ明るさになる。
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、下部電極と、電子加速層と、上部電極とを有し、前記上部電極に正極性の電圧を印加した際に、前記上部電極表面から電子を放出する複数個の電子源素子と、前記複数個の電子源素子の前記下部電極に駆動電圧を印加する複数の第１の電極と、前記複数個の電子源素子の前記上部電極に駆動電圧を印加する複数の第２の電極とを有する第１の基板を備える画像表示表示装置であって、前記表示素子は、複数個の画素を有し、前記複数個の画素の少なくとも１つは、ｎ（ｎ≧２）個の前記電子源素子で構成され、かつ、前記ｎ個の電子源素子は、前記下部電極が抵抗素子を介して前記複数の第１の電極のいずれかに電気的に接続される構造、および前記上部電極が抵抗素子を介して前記複数の第２の電極のいずれかに電気的に接続される構造の少なくとも一方の構造を有することを特徴とする。
【００１８】
また、本発明は、下部電極と、電子加速層と、上部電極とを有し、前記上部電極に正極性の電圧を印加した際に、前記上部電極表面から電子を放出する複数個の電子源素子と、前記複数個の電子源素子の前記下部電極に駆動電圧を印加する複数の第１の電極と、前記複数個の電子源素子の前記上部電極に駆動電圧を印加する複数の第２の電極とを有する第１の基板を備える画像表示表示装置であって、複数個の画素の少なくとも１つは、ｎ（ｎ≧２）個の前記電子源素子で構成され、かつ、前記ｎ個の電子源素子は、前記下部電極が接続配線を介して前記複数の第１の電極のいずれかに電気的に接続される構造、および前記上部電極が接続配線を介して前記複数の第２の電極のいずれかに電気的に接続される構造の少なくとも一方の構造を有することを特徴とする。
【００１９】
また、本発明は、前記第１の電極および第２の電極の少なくとも１つは、前記１画素に対して複数本形成されていることを特徴とする。
また、本発明は、前記１画素に対して、複数本形成された前記第１の電極、あるいは、第２の電極のうちいずれか１本を、駆動手段から電気的に切断したことを特徴とする。
また、本発明は、前記複数個の画素のすべては、前記ｎ個の電子源素子で構成され、前記すべての画素に対して、複数本形成された前記第１の電極、あるいは、第２の電極のうちいずれか１本を、駆動手段から電気的に切断したことを特徴とする。
【００２０】
本発明の好ましい実施の形態では、前記各第１の電極に駆動電圧を供給する第１の駆動手段と、前記各第２の電極に駆動電圧を供給する第２の駆動手段とを備え、前記抵抗素子の抵抗値が、前記第１の駆動手段の出力インピーダンスあるいは前記第２の駆動手段の出力インピーダンスのうちの大きい方の値を１０倍した値よりも大きくされる。
本発明の好ましい実施の形態では、前記抵抗素子の抵抗値をＲ、前記電子源素子の静電容量をＣとするとき、前記抵抗素子の抵抗値と、前記電子源素子の静電容量との積（Ｒ・Ｃ）が、表示する映像信号の水平走査期間１Ｈより小さくされる。
本発明の好ましい実施の形態では、前記抵抗素子の抵抗値が、前記電子源素子の動作領域での微分抵抗よりも小さくされる。
本発明の好ましい実施の形態では、前記抵抗素子が、その少なくとも一部が、前記第１の電極および前記第２の電極のいずれとも交差しないように設けられる。
本発明の好ましい実施の形態では、前記抵抗素子が、折り曲げ部を有し、あるいは、前記抵抗素子が、線幅が他の部分より狭い部分、あるいは膜厚が他の部分より薄い部分を有する。
【００２１】
本発明の好ましい実施の形態では、前記第１の電極は、前記各電子源素子の下部電極を兼用し、前記抵抗素子が接続される電子源素子は、その上部電極が前記抵抗素子を介して前記第２の電極に接続される。
本発明の好ましい実施の形態では、前記抵抗素子が接続される電子源素子は、前記上部電極と電気的に接続される上部電極バスライン下地膜を有し、前記抵抗素子は、前記上部電極バスライン下地膜と同一の材料を用いて構成される。
本発明の好ましい実施の形態では、前記抵抗素子は、前記抵抗素子が接続される電子源素子の上部電極と同一の材料を用いて構成される。
本発明の好ましい実施の形態では、前記抵抗素子が切断され、前記第１の電極あるいは前記第２の電極と電気的に切り離された電子源素子を有する。
本発明の好ましい実施の形態では、前記接続配線が、その少なくとも一部が、前記第１の電極および前記第２の電極のいずれとも交差しないように設けられる。
本発明の好ましい実施の形態では、前記接続配線が、折り曲げ部を有し、あるいは、前記接続配線が、線幅が他の部分より狭い部分、あるいは膜厚が他の部分より薄い部分を有する。
本発明の好ましい実施の形態では、前記接続配線が切断され、前記第１の電極あるいは前記第２の電極と電気的に切り離された電子源素子を有する。
本発明の好ましい実施の形態では、前記１画素に対して複数本形成された第１の電極および第２の電極の少なくとも１つの電極のうち、いずれか１本を電気的に切断する電気的な切断を、駆動回路内で行う。
本発明の好ましい実施の形態では、前述の電気的な切断を、製造工程中に行う。
本発明の好ましい実施の形態では、前記電子加速層が、絶縁層、半導体と絶縁体との積層膜、あるいは、ポーラスシリコンで構成される。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施の形態１］
本発明の実施の形態１の画像表示装置は、電子放出電子源である薄膜型電子源マトリクスと蛍光体との組み合わせによって、各ドットの輝度変調素子を形成した表示パネル（本発明の表示素子）を用い、当該表示パネルの行電極及び列電極に駆動回路を接続して構成される。
ここで、表示パネルは、薄膜電子源マトリクスが形成された電子源板と蛍光体パターンが形成された蛍光表示板とから構成される。
図２は、本実施の形態１の電子源板の薄膜電子源マトリクスの一部の構成を示す平面図であり、図３は、本実施の形態１の電子源板と蛍光表示板との位置関係を示す平面図である。
また、図４は、本実施の形態１の画像表示装置の構成を示す要部断面図であり、同図（ａ）は、図２および図３に示すＡ−Ｂ切断線に沿う断面図、同図（ｂ）は、図２および図３に示すＣ−Ｄ切断線に沿う断面図である。
但し、図２および図３において、基板１４の図示は省略している。
【００２３】
さらに、図４では、高さ方向の縮尺は任意である。
即ち、下部電極１３や上部電極バスライン３２などは数μｍ以下の厚さであるが、基板１４と基板１１０との距離は１〜３ｍｍ程度の長さである。
また、以下の説明では、３行×３列の電子源マトリクスを用いて説明するが、実際の表示パネルでの行・列数は、数１００行〜数１０００行、および数千列になることは言うまでもない。
なお、図２において、点線で囲まれた領域３５は電子放出部（本発明の電子源素子）を示す。
電子放出部３５は絶縁層１２で規定された場所でこの領域内から電子が真空中に放出される。
電子放出部３５は上部電極１１で覆われるため平面図には現れないので、点線で図示してある。
【００２４】
図５は、本実施の形態の電子源板の製造方法を説明するための図である。
なお、本実施の形態では、１画素（カラー画像表示の場合はサブ画素）に、２つの電子放出部３５が形成されるが、この図５では、１画素内の１つの電子放出部３５の製造方法についてのみ図示している。
即ち、この図５では、図２および図３に示す、行電極３１０の一つと列電極３１１の一つとの交点に形成する一つの薄膜型電子源素子３０１のみを取り出して描いているが、実際には、図２および図３に示すように複数の薄膜型電子源素子３０１がマトリクス状に配置されている。
さらに、図５の右の列は平面図であり、左の列は、右の図の中のＡ−Ｂ線に沿う断面図である。
以下、図５を用いて、本実施の形態の電子源板の薄膜電子源マトリクスの製造方法について説明する。
ガラスなどの絶縁性基板１４上に、下部電極１３用の導電膜を、例えば、３００ｎｍの膜厚に形成する。
下部電極１３用の材料としては、例えば、アルミニウム（Ａｌ；以下、Ａｌと称する。）合金を用いることができる。
ここでは、Ａｌ−ネオジム（Ｎｄ；以下、Ｎｄと称する。）合金を用いた。
このＡｌ合金膜の形成には、例えば、スパッタリング法や抵抗加熱蒸着法などを用いる。
【００２５】
次に、このＡｌ合金膜を、フォトリソグラフィによるレジスト形成と、それに続くエッチングとによりストライプ状に加工し、図５（ａ）に示すように、下部電極１３を形成する。
ここで用いるレジストはエッチングに適したものであればよく、また、エッチングもウエットエッチング、ドライエッチングのいずれも可能である。
次に、レジストを塗布して紫外線で露光してパターニングし、図５（ｂ）に示すように、レジストパターン５０１を形成する。
レジストには、例えば、キノンジアザイド系のポジ型レジストを用いる。
次に、レジストパターン５０１を付けたまま、陽極酸化を行い、図５（ｃ）に示すように、保護絶縁層１５を形成する。
本実施の形態では、この陽極酸化において化成電圧１００Ｖ程度とし、保護絶縁層１５の膜厚を１４０ｎｍ程度とした。
レジストパターン５０１をアセトンなどの有機溶媒で剥離した後、レジストで被覆されていた下部電極表面を再度陽極酸化して、図５（ｄ）に示すように、絶縁層１２を形成する。
本実施の形態では、この再陽極酸化において化成電圧を６Ｖに設定し、絶縁層膜厚を８ｎｍとした。
【００２６】
次に、上部電極バスライン下地膜用の導電膜を形成し、レジストをパターニングしてエッチングを行い、図５（ｅ）に示すように、上部電極バスライン下地膜３３を形成する。
本実施の形態では、上部電極バスライン下地膜の材料としてチタン（Ｔｉ）を用い、膜厚は２０ｎｍ程度とした。
次に、上部電極バスライン用の導電膜を形成し、レジストをパターニングしてエッチングを行い、図５（ｆ）に示すように、上部電極バスライン３２と列電極３３１とを形成する。
本実施の形態では、上部電極バスライン３２と列電極３３１の材料として、Ａｌ合金を用い、膜厚３００ｎｍ程度とした。
なお、上部電極バスライン３２および列電極３３１の材料には、金（Ａｕ）などを用いても良い。
【００２７】
次に、膜厚１ｎｍのイリジウム（Ｉｒ）、膜厚２ｎｍの白金（Ｐｔ）、膜厚３ｎｍの金（Ａｕ）を、この順でスパッタリングにより形成する。
レジストとエッチングによるパターン化により、Ｉｒ−Ｐｔ−Ａｕの積層膜をパターン化し、図５（ｇ）に示すように、上部電極１１とする。
なお、図５（ｇ）において、点線で囲まれた領域３５は電子放出部を示す。
電子放出部３５は絶縁層１２で規定された場所でこの領域内から電子が真空中に放出される。
以上のプロセスにより、基板１４上に薄膜電子源マトリクスが完成する。
本実施の形態の薄膜電子源マトリクスにおいては、絶縁層１２で規定された領域（電子放出部３５）、即ち、レジストパターン５０１で規定した領域から電子が放出される。
電子放出部３５の周辺部には、厚い絶縁膜である保護絶縁層１５を形成してあるため、上部電極−下部電極間に印加される電界が下部電極１３の辺または角部に集中しなくなり、長時間にわたって安定な電子放出特性が得られる。
【００２８】
上部電極バスライン下地膜３３には３つの役割がある。
第１の役割は、膜厚の薄いバスライン下地膜３３を設けることにより、膜厚が１０ｎｍ程度、あるいはそれ以下の上部電極１１と上部電極バスライン３２との電気的接触を確実にし、信頼性を向上させることである。
実際に、上部電極バスライン下地膜３３を除いて、上部電極バスライン３２の上に直接上部電極１１を形成すると、上部電極バスライン３２（膜厚数１００ｎｍ）の段差部分において上部電極１１が断線しやすくなり、上部電極バスライン３２−上部電極１１間の電気的接続の信頼性が低下する。
【００２９】
第２の役割は、画素抵抗３０５を形成することである。
図５（ｇ）に示すように、画素抵抗３０５は折り曲げられて形成され、この画素抵抗３０５の抵抗値は、上部電極バスライン３２と列電極３１１との間の抵抗値として定義される。
この抵抗値は、画素抵抗３０５の材料と、膜厚、画素抵抗３０５の部分の幾何学的形状で決まる。
例えば、本実施の形態のように、上部電極バスライン下地膜材料にチタン（Ｔｉ）を用い、膜厚を２０ｎｍとし、長さ／幅比を４０程度にすると、画素抵抗３０５の抵抗値Ｒｒは１ｋΩ程度になる。
また、膜厚２０ｎｍの窒化チタン（ＴｉＮ）膜を用いる場合は、長さ／幅比を１０程度として、画素抵抗３０５を１ｋΩ程度にすればよい。
薄膜型電子源素子３０１の動作領域での微分抵抗（ｒｅ）は数１０ｋΩなので（ｒｅ／Ｒｒ＞１）の条件を十分満たす。
したがって、前述の理由で、画素抵抗３０５の抵抗値バラツキが表示画像に与える影響は小さくなる。
また、薄膜型電子源素子３０１の静電容量Ｃｅは０．１ｎＦ程度なので、Ｃｅ・Ｒｒ＝０．１μｓ程度であり、Ｃｅ・Ｒｒ＜１Ｈの条件も十分満たす。
ここで、１Ｈとは、１行の信号印加期間で、画像表示装置の走査線数やリフレッシュレート（フィールド周期）などにより異なるが、一般的には１Ｈ＝１０〜６４μｓである。
【００３０】
第３の役割は、製造時に短絡不良を起こした薄膜型電子源素子３０１を列電極３１１から切り離すための「切断箇所」となることである。
これは、問題の薄膜型電子源素子３０１に対応する行電極−列電極間に電圧を印加して画素抵抗３０５を焼損させて切断しても良い。
あるいは、レーザー・ビームを画素抵抗３０５の箇所に照射して切断しても良い。
この部分は膜厚の薄い上部電極バスライン下地膜３３で形成されているため、切断しやすい。
また、画素抵抗３０５の下には他の構成物が配置されていないので、レーザー・ビーム照射により他の部位に影響を与えない。
即ち、画素抵抗３０５の少なくとも一部が、行電極３１０と列電極３１１のいずれとも交差しない場所にあることが重要である。
なお、製造時に短絡不良を起こした薄膜型電子源素子３０１を列電極３１１から切り離す場合には、画素抵抗３０５に代えて、列電極３１１と薄膜型電子源素子３０１とを接続する接続配線であってもかまわない。
【００３１】
図６は、本実施の形態の画素抵抗３０５の他の形状を示す図である。
この図６は、図５の（ｆ）に対応するものであり、図６（ａ）に示すように、画素抵抗３０５一部分に細い部分を設けたり、図６（ｂ）のように一部分に膜厚が薄い部分を設けても良い。
このようにすると、レーザービーム照射などによる切断時に、より容易に切断できるようになる。
以上説明したように、本実施の形態の利点は、上部電極バスライン３２と上部電極１１との電気的接続性の信頼性向上のために用いる上部電極バスライン下地膜３３の形成工程を利用して画素抵抗３０５を形成していることである。
これはバスライン下地膜３３と同一の材料を用いて画素抵抗３０５を形成していることから可能になる。
即ち、図５の製作プロセスからわかるように、従来と同じリソグラフィー回数で画素抵抗を導入している。
したがって、画素抵抗３０５の導入による製造コストの上昇がない。
【００３２】
ただし、本発明はこれに制限されるものではなく、バスライン下地膜３３と異なる材料を用いて画素抵抗３０５を形成してももちろんよい。
また、画素抵抗３０５の抵抗値の製造バラツキを発生させる幾何学的要因は、画素抵抗３０５の幅と長さであるが、前者（幅）は画素抵抗３０５を形成する際のフォトマスクで規定されるのでバラツキが少ない。
後者（長さ）は列電極３１１と上部電極バスライン３２を形成する際のフォトマスクで規定されるのでバラツキが少ない。即ち、画素抵抗３０５をバラツキが少なく形成することが可能である。
下部電極１３と基板１４との間には下部電極１３の膜厚分（３００ｎｍ程度）の段差がある。
本実施の形態では、図２、図４からわかるように、この段差部分に上部電極バスライン３２（膜厚３００ｎｍ程度）がまたがるようにして、段差部分での断線が起こらないようにしている。
【００３３】
本実施の形態の蛍光表示板は、ソーダガラス等の基板１１０に形成されるブラックマトリクス１２０と、このブラックマトリクス１２０の溝内に形成される赤（Ｒ）・緑（Ｇ）・青（Ｂ）の蛍光体（１１４Ａ〜１１４Ｃ）と、これらの上に形成されるメタルバック膜１２２とで構成される。
以下、本実施の形態の蛍光表示板の作成方法について説明する。
まず、表示装置のコントラストを上げる目的で、基板１１０上に、ブラックマトリクス１２０を形成する（図４（ｂ）参照）。
次に、赤色蛍光体１１４Ａ、緑色蛍光体１１４Ｂ、青色蛍光体１１４Ｃを形成する。
これら蛍光体のパターン化は、通常の陰極線管の蛍光面に用いられるのと同様に、フォトリソグラフィーを用いて行った。
蛍光体としては、例えば、赤色にＹ_２Ｏ_２Ｓ：Ｅｕ（Ｐ２２−Ｒ）、緑色にＺｎＳ：Ｃｕ、Ａｌ（Ｐ２２−Ｇ）、青色にＺｎＳ：Ａｇ（Ｐ２２−Ｂ）を用いた。
次いで、ニトロセルロースなどの膜でフィルミングした後、基板１１０全体にＡｌを、膜厚５０〜３００ｎｍ程度蒸着してメタルバック膜１２２とする。
その後、基板１１０を４００℃程度に加熱してフィルミング膜やポリビニルアルコール（ＰＶＡ）などの有機物を加熱分解する。このようにして、蛍光表示板が完成する。
【００３４】
このように製作した電子源板と、蛍光表示板とを、スペーサ６０を挟み込んでフリットガラスを用いて封着する。
蛍光表示板に形成された蛍光体（１１４Ａ〜１１４Ｃ）と、電子源板の薄膜電子源マトリクスとの位置関係は図３に示したとおりである。
なお、図３では、蛍光体（１１４Ａ〜１１４Ｃ）やブラックマトリクス１２０と基板上構成物との位置関係を示すために、基板１１０上の構成物は斜線のみで示してある。
電子放出部３５、即ち、絶縁層１２が形成された部分と、蛍光体（１１４Ａ〜１１４Ｃ）の幅との関係が重要である。
本実施の形態では、薄膜型電子源３０１から放出される電子ビームは多少空間的に広がることを考慮して、電子放出部３５の幅は、蛍光体（１１４Ａ〜１１４Ｃ）の幅よりも狭く設計している。
さらに、図３は、電子放出部３５と蛍光体（１１４Ａ〜１１４Ｃ）の位置関係を示すための図なので、基板１４上の他の構成物、例えば、上部電極１１、上部電極バスライン３２、画素抵抗３０５などは省略してある。
【００３５】
基板１１０−基板１４間の距離は１〜３ｍｍ程度とする。
スペーサ６０は表示パネル内部を真空にしたときに、大気圧の外部からの力による表示パネルの破損を防ぐために挿入する。
したがって、基板１４、基板１１０に厚さ３ｍｍのガラスを用いて、幅４ｃｍ×長さ９ｃｍ程度以下の表示面積の表示装置を製作する場合には、基板１１０と基板１４自体の機械強度で大気圧に耐え得るので、スペーサ６０を挿入する必要はない。
スペーサ６０の形状は、例えば、図３のように直方体形状とする。
ここでは、３行毎にスペーサの支柱を設けているが、機械強度が耐える範囲で、支柱の数（配置密度）を減らしてかまわない。
スペーサ６０としては、ガラス製またはセラミクス製で、板状あるいは柱状の支柱を並べて配置する。
なお、図４（ａ）において、スペーサ６０が基板１４側に接していないように見えるが、実際には基板１４上の列電極３１１に接している。
図４（ａ）では列電極３１１の膜厚分だけ隙間が出来るわけである。
【００３６】
封着した表示パネルは、１×１０^−７Ｔｏｒｒ程度の真空に排気して、封止する。
表示パネル内の真空度を高真空に維持するために、封止の直前あるいは直後に、表示パネル内の所定の位置（図示せず）でゲッター膜の形成またはゲッター材の活性化を行う。
例えば、バリウム（Ｂａ）を主成分とするゲッター材の場合、高周波誘導加熱によりゲッター膜を形成できる。
このようにして、薄膜電子源マトリクスを用いた表示パネルが完成する。
本実施の形態では、基板１１０−基板１４間の距離は１〜３ｍｍ程度と大きいので、メタルバック膜１２２に印加する加速電圧を３〜６ＫＶと高電圧にでき、したがって、前記したように、蛍光体（１１４Ａ〜１１４Ｃ）には陰極線管（ＣＲＴ）用の蛍光体を使用することができる。
【００３７】
図７は、本実施の形態の表示パネルに、駆動回路を接続した状態を示す結線図である。
行電極３１０（下部電極１３）は行電極駆動回路４１に接続され、列電極３１１（上部電極バスライン３２）は列電極駆動回路４２に接続される。
ここで、各駆動回路（４１、４２）と、電子源板との接続は、例えば、テープキャリアパッケージを異方性導電膜で圧着したものや、各駆動回路（４１、４２）を構成する半導体チップを、電子源板の基板１４上に直接実装するチップオングラス等によって行う。
メタルバック膜１２２には、加速電圧源４３から３〜６ＫＶ程度の加速電圧が常時印加される。
【００３８】
図８は、図７に示す各駆動回路から出力される駆動電圧の波形の一例を示すタイミングチャートである。
ここで、ｎ番目の行電極３１０をＲｎ，ｍ番目の列電極３１１をＣｍ，ｎ番目の行電極３１０と、ｍ番目の列電極３１１との交点のドットを（ｎ，ｍ）で表すことにする。
時刻ｔ０ではいずれの電極も電圧ゼロであるので電子は放出されず、したがって、蛍光体（１１４Ａ〜１１４Ｃ）は発光しない。
時刻ｔ１において、Ｒ１の行電極３１０に、行電極駆動回路４１から（Ｖ_Ｒ１）なる駆動電圧を、（Ｃ１，Ｃ２）の列電極３１１に、列電極駆動回路４２から（Ｖ_Ｃ１）なる駆動電圧を印加する。
ドット（１，１）、（１，２）の上部電極１１と下部電極１３との間には画素抵抗３０５を介して（Ｖ_Ｃ１−Ｖ_Ｒ１）なる電圧が印加されるので、（Ｖ_Ｃ１−Ｖ_Ｒ１）の電圧を電子放出開始電圧以上に設定しておけば、この２つのドットの薄膜型電子源からは電子が真空中に放出される。
本実施の形態では、Ｖ_Ｒ１＝−５Ｖ，Ｖ_Ｃ１＝４．５Ｖとした。
【００３９】
放出された電子は、メタルバック膜１２２に印加された電圧により加速された後、蛍光体（１１４Ａ〜１１４Ｃ）に衝突し、蛍光体（１１４Ａ〜１１４Ｃ）を発光させる。
時刻ｔ２において、Ｒ２の行電極３１０に、行電極駆動回路４１から（Ｖ_Ｒ１）なる駆動電圧を印加し、Ｃ１の列電極３１１、列電極駆動回路４２から（Ｖ_Ｃ１）なる電圧を印加すると、同様に、ドット（２，１）が点灯する。
ここで、図８に示す電圧波形の駆動電圧を、行電極３１０および列電極３１１に印加すると、図７の斜線を施したドットのみが点灯する。
このようにして、列電極３１１に印加する信号を変えることにより、所望の画像または情報を表示することができる。
【００４０】
ここで、複数個の電子源のうち１個、例えば、図２の薄膜電子源素子４６１が不良により電子放出しない場合を考える。
本発明によれば、前述のように他の薄膜電子源素子は動作をするので、不良の薄膜電子源素子４６１と対の薄膜電子源素子４６２は、正しく電子放出をする。
したがって、ドット（３，３）は、正常動作時と比べて１／２の輝度になるが、非発光（完全点欠陥）にはならない。
また、列電極３１１に印加する駆動電圧（Ｖ_Ｃ１）の大きさを画像信号に合わせて適宜変えることにより、階調のある画像を表示することができる。
なお、絶縁層１２中に蓄積される電荷を開放するために、図８の時刻ｔ４において、全ての行電極３１０に、行電極駆動回路４１から（Ｖ_Ｒ２）なる駆動電圧を印加し、同時に、全ての列電極に、列電極駆動回路４２から０Ｖの駆動電圧を印加する。
ここで、Ｖ_Ｒ２＝５Ｖであるので、薄膜型電子源３０１には−Ｖ_Ｒ２＝−５Ｖの電圧が印加される。
このように、電子放出時とは逆極性の電圧（反転パルス）を印加することにより薄膜電子源の寿命特性を向上できる。
なお、反転パルスを印加する期間（図１１のｔ４〜ｔ５，ｔ８〜ｔ９）としては、映像信号の垂直帰線期間を用いると、映像信号との整合性が良い。
【００４１】
以上説明したように、本実施の形態の画像表示装置によれば、１画素（または、カラー表示の場合は１サブ画素）が完全に非点灯になる「完全点欠陥」を防止できるので、歩留まりを向上させることが可能となる。
また、本実施の形態の画像表示装置によれば、点欠陥を防止できるので、歩留まりを向上させることが可能となる。
さらに、本実施の形態の画像表示装置によれば、配線抵抗３０５のバラツキや駆動回路の特性バラツキが、輝度や放出電流量の面内バラツキに与える影響を低減することができるので、製造が容易になり、製造コストを低減することが可能となる。
【００４２】
［実施の形態２］
図９は、本発明の実施の形態２の電子源板の薄膜電子源マトリクスの一薄膜型電子源素子３０１の構成を示す図であり、右側が平面図、左側がＡ−Ｂ切断線に沿う断面図である。
本実施の形態では、上部電極１１と同一材料を用いて画素抵抗３０５を形成している。
このように、上部電極１１と同一の材料を用いて画素抵抗３０５を形成することにより、製造工程が簡略化される。
この場合の画素抵抗３０５の抵抗値は、前記実施の形態１と同様、列電極３１１と上部電極バスライン３２との間の抵抗値として定義される。
この画素構造以外は実施の形態１と同様である。
【００４３】
図１０は、本実施の形態の電子源板の薄膜電子源マトリクスの製造方法を説明するための図である。
なお、この図１０は、１画素内の１つの電子放出部３５の製造方法についてのみ図示している。
即ち、図１０では、図１において行電極３１０の一つと列電極３１１の一つとの交点に形成される一つの薄膜型電子源素子３０１のみを取り出して描いている。
図１０の右の列は、平面図であり、左の列は、右の図の中のＡ−Ｂ切断線に沿う断面図である。
図１０の（ｄ）までは、図５（ｄ）までと同じ方法で形成する。
次に、スズ（Ｓｎ）をドープした酸化インジウム（即ち、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜をスパッタリングで形成する。ここで、ＩＴＯ膜の膜厚は１０ｎｍ程度とした。
レジストとエッチングによるパターン化によりＩＴＯ膜をパターン化し、図１０（ｅ）に示すように、上部電極１１を形成する。
【００４４】
次に、図１０（ｆ）に示すパターンで、レジスト５０２を形成した後、電解メッキにより上部電極バスライン３２および列電極３１１を形成する。
本実施の形態では、電解金メッキ液を用い、上部電極１１に０．１Ａ／ｄｍ^２程度の電流を通電をすることにより、選択的に上部電極１１上に金の膜が成長する。
このようにして、膜厚４００ｎｍ程度のバスライン３２を形成する。
本実施の形態では金の電解メッキを用いたが、もちろん銅（Ｃｕ）、ニッケル（Ｎｉ）など他の電極材料を用いても良い。
メッキによりバスライン３２を形成した後、レジスト５０２を剥離することにより、図１０（ｇ）に示すように、本実施の形態の薄膜電子源マトリクスが完成する。
【００４５】
本実施の形態の特色は、膜厚の薄い上部電極１１が膜厚の厚いバスライン３２の下側にあることである。
このため、上部電極バスライン下地膜を介さなくても、上部電極バスライン３２と上部電極１１との間の電気的接続が信頼性良く確保できる。
また、図１０に示す製造方法は一例であり、図９に示す構造は、上部電極バスライン３２と列電極３１１の成膜にメッキを用いなくても形成可能であることは言うまでもない。
基板１１０上の蛍光体などの形成法、および薄膜型電子源素子３０１と蛍光体（１１４Ａ〜１１４Ｃ）との位置関係、および駆動回路の結線方法や駆動方法は、先に述べた実施の形態１と同様である。
本実施の形態でも、前記実施の形態と同様、１画素（または、カラー表示の場合は１サブ画素）が完全に非点灯になる「完全点欠陥」を防止でき、これにより、点欠陥を防止できるので、歩留まりを向上させることが可能となる。
また、本実施の形態の画像表示装置によれば、配線抵抗３０５のバラツキや駆動回路の特性バラツキが、輝度や放出電流量の面内バラツキに与える影響を低減することができるので、製造が容易になり、製造コストを低減することが可能となる。
【００４６】
［実施の形態３］
図１１は、本発明の実施の形態３の薄膜電子源マトリクスの概略構成を示す図である。
図１１に示すように、本実施の形態では、画素抵抗３０５を行電極３１０と薄膜型電子源素子３０１の間に挿入する。
より具体的には、薄膜型電子源素子３０１の下部電極１３と行電極３１０との間に画素抵抗３０５を挿入する。
図１１の画素構成を実現する一例として、具体的な画素構造を図１２、図１３に示す。
図１２は、本実施の形態の薄膜電子源マトリクスの平面図である。
図１３は、本実施の形態の一薄膜型電子源素子３０１の要部断面構造を示す断面図であり、同図（ａ）は図１２のＡ−Ｂ切断線に沿う断面図、同図（ｂ）は図１２のＣ−Ｄ切断線に沿う断面図である。
図１２に示すように、行電極３１０と下部電極１３との間を画素抵抗３０５で接続する。
画素抵抗３０５は画素抵抗絶縁層３０６で被覆され、行電極３１０は行電極絶縁層３１５で被覆される。
薄膜型電子源素子（画素）３０１に対応する部分に、下部電極１３をＡｌ−Ｎｄ合金などで形成する。
後は、前記実施の形態１で説明した方法と、ほぼ同様の方法で薄膜型電子源を形成すればよい。
【００４７】
図１２から分かるように、本実施の形態では、列電極３１１と上部電極バスライン３２とが同一である。
このため、隣接する列のピッチを細かく製作することが容易である。
ＲＧＢ縦ストライプ型のｓｕｂ−ｐｉｘｅｌ構成のカラー表示装置においては、列方向のｓｕｂ−ｐｉｘｅｌピッチ、即ち、薄膜型電子源素子３０１の配列ピッチが、行方向ピッチの１／３になるので、列方向ピッチが細かくできることは重要であり、これがこの画素構造の利点である。
但し、前記実施の形態１、２と比べて製造工程が少し複雑になるのが欠点である。
基板１１０上の蛍光体などの形成法、および薄膜型電子源素子３０１と蛍光体（１１４Ａ〜１１４Ｃ）との位置関係、および駆動回路の結線方法や駆動方法は、前記実施の形態１と同様である。
【００４８】
本実施の形態でも、前記実施の形態と同様、１画素（または、カラー表示の場合は１サブ画素）が完全に非点灯になる「完全点欠陥」を防止でき、これにより、点欠陥を防止できるので、歩留まりを向上させることが可能となる。
また、本実施の形態の画像表示装置によれば、配線抵抗３０５のバラツキや駆動回路の特性バラツキが、輝度や放出電流量の面内バラツキに与える影響を低減することができるので、製造が容易になり、製造コストを低減することが可能となる。
なお、前記説明では、画素抵抗３０５を列電極３１１に接続する例（図１）と行電極３１０に接続する例（図１１）とを述べたが、列電極３１１と行電極３１０の両方に画素抵抗３０５を挿入しても本発明の効果が得られることは言うまでもない。
【００４９】
［実施の形態４］
図１４は、本発明の実施の形態４でのマトリクス構成の概略構成を示す図である。
図１５は本発明の実施の形態４での電子源板の薄膜電子源マトリクスの一部の構成を示す図である。
各画素毎に２個の電子源素子（３０１Ａ，３０１Ｂ）を設け、かつ、それぞれの電子源素子を行電極（３１０Ａ，３１０Ｂ）に接続する。
即ち、基板１４上では、画素１行に対して２本の行電極（３１０Ａ，３１０Ｂ）がある。
２本の行電極は、駆動回路内あるいは回路と基板１４との接続手段内で結線する。
本実施の形態によれば、駆動回路を接続する前の段階で、電子源素子（３０１Ａ，３０１Ｂ）のいずれに不良が発生したかを容易に知ることが出来る。
例えば、行電極３１０Ａと列電極３１１の各々と、また行電極３１０Ｂと列電極３１１の各々との抵抗を測定すればよい。
また、ショート不良が発生した場合に通電加熱により画素抵抗３０５を切断する場合に、電子源素子３０１Ａまたは電子源素子３０１Ｂのいずれかの電子源素子を独立に通電できるので好ましい。
また、不良電子源素子が特定できるので、レーザーリペアなどの手段で不良電子源素子を切断する場合にも修復が容易である。
このようにして、不良電子源素子部分を修復した後、駆動回路に結線する。
【００５０】
図１５は、本実施の形態での電子源板での電子源マトリクスの一部の構成を示すものである。
電子源素子３０１Ａと電子源素子３０１Ｂとが、それぞれ別の行電極３１０Ａと行電極３１０Ｂとに、抵抗３０５を介して接続されている。
なお、行電極３１０Ａと行電極３１０Ｂの表面には保護絶縁層１５が形成されており、図１５ではそのように記してある。
本実施の形態の電子源板および表示装置は、実施の形態１の場合と同様の方法で形成できる。駆動方法も実施の形態１の場合と同様である。
なお、図１４では、電子源素子（３０１Ａ，３０１Ｂ）と列電極３１１とを画素抵抗３０５を介して結線した図を示したが、抵抗の代わりに接続配線を介して接続しても良い。
この場合は、不良電子源素子を見出した場合、レーザーリペアなどの手段で切り離す。
【００５１】
さらに、本実施の形態では、電子源素子３０１Ａと電子源素子３０１Ｂとを、それぞれ別の列電極に、抵抗３０５を介して接続するようにしてもよい。
本実施の形態でも、前記実施の形態と同様、１画素（または、カラー表示の場合は１サブ画素）が完全に非点灯になる「完全点欠陥」を防止でき、これにより、点欠陥を防止できるので、歩留まりを向上させることが可能となる。
また、本実施の形態の画像表示装置によれば、配線抵抗３０５のバラツキや駆動回路の特性バラツキが、輝度や放出電流量の面内バラツキに与える影響を低減することができるので、製造が容易になり、製造コストを低減することが可能となる。
【００５２】
［実施の形態５］
図１６は、本発明の実施の形態５のマトリクス構成の概略構成を示す図である。
本実施の形態では、電子源板の構成は実施の形態４と同じである。
但し、駆動回路内、あるいは駆動回路と基板１４との接続部分内にスイッチ６０２が形成されている。
スイッチ６０２は、ヒューズのようにいったん切断したら切断したままの状態に有るものでも良いし、あるいはアナログスイッチのように電気的に接続・非接続を切り替えできるものでもよい。
本実施の形態では、スイッチ６０２により不良電子源素子が接続されてる行電極３１０を駆動回路から切り離す。
行電極（３１０Ａ，３１０Ｂ）のいずれについても不良電子源素子が無い場合には、どちらか一方のスイッチ６０２を切断する。
例えば、２行２列目の画素内の電子源３０１Ａが不良電子源素子で有った場合には、図１６のようなスイッチ設定にすればよい。
このようにすると、駆動回路には電子源素子のみが接続されることになるので、欠陥のない画像を表示できる。
【００５３】
なお、図１６では、行電極（３１０Ａ，３１０Ｂ）と電子源素子（３０１Ａ，３０１Ｂ）との結線を画素抵抗３０５を介して行っているが、抵抗の代わりに接続配線を介して接続しても良い。
また、図１６では、スイッチ６０２が駆動回路内、あるいは駆動回路と電子源板との接続部分内にスイッチ６０２が形成されているように記したが、スイッチ６０２を基板１４上に形成して、そのスイッチを切断しても同様の効果が得られることは言うまでもない。
駆動回路内でスイッチ６０２を形成すると、回路的にスイッチの切替が可能なので、容易に欠陥修復が行えるという利点がある。
本実施の形態でも、前記実施の形態と同様、１画素（または、カラー表示の場合は１サブ画素）が完全に非点灯になる「完全点欠陥」を防止でき、これにより、点欠陥を防止できるので、歩留まりを向上させることが可能となる。
また、本実施の形態の画像表示装置によれば、配線抵抗３０５のバラツキや駆動回路の特性バラツキが、輝度や放出電流量の面内バラツキに与える影響を低減することができるので、製造が容易になり、製造コストを低減することが可能となる。
【００５４】
また、前記各実施の形態では、全ての電子源素子３０１に画素抵抗３０５を接続した実施の形態について説明したが、製造歩留まりが極端に下がらない範囲で、画素抵抗３０５が接続されていない電子源素子３０１がいくつかあってもよい。
さらに、以上の実施の形態では、１画素に２個の電子源素子３０１を設けた例を示したが、１画素に３個あるいは４個以上を設けてもよいことは言うまでもない。
１画素に３個の電子源素子を設けると、そのうち１個が不良となった場合で、定電圧駆動の場合でも、正規の輝度の２／３の輝度が得られるため、不良電子源素子の影響が一層小さくなる。
【００５５】
また、前記各実施の形態では、加速層として絶縁層を用いるＭＩＭ型薄膜電子源素子を用いた例について説明したが、本発明はこれに限定されるものではなく、電極として半導体を用いたＭＯＳ型トンネル電子源に対しても有効である。
あるいは、加速層にポーラスシリコンを用いる、電極−ポーラスシリコン−電極の構成とした電子源を用いてもよい。
この電子源は、例えば、Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｌｇｙ、 Ｂ、 Ｖｏｌ．１７、 Ｎｏ．３、 ｐｐ．１０７６〜１０７９ （１９９９）に述べられている。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００５６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明の画像表示装置によれば、１画素、あるいはカラー表示の場合は１サブ画素が完全に非点灯になる「完全点欠陥」を防止できるので、歩留まりを向上させることが可能となる。
（２）本発明の画像表示装置によれば、点欠陥を防止できるので、歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の画像表示装置の薄膜電子源マトリクスの一例の概略構成を示す図である。
【図２】本発明の実施の形態１の電子源板の薄膜電子源マトリクスの一部の構成を示す平面図である。
【図３】本発明の実施の形態１の電子源板と蛍光表示板との位置関係を示す平面図である。
【図４】本発明の実施の形態１の画像表示装置の構成を示す要部断面図である。
【図５】本発明の実施の形態１の電子源板の薄膜電子源マトリクスの製造方法を説明するための図である。
【図６】本発明の実施の形態１の画素抵抗の他の形状を示す図である。
【図７】本発明の実施の形態１の表示パネルに、駆動回路を接続した状態を示す結線図である。
【図８】図７に示す各駆動回路から出力される駆動電圧の波形の一例を示すタイミングチャートである。
【図９】本発明の実施の形態２の電子源板の薄膜電子源マトリクスの一薄膜型電子源素子の構成を示す図である。
【図１０】本発明の実施の形態２の電子源板の薄膜電子源マトリクスの製造方法を説明するための図である。
【図１１】本発明の実施の形態３の電子源板の薄膜電子源マトリクスの概略構成を示す図である。
【図１２】本発明の実施の形態３の電子源板の薄膜電子源マトリクスの平面図である。
【図１３】本発明の実施の形態３の一薄膜型電子源素子の要部断面構造を示す断面図である。
【図１４】本発明の実施の形態４の電子源板の薄膜電子源マトリクスの概略構成を示す図である。
【図１５】本発明の実施の形態４の電子源板の薄膜電子源マトリクスの一部の構成を示す平面図である。
【図１６】本発明の実施の形態５の電子源板の薄膜電子源マトリクスの概略構成を示す図である。
【図１７】薄膜電子源の動作原理を説明するための図である。
【図１８】従来の薄膜電子源マトリクスの概略構成を示す図である。
【図１９】従来の画像表示装置の画素構造を示す平面図である。
【符号の説明】
１０…空間部、１１…上部電極、１２…絶縁層、１３…下部電極、１４，１１０…基板、１５…保護絶縁層、３２…上部電極バスライン、３３…上部電極バスライン下地膜、３５…電子放出部、４１…行電極駆動回路、４２…列電極駆動回路、４３…加速電圧源、６０…スペーサ、１１４Ａ…赤色蛍光体、１１４Ｂ…緑色蛍光体、１１４Ｃ…青色蛍光体、１２０…ブラックマトリクス、１２２…メタルバック膜、３０１，３０１Ａ，３０１Ｂ，４６１，４６２…薄膜型電子源素子、３０５…画素抵抗、３０６…画素抵抗絶縁層、３１０，３１０Ａ，３１０Ｂ…行電極、３１１…列電極、３１５…行電極絶縁層、５０１，５０２…レジスト、６０２…スイッチ。

Claims (6)

1. 下部電極と、電子加速層と、上部電極とがこの順番に積層された構造を有し、前記上部電極に正極性の電圧を印加した際に、前記上部電極表面から電子を放出する複数個の電子源素子と、
   前記複数個の電子源素子の前記下部電極に駆動電圧を印加する複数の第１の電極と、
   前記複数個の電子源素子の前記上部電極に駆動電圧を印加する複数の第２の電極とを有する第１の基板と、
   蛍光体を有する第２の基板とを備え、前記第１の基板と前記第２の基板との間の空間が真空雰囲気とされる表示素子と、
   前記第１の電極に駆動電圧を供給する第１の駆動手段と、
   前記第２の電極に駆動電圧を供給する第２の駆動手段とを備える画像表示装置であって、
   前記表示素子は、複数個の画素を有し、
   前記複数個の画素の少なくとも１つは、ｎ（ｎ≧２）個の前記電子源素子で構成され、
   前記ｎ個の電子源素子は、前記下部電極が抵抗素子を介して前記複数の第１の電極のいずれかに電気的に接続される構造、および前記上部電極が抵抗素子を介して前記複数の第２の電極のいずれかに電気的に接続される構造の少なくとも一方の構造を有し、
   前記抵抗素子の抵抗値は、前記第１の駆動手段の出力インピーダンスあるいは前記第２の駆動手段の出力インピーダンスのうちの大きい方の値を１０倍した値よりも大きいことを特徴とする画像表示装置。
2. 下部電極と、電子加速層と、上部電極とがこの順番に積層された構造を有し、前記上部電極に正極性の電圧を印加した際に、前記上部電極表面から電子を放出する複数個の電子源素子と、
   前記複数個の電子源素子の前記下部電極に駆動電圧を印加する複数の第１の電極と、
   前記複数個の電子源素子の前記上部電極に駆動電圧を印加する複数の第２の電極とを有する第１の基板と、
   蛍光体を有する第２の基板とを備え、前記第１の基板と前記第２の基板との間の空間が真空雰囲気とされる表示素子を備える画像表示装置であって、
   前記表示素子は、複数個の画素を有し、
   前記複数個の画素の少なくとも１つは、ｎ（ｎ≧２）個の前記電子源素子で構成され、かつ、前記ｎ個の電子源素子は、前記上部電極が抵抗素子を介して前記複数の第２の電極と電気的に接続される構造を有し、
   前記電子源素子は、上部電極バスライン下地膜を有し、かつ前記抵抗素子は、前記上部電極バスライン下地膜と同一の材料を用いて構成したことを特徴とする画像表示装置。
3. 前記第１の電極および第２の電極の少なくとも１つは、前記１画素に対して複数本形成されていることを特徴とする請求項１または請求項２に記載の画像表示装置。
4. 前記１画素に対して、複数本形成された前記第１の電極、あるいは、第２の電極のうちいずれか１本を、駆動手段から電気的に切断したことを特徴とする請求項３に記載の画像表示装置。
5. 前記複数個の画素のすべては、前記ｎ個の電子源素子で構成され、
   前記すべての画素に対して、複数本形成された前記第１の電極、あるいは、第２の電極のうちいずれか１本を、駆動手段から電気的に切断したことを特徴とする請求項３に記載の画像表示装置。
6. 前記電子源素子の静電容量をＣとするとき、前記抵抗素子の抵抗値Ｒと、前記電子源素子の静電容量との積（Ｒ・Ｃ）が、表示する映像信号の水平走査期間よりも小さいことを特徴とする請求項１に記載の画像表示装置。

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