JP2936154B2 - 電荷結合素子を用いたファジイ推論回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ファジイ推論に関
し、特にメモリの容量を低減させ、推論の速度を増加さ
せ、ファジイ関数値を調節し易くした電荷結合素子を用
いたファジイ推論回路に関する。

【０００２】

【従来の技術】以下、添付図面を参照して従来のファジ
イ推論回路について説明する。図１は従来のファジイ推
論方法を示すブロック構成図であり、図２は従来のデジ
タル論理を用いたファジイルール記憶部のブロック構成
図である。まず、従来のファジイ推論回路は、図１に示
すように、制御しようとする制御対象物１の制御量をセ
ンサ部２で測定して、その測定した値をアナログ／デジ
タル（Ａ／Ｄ）コンバータ３に伝送するようになってい
る。アナログ／デジタル（Ａ／Ｄ）コンバータ３は、セ
ンサ部２で測定したアナログ値をデジタル値に変換して
デジタルロジック９に送る。デジタルロジック９にはフ
ァジイルール関数を記憶するファジイルール記憶部５と
クロック発生部４のクロック信号を受けてファジイ推論
するファジイ推論エンジン部６がある。ファジイ推論す
るファジイ推論エンジン部６は、ファジイルール記憶部
５に記憶されたルール値とアナログ／デジタル（Ａ／
Ｄ）コンバータ３から送られてきたデータとに基づいて
ファジイ推論を実行する。その推論値をデジタル／アナ
ログ（Ｄ／Ａ）コンバータ７へ送り、アナログに変換さ
れた推論値により制御対象物１を調整するようになって
いる。

【０００３】次に、このように構成された従来のデジタ
ル論理を用いたファジイルール記憶部５を図２に基づい
て説明する。ファジイルール記憶部５は、第１、第２、
第３の３つの記憶部８、９、１２を備えている。第１記
憶部８と第２記憶部９とはそれぞれ異なったファジイル
ール関数値を記憶する記憶部である。その第１、第２記
憶部８、９に記憶されていたルール値が比較部１０で比
較され、その比較した値から選択信号Ｓが出力され、選
択部１１へ入力される。選択部１１は、第１記憶部８と
第２記憶部９の値を受け、比較部１０で比較された値に
よる選択信号Ｓに基づいて第１記憶部８と第２記憶部９
のルール値のうち１つを選択して第３記憶部１２に送
る。第３記憶部１２に送られ、記憶されたルール値はフ
ァジイ推論エンジン部６に送られる。

【０００４】上記のように構成された従来のファジイ推
論回路の動作を説明する。まず、制御対象物１から制御
量を測定したセンサ部２は、測定されたアナログ値をア
ナログ／デジタル（Ａ／Ｄ）コンバータ３に伝送してデ
ジタル値に変換させる。次いで、アナログ／デジタル
（Ａ／Ｄ）コンバータ３で変換されたデジタル値をファ
ジイ推論エンジン部６に伝達する。そして、第１記憶部
８と第２記憶部９に記憶されたルール値を比較し、その
比較に基づいていずれかを選択して第３記憶部１２に送
って記憶させたルール値をファジイ推論エンジン部６に
伝送する。そして、ファジイ推論エンジン部６は、クロ
ック発生部４のクロック信号と、Ａ／Ｄコンバータを介
して変換されたデジタル値と、ファジイルール記憶部５
の値とを受け、ファジイ推論を実施する。そのファジイ
推論された出力値はデジタル／アナログ（Ｄ／Ａ）コン
バータ７に印加され、アナログ値に変換されて制御対象
物１を調整する。

【０００５】

【発明が解決しようとする課題】従来のファジイ推論回
路は、デジタル回路でファジイ推論を行うとき、デジタ
ル値を記憶するために別途の記憶部が必要であり、また
入出力値はほとんどアナログ形式であるためＡ／Ｄコン
バータ或いはＤ／Ａコンバータが付加的に必要である。
そのため、ファジイ推論回路の構成にコストが増加し、
推論実行時に処理速度が減少するという欠点がある。本
発明は、上記の欠点を改善するためになされたもので、
その目的は、記憶部の面積を減少させ、処理速度が速
く、ファジイ関数値を調節しやすいファジイ推論回路を
提供するにある。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の電荷結合素子を用いたファジイ推論回路
は、電荷結合素子内のファジイ推論のためのファジイ推
論エンジン部と、前記電荷結合素子内から前記ファジイ
推論エンジン部へ伝達するファジイルール関数を記憶す
るためのファジイルール記憶部と、前記電荷結合素子内
から前記ファジイ推論エンジン部へ伝達する入力値を発
生するための入力発生部と、前記ファジイルール記憶
部、前記入力発生部、及び制御対象物を制御するクロッ
ク発生部と、前記電荷結合素子内から前記ファジイ推論
エンジン部のファジイ化された値を受けてデファジイ化
された信号に変換して出力するデファジイ推論エンジン
部と、前記デファジイ推論エンジン部の出力信号を受け
て制御される制御対象物と、前記制御対象物の状態をセ
ンシングして電荷結合素子内の入力発生部に入力信号を
伝達するセンサ部とを備えることを特徴とする。

【０００７】

【発明の実施の形態】以下、図面に基づき本発明実施形
態の電荷結合素子を用いたファジイ推論回路を説明す
る。図３は本実施形態のファジイ推論回路のクロック及
びその構成を示すブロック図であり、図４は本実施形態
のファジイルールを示すファジイ関数図である。本実施
形態の電荷結合素子を用いたファジイ推論回路は、図３
に示すように電荷結合素子（ＣＣＤ）３０を備えてい
る。このＣＣＤ３０は、ファジイルール記憶部３１にフ
ァジイルール関数を記憶している。また、ＣＣＤ３０は
ファジイ推論を行うための入力値を発生させる入力発生
部３２をも備えている。さらに、ファジイ推論エンジン
部３３を備え、そこで、ファジイルール記憶部３１と入
力発生部３２とからの入力を受けファジイルール値をフ
ァジイ推論する。３７は制御目標である制御対象物であ
り、その制御対象物の現在状態をセンサ部３６で感知し
て、その感知した値がＣＣＤ３０の入力発生部３２に送
られる。ＣＣＤ３０は、ファジイ推論エンジン部３３か
らファジイ化された推論値を受けて制御対象物３７を制
御するための最終推論の結果を発生させ、制御信号を出
力するデファジイ推論エンジン部３４をも備えている。
これらはクロック発生部３５の出力に対応してそれぞれ
動作する。このクロック発生部３５からは、入力イネー
ブル信号（ｉｅｎ）、出力イネーブル信号（ｏｅｎ）及
びロード信号（ｌｏａｄ）を、それぞれ入力発生部３
２、制御対象物３７及びファジイルール記憶部３１へ出
力する。ＣＣＤ３０からの出力、すなわちデファジイ推
論エンジン部３４からの制御信号が制御対象物３７へ与
えられ、出力イネーブル信号（ｏｅｎ）に応じて制御対
象物３７が制御される。その結果をセンサ部３６で検知
して入力発生部３２に送り、ファジイ推論の結果に基づ
いて制御対象物３７を制御する。

【０００８】次に、図４はメンバーシップ関数を利用し
たファジイルール関数を示すグラフの例である。この例
は時間と共に変化する電荷量を制御する関数である。図
４ａに示したファジイルール関数の電荷量ＱＡ１〜ＱＡ
９とＱＢ１〜ＱＢ９の値を時間に従って比較して最小値
を指定した場合は、グラフは図４ｂとなり、電荷量ＱＡ
１〜ＱＡ９とＱＢ１〜ＱＢ９の値を時間に従って比較し
て最大値を指定したグラフは図４ｃとなることを示して
いる。

【０００９】図５は本実施形態の電荷結合素子内のファ
ジイルール記憶部の構成を示す図、図６は本実施形態の
電荷結合素子内の入力発生部の構成を示す図である。こ
のファジイルール記憶部３１は、図５に示すように電荷
結合素子３０内にファジイルール関数を記憶するための
ものである。ロード（ｌｏａｄ）値、基準電圧Ｖref 、
Ｖinにより発生した電荷を記憶する複数個（Ｌ＋１）の
電荷発生部５１がある。このロード値はクロック発生部
３５から受ける。個々の電荷発生部５１のＶin端にはそ
れぞれ抵抗値が異なる入力抵抗（ｒ0、ｒ1、ｒ2、ｒ3・・
・ｒL）が連結されている。電荷発生部５１に記憶される
電荷量は、各々の電荷発生部５１に印加されるＶinに連
結されている各々の入力抵抗（ｒ0、ｒ1、ｒ2、ｒ3・・・
ｒL）による電圧降下によって調節する。このとき、各
々の入力抵抗（ｒ0、ｒ1、ｒ2、ｒ3・・・ｒL）は供給電圧
（Ｖdd）と連結され、供給電圧に連結されている抵抗
（ｒx ）と並列連結されている。この抵抗（ｒx ）は基
準電圧用である。

【００１０】次に、電荷結合素子ＣＣＤの入力発生部３
２は、図６に示すように、クロック発生部３５から受け
たロード値、供給電圧（Ｖdd）に連結された抵抗(ｒx )
からの電圧及び入力抵抗（例えば、ｒ0 ）からの電圧を
入力されて単一電荷を発生させることを除いては、上述
したファジイルール記憶部３１と同様に構成される。す
なわち、入力抵抗（ｒ0 ）の値を変えて入力発生部３２
に記憶される入力電荷量を調節し、調節された入力電荷
量に対応する電荷を発生させる。例えば、Ｍ番目の電荷
発生部に記憶された電荷を発生させるためには、Ｍ番目
の電荷発生部に対応する電荷が発生されるよう入力抵抗
（ｒ0 ）を調節すればよい。

【００１１】さらに、電荷結合素子ＣＣＤの構成要素中
のファジイ推論エンジン部３３を説明する。図７は本実
施形態のファジイ推論回路のファジイ推論エンジン部の
構成を示す図であり、図８は図７のファジイ推論エンジ
ン部の電荷伝達過程を示す図であり、図９は本実施形態
のファジイ推論エンジン部の一時電荷記憶部の構成を示
す図であり、図１０は本実施形態のファジイ推論エンジ
ン部の最小値乃至最大値選択部の構成図である。本実施
形態のファジイ推論エンジン部は、図７に示すように、
ファジイルール記憶部３１のファジイルール関数値Ｆ１
１及び入力発生部３２からの入力値ｉ１のうち最小値を
選択する第１最小値選択器７１と、第１最小値選択器７
１により選択された最小値を記憶する第１レジスタ７２
と、第１レジスタ７２に記憶された値のうち最大値を選
択する第１最大値選択器７３と、第１最大値選択器７３
により選択された最大値を一時記憶する第１一時レジス
タ７４と、第１一時レジスタ７４に記憶された値とファ
ジイルール関数値Ｆ１２（Ｆ１１と同一）のうちの最小
値を選択する第２最小値選択器７５と、第２最小値選択
器７５により選択された最小値を記憶する第２レジスタ
７６とを備える。ファジイルール記憶部３１のファジイ
ルール関数値のＦ２１値及び入力発生部３２からの入力
値ｉ２のうち最小値を選択する第３最小値選択器７７
と、第３最小値選択器７７により選択された最小値を記
憶する第３レジスタ７８と、第３レジスタ７８に記憶さ
れた値のうち最大値を選択する第２最大値選択器７９
と、第２最大値選択器７９により選択された最大値を記
憶するための第２一時レジスタ８０と、第２一時レジス
タ８０に記憶された値及びファジイルール関数値Ｆ２２
（Ｆ２１と同一）のうちの最小値を選択する第４最小値
選択器８１と、第４最小値選択器８１により選択された
最小値を記憶する第４レジスタ８２とを備える。更に、
前記第２レジスタ７６及び第４レジスタ８２に記憶され
たファジイルール関数値のうち最大値を選択する第３最
大値選択器８３と、第３最大値選択器８３により選択さ
れた最大値を記憶するための第５レジスタ８４とを備え
る。ここで、ファジイルール関数値はＦ１＝Ｆ１１＝Ｆ
１２、Ｆ２＝Ｆ２１＝Ｆ２２と仮定する。そして、入力
発生部３２の入力値はｉ＝ｉ１＝ｉ２と仮定する。

【００１２】このように構成されるファジイ推論エンジ
ン部３３のファジイ推論過程は図８に示す通りである。
ファジイルール関数値Ｆ１が入力発生部３２の入力値ｉ
よりも大きいとき、第１最小値選択器７１により入力値
ｉが第１レジスタ７２に記憶される。そして、第１一時
レジスタ７４にはｉ値が一時記憶される。そして、第１
一時レジスタ７４に記憶された値が再び第１最大値選択
器７３に入力され、第１レジスタ７２に記憶された次の
値と比較して最大値を第１一時レジスタ７４に再度記憶
する。このような過程を繰り返し行いながら、Ｆ１２
（Ｆ１と同値である）と入力値ｉとを比較して最小値を
選択する第２最小値選択器７５を介してｉ値が順次に第
２レジスタ７６に記憶される。

【００１３】ファジイルール関数値Ｆ２が入力発生部３
２の入力値ｉよりも小さいとき、第３最小値選択器７７
により入力値ｉが第３レジスタ７８に記憶される。そし
て、第２一時レジスタ８０には同ｉ値が一時記憶され
る。そして、第２一時レジスタ８０に記憶された値が再
び第２最大値選択器７９に入力され、第３レジスタ７８
に記憶された次の値と比較して最大値を第２一時レジス
タ８０に再度記憶する。このような過程を繰り返し行い
ながら、Ｆ２２（Ｆ２と同値である）と入力値ｉとを比
較して最小値を選択する第４最小値選択器８１を介して
ｉ値が順次に第４レジスタ８２に記憶される。そして、
第２レジスタ７６及び第４レジスタ８２に記憶された値
のうち最大値を選択する第３最大値選択器８３を通じて
第２レジスタ７６及び第４レジスタ８２の値を順次に比
較して最大値に相当する関数値を第５レジスタ８４に順
次に記憶する。

【００１４】上記のように動作する構成要素中の第１〜
第５レジスタ７２、７５、７８、８２、８４、第１、第
２一時レジスタ７４、８０は図９のように構成される。
第１〜第５レジスタ７２、７５、７８、８２、８４は複
数個（Ｌ＋１）の電荷記憶部８５から構成され、第１、
第２一時レジスタ７４、８０は単一の電荷記憶部８５か
ら構成される。

【００１５】そして、第１〜第４最小値選択器７１、７
５、７７、８１、第１〜第３最大値選択器７３、７９、
８３は、図１０に示すように、２つの入力端Ｉ１、Ｉ２
に入力された入力値のうち大きな値と小さな値とを比較
して出力する比較器８６と、比較器８６から選択信号Ｓ
を受けて最小値又は最大値を出力する選択器８７とから
構成される。

【００１６】以下、添付図面に基づき電荷結合素子３０
のファジイ推論エンジン部３３からのファジイ値をデフ
ァジイ化させるデファジイ推論エンジン部３４について
説明する。図１１は本実施形態のファジイ推論回路のデ
ファジイ推論エンジン部の構成を示す図、図１２は図１
１のデファジイ推論エンジン部の各部の動作を示す図で
ある。本実施形態のデファジイ推論エンジン部３４は、
図１１に示すように、ファジイ推論エンジン部３３の第
５レジスタ８４（図７参照）にファジイ化された結果値
と同一の電荷値を複写して記憶する第６レジスタ１０１
と、その第６レジスタ１０１に記憶された電荷値を全部
合算して記憶する電荷合算器１０２と、電荷合算器１０
２に記憶された電荷値の半分を記憶する二等分合算器１
０３と、第５レジスタ８４（図７参照）に記憶された電
荷値をＱ０〜ＱＬまで順次に合算した結果を一時的に記
憶する一時分割合算器１０４と、二等分合算器１０３及
び一時分割合算器１０４に記憶された電荷値をそれぞれ
増幅するための第１、第２センスアンプ１０５、１０６
と、第１、第２センスアンプ１０５、１０６から増幅さ
れた値を比較してデファジイ化された値（ｏｄｆｚ）を
出力するための比較出力部１０７とから構成される。

【００１７】このようにして構成されるデファジイ推論
エンジン部３４のデファジイ化動作は、面積の中心を求
める過程を通じて得られる。すなわち、図１２に示すよ
うに、第５レジスタ８４（図７参照）に記憶された電荷
値と同じ値を第６レジスタ１０１に記憶する。この後、
第６レジスタ１０１に記憶されたファジイ化された値を
全部合算して電荷合算器１０２に記憶し、電荷合算器１
０２に記憶された電荷値を二等分して二等分合算器１０
３に記憶する。そして、第５レジスタ８４（図７参照）
に記憶されたＱ０〜ＱＬ値を順次に合算して一時分割合
算器１０４に記憶する。この後、二等分合算器１０３及
び一時分割合算器１０４に記憶された値をそれぞれ第
１、第２センスアンプ１０５、１０６を通じて増幅す
る。この後、比較出力部１０７は一時分割合算器１０４
の累算値が二等分合算器１０３よりも大きい場合に出力
を変えてデファジイ化された出力信号（ｏｄｆｚ）を出
力する。すなわち、図３、図１２に示すように、一時分
割合算器１０４の値が二等分合算器１０３に記憶された
電荷量と同じになる地点（Ｎ）までデファジイ化された
出力信号（ｏｄｆｚ）を出力する。そして、クロック発
生部３５からの出力イネーブル信号（ｏｅｎ）が０〜Ｌ
のクロックの間に「ハイ」を示すとき、Ｎ地点まで制御
対象物３７を制御するための制御信号（つまり、デファ
ジイ化された出力信号（ｏｄｆｚ）が発生する。

【００１８】次に、本実施形態のファジイ推論回路の動
作を図面に基づき説明する。まず、図３に示すように、
制御対象物３７から現在の動作状態がセンサ部３６を介
して入力される。このように、センサ部３６によりセン
シングされた値は電荷結合素子３０内の入力発生部３２
に送られる。この入力信号（ｉｎｐｕｔ）を受けて入力
発生部３２が動作する。以後の動作は図６を参照する。
ロード端のロード信号（ｌｏａｄ）により発生した電荷
があり、供給電圧に連結された抵抗（ｒx ）により固定
された基準電圧（Ｖref ）に対応する電荷がある。この
後、シングルトーン（singletone）入力を発生させるた
めには、一つの入力抵抗（例えば、ｒ0 ）値のみを使用
して単一電荷（Ｑin）を発生させる。この後、単一電荷
（Ｑin）はＭ番目の電荷発生部５１へ移動される。すな
わち、入力発生部３２の入力イネーブル信号（ｉｅｎ）
が０〜Ｌクロックの間に「ハイ」のとき、単一電荷（Ｑ
in）がＭ番目の電荷発生部に移動する。この際、残りの
電荷発生部には記憶された電荷がない。

【００１９】又、ファジイルール記憶部３１は、クロッ
ク発生部３５の入力イネーブル信号（ｉｅｎ）及びロー
ド値を受けてファジイルール関数を記憶するが、その動
作は図５を参照して説明する。まず、ロード端に記憶さ
れた任意の電荷があり、電源電圧（Ｖdd）に連結された
抵抗（ｒx ）により固定された基準電圧(Ｖref )があ
る。そして、各々異なる入力抵抗(ｒ0, ｒ1, ｒ2, ｒ3
・・・ｒL）を介して入力電位(Ｖin)を電荷発生部５１
に伝達する。こうして入力電位(Ｖin)に相当する電荷
（例えばＱ０からＱＬの電荷）を電荷発生部５１にそれ
ぞれ記憶する。このようにして、入力抵抗値に基づいて
発生した入力電位(Ｖin）により所望のファジイルール
関数値をファジイルール記憶部３１に記憶することがで
きる。

【００２０】このような過程によりファジイルール記憶
部３１に記憶されたファジイルール関数値及び入力発生
部３２に記憶された入力値をファジイ推論エンジン部３
３に同時に入力して、前記図７、図８、図９、図１０に
ついて述べたように、ファジイルール関数値及び入力発
生部の入力値に基づいてファジイ推論された値を第５レ
ジスタ８４に記憶する。この後、第５レジスタ８４に記
憶されたファジイ推論値を前記図１１、図１２に説明し
たような動作によりデファジイ化する。このようにして
デファジイ化された制御信号（ｃｏｎｔｒｏｌ）は出力
イネーブル信号（ｏｅｎ）と共に制御対象物３７に入力
される。そして、センサ部３６は、制御信号による制御
対象物３７の現在状態をセンシングして入力信号（ｉｎ
ｐｕｔ）を発生し、これを入力発生部３２に供給する。
そして、クロック発生部３５は、ファジイルール記憶部
３１に入力イネーブル信号（ｉｅｎ）、電荷伝送のため
のロード端にクロックを発生させる。この後には、再び
ファジイ推論エンジン部３３及びデファジイ推論エンジ
ン部３４を介してファジイ化、デファジイ化過程を繰り
返し行う。

【００２１】

【発明の効果】本発明の電荷結合素子を用いたファジイ
推論回路は、ファジイルール関数値を電荷結合素子にア
ナログ的に記憶するため、従来のように追加的なメモリ
を必要としない。更に、ファジイ推論がアナログ的にな
されるため、アナログ／デジタル（Ａ／Ｄ）コンバータ
又はデジタル／アナログ（Ｄ／Ａ）コンバータが必要な
い。これにより、電荷結合素子で直接にファジイ推論を
行うため、処理速度が増加する。また、接続された抵抗
によって記憶される電荷量を決定してファジイルール関
数値を得るようにすると、ファジイルール関数値の可変
が容易である。

【図面の簡単な説明】

【図１】従来のファジイ推論回路の構成を示すブロック
図。

【図２】従来のデジタル論理を用いたファジイルール記
憶部の構成を示すブロック図。

【図３】本実施形態のファジイ推論回路のクロック信号
及びその構成を示すブロック図。

【図４】ａ〜ｃは、本実施形態のファジイルール関数値
を示すファジイ関数図。

【図５】本実施形態のファジイルール関数のファジイ推
論のための電荷結合素子の構成を示す図。

【図６】本実施形態のファジイ推論回路の入力発生部の
構成を示す図。

【図７】本実施形態のファジイ推論回路のファジイ推論
エンジン部の構成を示す図。

【図８】図７のファジイ推論エンジン部の電荷伝達過程
を示す図。

【図９】本実施形態のファジイ推論エンジン部の一時電
荷記憶部の構成部を示す図。

【図１０】本実施形態のファジイ推論エンジン部の最小
値乃至最大値選択部の構成図。

【図１１】本実施形態のファジイ推論回路のデファジイ
推論エンジン部の構成を示す図。

【図１２】図１１のデファジイ推論エンジン部の各部の
動作を示す図。

【符号の説明】

３０ 電荷結合素子 ３１ ファジイルール記憶部 ３２ 入力発生部 ３３ ファジイ推論エンジン部 ３４ デファジイ推論エンジン部 ３５ クロック発生部 ３６ センサ部 ３７ 制御対象物 ５１ クロック発生部 ７１ 第１最小値選択器 ７２ 第１レジスタ ７３ 第１最大値選択器 ７４ 第１一時レジスタ ７５ 第２最小値選択器 ７６ 第２レジスタ ７７ 第３最小値選択器 ７８ 第３レジスタ ７９ 第２最大値選択器 ８０ 第２一時レジスタ ８１ 第４最小値選択器 ８２ 第４レジスタ ８３ 第３最大値選択器 ８４ 第５レジスタ ８５ 電荷記憶部 ８６ 比較器 ８７ 選択器 １０１ 第６レジスタ １０２ 電荷合算器 １０３ 二等分合算器 １０４ 一時分割合算器 １０５ 第１センスアンプ １０６ 第２センスアンプ １０７ 比較出力部 ｉｅｎ 入力イネーブル信号 ｏｅｎ 出力イネーブル信号 ｒ０〜ｒＬ 入力抵抗 ｒx 抵抗 Ｑ０〜ＱＬ 電荷量

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 電荷結合素子内にあり、ファジイ推論の
   ためのファジイ推論エンジン部と、 前記電荷結合素子内にあり、前記ファジイ推論エンジン
   部へ伝達するファジイルール関数を記憶するファジイル
   ール記憶部と、 前記電荷結合素子内にあり、前記ファジイ推論エンジン
   部へ伝達する入力値を発生するための入力発生部と、 前記ファジイルール記憶部、前記入力発生部、及び制御
   対象物を制御するクロック発生部と、 前記電荷結合素子内にあり、前記ファジイ推論エンジン
   部のファジイ化された値を受けてデファジイ化された信
   号に変換して出力するデファジイ推論エンジン部と、 前記デファジイ推論エンジン部の出力信号を受けて制御
   される制御対象物と、 前記制御対象物の状態をセンシングして電荷結合素子内
   の入力発生部に入力信号を伝達するセンサ部と、 を備え、 前記ファジイルール記憶部は、電荷状態でファジイルー
   ル関数値を記憶する複数個の電荷発生部により構成さ
   れ、これら電荷発生部は、接続された抵抗によって記憶
   される電荷量を決定してファジイルール関数値を得るも
   のであり、 前記入力発生部は、前記センサ部の入力信号、前記クロ
   ック発生部のロード信号、入力抵抗により発生された入
   力関数値を電荷発生部に記憶するよう構成され、 前記
   ファジイ推論エンジン部は、 前記入力発生部から発生する同一の第１、第２入力関数
   値と前記ファジイルール記憶部に記憶された第１、第２
   ファジイルール関数値をそれぞれ比較して最小値を選択
   する第１、第３（第２）最小値選択器と、 前記各第１、第３（第２）最小値選択器から選択された
   最小値を記憶する第１、第３（第２）レジスタと、 前記第１レジスタに記憶された値を比較して最大値を選
   択する第１最大値選択器と、 前記第３（第２）レジスタに記憶された値を比較して最
   大値を選択する第２最大値選択器と、 前記各第１、第２最大値選択器により選択された最大値
   を一時的に記憶する第１、第２一時レジスタと、 前記第１一時レジスタに記憶された値と第１ファジイル
   ール関数値とを比較して最小値を選択する第２（第３）
   最小値選択器と、 前記第２一時レジスタに記憶された値と第２ファジイル
   ール関数値とを互いに比較して最小値を選択する第４最
   小値選択器と、 前記各第２（第３）、第４最小値選択器から選択された
   最小値を記憶する第２（第３）、第４レジスタと、 前記第２（第３）、第４レジスタに記憶された値を互い
   に比較して最大値を選択する３最大値選択器と、 前記第３最大値選択器から選択された最大値を記憶する
   第５レジスタと、 を備え、 前記デファジイ推論エンジン部は、 前記ファジイ推論エンジン部のファジイ化された値と同
   じ値を記憶する第６レジスタと、 前記第６レジスタに記憶されたファジイ値を合算する電
   荷合算器と、 前記電荷合算器に記憶された電荷値を二等分して記憶す
   る二等分合算器と、 前記ファジイ推論エンジン部のファジイ化された値を順
   次に合算して記憶する一時分割合算器と、 前記二等分合算器及び一時分割合算器に記憶された電荷
   値をそれぞれ増幅する第１、第２センスアンプと、 前記第１、第２センスアンプから増幅された値を比較し
   てデファジイ化された値を出力するための比較出力部
   と、 から構成されることを特徴とする電荷結合素子を用いた
   ファジイ推論回路。
2. 【請求項２】 前記入力発生部は、前記ファジイルール
   記憶部と同数の電荷発生部から構成されることを特徴と
   する請求項１記載の電荷結合素子を用いたファジイ推論
   回路。
3. 【請求項３】 前記第１〜第４最小値選択器、第１〜第
   ３最大値選択器は、２つの入力信号値を比較する比較器
   と、 前記比較器の選択信号に基づいて２つの入力信号値のう
   ち最小値又は最大値を選択する選択器と、 から構成されることを特徴とする請求項１記載の電荷結
   合素子を用いたファジイ推論回路。
4. 【請求項４】 前記第１〜第５レジスタは、前記ファジ
   イルール記憶部の電荷発生部の記憶セルから構成される
   ことを特徴とする請求項１記載の電荷結合素子を用いた
   ファジイ推論回路。
5. 【請求項５】 前記第１、第２一時レジスタは、１つの
   記憶セルから構成されることを特徴とする請求項１記載
   の電荷結合素子を用いたファジイ推論回路。
6. 【請求項６】 前記電荷合算器は面積中心方法を用いて
   記憶することを特徴とする請求項１記載の電荷結合素子
   を用いたファジイ推論回路。