JP2996266B2 - デジタルｐｌｌ回路 - Google Patents
デジタルｐｌｌ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、１つの発振源により複
数の伝送装置を同期させて動作させる同期回路網に使用
するデジタルＰＬＬ（以下、ＤＰＬＬ）に関する。
数の伝送装置を同期させて動作させる同期回路網に使用
するデジタルＰＬＬ（以下、ＤＰＬＬ）に関する。
【０００２】
【従来の技術】図１３は従来のＰＬＬ回路の一例であ
る。図中、２１は位相比較回路、２２はフィルター、２
３は電圧制御発振回路である。このＰＬＬ回路は周知で
あるから、以下に簡単に動作説明する。即ち、位相比較
回路２１は、入力される２つのクロック、即ち、外部か
らの外部クロックｆ2 と位相比較クロックｆ1 の位相比
較を行い、この位相比較の結果から、フィルター２２に
より高周波成分と雑音を除去し平均直流電圧を得る。こ
の平均直流電圧により電圧制御発振回路２３の制御電圧
が変化し、位相比較結果に基づき制御された周波数を得
る。さらに、この周波数制御された外部クロックｆ2 を
位相比較回路２１の一方に入力することによりＰＬＬが
構成される。
る。図中、２１は位相比較回路、２２はフィルター、２
３は電圧制御発振回路である。このＰＬＬ回路は周知で
あるから、以下に簡単に動作説明する。即ち、位相比較
回路２１は、入力される２つのクロック、即ち、外部か
らの外部クロックｆ2 と位相比較クロックｆ1 の位相比
較を行い、この位相比較の結果から、フィルター２２に
より高周波成分と雑音を除去し平均直流電圧を得る。こ
の平均直流電圧により電圧制御発振回路２３の制御電圧
が変化し、位相比較結果に基づき制御された周波数を得
る。さらに、この周波数制御された外部クロックｆ2 を
位相比較回路２１の一方に入力することによりＰＬＬが
構成される。
【０００３】
【発明が解決しようとする課題】上述のような従来構成
において、フィルター２２及び電圧制御発振回路２３は
デジタル化が困難であるために、他の構成要素がデジタ
ル化されていても依然としてアナログで構成されてい
る。従って、ＰＬＬ回路の全体をデジタル化していない
ために、ＰＬＬ回路の小型化と低消費電力化も困難であ
り、その結果、この回路を使用する装置の小型化及び低
消費電力化にも著しく影響している。
において、フィルター２２及び電圧制御発振回路２３は
デジタル化が困難であるために、他の構成要素がデジタ
ル化されていても依然としてアナログで構成されてい
る。従って、ＰＬＬ回路の全体をデジタル化していない
ために、ＰＬＬ回路の小型化と低消費電力化も困難であ
り、その結果、この回路を使用する装置の小型化及び低
消費電力化にも著しく影響している。
【０００４】また、上述のＰＬＬ回路では、２つのクロ
ックｆ1 とｆ2 の内、一方のクロックが入力断状態とな
った時に、従来の電圧制御発振回路２３のフリーラン周
波数の外部クロックｆ2 が位相比較回路２１に供給され
るが、電圧制御発振回路２３のフリーラン周波数は電源
変動や環境温度の変動を受け易く、回路の安定化の点で
問題がある。
ックｆ1 とｆ2 の内、一方のクロックが入力断状態とな
った時に、従来の電圧制御発振回路２３のフリーラン周
波数の外部クロックｆ2 が位相比較回路２１に供給され
るが、電圧制御発振回路２３のフリーラン周波数は電源
変動や環境温度の変動を受け易く、回路の安定化の点で
問題がある。
【０００５】本発明の目的は、上述の回路の諸問題を解
決するために、従来、一部分がアナログ部品を使用して
構成されていたＰＬＬ回路を、全てデジタル化したデジ
タルＰＬＬ回路を提供することにある。本発明では、後
述するように、従来の電圧制御発振回路によるフリーラ
ン周波数と比較して、周波数精度が数倍良好な固定発振
器を使用して、周波数の安定化を図っている。
決するために、従来、一部分がアナログ部品を使用して
構成されていたＰＬＬ回路を、全てデジタル化したデジ
タルＰＬＬ回路を提供することにある。本発明では、後
述するように、従来の電圧制御発振回路によるフリーラ
ン周波数と比較して、周波数精度が数倍良好な固定発振
器を使用して、周波数の安定化を図っている。
【０００６】
【課題を解決するための手段】図１は本発明の原理構成
図である。本発明のデジタルＰＬＬ回路は、基準クロッ
クｆ0 を発生する固定発振器１と、前記基準クロックを
受け、基準クロックのｆ0 ／２の周波数のクロックを求
め、さらに、ｆ0 ／２クロック周波数の上げ下げの制御
を行う基準周波数制御回路２と、前記基準周波数制御回
路からのｆ0 ／２クロックを１／２n 倍して得られる位
相比較クロックｆ1 を作成するパルス発生回路３と、外
部から入力された外部クロックｆ2 と前記位相比較クロ
ックｆ1との間の位相比較を行う位相比較回路４と、前
記位相比較回路の比較結果ＲＤを受け、前記パルス発生
回路からのロード・パルスＬＰに基づき、位相のずれを
カウントし、位相状態を判定するカウント部５と、前記
カウント部からの位相状態を、一定時間記憶するメモリ
部６と、前記メモリ部に一定時間記憶された位相状態に
基づき、一定時間平均的にクロックの操作を行う周波数
制御部７と、前記一定時間のパルスを発生するタイマー
発生部８とを具備することを特徴とする。
図である。本発明のデジタルＰＬＬ回路は、基準クロッ
クｆ0 を発生する固定発振器１と、前記基準クロックを
受け、基準クロックのｆ0 ／２の周波数のクロックを求
め、さらに、ｆ0 ／２クロック周波数の上げ下げの制御
を行う基準周波数制御回路２と、前記基準周波数制御回
路からのｆ0 ／２クロックを１／２n 倍して得られる位
相比較クロックｆ1 を作成するパルス発生回路３と、外
部から入力された外部クロックｆ2 と前記位相比較クロ
ックｆ1との間の位相比較を行う位相比較回路４と、前
記位相比較回路の比較結果ＲＤを受け、前記パルス発生
回路からのロード・パルスＬＰに基づき、位相のずれを
カウントし、位相状態を判定するカウント部５と、前記
カウント部からの位相状態を、一定時間記憶するメモリ
部６と、前記メモリ部に一定時間記憶された位相状態に
基づき、一定時間平均的にクロックの操作を行う周波数
制御部７と、前記一定時間のパルスを発生するタイマー
発生部８とを具備することを特徴とする。
【０００７】
【作用】固定発振器１は位相比較を行う位相比較クロッ
クｆ1 の２n 倍の周波数の基準クロックｆ0 を発生す
る。この固定発振器１からの基準クロックｆ0 は基準周
波数制御回路２において２分周され周波数がｆ0 ／２と
なる。この時に、カウント部５の結果を入力して周波数
の増減（±）が基準クロックｆ0 の周波数で制御され
る。この周波数制御されたｆ0 ／２のクロックによりパ
ルス発生回路３において、１／２(n-1) 分周を行いクロ
ックｆ1 を得る。
クｆ1 の２n 倍の周波数の基準クロックｆ0 を発生す
る。この固定発振器１からの基準クロックｆ0 は基準周
波数制御回路２において２分周され周波数がｆ0 ／２と
なる。この時に、カウント部５の結果を入力して周波数
の増減（±）が基準クロックｆ0 の周波数で制御され
る。この周波数制御されたｆ0 ／２のクロックによりパ
ルス発生回路３において、１／２(n-1) 分周を行いクロ
ックｆ1 を得る。
【０００８】次に、位相比較回路４において、位相比較
クロックｆ1 と外部クロックｆ2 の位相比較が行われ
る。また、カウンタ部５において、この位相比較結果の
“Ｈ”の部分をカウントアップし、そのカウント結果に
より位相状態（位相のズレ）を判断し、基準周波数制御
回路２において周波数ｆ0 ／２の基準クロック単位での
周波数制御を行う。さらに、このカウント値はメモリ部
６に入力され、ある一定時間の周波数制御情報が蓄積さ
れる。この蓄積された情報は、ある一定時間内のクロッ
ク制御情報であるため、この情報を基に周波数制御を行
えば、外部クロックｆ2 に同期したクロックを得ること
ができる。例えば、蓄積された情報が＋１０であった
時、これはある一定時間内に基準クロックを１０回プラ
ス側に周波数を上昇させることを意味する。この場合、
タイマー発生回路８は、メモリ部からの読出し時間等を
規定するためのものである。
クロックｆ1 と外部クロックｆ2 の位相比較が行われ
る。また、カウンタ部５において、この位相比較結果の
“Ｈ”の部分をカウントアップし、そのカウント結果に
より位相状態（位相のズレ）を判断し、基準周波数制御
回路２において周波数ｆ0 ／２の基準クロック単位での
周波数制御を行う。さらに、このカウント値はメモリ部
６に入力され、ある一定時間の周波数制御情報が蓄積さ
れる。この蓄積された情報は、ある一定時間内のクロッ
ク制御情報であるため、この情報を基に周波数制御を行
えば、外部クロックｆ2 に同期したクロックを得ること
ができる。例えば、蓄積された情報が＋１０であった
時、これはある一定時間内に基準クロックを１０回プラ
ス側に周波数を上昇させることを意味する。この場合、
タイマー発生回路８は、メモリ部からの読出し時間等を
規定するためのものである。
【０００９】一方、一定時間内に１０回連続して操作を
行った時、得られたクロックｆ3 はジッタ成分を多く含
んだものになる。このため、本発明ではある一定時間内
に均等な間隔で操作を行うことができるレート・マルチ
・プライヤーを使用することによりこの対策をとってい
る。メモリ部６において蓄積された情報は周波数制御部
７に入力される。ここで、前述のレート・マルチ・プラ
イヤーを制御することにより、ある一定時間内で均等に
クロックの制御を行い、クロックｆ3 を得ることができ
る。
行った時、得られたクロックｆ3 はジッタ成分を多く含
んだものになる。このため、本発明ではある一定時間内
に均等な間隔で操作を行うことができるレート・マルチ
・プライヤーを使用することによりこの対策をとってい
る。メモリ部６において蓄積された情報は周波数制御部
７に入力される。ここで、前述のレート・マルチ・プラ
イヤーを制御することにより、ある一定時間内で均等に
クロックの制御を行い、クロックｆ3 を得ることができ
る。
【００１０】上述のように、図１３に示す従来技術では
一部の構成要素にアナログ回路を使用していたＰＬＬ回
路を、基準クロックｆ0 を発生する固定発振器１を除
き、全ての構成要素をデジタル化したＤＰＬＬ回路を提
供する。
一部の構成要素にアナログ回路を使用していたＰＬＬ回
路を、基準クロックｆ0 を発生する固定発振器１を除
き、全ての構成要素をデジタル化したＤＰＬＬ回路を提
供する。
【００１１】
【実施例】図２は本発明のデジタルＰＬＬ回路の一実施
例構成図である。基準クロックｆ 0 の周波数を49.408 M
Hzとすると、位相比較の周波数ｆ1 及びｆ2 は共に、1.
544 MHz となる。これは、ｆ1 ＝ ｆ0 ／２n の関係に
あるからで、この式にｎ＝５を代入すれば、ｆ1 及びｆ
2 ＝ 1.544 MHzとなる。
例構成図である。基準クロックｆ 0 の周波数を49.408 M
Hzとすると、位相比較の周波数ｆ1 及びｆ2 は共に、1.
544 MHz となる。これは、ｆ1 ＝ ｆ0 ／２n の関係に
あるからで、この式にｎ＝５を代入すれば、ｆ1 及びｆ
2 ＝ 1.544 MHzとなる。
【００１２】図中、ＰＧはパルス発生回路であり、ＬＰ
はこのパルス発生回路３から発生されたロード・パルス
である。また、ＲＤは位相比較回路４から発生された位
相比較結果である。また、カウンタ部５は図９で説明す
るように３２進カウンタである。本実施例では、図１構
成にさらに具体的な回路が追加されている。即ち、メモ
リ部６に接続されたデータ形式変換回路９と、データ形
式変換回路９に接続された平均化制御回路１０と、３２
進カウンタ部５と基準周波数制御回路２との間に接続さ
れるラッチ回路１１である。データ形式変換部９は後述
する図１０に詳細構成を示し、図１１及び図１２に示す
ように、メモリ部からのデータ形式を変換するものであ
る。平均化制御部１０は、周波数制御部７であるレート
・マルチ・プライヤーの動作を制御するためのものであ
る。ラッチ回路１１は、図９に詳細構成を示すように、
３２進カウント部５のカウント結果を一時的にラッチ
し、その後、周波数制御回路２に送出する。
はこのパルス発生回路３から発生されたロード・パルス
である。また、ＲＤは位相比較回路４から発生された位
相比較結果である。また、カウンタ部５は図９で説明す
るように３２進カウンタである。本実施例では、図１構
成にさらに具体的な回路が追加されている。即ち、メモ
リ部６に接続されたデータ形式変換回路９と、データ形
式変換回路９に接続された平均化制御回路１０と、３２
進カウンタ部５と基準周波数制御回路２との間に接続さ
れるラッチ回路１１である。データ形式変換部９は後述
する図１０に詳細構成を示し、図１１及び図１２に示す
ように、メモリ部からのデータ形式を変換するものであ
る。平均化制御部１０は、周波数制御部７であるレート
・マルチ・プライヤーの動作を制御するためのものであ
る。ラッチ回路１１は、図９に詳細構成を示すように、
３２進カウント部５のカウント結果を一時的にラッチ
し、その後、周波数制御回路２に送出する。
【００１３】図３は位相比較回路４の詳細図である。ま
ず、基準周波数制御回路２により、49.408 MHzの基準ク
ロックｆ0 を１／２にして24.704 MHzのクロックを作成
する。さらに、パルス発生部（ＰＧ）３により 1.544 M
Hz まで分周され、位相比較クロックｆ1 としてＲ／Ｓ
形フリップ・フロップＦＦ１に入力される。一方、外部
からの外部クロックｆ2 はＲ／Ｓ形フリップ・フロップ
ＦＦ２に入力される。そして、これらのＦＦの出力は排
他的論理和回路ＥＯＲに入力される。従って、位相結果
出力ＲＤはＦＦ１とＦＦ２の出力が不一致のときに出力
される。即ち、位相比較クロックｆ1 と外部クロックｆ
2 の位相差を検出することができる。そして、この位相
比較結果ＲＤを基に、カウント部５において位相状態を
判断する。
ず、基準周波数制御回路２により、49.408 MHzの基準ク
ロックｆ0 を１／２にして24.704 MHzのクロックを作成
する。さらに、パルス発生部（ＰＧ）３により 1.544 M
Hz まで分周され、位相比較クロックｆ1 としてＲ／Ｓ
形フリップ・フロップＦＦ１に入力される。一方、外部
からの外部クロックｆ2 はＲ／Ｓ形フリップ・フロップ
ＦＦ２に入力される。そして、これらのＦＦの出力は排
他的論理和回路ＥＯＲに入力される。従って、位相結果
出力ＲＤはＦＦ１とＦＦ２の出力が不一致のときに出力
される。即ち、位相比較クロックｆ1 と外部クロックｆ
2 の位相差を検出することができる。そして、この位相
比較結果ＲＤを基に、カウント部５において位相状態を
判断する。
【００１４】図４はパルス発生部３の動作タイミングチ
ャートである。基準周波数制御回路２にて基準クロック
ｆ0 を１／２して作成された24.704 MHzのクロックを基
に、パルス発生部３は、１／２(n-1) （本実施例ではｎ
＝５であるから、１／２4 つまり１／１６）分周を行い
位相比較クロックｆ1 を発生する。さらに、かウント部
５の初期値を設定するロード・パルスＬＰと、ラッチ回
路１１からのラッチ・パルスＲＰを示している。
ャートである。基準周波数制御回路２にて基準クロック
ｆ0 を１／２して作成された24.704 MHzのクロックを基
に、パルス発生部３は、１／２(n-1) （本実施例ではｎ
＝５であるから、１／２4 つまり１／１６）分周を行い
位相比較クロックｆ1 を発生する。さらに、かウント部
５の初期値を設定するロード・パルスＬＰと、ラッチ回
路１１からのラッチ・パルスＲＰを示している。
【００１５】図４において、（Ａ）は周波数制御が行わ
れない場合を、（Ｂ）は周波数を上げた場合、（Ｃ）は
周波数を下げた場合である。（Ａ）の時は、周波数制御
が行われないので、位相比較クロックｆ1 （＝1.544 MH
z) の１サイクルは基準クロックｆ0 の３２ビット分
（即ち、ｆ1 ＝ｆ0 ／３２）となる。（Ｂ）の時の「周
波数を上げた場合」は点線の円形で示すように、ｆ0 ／
２において、パルス幅の狭くなった部分があり、従っ
て、周波数制御が周波数を上げる操作を行うので、位相
比較クロックｆ1 の１サイクルは基準クロックｆ0 の３
１ビット分（即ち、ｆ1 ＝ｆ0 ／３１）となる。従っ
て、周波数を上げることになる。（Ｃ）の時の「周波数
を下げた場合」は点線の円形で示すように、ｆ0 ／２に
おいて、パルス幅の広くなった部分があり、従って、周
波数制御が周波数を下げる操作を行うので、位相比較ク
ロックｆ1 の１サイクルは基準クロックｆ0 の３３ビッ
ト分（即ち、ｆ1 ＝ｆ0 ／３３）となる。従って、周波
数を下げることになる。図４のタイミングチャートは図
６乃至図８にてさらに詳細に説明する。
れない場合を、（Ｂ）は周波数を上げた場合、（Ｃ）は
周波数を下げた場合である。（Ａ）の時は、周波数制御
が行われないので、位相比較クロックｆ1 （＝1.544 MH
z) の１サイクルは基準クロックｆ0 の３２ビット分
（即ち、ｆ1 ＝ｆ0 ／３２）となる。（Ｂ）の時の「周
波数を上げた場合」は点線の円形で示すように、ｆ0 ／
２において、パルス幅の狭くなった部分があり、従っ
て、周波数制御が周波数を上げる操作を行うので、位相
比較クロックｆ1 の１サイクルは基準クロックｆ0 の３
１ビット分（即ち、ｆ1 ＝ｆ0 ／３１）となる。従っ
て、周波数を上げることになる。（Ｃ）の時の「周波数
を下げた場合」は点線の円形で示すように、ｆ0 ／２に
おいて、パルス幅の広くなった部分があり、従って、周
波数制御が周波数を下げる操作を行うので、位相比較ク
ロックｆ1 の１サイクルは基準クロックｆ0 の３３ビッ
ト分（即ち、ｆ1 ＝ｆ0 ／３３）となる。従って、周波
数を下げることになる。図４のタイミングチャートは図
６乃至図８にてさらに詳細に説明する。
【００１６】図５は図４の位相比較回路における位相比
較のカウント結果の説明図である。前述のように、カウ
ント部５において、位相比較回路４による位相比較結果
ＲＤの“Ｈ”の部分を基準クロックｆ0 （49.408 MHz）
でカウント・アップする（カウント・アップ期間参
照）。このカウントは 1.544 MHzで１クロック毎に行わ
れる（即ち、 1.544 MHzで１クロック毎にロードされ、
初期値に設定される）。このカウント結果は位相比較ク
ロックｆ1 と外部クロックｆ2 の位相差により図７に示
す値となる。
較のカウント結果の説明図である。前述のように、カウ
ント部５において、位相比較回路４による位相比較結果
ＲＤの“Ｈ”の部分を基準クロックｆ0 （49.408 MHz）
でカウント・アップする（カウント・アップ期間参
照）。このカウントは 1.544 MHzで１クロック毎に行わ
れる（即ち、 1.544 MHzで１クロック毎にロードされ、
初期値に設定される）。このカウント結果は位相比較ク
ロックｆ1 と外部クロックｆ2 の位相差により図７に示
す値となる。
【００１７】図６は周波数制御を行わない時の動作タイ
ミングチャート、図７は外部クロックｆ2 が位相比較ク
ロックｆ1 より、49.408 MHzの１ビット分周波数が早い
場合の動作タイミングチャート、図８は外部クロックｆ
2 が位相比較クロックｆ1 より、49.408 MHzの１ビット
分周波数が遅い場合の動作タイミングチャートを示す。
回路電源の立ち上げ時には、ｆ 2 とｆ 1 の位相差がどの
状態で始まるか分らない。本発明では図７及び図８に示
す操作を連続して行い、最終的カウント値が「００００
１」になるまで周波数の制御を行う。なお、ＲＰはラッ
チ・パルスであり、ＬＰはロード・パルスである。
ミングチャート、図７は外部クロックｆ2 が位相比較ク
ロックｆ1 より、49.408 MHzの１ビット分周波数が早い
場合の動作タイミングチャート、図８は外部クロックｆ
2 が位相比較クロックｆ1 より、49.408 MHzの１ビット
分周波数が遅い場合の動作タイミングチャートを示す。
回路電源の立ち上げ時には、ｆ 2 とｆ 1 の位相差がどの
状態で始まるか分らない。本発明では図７及び図８に示
す操作を連続して行い、最終的カウント値が「００００
１」になるまで周波数の制御を行う。なお、ＲＰはラッ
チ・パルスであり、ＬＰはロード・パルスである。
【００１８】図６の（Ａ）において、図示のようにカウ
ンタ値「００００１」をデコードし、デューティ比が５
０％であると判断したときには、次のクロック操作を行
わない。また、位相比較結果ＲＤの出力が５０％の時
は、カウント値が「００００１」となるため、この値を
デコードしたときには位相比較回路２において周波数制
御は行わない。
ンタ値「００００１」をデコードし、デューティ比が５
０％であると判断したときには、次のクロック操作を行
わない。また、位相比較結果ＲＤの出力が５０％の時
は、カウント値が「００００１」となるため、この値を
デコードしたときには位相比較回路２において周波数制
御は行わない。
【００１９】図７の（Ａ）において、図示のようにカウ
ンタ値が「１０００１」で５段目のビットが「１」であ
るため、次のクロックの周波数を上げ、位相調整を行
い、周波数調整の結果、「００００１」がデコードされ
る。即ち、位相のずれが＋側にずれている時は、カウン
タの５段目の値が必ず「０」となり、位相のズレが−側
にずれているときは、カウンタの５段目の値が「１」と
なり、この「１」の時には基準クロックの周波数を上げ
る動作を行う。
ンタ値が「１０００１」で５段目のビットが「１」であ
るため、次のクロックの周波数を上げ、位相調整を行
い、周波数調整の結果、「００００１」がデコードされ
る。即ち、位相のずれが＋側にずれている時は、カウン
タの５段目の値が必ず「０」となり、位相のズレが−側
にずれているときは、カウンタの５段目の値が「１」と
なり、この「１」の時には基準クロックの周波数を上げ
る動作を行う。
【００２０】図８の（Ａ）において、図示のようにカウ
ンタ値が「１１１１０」で５段目のビットが「０」であ
るため、（Ｂ）に示すように、調整の結果、「００００
１」がデコードされる。即ち、位相のズレが＋側にずれ
ているときは、カウンタの５段目の値が必ず「０」とな
り、この「０」の時は基準クロックの周波数を下げる動
作を行う。
ンタ値が「１１１１０」で５段目のビットが「０」であ
るため、（Ｂ）に示すように、調整の結果、「００００
１」がデコードされる。即ち、位相のズレが＋側にずれ
ているときは、カウンタの５段目の値が必ず「０」とな
り、この「０」の時は基準クロックの周波数を下げる動
作を行う。
【００２１】従って、本発明では、カウント結果を全て
デコードして位相状態を監視するのではなく、各図の
（Ａ），（Ｂ）で示すように、カウント結果の５段目の
みを監視し、「１」の時には基準クロックの周波数を上
げる動作を行い、「０」の時は基準クロックの周波数を
下げる動作を行う。以上説明したように、本発明では位
相比較クロックｆ1 と外部クロックｆ2 の位相差により
基準クロックを操作し、ｆ1 の周波数を１周期毎に操作
する。
デコードして位相状態を監視するのではなく、各図の
（Ａ），（Ｂ）で示すように、カウント結果の５段目の
みを監視し、「１」の時には基準クロックの周波数を上
げる動作を行い、「０」の時は基準クロックの周波数を
下げる動作を行う。以上説明したように、本発明では位
相比較クロックｆ1 と外部クロックｆ2 の位相差により
基準クロックを操作し、ｆ1 の周波数を１周期毎に操作
する。
【００２２】しかし、１周期毎に操作されたクロックを
使用したとき、回路がデジタルで構成されているので、
基準クロックｆ0 と外部クロックｆ2 の位相差により余
分な操作を行う場合がある。この余分な操作を吸収する
ために下記の回路を使用する。即ち、カウント部５の結
果は周波数制御回路２に入力され、基準クロックｆ0か
ら作成するｆ1 の周波数を１周期毎に制御すると共に、
メモリ部６に入力され、ある一定時間の周波数変動の情
報が蓄積される。メモリ部６では、タイマー発生回路８
からのタイミング・パルスによりある一定時間毎に、ア
ップ・ダウン・カウンタ値を中間値にセットする。そし
て、カウンタ部５からの情報により、ある一定時間アッ
プ・ダウンを続行し、その結果を周波数制御部７に渡
す。メモリの段数は、基準クロックｆ0 と外部クロック
ｆ2 の周波数変動と、タイミング・パルスの周期によっ
て決定される。
使用したとき、回路がデジタルで構成されているので、
基準クロックｆ0 と外部クロックｆ2 の位相差により余
分な操作を行う場合がある。この余分な操作を吸収する
ために下記の回路を使用する。即ち、カウント部５の結
果は周波数制御回路２に入力され、基準クロックｆ0か
ら作成するｆ1 の周波数を１周期毎に制御すると共に、
メモリ部６に入力され、ある一定時間の周波数変動の情
報が蓄積される。メモリ部６では、タイマー発生回路８
からのタイミング・パルスによりある一定時間毎に、ア
ップ・ダウン・カウンタ値を中間値にセットする。そし
て、カウンタ部５からの情報により、ある一定時間アッ
プ・ダウンを続行し、その結果を周波数制御部７に渡
す。メモリの段数は、基準クロックｆ0 と外部クロック
ｆ2 の周波数変動と、タイミング・パルスの周期によっ
て決定される。
【００２３】図９はカウント部５及びラッチ回路１１の
詳細構成図である。前述のように、ＲＤは位相比較回路
４からの位相比較結果であり、ＬＰはロード・パルスで
あり、ＲＰはラッチ・パルスである。５１は３２進カウ
ンターであり、５２はＯＲゲートである。カウンタ部５
は、位相比較回路４から入力された位相比較結果ＲＤを
３２進カウンター５１のイネーブルＥＮに入力し、前述
のように、位相比較結果ＲＤが“Ｈ”のときのみカウン
ト・アップする。ラッチ回路１１は、通常は一番上位の
ビットをラッチし、その結果が基準周波数制御回路２に
送られ、結果的に周波数制御部７にて周波数の上げ下げ
が行われる。しかし、中間値、即ち、位相ずれが“０”
の場合は上記ブロック図のＯＲゲート５２にて中間値を
デコードし、その結果をラッチ回路１１に入力してラッ
チし、周波数の上げ下げ制御が行われないように、中間
値における出力をインヒビットとする。
詳細構成図である。前述のように、ＲＤは位相比較回路
４からの位相比較結果であり、ＬＰはロード・パルスで
あり、ＲＰはラッチ・パルスである。５１は３２進カウ
ンターであり、５２はＯＲゲートである。カウンタ部５
は、位相比較回路４から入力された位相比較結果ＲＤを
３２進カウンター５１のイネーブルＥＮに入力し、前述
のように、位相比較結果ＲＤが“Ｈ”のときのみカウン
ト・アップする。ラッチ回路１１は、通常は一番上位の
ビットをラッチし、その結果が基準周波数制御回路２に
送られ、結果的に周波数制御部７にて周波数の上げ下げ
が行われる。しかし、中間値、即ち、位相ずれが“０”
の場合は上記ブロック図のＯＲゲート５２にて中間値を
デコードし、その結果をラッチ回路１１に入力してラッ
チし、周波数の上げ下げ制御が行われないように、中間
値における出力をインヒビットとする。
【００２４】周波数制御部７では、前記ラッチ回路１１
から基準周波数制御回路２に送られた周波数制御情報
と、パルス発生部３で作成された周波数制御位置指定パ
ルスＰに基づき周波数の制御を行う。ここで、周波数制
御位置指定パルスＰとは周波数の制御をどの位置で行う
かを指定するものであり、中間値の場合にはこのパルス
をインヒビットすることにより、周波数の制御が行われ
ないようにする。
から基準周波数制御回路２に送られた周波数制御情報
と、パルス発生部３で作成された周波数制御位置指定パ
ルスＰに基づき周波数の制御を行う。ここで、周波数制
御位置指定パルスＰとは周波数の制御をどの位置で行う
かを指定するものであり、中間値の場合にはこのパルス
をインヒビットすることにより、周波数の制御が行われ
ないようにする。
【００２５】図１０はデータ変換部９の詳細構成図であ
る。図中、101 は加算回路からなる制御部であり、EOR1
〜EORnは排他的論理和回路である。各EOR 回路の入力に
は、データ形式変換前の、例えば、１５ビットデータが
入力され、制御部101 は変換後の１５ビットデータが出
力される。最上位ビットＭＳＢは極性ビットとして使用
されるとともに、インバーターＩＮＶを経て制御部101
に入力される。
る。図中、101 は加算回路からなる制御部であり、EOR1
〜EORnは排他的論理和回路である。各EOR 回路の入力に
は、データ形式変換前の、例えば、１５ビットデータが
入力され、制御部101 は変換後の１５ビットデータが出
力される。最上位ビットＭＳＢは極性ビットとして使用
されるとともに、インバーターＩＮＶを経て制御部101
に入力される。
【００２６】図１１はデータ変換の一例である。この変
換は図１０構成で行われるデータ形式の変換である。極
性ビットが「１」のときは、データ形式変換を行わず、
入力データがそのまま出力される。一方、図示のよう
に、極性ビットが「０」のときは、１５ビットのデータ
を反転させてデータ形式を反転させ、さらに＋１するこ
とにより、データ形式が変換され出力される。
換は図１０構成で行われるデータ形式の変換である。極
性ビットが「１」のときは、データ形式変換を行わず、
入力データがそのまま出力される。一方、図示のよう
に、極性ビットが「０」のときは、１５ビットのデータ
を反転させてデータ形式を反転させ、さらに＋１するこ
とにより、データ形式が変換され出力される。
【００２７】図１２は図１１の説明の具体例である。本
例はメモリ段数１６段の例である。中間値は、図示のよ
うに、「１０００，００００，００００，００００」で
ある。この中間値は初期設定値でもある。図示におい
て、アップ・ダウン・カウンターの値が、＋側、−側に
なったときには、（Ａ）に示すようになる。しかし、こ
の状態では（Ａ）の値をそのまま後段の周波数制御部７
に入力したとき、各値をデコードして中間値からの差を
検出しなければならない。
例はメモリ段数１６段の例である。中間値は、図示のよ
うに、「１０００，００００，００００，００００」で
ある。この中間値は初期設定値でもある。図示におい
て、アップ・ダウン・カウンターの値が、＋側、−側に
なったときには、（Ａ）に示すようになる。しかし、こ
の状態では（Ａ）の値をそのまま後段の周波数制御部７
に入力したとき、各値をデコードして中間値からの差を
検出しなければならない。
【００２８】本発明では、（Ｂ）に示すように、この差
を形式変換することにより、後段での処理が簡単に行え
るようにする。即ち、（Ｂ）に示すように、メモリの最
上位ビットＭＳＢを極性ビットとし、累積された情報が
＋側の時は「１」とし、−側の時は「０」とする。さら
に、中間値からの差を絶対値で表す。これにより、全て
の値をデコードして中間値からの差を判断するのではな
く、極性ビットと中間値からの差を示すビットを監視す
ることにより容易に判断できるようにする。
を形式変換することにより、後段での処理が簡単に行え
るようにする。即ち、（Ｂ）に示すように、メモリの最
上位ビットＭＳＢを極性ビットとし、累積された情報が
＋側の時は「１」とし、−側の時は「０」とする。さら
に、中間値からの差を絶対値で表す。これにより、全て
の値をデコードして中間値からの差を判断するのではな
く、極性ビットと中間値からの差を示すビットを監視す
ることにより容易に判断できるようにする。
【００２９】前述のように、メモリ部６で蓄積された情
報は、上述のようにデータ形式変換回路９で形式変換さ
れ、平均化制御回路１０を経て、周波数制御部７に入力
される。周波数制御部７は、例えば、レート・マルチ・
プライヤーであり、ある一定時間内に平均的に周波数制
御を行うように動作する。本発明では、この一定時間内
に周波数制御を平均的に行うために、レート・マルチ・
プライヤーを使用する。従って、平均化制御回路１０は
このレート・マルチ・プライヤーの動作を制御する。
報は、上述のようにデータ形式変換回路９で形式変換さ
れ、平均化制御回路１０を経て、周波数制御部７に入力
される。周波数制御部７は、例えば、レート・マルチ・
プライヤーであり、ある一定時間内に平均的に周波数制
御を行うように動作する。本発明では、この一定時間内
に周波数制御を平均的に行うために、レート・マルチ・
プライヤーを使用する。従って、平均化制御回路１０は
このレート・マルチ・プライヤーの動作を制御する。
【００３０】本発明の他の実施例として、位相比較回路
に、図３の回路の他に、Ｓ／Ｒフリップ・フロップを使
用することができる。上述ではカウント範囲を０〜２π
の間で行っているが、これを０〜πの範囲で行うことに
より、位相検出回路にＥＯＲ位相検出器を使用すること
ができる。これは、パルス発生器３において、ロードパ
ルスとラッチパルスの周期を変化させることにより、容
易に実現可能である。
に、図３の回路の他に、Ｓ／Ｒフリップ・フロップを使
用することができる。上述ではカウント範囲を０〜２π
の間で行っているが、これを０〜πの範囲で行うことに
より、位相検出回路にＥＯＲ位相検出器を使用すること
ができる。これは、パルス発生器３において、ロードパ
ルスとラッチパルスの周期を変化させることにより、容
易に実現可能である。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
従来はアナログ部品で構成されていたＰＬＬ回路が、固
定発振器を除き、全てデジタルで構成することができ、
回路の小規模化と低消費電力化が可能となる。さらに、
クロック入力断時にも、固定発振器の周波数にクロック
を切り換えることにより、安定した周波数を得ることが
できる。さらに、固定発振器の周波数をより上げること
により、高速動作が可能となり、より精度の高いＤＰＬ
Ｌを構成することができる。
従来はアナログ部品で構成されていたＰＬＬ回路が、固
定発振器を除き、全てデジタルで構成することができ、
回路の小規模化と低消費電力化が可能となる。さらに、
クロック入力断時にも、固定発振器の周波数にクロック
を切り換えることにより、安定した周波数を得ることが
できる。さらに、固定発振器の周波数をより上げること
により、高速動作が可能となり、より精度の高いＤＰＬ
Ｌを構成することができる。
【図１】本発明の原理構成図である。
【図２】本発明のデジタルＰＬＬ回路の一実施例構成図
である。
である。
【図３】位相比較回路の詳細図である。
【図４】パルス発生部３の動作タイミングチャートであ
る。
る。
【図５】図４の位相比較回路における位相比較のカウン
ト結果の説明図である。
ト結果の説明図である。
【図６】周波数制御を行わない時の動作タイミングチャ
ートである。
ートである。
【図７】周波数が早い場合の動作タイミングチャートで
ある。
ある。
【図８】周波数が遅い場合の動作タイミングチャートで
ある。
ある。
【図９】カウント部及びラッチ回路の詳細構成図であ
る。
る。
【図１０】データ変換回路の詳細構成図である。
【図１１】データ変換の一例である。
【図１２】図１１の説明の具体例である。
【図１３】従来のＰＬＬ回路の一例である。
１…固定発振器 ２…基準周波数制御回路 ３…パルス発生回路 ４…位相比較回路 ５…カウント部 ６…メモリー部 ７…周波数制御部 ８…タイマー発生回路 ９…データ形式変換回路 １０…平均化制御回路 １１…ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/14
Claims (9)
- 【請求項１】 デジタルＰＬＬ回路であって、少なくと
も固定発振器（１）と、基準周波数制御回路（２）と、
パルス発生回路（３）と、位相比較回路（４）と、カウ
ント部（５）と、メモリ部（６）と、周波数制御部
（７）と、タイマー発生部（８）を備え、 前記固定発振器（１）は、基準クロック（ｆ0 ）を発生
し、 前記基準周波数制御回路（２）は、前記基準クロック
（ｆ0 ）を受け、前記基準クロック（ｆ0 ）の１／２の
周波数を求め、さらに前記カウント部（５）のカウント
結果に基づいて上げ下げの周波数制御を行い、 前記パルス発生回路（３）は、前記周波数制御されたク
ロックに基づいて位相比較するための位相比較クロック
（ｆ1 ）を作成し、かつ前記カウント部（５）を制御す
るためのロード・パルス（ＬＰ）を作成し、 前記位相比較回路（４）は、外部から入力された外部ク
ロック（ｆ2 ）と前記位相比較クロック（ｆ1 ）との間
の位相比較を行い、 前記カウント部（５）は、前記位相比較回路（４）から
の位相比較結果（ＲＤ）を受け、前記パルス発生回路
（３）からの前記ロード・パルス（ＬＰ）に基づいて位
相のずれをカウントすることにより位相状態を判断し、 前記メモリ部（６）は、前記カウント部（５）からの受
けた位相状態を一定時間記憶し、 前記周波数制御部（７）は、前記メモリ部（６）に記憶
された位相状態に基づき、一定時間平均的にクロックの
操作を行い、 前記タイマー発生部（８）は、前記メモリ部（６）及び
前記周波数制御部（７）に対して一定時間毎にタイミン
グパルスを発生する、 ことを特徴とするデジタルＰＬＬ回路。 - 【請求項２】 前記カウント部（５）は、回路電源の立
ち上げ時に、前記位相比較結果（ＲＤ）に基づいてカウ
ント値を連続して操作し、最終的カウント値が得られる
まで前記基準周波数制御回路（２）の周波数を制御して
位相ロックを確立するようにした請求項１に記載のデジ
タルＰＬＬ回路。 - 【請求項３】 前記メモリ部（６）と前記周波数制御部
（７）の間に設けられ、前記周波数制御部（７）の動作
を制御する平均化制御回路（１０）をさらに備える請求
項１に記載のデジタルＰＬＬ回路。 - 【請求項４】 前記メモリ部（６）はアップ／ダウン・
カウンターを備える請求項１又は３に記載のデジタルＰ
ＬＬ回路。 - 【請求項５】 前記メモリ部（６）と前記平均化制御回
路（１０）との間に、前記メモリ部（６）のデータ形式
を変換するためのデータ形式変換回路（９）をさらに備
え、前記メモリ部（６）のアップ／ダウン・カウンター
の結果を形式変換する請求項３に記載のデジタルＰＬＬ
回路。 - 【請求項６】 前記カウント部（５）でのカウント結果
の全ての値をデコードせずに、最上位ビットと中間のビ
ットをデコードして判定する請求項１に記載のデジタル
ＰＬＬ回路。 - 【請求項７】 前記位相比較回路（４）は、２つのセッ
ト／リセット形フリップ・フロップと、排他的論理和回
路（ＯＲ）を備える請求項１に記載のデジタルＰＬＬ回
路。 - 【請求項８】 前記最上位ビットを極性ビットとし、前
記極性ビットが「０」のときデータ形式の変換を行う請
求項５又は６に記載のデジタルＰＬＬ回路。 - 【請求項９】 前記周波数制御部（７）は、一定時間内
に平均的に周波数制御を行うレート・マルチプライヤー
で構成される請求項１に記載のデジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195471A JP2996266B2 (ja) | 1992-07-22 | 1992-07-22 | デジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195471A JP2996266B2 (ja) | 1992-07-22 | 1992-07-22 | デジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645918A JPH0645918A (ja) | 1994-02-18 |
| JP2996266B2 true JP2996266B2 (ja) | 1999-12-27 |
Family
ID=16341638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195471A Expired - Fee Related JP2996266B2 (ja) | 1992-07-22 | 1992-07-22 | デジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996266B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995012735A1 (en) * | 1993-11-02 | 1995-05-11 | David Russell King | Hinge construction |
| GB2535460B (en) | 2015-02-13 | 2017-11-29 | Dyson Technology Ltd | Fan assembly with removable nozzle and filter |
-
1992
- 1992-07-22 JP JP4195471A patent/JP2996266B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645918A (ja) | 1994-02-18 |
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|---|---|---|---|
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