JP2751926B2 - 電導度変調形ｍｏｓｆｅｔ - Google Patents
電導度変調形ｍｏｓｆｅｔInfo
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、電導度変調形MOSFETに関し、ラッチアッ
プ耐量を改善したものである。 （従来の技術） 従来の電導度変調形MOSFETとしては、例えば第４図に
示すようなものがある（USP 4,364,073）。 第４図中、21はホール注入源となる第１導電形のp+ア
ノード領域、23は実質的にドレインとして作用する第２
導電形のｎベース領域であり、p+アノード領域21とｎベ
ース領域23との間には、当該p+アノード領域21からｎベ
ース領域23へのホールの注入効率を抑えるためのn+バッ
ファ層22が形成されている。 上記のようにｐ形を第１導電形としたとき、これと反
対導電形のｎ形は第２導電形となる。 ｎベース領域23の表面側には、DSA（Difusion Self
Alignment）技術によってｐベース領域24およびn+ソ
ース領域25が形成されている。またn+ソース領域25とｎ
ベース領域23との間におけるｐベース領域24上には、そ
のｐベース領域24にチャネル26を誘起させるゲート電極
28がゲート酸化膜（絶縁膜）27を介して設けられてい
る。 29はソース電極であり、ソース電極29はn+ソース領域
25およびｐベース領域24に接続されている。30はアノー
ド電極である。 上述のように電導度変調形MOSFETは、通常の縦形MOSF
ETに対して、そのドレイン相当領域にp+アノード領域21
を付加した構造とみることができる。 そしてアノード電極30に所要値の正電圧が加えられ、
ゲート電極28に閾値電圧以上のゲート電圧が加えられる
と、ゲート電極28直下にチャネル26が誘起されてｐベー
ス領域24の表面層が導通し、n+ソース領域25からチャネ
ル26を通ってｎベース領域23に電子電流が流入される。
一方、p+アノード領域21からは、ｎベース領域23に多量
のホール（少数キャリヤ）が注入される。このときn+バ
ッファ層22は、その注入効率を抑えるように作用する。 ｎベース領域23に注入されたホールは、チャネル26か
ら流れ込んだ電子と再結合しながら一部はｐベース領域
24へ流れ込み、ソース電極29へ抜ける。しかしｎベース
領域23には、なお多量のキャリヤ蓄積が生じて電導度変
調が起き、動作時のオン抵抗が低減する。 このように電導度変調形MOSFETは、動作時のオン抵抗
が非常に低くなり、且つ高耐圧であるという特性を有し
ている。 しかるに電導度変調形MOSFETは、前述のようにp+アノ
ード領域21を有し、このp+アノード領域21上にn+バッフ
ァ層22、ｎベース領域23が存在し、ｎベース領域23には
ｐベース領域24およびn+ソース領域25が形成されてい
る。 このような構造から、その内部には、第５図の等価回
路に示すように、pnp形のトランジスタQ1およびnpn形の
トランジスタQ2が寄生的に生じ、この両トランジスタ
Q1、Q2の結合により、pnpnサイリスタが形成されてい
る。第５図中、Rbはnpn形のトランジスタQ2のベース抵
抗で、ｐベース領域24の部分に生じる。 このため、トランジスタQ1のエミッタに相当するp+ア
ノード領域21から注入されたホールのうち、そのコレク
タに相当するｐベース領域24に達する電流をIbとする
と、ｐベース領域24にIb・Rbなる電圧降下が生じ、この
電圧降下がトランジスタQ2のベース閾値電圧（0.6V）
を超えると、当該トランジスタQ2がオン状態に転じて、
そのコレクタ電流、即ち他のトランジスタQ1のベース電
流の増加を引き起す。この結果、トランジスタQ1のコレ
クタ電流であるIbが増加してトランジスタQ2のベース電
流が増加するという正帰還ループができてラッチアップ
現象が発生する。ラッチアップ現象が発生すると、サイ
リスタ動作が生じるので電源を一旦切らない限り元の状
態に復帰しない。 したがってラッチアップ現象の発生を防止するために
は、ｐベース領域24部分の抵抗Rbおよびこれに流れる電
流Ibをできる限り小さくすることが重要となる。 このため、従来の電導度変調形MOSFETにあっては、p+
アノード領域21に接するようにn+バッファ層22を設けて
ホールの注入効率を落したり、Au拡散や電子線照射を行
なうことによりｎベース領域23中にライフタイムキラー
を導入して寄生トランジスタQ1、Q2の電流増幅率を落す
ことが行なわれていた。 （発明が解決しようとする問題点） しかしながら、p+アノード領域21に接するようにn+バ
ッファ層22を設けて電導度変調領域であるｎベース領域
23へのホールの注入効率を落すと、動作時のオン抵抗を
十分低くすることができない。またAu拡散や電子線照射
を行なうことによりｎベース領域23中にライフタイムキ
ラーを導入すると、ライフタイムキラーは基板全体に分
布するので、これがMOSFET本来の動作に影響してゲート
閾値電圧にばらつきが生じ易く、製造の歩留りを低下さ
せるという問題点があった。 この発明は、このような従来の問題点に着目してなさ
れたもので、ラッチアップ耐量が高く且つ動作時のオン
抵抗を十分に低くすることができ、さらに製造の歩留り
を向上させることのできる電導度変調形MOSFETを提供す
ることを目的とする。 ［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、本発明に係る電導度変調
形MOSFETは、第１導電形の高濃度領域と、該高濃度領域
上に形成され当該高濃度領域から少数キャリヤ注入によ
り電導度が変調される第２導電形の変調領域と、該変調
領域上に形成され、表面側から漸次低濃度となる不純物
濃度分布を有し、該不純物濃度分布により前記変調領域
から拡散しようとする少数キャリヤを押し戻す方向に作
用することで該少数キャリヤの拡散を抑制する電界が形
成され、実質的にドレインとして作用する第２導電形の
ウェル領域と、該ウェル領域の表面側に形成された第１
導電形のベース領域と、該ベース領域の表面側に形成さ
れた第２導電形のソース領域と、該ソース領域と前記ウ
ェル領域との間の前記ベース領域上にゲート絶縁膜を介
して設けられ当該ベース領域にチャネルを誘起させるゲ
ート電極と、を有することを要旨とする。 （作用） 本発明に係る電導度変調形MOSFETによれば、まず、第
１導電形の高濃度領域に所要値の正電圧が印加される一
方、ゲート電極に閾値電圧以上のゲート電圧が印加され
ると、第２導電形の変調領域に、第１導電形の高濃度領
域から少数キャリヤが注入され、変調領域において十分
に電導度変調が生じて、電導度変調形MOSFETのオン抵抗
が低下される。また、第２導電形の変調領域に電導度変
調を生じさせた少数キャリヤは、第２導電形のウェル領
域内に形成された、表面側から漸次低濃度となる不純物
濃度分布を有し、該不純物濃度分布により前記変調領域
から拡散しようとする少数キャリヤを押し戻す方向に作
用することで該少数キャリヤの拡散を抑制する電界によ
ってその拡散が抑制されて、第１導電形のベース領域へ
の注入は阻止される。したがって、従来形成されていた
寄生サイリスタは構成されなくなり、この結果、ラッチ
アップ現象の発生が防止される。 （実施例） 以下、この発明の実施例を図面に基づいて説明する。 第１図および第２図は、この発明の一実施例を示す図
である。 まず構成を説明すると、第１図中、１はホール注入源
となる高濃度領域としてのp+アノード領域であり、p+ア
ノード領域１上には、当該p+アノード領域１からのホー
ル（少数キャリヤ）注入により電導度変調が起きる変調
領域としてのｎベース領域２が形成されている。 ｎベース領域２上には、実質的にドレインとして作用
するｎウェル領域３が形成されている。ｎウェル領域３
は、オン抵抗を小さくするため、その厚さが可能な範囲
で薄く設定され、またその不純物濃度は、ｎベース領域
２の不純物濃度よりも平均的に高く設定されているが、
次に述べるように表面側から漸次低濃度となるような所
要の不純物濃度分布とされている。この不純物濃度分布
により、ｎベース領域２に電導度変調を生じさせたホー
ルの拡散を抑制する作りつけ電界（ビルトインフィール
ド）が形成される。 第２図は、上記のｎウェル領域３の不純物濃度分布の
一例を、他の領域の不純物濃度分布とともに示したもの
である。ｎウェル領域３は、表面からのｎ形不純物の拡
散で形成されて、その不純物濃度分布はほぼガウス分布
をしており、次式で表わされる。 Ｎ（ｘ）＝N0・exp｛−（x/a）２｝ …（１） ここに、 x:表面からの距離で、後述するゲート酸化膜との界
面がｘ＝０である。 N0:表面の濃度 a:一定の係数 そして上記（１）式で示される不純物濃度分布によ
り、ｎウェル領域３内には、次式で示されるような作り
つけ電界E0が形成される。 E0＝−（kT/q）・〔1/N（ｘ）〕 ・〔dN（ｘ）/dx〕 ＝（kT/q）・（2x/a2） …（２） ここに k:ボルツマン定数 T:絶対温度 q:電子の電荷 上記（２）式から、作りつけ電界E0の強度は、表面か
らの距離ｘに比例してｎウェル領域３の底面部で最も強
く、またその方向は、ｎベース領域２からのホールの拡
散を減速して、これを阻止するような向きに形成され
る。 そして、上記のように形成されたｎウェル領域３の表
面側に、寄生トランジスタのベース抵抗Rbを下げるため
のp+ウェル領域４が形成され、さらにｐベース領域５お
よびn+ソース領域６が形成されている。n+ソース領域６
とｎウェル領域３との間におけるｐベース領域５上に
は、そのｐベース領域５にチャネル７を誘起させるため
のゲート電極９がゲート酸化膜（絶縁膜）８を介して設
けられている。 10はP+ガードリング、11はフィールド酸化膜、12はPS
Gの堆積により形成された層間絶縁膜、14はソース電極
であり、ソース電極14は、n+ソース領域６およびp+ウェ
ル領域４を介してｐベース領域５に接続されている。15
はアノード電極である。 次に作用を説明する。 アノード電極15に所要値の正電圧が加えられ、ゲート
電極９に閾値電圧以上のゲート電圧が加えられると、ゲ
ート電極９直下のｐベース領域５の表面層が反転してチ
ャネル７が誘起され、n+ソース領域６とドレインとして
作用するｎウェル領域３とが導通する。 一方、p+アノード領域１からｎベース領域２に多量の
ホール（少数キャリヤ）が注入され、ｎベース領域２に
電導度変調が起き、このｎベース領域２の部分の抵抗が
十分に低くなる。そして電導度変調を生じさせたホール
はｎベース領域２を拡散してｎウェル領域３の底部に達
する。 ｎウェル領域３には、電界強度がその底面部で最も強
く、且つ電界方向がｎベース領域２から拡散してくるホ
ールに対し、これを底面部に押し戻すような方向の作り
つけ電界が形成されている。このためホールの殆んどは
ｎベース領域２に押し戻されて、ｎベース領域２に蓄積
されるホールの濃度が高くなり、この領域２内での再結
合が促進される。したがってp+アノード領域１から注入
されてｎベース領域２に電導度変調を生じさせたホール
の殆んどは、ｎベース領域２内で電子と再結合して消滅
し、ｎウェル領域３へのホールの抜け出しが抑制され
て、ｐベース領域５へのホールの流入が避けられる。 これを前記第５図の等価回路で説明すると、pnpトラ
ンジスタQ1のコレクタとnpnトランジスタQ2のベースと
の間が切離されたことに相当する。このため寄生サイリ
スタが構成されなくなり、p+ウェル領域４の形成により
ベース抵抗Rbの低下が図られていることとも相まって電
導度変調形MOSFETはラッチアップフリーとなる。 また動作時における電導度変調形MOSFET全体のオン抵
抗に関しては、ｎベース領域２、ｎウェル領域３および
チャネル７等の各部分の抵抗が、これに関与するが、前
述のようにｎベース領域２の部分は、電導度変調により
抵抗が十分に低くされるので、オン抵抗は、ｎウェル領
域３およびチャネル７の部分の抵抗により左右される。
このためｎウェル領域３は、可能な範囲で薄く形成さ
れ、またその不純物濃度はｎベース領域２部分のそれよ
りも平均的に高く設定されている。 耐圧に関しては、ｎベース領域２およびｎウェル領域
３の不純物濃度プロファイルを適宜に選択することによ
り規定することができる。ｎベース領域２の不純物濃度
を低くしてｎウェル領域３の不純物濃度を平均的に高く
設定すると、前述のように低オン抵抗とすることができ
るとともに、高耐圧化される。 次いで第３図には、この発明の他の実施例を示す。 この実施例は、ｎウェル領域13の形成領域をｐベース
領域５の部分に限定して、p+ウェル領域４の底部がｎベ
ース領域２に直接接するようにしたものである。その他
の部分の構成は、ｎウェル領域13の不純物濃度分布も含
めて一実施例である前記第１図および第２図のものとほ
ぼ同様である。 この実施例では、ｎベース領域２に電導度変調を生じ
させたホールが、p+ウェル領域４では吸収されるように
作用するので、ｐベース領域５へのホールの流入が一層
少なくなってラッチアップ耐量が一層向上される。 なお、上述の各実施例ではｎチャネルの電導度変調形
MOSFETについて述べてきたが、ｐチャネルの電導度変調
形MOSFETにも同様に適用できる。このとき高濃度領域は
カソードとなる。 ［発明の効果］ 以上説明したように、本発明に係る電導度変調形MOSF
ETによれば、第１導電形の高濃度領域に所要値の正電圧
が印加される一方、ゲート電極に閾値電圧以上のゲート
電圧が印加されると、第２導電形の変調領域に、第１導
電形の高濃度領域から少数キャリヤが注入され、変調領
域において十分に電導度変調が生じて、電導度変調形MO
SFETのオン抵抗が低下される。また、第２導電形の変調
領域に電導度変調を生じさせた少数キャリヤは、第２導
電形のウェル領域内に形成された、表面側から漸次低濃
度となる不純物濃度分布を有し、該不純物濃度分布によ
り前記変調領域から拡散しようとする少数キャリヤを押
し戻す方向に作用することで該少数キャリヤの拡散を抑
制する電界によってその拡散が抑制されて、第１導電形
のベース領域への流入は阻止される。したがって、従来
形成されていた寄生サイリスタは構成されなくなり、こ
の結果、ラッチアップ現象の発生が防止される。さら
に、基板中にライフタイムキラーを導入することなくラ
ッチアップ耐量が改善されるので、素子製造上のゲート
閾値電圧のばらつきが抑制されて、歩留まりが向上する
というきわめて優れた効果を奏する。
プ耐量を改善したものである。 （従来の技術） 従来の電導度変調形MOSFETとしては、例えば第４図に
示すようなものがある（USP 4,364,073）。 第４図中、21はホール注入源となる第１導電形のp+ア
ノード領域、23は実質的にドレインとして作用する第２
導電形のｎベース領域であり、p+アノード領域21とｎベ
ース領域23との間には、当該p+アノード領域21からｎベ
ース領域23へのホールの注入効率を抑えるためのn+バッ
ファ層22が形成されている。 上記のようにｐ形を第１導電形としたとき、これと反
対導電形のｎ形は第２導電形となる。 ｎベース領域23の表面側には、DSA（Difusion Self
Alignment）技術によってｐベース領域24およびn+ソ
ース領域25が形成されている。またn+ソース領域25とｎ
ベース領域23との間におけるｐベース領域24上には、そ
のｐベース領域24にチャネル26を誘起させるゲート電極
28がゲート酸化膜（絶縁膜）27を介して設けられてい
る。 29はソース電極であり、ソース電極29はn+ソース領域
25およびｐベース領域24に接続されている。30はアノー
ド電極である。 上述のように電導度変調形MOSFETは、通常の縦形MOSF
ETに対して、そのドレイン相当領域にp+アノード領域21
を付加した構造とみることができる。 そしてアノード電極30に所要値の正電圧が加えられ、
ゲート電極28に閾値電圧以上のゲート電圧が加えられる
と、ゲート電極28直下にチャネル26が誘起されてｐベー
ス領域24の表面層が導通し、n+ソース領域25からチャネ
ル26を通ってｎベース領域23に電子電流が流入される。
一方、p+アノード領域21からは、ｎベース領域23に多量
のホール（少数キャリヤ）が注入される。このときn+バ
ッファ層22は、その注入効率を抑えるように作用する。 ｎベース領域23に注入されたホールは、チャネル26か
ら流れ込んだ電子と再結合しながら一部はｐベース領域
24へ流れ込み、ソース電極29へ抜ける。しかしｎベース
領域23には、なお多量のキャリヤ蓄積が生じて電導度変
調が起き、動作時のオン抵抗が低減する。 このように電導度変調形MOSFETは、動作時のオン抵抗
が非常に低くなり、且つ高耐圧であるという特性を有し
ている。 しかるに電導度変調形MOSFETは、前述のようにp+アノ
ード領域21を有し、このp+アノード領域21上にn+バッフ
ァ層22、ｎベース領域23が存在し、ｎベース領域23には
ｐベース領域24およびn+ソース領域25が形成されてい
る。 このような構造から、その内部には、第５図の等価回
路に示すように、pnp形のトランジスタQ1およびnpn形の
トランジスタQ2が寄生的に生じ、この両トランジスタ
Q1、Q2の結合により、pnpnサイリスタが形成されてい
る。第５図中、Rbはnpn形のトランジスタQ2のベース抵
抗で、ｐベース領域24の部分に生じる。 このため、トランジスタQ1のエミッタに相当するp+ア
ノード領域21から注入されたホールのうち、そのコレク
タに相当するｐベース領域24に達する電流をIbとする
と、ｐベース領域24にIb・Rbなる電圧降下が生じ、この
電圧降下がトランジスタQ2のベース閾値電圧（0.6V）
を超えると、当該トランジスタQ2がオン状態に転じて、
そのコレクタ電流、即ち他のトランジスタQ1のベース電
流の増加を引き起す。この結果、トランジスタQ1のコレ
クタ電流であるIbが増加してトランジスタQ2のベース電
流が増加するという正帰還ループができてラッチアップ
現象が発生する。ラッチアップ現象が発生すると、サイ
リスタ動作が生じるので電源を一旦切らない限り元の状
態に復帰しない。 したがってラッチアップ現象の発生を防止するために
は、ｐベース領域24部分の抵抗Rbおよびこれに流れる電
流Ibをできる限り小さくすることが重要となる。 このため、従来の電導度変調形MOSFETにあっては、p+
アノード領域21に接するようにn+バッファ層22を設けて
ホールの注入効率を落したり、Au拡散や電子線照射を行
なうことによりｎベース領域23中にライフタイムキラー
を導入して寄生トランジスタQ1、Q2の電流増幅率を落す
ことが行なわれていた。 （発明が解決しようとする問題点） しかしながら、p+アノード領域21に接するようにn+バ
ッファ層22を設けて電導度変調領域であるｎベース領域
23へのホールの注入効率を落すと、動作時のオン抵抗を
十分低くすることができない。またAu拡散や電子線照射
を行なうことによりｎベース領域23中にライフタイムキ
ラーを導入すると、ライフタイムキラーは基板全体に分
布するので、これがMOSFET本来の動作に影響してゲート
閾値電圧にばらつきが生じ易く、製造の歩留りを低下さ
せるという問題点があった。 この発明は、このような従来の問題点に着目してなさ
れたもので、ラッチアップ耐量が高く且つ動作時のオン
抵抗を十分に低くすることができ、さらに製造の歩留り
を向上させることのできる電導度変調形MOSFETを提供す
ることを目的とする。 ［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、本発明に係る電導度変調
形MOSFETは、第１導電形の高濃度領域と、該高濃度領域
上に形成され当該高濃度領域から少数キャリヤ注入によ
り電導度が変調される第２導電形の変調領域と、該変調
領域上に形成され、表面側から漸次低濃度となる不純物
濃度分布を有し、該不純物濃度分布により前記変調領域
から拡散しようとする少数キャリヤを押し戻す方向に作
用することで該少数キャリヤの拡散を抑制する電界が形
成され、実質的にドレインとして作用する第２導電形の
ウェル領域と、該ウェル領域の表面側に形成された第１
導電形のベース領域と、該ベース領域の表面側に形成さ
れた第２導電形のソース領域と、該ソース領域と前記ウ
ェル領域との間の前記ベース領域上にゲート絶縁膜を介
して設けられ当該ベース領域にチャネルを誘起させるゲ
ート電極と、を有することを要旨とする。 （作用） 本発明に係る電導度変調形MOSFETによれば、まず、第
１導電形の高濃度領域に所要値の正電圧が印加される一
方、ゲート電極に閾値電圧以上のゲート電圧が印加され
ると、第２導電形の変調領域に、第１導電形の高濃度領
域から少数キャリヤが注入され、変調領域において十分
に電導度変調が生じて、電導度変調形MOSFETのオン抵抗
が低下される。また、第２導電形の変調領域に電導度変
調を生じさせた少数キャリヤは、第２導電形のウェル領
域内に形成された、表面側から漸次低濃度となる不純物
濃度分布を有し、該不純物濃度分布により前記変調領域
から拡散しようとする少数キャリヤを押し戻す方向に作
用することで該少数キャリヤの拡散を抑制する電界によ
ってその拡散が抑制されて、第１導電形のベース領域へ
の注入は阻止される。したがって、従来形成されていた
寄生サイリスタは構成されなくなり、この結果、ラッチ
アップ現象の発生が防止される。 （実施例） 以下、この発明の実施例を図面に基づいて説明する。 第１図および第２図は、この発明の一実施例を示す図
である。 まず構成を説明すると、第１図中、１はホール注入源
となる高濃度領域としてのp+アノード領域であり、p+ア
ノード領域１上には、当該p+アノード領域１からのホー
ル（少数キャリヤ）注入により電導度変調が起きる変調
領域としてのｎベース領域２が形成されている。 ｎベース領域２上には、実質的にドレインとして作用
するｎウェル領域３が形成されている。ｎウェル領域３
は、オン抵抗を小さくするため、その厚さが可能な範囲
で薄く設定され、またその不純物濃度は、ｎベース領域
２の不純物濃度よりも平均的に高く設定されているが、
次に述べるように表面側から漸次低濃度となるような所
要の不純物濃度分布とされている。この不純物濃度分布
により、ｎベース領域２に電導度変調を生じさせたホー
ルの拡散を抑制する作りつけ電界（ビルトインフィール
ド）が形成される。 第２図は、上記のｎウェル領域３の不純物濃度分布の
一例を、他の領域の不純物濃度分布とともに示したもの
である。ｎウェル領域３は、表面からのｎ形不純物の拡
散で形成されて、その不純物濃度分布はほぼガウス分布
をしており、次式で表わされる。 Ｎ（ｘ）＝N0・exp｛−（x/a）２｝ …（１） ここに、 x:表面からの距離で、後述するゲート酸化膜との界
面がｘ＝０である。 N0:表面の濃度 a:一定の係数 そして上記（１）式で示される不純物濃度分布によ
り、ｎウェル領域３内には、次式で示されるような作り
つけ電界E0が形成される。 E0＝−（kT/q）・〔1/N（ｘ）〕 ・〔dN（ｘ）/dx〕 ＝（kT/q）・（2x/a2） …（２） ここに k:ボルツマン定数 T:絶対温度 q:電子の電荷 上記（２）式から、作りつけ電界E0の強度は、表面か
らの距離ｘに比例してｎウェル領域３の底面部で最も強
く、またその方向は、ｎベース領域２からのホールの拡
散を減速して、これを阻止するような向きに形成され
る。 そして、上記のように形成されたｎウェル領域３の表
面側に、寄生トランジスタのベース抵抗Rbを下げるため
のp+ウェル領域４が形成され、さらにｐベース領域５お
よびn+ソース領域６が形成されている。n+ソース領域６
とｎウェル領域３との間におけるｐベース領域５上に
は、そのｐベース領域５にチャネル７を誘起させるため
のゲート電極９がゲート酸化膜（絶縁膜）８を介して設
けられている。 10はP+ガードリング、11はフィールド酸化膜、12はPS
Gの堆積により形成された層間絶縁膜、14はソース電極
であり、ソース電極14は、n+ソース領域６およびp+ウェ
ル領域４を介してｐベース領域５に接続されている。15
はアノード電極である。 次に作用を説明する。 アノード電極15に所要値の正電圧が加えられ、ゲート
電極９に閾値電圧以上のゲート電圧が加えられると、ゲ
ート電極９直下のｐベース領域５の表面層が反転してチ
ャネル７が誘起され、n+ソース領域６とドレインとして
作用するｎウェル領域３とが導通する。 一方、p+アノード領域１からｎベース領域２に多量の
ホール（少数キャリヤ）が注入され、ｎベース領域２に
電導度変調が起き、このｎベース領域２の部分の抵抗が
十分に低くなる。そして電導度変調を生じさせたホール
はｎベース領域２を拡散してｎウェル領域３の底部に達
する。 ｎウェル領域３には、電界強度がその底面部で最も強
く、且つ電界方向がｎベース領域２から拡散してくるホ
ールに対し、これを底面部に押し戻すような方向の作り
つけ電界が形成されている。このためホールの殆んどは
ｎベース領域２に押し戻されて、ｎベース領域２に蓄積
されるホールの濃度が高くなり、この領域２内での再結
合が促進される。したがってp+アノード領域１から注入
されてｎベース領域２に電導度変調を生じさせたホール
の殆んどは、ｎベース領域２内で電子と再結合して消滅
し、ｎウェル領域３へのホールの抜け出しが抑制され
て、ｐベース領域５へのホールの流入が避けられる。 これを前記第５図の等価回路で説明すると、pnpトラ
ンジスタQ1のコレクタとnpnトランジスタQ2のベースと
の間が切離されたことに相当する。このため寄生サイリ
スタが構成されなくなり、p+ウェル領域４の形成により
ベース抵抗Rbの低下が図られていることとも相まって電
導度変調形MOSFETはラッチアップフリーとなる。 また動作時における電導度変調形MOSFET全体のオン抵
抗に関しては、ｎベース領域２、ｎウェル領域３および
チャネル７等の各部分の抵抗が、これに関与するが、前
述のようにｎベース領域２の部分は、電導度変調により
抵抗が十分に低くされるので、オン抵抗は、ｎウェル領
域３およびチャネル７の部分の抵抗により左右される。
このためｎウェル領域３は、可能な範囲で薄く形成さ
れ、またその不純物濃度はｎベース領域２部分のそれよ
りも平均的に高く設定されている。 耐圧に関しては、ｎベース領域２およびｎウェル領域
３の不純物濃度プロファイルを適宜に選択することによ
り規定することができる。ｎベース領域２の不純物濃度
を低くしてｎウェル領域３の不純物濃度を平均的に高く
設定すると、前述のように低オン抵抗とすることができ
るとともに、高耐圧化される。 次いで第３図には、この発明の他の実施例を示す。 この実施例は、ｎウェル領域13の形成領域をｐベース
領域５の部分に限定して、p+ウェル領域４の底部がｎベ
ース領域２に直接接するようにしたものである。その他
の部分の構成は、ｎウェル領域13の不純物濃度分布も含
めて一実施例である前記第１図および第２図のものとほ
ぼ同様である。 この実施例では、ｎベース領域２に電導度変調を生じ
させたホールが、p+ウェル領域４では吸収されるように
作用するので、ｐベース領域５へのホールの流入が一層
少なくなってラッチアップ耐量が一層向上される。 なお、上述の各実施例ではｎチャネルの電導度変調形
MOSFETについて述べてきたが、ｐチャネルの電導度変調
形MOSFETにも同様に適用できる。このとき高濃度領域は
カソードとなる。 ［発明の効果］ 以上説明したように、本発明に係る電導度変調形MOSF
ETによれば、第１導電形の高濃度領域に所要値の正電圧
が印加される一方、ゲート電極に閾値電圧以上のゲート
電圧が印加されると、第２導電形の変調領域に、第１導
電形の高濃度領域から少数キャリヤが注入され、変調領
域において十分に電導度変調が生じて、電導度変調形MO
SFETのオン抵抗が低下される。また、第２導電形の変調
領域に電導度変調を生じさせた少数キャリヤは、第２導
電形のウェル領域内に形成された、表面側から漸次低濃
度となる不純物濃度分布を有し、該不純物濃度分布によ
り前記変調領域から拡散しようとする少数キャリヤを押
し戻す方向に作用することで該少数キャリヤの拡散を抑
制する電界によってその拡散が抑制されて、第１導電形
のベース領域への流入は阻止される。したがって、従来
形成されていた寄生サイリスタは構成されなくなり、こ
の結果、ラッチアップ現象の発生が防止される。さら
に、基板中にライフタイムキラーを導入することなくラ
ッチアップ耐量が改善されるので、素子製造上のゲート
閾値電圧のばらつきが抑制されて、歩留まりが向上する
というきわめて優れた効果を奏する。
【図面の簡単な説明】
第１図はこの発明に係る電導度変調形MOSFETの一実施例
を示す縦断面図、第２図は同上一実施例におけるｎウェ
ル領域の部分を含む表面からの距離に対する不純物濃度
分布を示す分布特性図、第３図はこの発明の他の実施例
を示す縦断面図、第４図は従来の電導度変調形MOSFETを
示す縦断面図、第５図は同上従来例における寄生トラン
ジスタを含む等価回路を示す回路図である。 1:p+アノード領域（高濃度領域）、 2:nベース領域、 ３、13:nウェル領域、 5:pベース領域、 6:n+ソース領域、 7:チャネル、 8:ゲート酸化膜（絶縁膜）、 9:ゲート電極、 14:ソース電極、 15:アノード電極。
を示す縦断面図、第２図は同上一実施例におけるｎウェ
ル領域の部分を含む表面からの距離に対する不純物濃度
分布を示す分布特性図、第３図はこの発明の他の実施例
を示す縦断面図、第４図は従来の電導度変調形MOSFETを
示す縦断面図、第５図は同上従来例における寄生トラン
ジスタを含む等価回路を示す回路図である。 1:p+アノード領域（高濃度領域）、 2:nベース領域、 ３、13:nウェル領域、 5:pベース領域、 6:n+ソース領域、 7:チャネル、 8:ゲート酸化膜（絶縁膜）、 9:ゲート電極、 14:ソース電極、 15:アノード電極。
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(56)参考文献 特開 昭60−153163（ＪＰ，Ａ)
特開 昭57−42164（ＪＰ，Ａ)
特開 昭61−191071（ＪＰ，Ａ)
特開 昭61−13667（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．第１導電形の高濃度領域と、 該高濃度領域上に形成され当該高濃度領域から少数キャ
リヤ注入により電導度が変調される第２導電形の変調領
域と、 該変調領域上に形成され、表面側から漸次低濃度となる
不純物濃度分布を有し、該不純物濃度分布により前記変
調領域から拡散しようとする少数キャリヤを押し戻す方
向に作用することで該少数キャリヤの拡散を抑制する電
界が形成され、実質的にドレインとして作用する第２導
電形のウェル領域と、 該ウェル領域の表面側に形成された第１導電形のベース
領域と、 該ベース領域の表面側に形成された第２導電形のソース
領域と、 該ソース領域と前記ウェル領域との間の前記ベース領域
上にゲート絶縁膜を介して設けられ当該ベース領域にチ
ャネルを誘起させるゲート電極と、 を有することを特徴とする電導度変調形MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304014A JP2751926B2 (ja) | 1986-12-22 | 1986-12-22 | 電導度変調形ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304014A JP2751926B2 (ja) | 1986-12-22 | 1986-12-22 | 電導度変調形ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63157477A JPS63157477A (ja) | 1988-06-30 |
| JP2751926B2 true JP2751926B2 (ja) | 1998-05-18 |
Family
ID=17928026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61304014A Expired - Fee Related JP2751926B2 (ja) | 1986-12-22 | 1986-12-22 | 電導度変調形ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751926B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766966A (en) * | 1996-02-09 | 1998-06-16 | International Rectifier Corporation | Power transistor device having ultra deep increased concentration region |
| FR2695253B1 (fr) * | 1990-05-09 | 1997-09-19 | Int Rectifier Corp | Dispositif a transistor de puissance ayant une region a concentration accrue ultra-profonde. |
| IT1247293B (it) * | 1990-05-09 | 1994-12-12 | Int Rectifier Corp | Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione |
| JPH0897163A (ja) * | 1994-07-28 | 1996-04-12 | Hitachi Ltd | 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置 |
| EP1895595B8 (en) | 1996-10-18 | 2013-11-06 | Hitachi, Ltd. | Semiconductor device and electric power conversion apparatus therewith |
| CN204067367U (zh) * | 2014-06-09 | 2014-12-31 | 英飞凌科技股份有限公司 | 功率半导体器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5742164A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor device |
| EP0146181B1 (en) * | 1983-12-16 | 1989-03-15 | Koninklijke Philips Electronics N.V. | Semiconductor device comprising a combined bipolar-field effect transistor |
-
1986
- 1986-12-22 JP JP61304014A patent/JP2751926B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63157477A (ja) | 1988-06-30 |
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