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JP2022047934A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】しきい値電圧やオン抵抗のばらつきを抑制できる半導体装置及びその製造方法を提供すること。【解決手段】半導体構造部は、複数の埋め込み電極部と、埋め込み電極部に隣接するメサ部とを有する。メサ部は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域と、第２半導体領域よりも第２導電型不純物濃度が高い第２導電型の第４半導体領域とを有する。ゲート電極が埋め込み電極部内に設けられ、メサ部の第１の側壁の一部を形成する第２半導体領域の側面に対向している。上部電極は、半導体構造部上に設けられた主部と、主部から埋め込み電極部内に延びメサ部の第２の側壁に達し、第２半導体領域および第４半導体領域に接するコンタクト部とを有する。【選択図】図１

Description

実施形態は、半導体装置及びその製造方法に関する。
トレンチゲート構造の半導体装置において隣り合うトレンチ間のメサ部の幅の微細化によるピッチシュリンクでオン抵抗を低減することができる。そのような微細化したメサ部の中央部にトレンチコンタクトを形成する場合、リソグラフィーの合わせずれにより、チャネルと、トレンチコンタクト底部のｐ＋層との距離がばらつき、しきい値電圧やオン抵抗がばらつくという問題が懸念される。
特開２０１９－１６１１９０号公報 特開２０１２－２０９３３０号公報 特開２０１９－１６１１０３号公報
実施形態は、しきい値電圧やオン抵抗のばらつきを抑制できる半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、複数の埋め込み電極部と、前記複数の埋め込み電極部の間に設けられ前記埋め込み電極部に隣接するメサ部とを有する半導体構造部であって、前記メサ部は、第１導電型の第１半導体領域と、前記第１半導体領域上に設けられた第２導電型の第２半導体領域と、前記第２半導体領域上に設けられた第１導電型の第３半導体領域と、前記埋め込み電極部と前記第２半導体領域との間に設けられ、前記第２半導体領域よりも第２導電型不純物濃度が高い第２導電型の第４半導体領域とを有する、半導体構造部と、
前記埋め込み電極部内に設けられ、前記メサ部の第１の側壁の一部を形成する前記第２半導体領域の側面に対向するゲート電極と、前記ゲート電極と、前記第２半導体領域の前記側面との間に設けられたゲート絶縁膜と、前記半導体構造部上に設けられた主部と、前記主部から前記埋め込み電極部内に延び前記メサ部の前記第１の側壁の反対側の第２の側壁に達し、前記第２半導体領域および前記第４半導体領域に接するコンタクト部とを有する上部電極と、を備えている。
第１実施形態の半導体装置の模式断面図である。 図１におけるＡ－Ａ’断面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第１実施形態の半導体装置の製造方法を示す模式断面図である。 第２実施形態の半導体装置の模式断面図である。 図９におけるＢ－Ｂ’断面図である。 第２実施形態の半導体装置の製造方法を示す模式断面図である。 第３実施形態の半導体装置の模式断面図である。 図１２におけるＣ－Ｃ’断面図である。 第３実施形態の半導体装置の製造方法を示す模式断面図である。 第３実施形態の半導体装置の製造方法を示す模式断面図である。 第３実施形態の半導体装置の製造方法を示す模式断面図である。 第３実施形態の半導体装置の製造方法を示す模式断面図である。 第４実施形態の半導体装置の模式断面図である。 図１８におけるＤ－Ｄ’断面図である。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。
以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
［第１実施形態］
図１は、第１実施形態の半導体装置１の模式断面図である。
図２は、図１におけるＡ－Ａ’断面図である。
半導体装置１は、半導体構造部１０と、上部電極６０と、下部電極５０と、ゲート電極３０と、フィールドプレート電極４０とを有する。半導体構造部１０の上面に上部電極６０が設けられ、半導体構造部１０の下面に下部電極５０が設けられている。例えば、上部電極６０はソース電極であり、下部電極５０はドレイン電極である。半導体装置１は、ゲート電極３０の制御により、下部電極５０と上部電極６０とを結ぶ方向（縦方向）に電流が流れる縦型半導体装置である。
半導体構造部１０に含まれる基板、半導体層、および半導体領域の材料は例えばシリコンである。または、半導体構造部１０に含まれる基板、半導体層、および半導体領域の材料は、例えば、炭化シリコン、窒化ガリウムなどであってもよい。
半導体構造部１０は、下部電極５０上に設けられたｎ＋型のドレイン層（または基板）１１と、ドレイン層１１上に設けられたｎ型のドリフト層１２とを有する。ドリフト層１２のｎ型不純物濃度は、ドレイン層１１のｎ型不純物濃度よりも低い。ドレイン層１１は、下部電極５０と電気的に接続されている。また、半導体構造部１０は、複数の埋め込み電極部Ｔと、隣り合う埋め込み電極部Ｔの間に設けられ、埋め込み電極部Ｔに隣接するメサ部２０とを有する。
図２において、半導体構造部１０の上面または下面に対して平行な面内で直交する２方向をＸ方向およびＹ方向とする。複数の埋め込み電極部Ｔは、互いにＸ方向に離間し、Ｙ方向にストライプ状に延びている。複数のメサ部２０は、互いにＸ方向に離間し、Ｙ方向にストライプ状に延びている。
図１において、任意の４つの埋め込み電極部Ｔを、第１の埋め込み電極部Ｔ１、第２の埋め込み電極部Ｔ２、第３の埋め込み電極部Ｔ３、および第４の埋め込み電極部Ｔ４と表す。また、図１において、任意の３つのメサ部２０を、第１のメサ部２０ａ、第２のメサ部２０ｂ、第３のメサ部２０ｃと表す。なお、以下の説明において、第１の埋め込み電極部Ｔ１、第２の埋め込み電極部Ｔ２、第３の埋め込み電極部Ｔ３、および第４の埋め込み電極部Ｔ４を互いに区別せずに、単に埋め込み電極部Ｔと表す場合もあり、第１のメサ部２０ａ、第２のメサ部２０ｂ、第３のメサ部２０ｃを互いに区別せずに単にメサ部２０と表す場合もある。
第１のメサ部２０ａは、第１の埋め込み電極部Ｔ１と第２の埋め込み電極部Ｔ２との間に設けられ、第１の埋め込み電極部Ｔ１と第２の埋め込み電極部Ｔ２に隣接している。第２のメサ部２０ｂは、第２の埋め込み電極部Ｔ２と第３の埋め込み電極部Ｔ３との間に設けられ、第２の埋め込み電極部Ｔ２と第３の埋め込み電極部Ｔ３に隣接している。第３のメサ部２０ｃは、第３の埋め込み電極部Ｔ３と第４の埋め込み電極部Ｔ４との間に設けられ、第３の埋め込み電極部Ｔ３と第４の埋め込み電極部Ｔ４に隣接している。
ゲート電極３０とフィールドプレート電極４０を含む埋め込み電極部Ｔと、ゲート電極３０を含まず、フィールドプレート電極４０を含む埋め込み電極部Ｔとが、Ｘ方向に交互に繰り返されている。図１に示す例では、第１の埋め込み電極部Ｔ１と第３の埋め込み電極部Ｔ３は、ゲート電極３０とフィールドプレート電極４０を含む。第２の埋め込み電極部Ｔ２と第４の埋め込み電極部Ｔ４は、ゲート電極３０を含まず、フィールドプレート電極４０を含む。
ゲート電極３０を含まない埋め込み電極部Ｔは、上部電極６０の一部であるコンタクト部６２を含む。図１に示す例では、第２の埋め込み電極部Ｔ２と第４の埋め込み電極部Ｔ４は、コンタクト部６２とフィールドプレート電極４０を含む。
Ｙ方向に延びるメサ部２０は２つの側壁を有する。メサ部２０の側壁において、ゲート電極３０が対向する側壁を第１の側壁２１とする。メサ部２０は、第１の側壁２１の反対側に第２の側壁２２を有する。コンタクト部６２は、第２の側壁２２に接している。
メサ部２０は、ドリフト層１２の一部であるｎ型のドリフト領域（第１半導体領域）１２ａと、ドリフト領域１２ａ上に設けられたｐ型のベース領域（第２半導体領域）１３と、ベース領域１３上に設けられたｎ＋型のソース領域（第３半導体領域）１４と、ベース領域１３と埋め込み電極部Ｔとの間に設けられたｐ＋型のベースコンタクト領域（第４半導体領域）１５とを有する。
ソース領域１４のｎ型不純物濃度は、ドリフト領域１２ａのｎ型不純物濃度よりも高い。ベースコンタクト領域１５のｐ型不純物濃度は、ベース領域１３のｐ型不純物濃度よりも高い。
ベースコンタクト領域１５はベース領域１３の一部に形成される。ベースコンタクト領域１５の側面は、メサ部２０の第２の側壁２２の一部を形成する。
ドリフト領域１２ａは、メサ部２０の幅方向（Ｘ方向）の全体に形成され、メサ部２０の第１の側壁２１の一部を形成する側面と、第２の側壁２２の一部を形成する側面とを有する。ベース領域１３は、メサ部２０の幅方向（Ｘ方向）の全体に形成され、メサ部２０の第１の側壁２１の一部を形成する側面と、第２の側壁２２の一部を形成する側面とを有する。ソース領域１４は、メサ部２０の幅方向（Ｘ方向）の全体に形成され、メサ部２０の第１の側壁２１の一部を形成する側面と、第２の側壁２２の一部を形成する側面とを有する。また、ソース領域１４の上面は、メサ部２０の上面を形成する。
埋め込み電極部Ｔの底は、ドリフト層１２内に位置し、ドレイン層１１には達していない。
ゲート電極３０を含む埋め込み電極部Ｔ（例えば、図１における第３の埋め込み電極部Ｔ３）は、第２のメサ部２０ｂの第１の側壁２１の一部を形成するベース領域１３の側面に対向するゲート電極３０と、第３のメサ部２０ｃの第１の側壁２１の一部を形成するベース領域１３の側面に対向するゲート電極３０とを含む。ゲート電極３０と、ベース領域１３の側面との間に、ゲート絶縁膜７２が設けられている。
フィールドプレート電極４０は、各埋め込み電極部Ｔの幅方向（Ｘ方向）のほぼ中央に位置する。フィールドプレート電極４０とドリフト層１２との間に絶縁膜７１が設けられ、フィールドプレート電極４０はドリフト層１２に接していない。フィールドプレート電極４０とゲート電極３０との間には絶縁膜７３が設けられている。
上部電極６０は、半導体構造部１０上に面状に広がって設けられた主部６１と、主部６１から埋め込み電極部Ｔ（図１に示す例では、第２の埋め込み電極部Ｔ２および第４の埋め込み電極部Ｔ４）内に延び、各メサ部２０の第２の側壁２２に達するコンタクト部６２とを有する。主部６１とコンタクト部６２は、例えば金属材料で一体に形成される。
コンタクト部６２は、各メサ部２０のソース領域１４およびベースコンタクト領域１５に接し、それらと電気的に接続されている。
ゲート電極３０と上部電極６０との間、およびフィールドプレート電極４０と上部電極６０との間には、絶縁膜７４が設けられている。
各メサ部２０の一方の側壁（第１の側壁２１）にはゲート絶縁膜７２を介してゲート電極３０が対向している。各メサ部２０の他方の側壁（第２の側壁２２）において、コンタクト部６２がソース領域１４およびベースコンタクト領域１５に接している。
ゲート電極３０にしきい値以上の電圧を与えることで、ベース領域１３におけるゲート電極３０に対向する部分にｎ型のチャネル（反転層）を形成することができる。
フィールドプレート電極４０は、埋め込み電極部Ｔ内を、ゲート電極３０およびコンタクト部６２よりも下方まで延びている。フィールドプレート電極４０の底部は、ゲート電極３０の底部よりも、ドレイン層１１に近い位置にある。
フィールドプレート電極４０は、例えば上部電極６０と電気的に接続される。または、フィールドプレート電極４０は、ゲート電極３０と電気的に接続されてもよい。フィールドプレート電極４０は、ゲート電極３０へのしきい値以上の電圧印加を停止したオフ状態において、ドリフト層１２の電界の分布を緩やかにする。
次に、図３（ａ）～図８（ｂ）を参照して、第１実施形態の半導体装置１の製造方法について説明する。
図３（ａ）に示すように、ドリフト層１２に複数のトレンチｔと複数のメサ部２０を形成する。例えば、ＲＩＥ（Reactive Ion Etching）法でトレンチｔを形成する。複数のトレンチｔの形成により、同時に隣り合うトレンチｔの間にドリフト層１２の一部であるメサ部２０が形成される。
トレンチｔおよびメサ部２０を形成した後、図３（ｂ）に示すように、トレンチｔの内壁およびメサ部２０を覆うように、絶縁膜７１を形成する。絶縁膜７１は、例えば、熱酸化法で形成されるシリコン酸化膜である。メサ部２０の幅は、熱酸化反応により、熱酸化前に比べて小さくなる。または、絶縁膜７１はＣＶＤ（Chemical Vapor Deposition）法で形成してもよい。
トレンチｔ内における絶縁膜７１の内側に隙間が残される。その隙間に、図４（ａ）に示すようにフィールドプレート電極４０が埋め込まれる。例えば、ＣＶＤ法でフィールドプレート電極４０の材料を絶縁膜７１上に堆積させた後、その上面を図４（ａ）に示す位置まで後退させる。
メサ部２０を覆う絶縁膜７１の上面は平坦化され、図４（ｂ）に示すように、メサ部２０の上面が絶縁膜７１から露出する。
図５（ａ）に示すように、隣り合う配置関係にある２つのトレンチｔのうちの一方のトレンチｔの絶縁膜７１をマスク９１で覆い、他方のトレンチｔの絶縁膜７１をエッチングする。エッチングされた絶縁膜７１の上面は図５（ａ）に示す位置まで後退し、他方のトレンチｔの上部にゲート電極を埋め込むための凹部ｔａが形成される。
凹部ｔａには、メサ部２０の上部の一方の側壁が露出する。また、フィールドプレート電極４０の上部も凹部ｔａに露出する。
メサ部２０の露出部を例えば熱酸化して、図５（ｂ）に示すように、凹部ｔａに露出するメサ部２０の一方の側壁にゲート絶縁膜（シリコン酸化膜）７２を形成する。このとき、メサ部２０の他方の側壁が隣接するトレンチｔ内に設けられた絶縁膜（シリコン酸化膜）７１からも熱酸化反応が進行する。この絶縁膜７１からの熱酸化反応により、メサ部２０の上部におけるゲート絶縁膜７２が形成された側壁の反対側の側壁は、凹部ｔａ側に屈曲または湾曲するように少し傾く。
フィールドプレート電極４０の露出した上部も熱酸化され、凹部ｔａとフィールドプレート電極４０との間に絶縁膜（シリコン酸化膜）７３が形成される。
凹部ｔａには、図６（ａ）に示すように、ゲート電極３０が埋め込まれる。ゲート電極３０は、ゲート絶縁膜７２を介してメサ部２０の側壁に対向する。
ゲート電極３０を形成した後、例えば、イオン注入法によりメサ部２０にｐ型不純物とｎ型不純物を順に注入する。さらに注入後の熱拡散処理により、図６（ｂ）に示すように、メサ部２０におけるゲート電極３０に対向する部分にｐ型のベース領域１３が、ベース領域１３上にｎ型のソース領域１４が形成される。
ベース領域１３とソース領域１４を形成した後、図７（ａ）に示すように、メサ部２０およびゲート電極３０を覆う絶縁膜７４を形成する。
図７（ｂ）に示すように、絶縁膜７４の上面にマスク９２が形成される。マスク９２には、リソグラフィーにより、開口部９２ａが形成される。開口部９２ａは、ゲート電極３０が埋め込まれていないトレンチｔの上方におけるメサ部２０とフィールドプレート電極４０との間に位置する。
そして、このマスク９２を用いて、例えばＲＩＥ法で絶縁膜７４をエッチングする。これにより、図８（ａ）に示すように、絶縁膜７４にコンタクト用トレンチ７４ａが形成される。コンタクト用トレンチ７４ａは、メサ部２０の上部におけるゲート電極３０が対向する第１の側壁の反対側の第２の側壁に達する。
コンタクト用トレンチ７４ａに、ソース領域１４の側面と、ベース領域１３の側面が露出する。その露出したベース領域１３の側面には、例えばイオン注入法によりｐ型不純物が注入され、その後の熱拡散処理により、図８（ｂ）に示すように、コンタクト用トレンチ７４ａに露出したベース領域１３の側面に、ベース領域１３よりもｐ型不純物濃度が高いｐ型のベースコンタクト領域１５が形成される。
ベースコンタクト領域１５を形成した後、コンタクト用トレンチ７４ａ内に、図１に示すように上部電極６０のコンタクト部６２が埋め込まれる。コンタクト部６２は、メサ部２０におけるゲート電極３０が対向する第１の側壁２１の反対側の第２の側壁２２の一部を形成するソース領域１４およびベースコンタクト領域１５に接する。
すなわち、メサ部２０の第１の側壁２１の上部は、その第１の側壁２１に隣接する埋め込み電極部Ｔに配置されたゲート電極３０に対向し、第１の側壁２１の反対側の第２の側壁２２に隣接する埋め込み電極部Ｔにはコンタクト部６２が配置され、そのコンタクト部６２は第２の側壁２２に接する。
以上説明した実施形態によれば、上部電極６０をソース領域１４およびベースコンタクト領域１５に接続させるためのコンタクト用トレンチ７４ａを形成するにあたって、メサ部２０にはエッチングによる凹部を形成しない。本実施形態では、図８（ａ）に示すように、メサ部２０を覆う絶縁膜７４をエッチングして、メサ部２０の上部の側壁に達するコンタクト用トレンチ７４ａを形成する。
絶縁膜７４とメサ部２０とは互いに異種材料であり、例えば、絶縁膜７４はシリコン酸化膜であり、メサ部２０はシリコン部である。そのため、絶縁膜７４をエッチングするときにメサ部２０がエッチングストッパーとして機能し、メサ部２０の側壁に対してセルフアラインにコンタクト用トレンチ７４ａが形成される。そのため、コンタクト用トレンチ７４ａに露出するベース領域１３の側面にｐ型不純物を注入して形成されるベースコンタクト領域１５の、ゲート電極３０に対する位置のばらつきが抑制できる。これにより、メサ部２０の第１の側壁２１に形成されるチャネルと、第１の側壁２１の反対側の第２の側壁２２に形成されるベースコンタクト領域１５との間の距離を一定にでき、しきい値電圧やオン抵抗のばらつきを抑制できる。
また、コンタクト用トレンチ７４ａが達する（コンタクト部６２が接する）メサ部２０のベース領域１３の側面は、前述した図５（ｂ）に示す熱酸化時に、ベース領域１３の下のドリフト領域１２ａの側面に対して傾斜する。したがって、コンタクト用トレンチ７４ａに、イオン注入の方向（トレンチｔの深さ方向に沿った垂直方向）に対して、傾斜または湾曲したベース領域１３の側面を露出させることができ、コンタクト用トレンチ７４ａを通じたイオン注入によるベースコンタクト領域１５の形成が容易になる。
メサ部２０にはコンタクト部を形成するための凹部を形成する必要がないため、メサ部２０の幅の微細化が可能となる。微細化したメサ部２０に対して、絶縁膜７１に起因する引っ張り応力を与えることができ、ドリフト領域１２ａにおけるキャリア移動度を高めてオン抵抗の低減が可能となる。
メサ部２０の一方の側壁だけにチャネルが形成される本実施形態は、メサ部２０の両方の側壁にチャネルが形成される構成に比べてチャネル密度が低下するが、メサ部２０の幅の微細化およびピッチシュリンクによって、チャネル密度の低下を補うことが可能である。本実施形態の構造は、チャネル抵抗の割合の小さい、高耐圧（百Ｖ以上）の素子で特に有効となる。
［第２実施形態］
図９は、第２実施形態の半導体装置２の模式断面図である。
図１０は、図９におけるＢ－Ｂ’断面図である。
第２実施形態は、以下の点で第１実施形態と異なる。
コンタクト部６２が設けられた埋め込み電極部Ｔ（例えば、図９において第２の埋め込み電極部Ｔ２）に隣接する２つのメサ部２０（第１のメサ部２０ａと第２のメサ部２０ｂ）のうち、第１のメサ部２０ａの第２の側壁２２に接するコンタクト部６２と、第２のメサ部２０ｂの第２の側壁２２に接するコンタクト部６２は、第２の埋め込み電極部Ｔ２で互いにつながっている。
さらに、第２の埋め込み電極部Ｔ２に設けられたフィールドプレート電極４０は、第２の埋め込み電極部Ｔ２で互いにつながったコンタクト部６２に接している。
次に、図１１（ａ）及び図１１（ｂ）を参照して、第２実施形態の半導体装置２の製造方法について説明する。
図３（ａ）～図７（ａ）までの工程は、第１実施形態と同様に進められる。この後、第２実施形態では、図１１（ａ）に示すように、絶縁膜７４上に形成するマスク９２の開口部９２ａの幅を第１実施形態よりも広くする。開口部９２ａは、ゲート電極３０が配置されていないトレンチｔの上方に位置し、そのトレンチｔ上の絶縁膜７４の上面が開口部９２ａに露出する。
この状態で絶縁膜７４をエッチングし、開口部９２ａの下方に、２つのメサ部２０の側壁の上部、およびそれら２つのメサ部２０の間に配置されたフィールドプレート電極４０の上部を露出させるコンタクト用トレンチ７４ａが形成される。
この後、第１実施形態と同様に、コンタクト用トレンチ７４ａを通じたイオン注入により、図１１（ｂ）に示すように、コンタクト用トレンチ７４ａに露出するベース領域１３の側面にベースコンタクト領域１５を形成する。さらに、その後、コンタクト用トレンチ７４ａ内にトレンチコンタクト部６２を形成する。
第２実施形態によれば、第１実施形態に比べて、コンタクト用トレンチ７４ａを形成するためのマスク９２の開口部９２ａの幅を広くすることができるため、リソグラフィーが容易になる。
［第３実施形態］
図１２は、第３実施形態の半導体装置３の模式断面図である。
図１３は、図１２におけるＣ－Ｃ’断面図である。
第３実施形態では、１つの埋め込み電極部Ｔに、ゲート電極３０とコンタクト部６２の両方が設けられている。図１２に示す例では、第２の埋め込み電極部Ｔ２に配置されたコンタクト部６２は、第１のメサ部２０ａの第２の側壁２２の上部でソース領域１４およびベースコンタクト領域１５に接している。第２の埋め込み電極部Ｔ２に配置されたゲート電極３０は、ゲート絶縁膜７２を介して、第２のメサ部２０ｂの第１の側壁２１の一部を形成するベース領域１３に対向している。第３の埋め込み電極部Ｔ３に配置されたコンタクト部６２は、第２のメサ部２０ｂの第２の側壁２２の上部でソース領域１４およびベースコンタクト領域１５に接している。第３の埋め込み電極部Ｔ３に配置されたゲート電極３０は、ゲート絶縁膜７２を介して、第３のメサ部２０ｃの第１の側壁２１の一部を形成するベース領域１３に対向している。
１つの埋め込み電極部Ｔにおいて、ゲート電極３０とコンタクト部６２との間にフィールドプレート電極４０が位置する。
ゲート電極３０、コンタクト部６２、およびフィールドプレート電極４０が配置された埋め込み電極部Ｔと、メサ部２０とがＸ方向に、交互に繰り返して並んでいる。
次に、図１４（ａ）～図１７（ｂ）を参照して、第３実施形態の半導体装置３の製造方法について説明する。
図３（ａ）～図４（ｂ）までの工程は、第１実施形態と同様に進められる。この後、第３実施形態では、図１４（ａ）に示すように、各トレンチｔ内に埋め込まれたフィールドプレート電極４０の両側に配置された絶縁膜７１のうちの一方の絶縁膜７１の上面をマスク９１で覆い、マスク９１から露出している他方の絶縁膜７１をエッチングする。エッチングされた絶縁膜７１の上面は図１４（ａ）に示す位置まで後退し、その絶縁膜７１にゲート電極を埋め込むための凹部ｔａが形成される。
凹部ｔａには、メサ部２０の上部の一方の側壁、およびフィールドプレート電極４０の上部の一方の側壁が露出する。
メサ部２０の露出部を例えば熱酸化して、図１４（ｂ）に示すように、凹部ｔａに露出するメサ部２０の一方の側壁にゲート絶縁膜（シリコン酸化膜）７２を形成する。このとき、メサ部２０の他方の側壁が隣接するトレンチｔ内に設けられた絶縁膜（シリコン酸化膜）７１からも熱酸化反応が進行する。この絶縁膜７１からの熱酸化反応により、メサ部２０の上部におけるゲート絶縁膜７２が形成された側壁の反対側の側壁は、凹部ｔａ側に屈曲または湾曲するように少し傾く。
フィールドプレート電極４０の露出部も熱酸化され、凹部ｔａとフィールドプレート電極４０との間に絶縁膜（シリコン酸化膜）７３が形成される。
凹部ｔａには、図１５（ａ）に示すように、ゲート電極３０が埋め込まれる。ゲート電極３０は、ゲート絶縁膜７２を介してメサ部２０の側壁に対向する。
ゲート電極３０を形成した後、例えば、イオン注入法によりメサ部２０にｐ型不純物とｎ型不純物を順に注入する。さらに注入後の熱拡散処理により、図１５（ｂ）に示すように、メサ部２０におけるゲート電極３０に対向する部分にｐ型のベース領域１３が、ベース領域１３上にｎ型のソース領域１４が形成される。
ベース領域１３とソース領域１４を形成した後、図１６（ａ）に示すように、メサ部２０およびゲート電極３０を覆う絶縁膜７４を形成する。
図１６（ｂ）に示すように、絶縁膜７４の上面にマスク９２が形成される。マスク９２には、リソグラフィーにより、開口部９２ａが形成される。開口部９２ａは、ゲート電極３０が埋め込まれていない部分の上方におけるメサ部２０とフィールドプレート電極４０との間に位置する。
そして、このマスク９２を用いて、例えばＲＩＥ法で絶縁膜７４をエッチングする。これにより、図１７（ａ）に示すように、絶縁膜７４にコンタクト用トレンチ７４ａが形成される。コンタクト用トレンチ７４ａは、メサ部２０の上部におけるゲート電極３０が対向する第１の側壁の反対側の第２の側壁に達する。
コンタクト用トレンチ７４ａに、ソース領域１４の側面と、ベース領域１３の側面が露出する。その露出したベース領域１３の側面には、例えばイオン注入法によりｐ型不純物が注入され、その後の熱拡散処理により、図１７（ｂ）に示すように、コンタクト用トレンチ７４ａに露出したベース領域１３の側面に、ベース領域１３よりもｐ型不純物濃度が高いｐ型のベースコンタクト領域１５が形成される。
ベースコンタクト領域１５を形成した後、コンタクト用トレンチ７４ａ内に、図１２に示すように上部電極６０のコンタクト部６２が埋め込まれる。コンタクト部６２は、メサ部２０におけるゲート電極３０が対向する第１の側壁２１の反対側の第２の側壁２２の一部を形成するソース領域１４およびベースコンタクト領域１５に接する。
第３実施形態においても、メサ部２０を覆う絶縁膜７４をエッチングして、メサ部２０の上部の側壁に達するコンタクト用トレンチ７４ａを形成する。絶縁膜７４をエッチングするときにメサ部２０がエッチングストッパーとして機能し、メサ部２０の側壁に対してセルフアラインにコンタクト用トレンチ７４ａが形成される。そのため、コンタクト用トレンチ７４ａに露出するベース領域１３の側面にｐ型不純物を注入して形成されるベースコンタクト領域１５の、ゲート電極３０に対する位置のばらつきが抑制できる。これにより、メサ部２０の第１の側壁２１に形成されるチャネルと、第１の側壁２１の反対側の第２の側壁２２に形成されるベースコンタクト領域１５との間の距離を一定にでき、しきい値電圧やオン抵抗のばらつきを抑制できる。
第３実施形態では、同じ構造の埋め込み電極部Ｔと、メサ部２０とが、埋め込み電極部Ｔおよびメサ部２０が延びるＹ方向に交差（例えば直交）するＸ方向に交互に配置されるため、レイアウトしやすい。
［第４実施形態］
図１８は、第４実施形態の半導体装置４の模式断面図である。
図１９は、図１８におけるＤ－Ｄ’断面図である。
第４実施形態では、複数の埋め込み電極部Ｔはストライプ状ではなく、柱状にドリフト層１２内に形成される。図１９には、例えば六角柱の埋め込み電極部Ｔを示すが、埋め込み電極部Ｔは円柱、または六角柱以外の角柱であってもよい。
複数の埋め込み電極部Ｔは、フィールドプレート電極４０とゲート電極３０を含み、コンタクト部６２を含まない埋め込み電極部Ｔ５と、フィールドプレート電極４０とコンタクト部６２を含み、ゲート電極３０を含まない埋め込み電極部Ｔ６とを有する。
フィールドプレート電極４０は、各埋め込み電極部Ｔ５、Ｔ６の中心軸に位置する。ゲート電極３０は、埋め込み電極部Ｔ５のフィールドプレート電極４０の上部の周囲を絶縁膜７３を介して囲んでいる。コンタクト部６２は、埋め込み電極部Ｔ６のフィールドプレート電極４０の上部の周囲を囲んでいる。埋め込み電極部Ｔ６のフィールドプレート電極４０の上部は、コンタクト部６２に接している。埋め込み電極部Ｔ５のフィールドプレート電極４０は、埋め込み電極部Ｔ５と上部電極６０との間の絶縁膜７４を貫通して、上部電極６０の主部６１と接続している。
第４実施形態においても、前述した実施形態と同様に、メサ部２０を覆う絶縁膜７４をエッチングして、メサ部２０の上部の側壁に達するコンタクト用トレンチを形成することができる。そのため、コンタクト用トレンチに露出するベース領域１３の側面にｐ型不純物を注入して形成されるベースコンタクト領域１５の、ゲート電極３０に対する位置のばらつきが抑制できる。これにより、メサ部２０の第１の側壁２１に形成されるチャネルと、第１の側壁２１の反対側の第２の側壁２２に形成されるベースコンタクト領域１５との間の距離を一定にでき、しきい値電圧やオン抵抗のばらつきを抑制できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１～４…半導体装置、１０…半導体構造部、１１…ドレイン層、１２…ドリフト層、１２ａ…ドリフト領域、１３…ベース領域、１４…ソース領域、１５…ベースコンタクト領域、２０…メサ部、２１…第１の側壁、２２…第２の側壁、３０…ゲート電極、４０…フィールドプレート電極、５０…ドレイン電極、６０…ソース電極、６１…主部、６２…コンタクト部、７２…ゲート絶縁膜

Claims (7)

  1. 複数の埋め込み電極部と、前記複数の埋め込み電極部の間に設けられ前記埋め込み電極部に隣接するメサ部とを有する半導体構造部であって、前記メサ部は、第１導電型の第１半導体領域と、前記第１半導体領域上に設けられた第２導電型の第２半導体領域と、前記第２半導体領域上に設けられた第１導電型の第３半導体領域と、前記埋め込み電極部と前記第２半導体領域との間に設けられ、前記第２半導体領域よりも第２導電型不純物濃度が高い第２導電型の第４半導体領域とを有する、半導体構造部と、
    前記埋め込み電極部内に設けられ、前記メサ部の第１の側壁の一部を形成する前記第２半導体領域の側面に対向するゲート電極と、
    前記ゲート電極と、前記第２半導体領域の前記側面との間に設けられたゲート絶縁膜と、
    前記半導体構造部上に設けられた主部と、前記主部から前記埋め込み電極部内に延び前記メサ部の前記第１の側壁の反対側の第２の側壁に達し、前記第２半導体領域および前記第４半導体領域に接するコンタクト部とを有する上部電極と、
    を備えた半導体装置。
  2. 第１の埋め込み電極部と第２の埋め込み電極部と第３の埋め込み電極部と第４の埋め込み電極部とを含む４以上の前記埋め込み電極部と、第１のメサ部と第２のメサ部と第３のメサ部とを含む３以上の前記メサ部が設けられ、
    前記第１のメサ部は、前記第１の埋め込み電極部と前記第２の埋め込み電極部との間に設けられ、前記第１の埋め込み電極部と前記第２の埋め込み電極部に隣接し、
    前記第２のメサ部は、前記第２の埋め込み電極部と前記第３の埋め込み電極部との間に設けられ、前記第２の埋め込み電極部と前記第３の埋め込み電極部に隣接し、
    前記第３のメサ部は、前記第３の埋め込み電極部と前記第４の埋め込み電極部との間に設けられ、前記第３の埋め込み電極部と前記第４の埋め込み電極部に隣接し、
    前記第１の埋め込み電極部に、前記第１のメサ部の第１の側壁に対向する前記ゲート電極が設けられ、
    前記第２の埋め込み電極部に、前記第１のメサ部の第２の側壁に接する前記コンタクト部と、前記第２のメサ部の第２の側壁に接する前記コンタクト部が設けられ、
    前記第３の埋め込み電極部に、前記第２のメサ部の第１の側壁に対向する前記ゲート電極と、前記第３のメサ部の第１の側壁に対向する前記ゲート電極が設けられ、
    前記第４の埋め込み電極部に、前記第３のメサ部の第２の側壁に接する前記コンタクト部が設けられている請求項１記載の半導体装置。
  3. 前記第１のメサ部の前記第２の側壁に接する前記コンタクト部と、前記第２のメサ部の前記第２の側壁に接する前記コンタクト部は、前記第２の埋め込み電極部で互いにつながっている請求項２記載の半導体装置。
  4. 前記第２の埋め込み電極部に設けられ、前記コンタクト部と接するフィールドプレート電極をさらに備えた請求項３記載の半導体装置。
  5. １つの前記埋め込み電極部内に、前記ゲート電極と前記コンタクト部の両方が設けられている請求項１記載の半導体装置。
  6. 前記コンタクト部が接する前記第４半導体領域の側面は、前記第１半導体領域の側面に対して傾斜している請求項１～５のいずれか１つに記載の半導体装置。
  7. 半導体層に複数のトレンチを形成するとともに、前記複数のトレンチの間に前記半導体層のメサ部を形成する工程と、
    前記メサ部の第１の側壁に対向するように、前記トレンチ内にゲート電極を形成する工程と、
    前記メサ部および前記ゲート電極を覆う絶縁膜を形成する工程と、
    前記絶縁膜をエッチングし、前記メサ部の前記第１の側壁の反対側の第２の側壁に達するコンタクト用トレンチを形成する工程と、
    前記コンタクト用トレンチ内に、前記メサ部の前記第２の側壁に接する電極を形成する工程と、
    を備えた半導体装置の製造方法。
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