JP2012007992A - スイッチ装置および試験装置 - Google Patents

Abstract

【課題】基準範囲外の電圧が端子に印加された場合に強制的に切断する。
【解決手段】第１端子および第２端子の間に設けられたメインスイッチと、第２端子の電圧が基準範囲内か否かを検出する電圧検出部と、制御端子から入力される制御信号に応じてメインスイッチを制御し、第２端子の電圧が基準範囲外の場合にはメインスイッチをオフする制御部と、を備え、電圧検出部は、第２端子の電圧が基準範囲内の場合には第２端子および制御部の間を切断し、第２端子の電圧が基準範囲外の場合には第２端子および制御部の間を導通する検出用スイッチを有するスイッチ装置を提供する。
【選択図】図２

Description

本発明は、スイッチ装置および試験装置に関する。

試験装置は、試験信号を被試験デバイスに供給し、試験信号に応じて被試験デバイスから出力された応答信号を取得する。そして、試験装置は、応答信号の値と期待値とを比較して、被試験デバイスの良否を判定する。このような試験装置は、試験信号を出力するドライバと被試験デバイスとの間をオン／オフするスイッチ装置を備える。

特許文献１ 特開平１１−３２６４５８号公報
特許文献２ 特開平１１−３２６４５９号公報

ところで、試験装置は、試験中に被試験デバイスから異常電圧が発生した場合、スイッチ装置を強制的にオフして、試験装置の内部の回路を保護しなければならない。従来の試験装置は、一例として、被試験デバイスとの接続ピンの電圧をＡＤコンバータ等により測定して、測定結果に基づきプロセッサがスイッチ装置をオフしていた。しかしながら、このような方法では、試験装置が複数のピンのそれぞれに対応して複数のＡＤコンバータを備えなければならなく、回路規模が大きくなってしまっていた。

上記課題を解決するために、本発明の第１の態様においては、第１端子および第２端子の間に設けられたメインスイッチと、前記第２端子の電圧が基準範囲内か否かを検出する電圧検出部と、制御端子から入力される制御信号に応じて前記メインスイッチを制御し、前記第２端子の電圧が前記基準範囲外の場合には前記メインスイッチをオフする制御部と、を備え、前記電圧検出部は、前記第２端子の電圧が前記基準範囲内の場合には前記第２端子および前記制御部の間を切断し、前記第２端子の電圧が前記基準範囲外の場合には前記第２端子および前記制御部の間を導通する検出用スイッチを有するスイッチ装置、および、このスイッチ装置を備える試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置２００の構成を被試験デバイス３００とともに示す。 本実施形態に係るスイッチ装置１０の構成を示す。 本実施形態に係るスイッチ装置１０の詳細な回路構成の一例を示す。 本実施形態に係るスイッチ装置１０に備えられる、複数のＦＥＴのそれぞれのゲート−ソース間電圧Ｖ_ＧＳに対するドレイン電流Ｉ_Ｄの特性の一例を示す。 本実施形態に係るスイッチ装置１０が導通状態における、各ＦＥＴの状態および各点の電圧の一例を示す。 本実施形態に係るスイッチ装置１０が切断状態における、各ＦＥＴの状態および各点の電圧の一例を示す。 第２端子１４の電圧が基準範囲外となった場合における、各ＦＥＴの状態および各点の電圧の一例を示す。 本実施形態の変形例に係るスイッチ装置１０の回路構成を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置２００の構成を被試験デバイス３００とともに示す。試験装置２００は、被試験デバイス３００を試験する。

試験装置２００は、試験信号発生部２１０と、ドライバ２２０と、コンパレータ２３０と、判定部２４０と、スイッチ装置１０と、スイッチ制御部２５０とを備える。試験信号発生部２１０は、被試験デバイス３００を試験するための試験信号を発生する。

ドライバ２２０は、試験信号発生部２１０から発生された試験信号を被試験デバイス３００へと供給する。コンパレータ２３０は、試験信号が供給されたことに応じて被試験デバイス３００から出力された応答信号の論理値を取得する。判定部２４０は、コンパレータ２３０により取得された論理値と期待値とを比較して、被試験デバイス３００の良否を判定する。

スイッチ装置１０は、ドライバ２２０と被試験デバイス３００との間に設けられる。スイッチ装置１０は、スイッチ制御部２５０から供給される制御信号の電圧に応じて、ドライバ２２０と被試験デバイス３００との間を導通または切断する。スイッチ制御部２５０は、試験信号発生部２１０による試験時においてスイッチ装置１０を導通状態として、試験信号発生部２１０による試験時以外においてスイッチ装置１０を切断状態とする。

図２は、本実施形態に係るスイッチ装置１０の回路構成を示す。スイッチ装置１０は、外部から入力される制御信号の電圧に応じて、第１端子１２と第２端子１４との間を導通または切断する。本実施形態においては、スイッチ装置１０は、第１端子１２がドライバ２２０に接続され、第２端子１４が被試験デバイス３００に接続される。そして、スイッチ装置１０は、ドライバ２２０と被試験デバイス３００との間を、スイッチ制御部２５０から与えられた制御信号に応じて導通または切断する。

スイッチ装置１０は、メインＦＥＴ２０と、オン用ＦＥＴ２２と、オフ用ＦＥＴ２４と、オン側入力抵抗２６と、オフ側入力抵抗２８と、制御部３０と、電圧検出部３２とを備える。

メインＦＥＴ２０は、第１端子１２および第２端子１４の間に設けられたメインスイッチとして機能する。メインＦＥＴ２０は、第１端子１２から受け取った信号を第２端子１４へと伝送する。メインＦＥＴ２０は、ソースが第１端子１２に接続され、ドレインが第２端子１４に接続される。本実施形態においては、メインＦＥＴ２０は、Ｎチャネルのデプレッション型であって、ゲート−ソース間電圧が０Ｖの場合にオンとなるノーマリオン型の電界効果トランジスタである。

オン用ＦＥＴ２２は、第１端子１２およびメインＦＥＴ２０のゲートの間に電気的に接続されたオン用スイッチとして機能する。オン用ＦＥＴ２２は、ソースがメインＦＥＴ２０のソースに接続され、ドレインがメインＦＥＴ２０のゲートに接続される。

オフ用ＦＥＴ２４は、メインＦＥＴ２０のゲートおよびメインＦＥＴ２０をオフとするためのオフ電圧との間に接続されたオフ用スイッチとして機能する。オフ用ＦＥＴ２４は、ソースが制御部３０のオフ電圧端子４０に接続され、ドレインがメインＦＥＴ２０のゲートに接続される。

オン側入力抵抗２６は、一端が制御部３０のオン側端子４２に接続され、他端がオン用ＦＥＴ２２のゲートに接続される。オフ側入力抵抗２８は、一端が制御部３０のオフ側端子４４に接続され、他端がオフ用ＦＥＴ２４のゲートに接続される。

電圧検出部３２は、第２端子１４の電圧が基準範囲内か否かを検出する。本実施形態においては、電圧検出部３２は、第２端子１４の電圧が基準電圧未満となったか否かを検出する。

電圧検出部３２は、第２端子１４および制御部３０の検出端子５２の間に設けられた検出用ＦＥＴ３４を有する。検出用ＦＥＴ３４は、第２端子１４の電圧が基準範囲内の場合には第２端子１４および制御部３０の検出端子５２の間を切断し、第２端子１４の電圧が基準範囲外の場合には第２端子１４および制御部３０の検出端子５２の間を導通する検出用スイッチとして機能する。

本実施形態において、検出用ＦＥＴ３４は、Ｎチャネルのデプレッション型の電界効果トランジスタである。検出用ＦＥＴ３４は、ソースが第２端子１４に接続され、ドレインが制御部３０の検出端子５２に接続され、ゲートが制御部３０のゲート電圧端子５４に接続される。検出用ＦＥＴ３４は、第２端子１４の電圧が予め定められた基準電圧以上の場合（正常動作時）にオフとなる。そして、検出用ＦＥＴ３４は、第２端子１４の電圧が予め定められた基準電圧未満の場合（異常動作時）にオンとなる。

制御部３０は、制御端子５０に入力される制御信号の電圧に応じてメインＦＥＴ２０をオンまたはオフに制御する。制御部３０は、メインＦＥＴ２０をオンとする場合に、オン用ＦＥＴ２２をオン、オフ用ＦＥＴ２４をオフとする。また、制御部３０は、メインＦＥＴ２０をオフとする場合に、オン用ＦＥＴ２２をオフ、オフ用ＦＥＴ２４をオンとする。

本実施形態においては、制御部３０は、オン側端子４２からオン側制御電圧を出力する。オン側端子４２から出力されたオン側制御電圧は、オン側入力抵抗２６を介してオン用ＦＥＴ２２のゲートに印加される。制御部３０は、制御端子５０から入力される制御信号の電圧に応じてオン側制御電圧のレベルを変化させて、オン用ＦＥＴ２２のオン／オフを制御する。

また、制御部３０は、オフ側端子４４からオフ側制御電圧を出力する。オフ側端子４４から出力されたオフ側制御電圧は、オフ側入力抵抗２８を介してオフ用ＦＥＴ２４のゲートに印加される。制御部３０は、制御端子５０から入力される制御信号の電圧に応じてオフ側制御電圧のレベルを変化させて、オフ用ＦＥＴ２４のオン／オフを制御する。

オン用ＦＥＴ２２がオン、オフ用ＦＥＴ２４がオフとなると、メインＦＥＴ２０のゲート−ソース間電圧は、０Ｖとなる。メインＦＥＴ２０は、ゲート−ソース間電圧が０Ｖの場合にオンとなるノーマリオン型である。従って、制御部３０は、オン用ＦＥＴ２２をオンおよびオフ用ＦＥＴ２４をオフとすることにより、メインＦＥＴ２０をオンとすることができる。

また、制御部３０は、オフ電圧端子４０からメインＦＥＴ２０をオフとするオフ電圧を出力する。即ち、制御部３０は、第１端子１２に予め定められた範囲の電圧が印加された場合において、メインＦＥＴ２０が完全にオフとすることができるゲート電圧を、オフ電圧としてオフ電圧端子４０から出力する。これにより、オン用ＦＥＴ２２がオフ、オフ用ＦＥＴ２４がオンとなると、メインＦＥＴ２０のゲート−ソース間電圧に、当該メインＦＥＴ２０が完全にオフとなる電位差が印加される。従って、制御部３０は、オン用ＦＥＴ２２をオフおよびオフ用ＦＥＴ２４をオンとすることにより、メインＦＥＴ２０をオフとすることができる。

また、制御部３０は、第２端子１４の電圧が基準電圧以上の場合（正常動作時）に検出用ＦＥＴ３４がオフとし、第２端子１４の電圧が基準電圧未満の場合（異常動作時）にオンとするような、基準ゲート電圧をゲート電圧端子５４から出力する。これにより、制御部３０は、正常動作時において、第２端子１４および当該制御部３０の検出端子５２の間を切断させ、異常動作時において、第２端子１４および当該制御部３０の検出端子５２の間を導通させることができる。

そして、制御部３０は、第２端子１４の電圧が基準範囲外の場合には（例えば第２端子１４の電圧が基準電圧未満の場合には）、メインＦＥＴ２０を強制的にオフとする。即ち、制御部３０は、電圧検出部３２の検出用ＦＥＴ３４がオンの場合（即ち、第２端子１４および当該制御部３０の検出端子５２の間が導通した場合）、制御信号の電圧に関わらず強制的にオン用ＦＥＴ２２をオフ且つオフ用ＦＥＴ２４をオンとして、メインＦＥＴ２０をオフとする。

このようなスイッチ装置１０は、メインＦＥＴ２０のゲートとソースとの間をオン用ＦＥＴ２２により導通させてメインＦＥＴ２０をオンとするので、メインＦＥＴ２０のゲートをフローティング状態とすることができる。これにより、スイッチ装置１０によれば、メインＦＥＴ２０のゲートの絶縁性を高めて、ソース−ドレイン間に伝送される信号の通過特性を良くすることができる。

また、このようなスイッチ装置１０は、第２端子１４に異常な電圧が発生したことをＡＤコンバータ等により検出せずに、検出用ＦＥＴ３４により検出する。従って、スイッチ装置１０は、第２端子１４に異常な電圧が発生した場合に、プロセッサを用いずにメインＦＥＴ２０を強制的にオフすることができる。これにより、スイッチ装置１０によれば、回路規模を小さくすることができる。

図３は、本実施形態に係るスイッチ装置１０の詳細な回路構成の一例を示す。制御部３０は、一例として、検出電圧シフト部６０と、制御入力ＦＥＴ６２と、制御電圧シフト部６４と、切替部６６とを有する。制御部３０は、グランド端子５６にグランド電圧が入力され、電源端子５８にグランド電圧よりも低い負側電源電圧が入力される。

検出電圧シフト部６０は、グランド端子５６と電源端子５８との間に設けられる。検出電圧シフト部６０は、第１抵抗７１と、第２抵抗７２と、第３抵抗７３と、第４抵抗７４と、第５抵抗７５と、第１定電流ＦＥＴ８１とを含む。

第１抵抗７１は一端がグランド端子５６に接続される。第２抵抗７２は、一端が、第１抵抗７１におけるグランド端子５６に接続されていない他端に接続される。第３抵抗７３は、一端が、第２抵抗７２における第１抵抗７１に接続されていない他端に接続される。第４抵抗７４は、一端が、第３抵抗７３における第２抵抗７２に接続されていない他端に接続され、他端が、第１定電流ＦＥＴ８１のドレインに接続される。即ち、第１抵抗７１、第２抵抗７２、第３抵抗７３および第４抵抗７４は、グランド端子５６と第１定電流ＦＥＴ８１のドレインとの間に直列に接続される。

第５抵抗７５は、一端が第１定電流ＦＥＴ８１のソースに接続され、他端が電源端子５８に接続される。第１定電流ＦＥＴ８１は、ゲートが電源端子５８に接続される。

第１定電流ＦＥＴ８１および第５抵抗７５は、第１抵抗７１、第２抵抗７２、第３抵抗７３および第４抵抗７４に定電流を流す定電流源として機能する。これにより、第１抵抗７１、第２抵抗７２、第３抵抗７３および第４抵抗７４のそれぞれは、定電流と抵抗値との乗算値により定まる定電圧を発生することができる。

このような検出電圧シフト部６０は、第１抵抗７１と第２抵抗７２との間の検出点Ａに、グランド電位から第１抵抗７１に発生する電圧分負側にシフトした電圧を発生する。また、検出点Ａは、検出端子５２に接続される。即ち、検出点Ａは、検出用ＦＥＴ３４における第２端子１４とは反対側の端子に設けられる。従って、検出用ＦＥＴ３４がオンの場合には、検出点Ａは、第２端子１４の電圧が更に印加される。

また、検出電圧シフト部６０は、第２抵抗７２と第３抵抗７３との間の接続点Ｂに、検出点Ａから第２抵抗７２に発生する電圧分負側にシフトした電圧を発生する。接続点Ｂは、ゲート電圧端子５４に接続される。従って、検出電圧シフト部６０は、検出点Ａの電圧を予め定められた電圧分負側にシフトした電圧を、基準ゲート電圧として検出用ＦＥＴ３４のゲートに供給することができる。

また、検出電圧シフト部６０は、第３抵抗７３と第４抵抗７４との間の接続点Ｃに、検出点Ａから第２抵抗７２および第３抵抗７３に発生する電圧分負側にシフトした電圧を発生する。接続点Ｃは、オフ電圧端子４０に接続される。従って、検出電圧シフト部６０は、検出点Ａの電圧を予め定められた電圧分負側にシフトした電圧を、オフ電圧としてオフ用ＦＥＴ２４のソースに供給することができる。

また、検出電圧シフト部６０は、第４抵抗７４と第１定電流ＦＥＴ８１のドレインとの間の接続点Ｄに、検出点Ａから、第２抵抗７２、第３抵抗７３および第４抵抗７４に発生する電圧分負側にシフトした電圧を発生する。接続点Ｄは、切替部６６内の第１切替用ＦＥＴ８４を介して、オン側端子４２に接続される。従って、検出電圧シフト部６０は、第１切替用ＦＥＴ８４がオンの場合に、検出点Ａの電圧を予め定められた電圧分負側にシフトした電圧を、オン側制御電圧としてオン用ＦＥＴ２２のゲートに供給することができる。

制御入力ＦＥＴ６２は、ドレイン−ソース間が制御端子５０および制御電圧シフト部６４の間に接続され、ゲートが検出点Ａに電気的に接続される。具体的には、制御入力ＦＥＴ６２は、ドレインが制御端子５０に接続され、ゲートが検出電圧シフト部６０内の検出点Ａに接続される。

制御電圧シフト部６４は、制御入力ＦＥＴ６２のソースと電源端子５８との間に設けられる。制御電圧シフト部６４は、第６抵抗７６と、第７抵抗７７と、第８抵抗７８と、第２定電流ＦＥＴ８２とを含む。

第６抵抗７６は、一端が制御入力ＦＥＴ６２のソースに接続される。第７抵抗７７は、一端が、第６抵抗７６における制御入力ＦＥＴ６２のソースに接続されていない他端に接続される。

第８抵抗７８は、一端が第２定電流ＦＥＴ８２のソースに接続され、他端が電源端子５８に接続される。第２定電流ＦＥＴ８２は、ゲートが電源端子５８に接続される。

第２定電流ＦＥＴ８２および第８抵抗７８は、第６抵抗７６および第７抵抗に定電流を流す定電流源として機能する。これにより、第６抵抗７６および第７抵抗７７のそれぞれは、定電流と抵抗値との乗算値により定まる定電圧を発生することができる。

このような制御電圧シフト部６４は、制御入力ＦＥＴ６２が完全にオンの場合、第６抵抗７６と第７抵抗７７との間の接続点Ｅに、制御信号の電圧から第６抵抗７６に発生する電圧分シフトした電圧を発生する。接続点Ｅは、オフ側端子４４に接続される。これにより、この場合、制御電圧シフト部６４は、制御信号の電圧を予め定められた電圧分シフトした電圧を、オフ側制御電圧としてオフ用ＦＥＴ２４のゲートに供給することができる。

また、制御電圧シフト部６４は、制御入力ＦＥＴ６２が完全にオンではない場合、制御入力ＦＥＴ６２のソースに、検出点Ａの電圧から、制御入力ＦＥＴ６２のゲート−ソース間電圧分シフトした電圧を発生する。従って、この場合、制御電圧シフト部６４は、接続点Ｅに、検出点Ａの電圧から、制御入力ＦＥＴ６２のゲート−ソース間電圧および第６抵抗７６に発生する電圧分シフトした電圧を発生する。これにより、この場合、制御電圧シフト部６４は、検出点Ａの電圧を予め定められた電圧分シフトした電圧を、オフ側制御電圧としてオフ用ＦＥＴ２４のゲートに供給することができる。

また、制御電圧シフト部６４は、制御入力ＦＥＴ６２が完全にオンの場合、第７抵抗７７と第２定電流ＦＥＴ８２のドレインとの間の接続点Ｆに、制御信号の電圧から、第６抵抗７６に発生する電圧および第７抵抗７７に発生する電圧を加算した電圧分シフトした電圧を発生する。接続点Ｆは、切替部６６内の第１切替用ＦＥＴ８４のゲートに接続される。これにより、この場合、制御電圧シフト部６４は、制御信号の電圧を予め定められた電圧分シフトした電圧を、内部制御電圧として切替部６６に供給することができる。

また、制御電圧シフト部６４は、制御入力ＦＥＴ６２が完全にオンではない場合、接続点Ｆに、検出点Ａの電圧から、制御入力ＦＥＴ６２のゲート−ソース間電圧、第６抵抗７６に発生する電圧および第７抵抗７７に発生する電圧を加算した電圧分シフトした電圧を発生する。これにより、この場合、制御電圧シフト部６４は、検出点Ａの電圧を予め定められた電圧分シフトした電圧を、内部制御電圧として切替部６６に供給することができる。

このような制御電圧シフト部６４は、制御入力ＦＥＴ６２が完全にオンの場合において、制御信号の電圧に応じたオフ側制御電圧および内部制御電圧を出力することができる。従って、制御電圧シフト部６４は、制御信号の電圧のレベルが変化することに応じて、オフ側制御電圧および内部制御電圧のレベルを切り替えることができる。また、このような制御電圧シフト部６４は、制御入力ＦＥＴ６２が完全にオンではない場合において、予め定められたレベルのオフ側制御電圧および予め定められたレベルの内部制御電圧を出力することができる。

切替部６６は、検出電圧シフト部６０の検出点Ａと接続点Ｄとの間に設けられる。切替部６６は、制御電圧シフト部６４の接続点Ｆに発生される内部制御電圧に応じて、オン用ＦＥＴ２２のゲートに対して、検出電圧シフト部６０の検出点Ａの電圧をオン側制御電圧として供給するか、検出電圧シフト部６０の接続点Ｄに発生された電圧をオン側制御電圧として供給するかを切り換える。

切替部６６は、第９抵抗７９と、第３定電流ＦＥＴ８３と、第１切替用ＦＥＴ８４とを含む。第９抵抗７９は、一端が第１切替用ＦＥＴ８４のドレインに接続され、他端が第３定電流ＦＥＴ８３のソースに接続される。第３定電流ＦＥＴ８３は、ドレインが検出電圧シフト部６０の検出点Ａに接続され、ゲートが第１切替用ＦＥＴ８４のドレインに接続される。第１切替用ＦＥＴ８４は、ゲートが制御電圧シフト部６４の接続点Ｆに接続され、ソースが検出電圧シフト部６０の接続点Ｄに接続される。

このような切替部６６において、第９抵抗７９と第１切替用ＦＥＴ８４のドレインとの間の接続点Ｇは、オン側端子４２に接続される。従って、切替部６６は、接続点Ｇに発生した電圧を、オン側制御電圧としてオン用ＦＥＴ２２のゲートに供給することができる。

第１切替用ＦＥＴ８４は、制御電圧シフト部６４の接続点Ｆに発生する内部制御電圧のレベルに応じてオン／オフする。第１切替用ＦＥＴ８４がオフの場合、接続点Ｇは、検出電圧シフト部６０の検出点Ａと同電位となる。また、第１切替用ＦＥＴ８４がオンの場合、接続点Ｇは、検出電圧シフト部６０の接続点Ｄと同電位となる。これにより、切替部６６は、制御電圧シフト部６４により発生された内部制御電圧に応じて、オン用ＦＥＴ２２のゲートに供給するオン側制御電圧のレベルを切り替えることができる。

図４は、本実施形態に係るスイッチ装置１０に備えられる、複数のＦＥＴのそれぞれのゲート−ソース間電圧Ｖ_ＧＳに対するドレイン電流Ｉ_Ｄの特性の一例を示す。スイッチ装置１０が備える全てのＦＥＴは、一例として、図４に示すような特性を有する。

例えば、スイッチ装置１０が備える全てのＦＥＴは、Ｎチャネルのデプレッション型の、ＧａＮの組成を有する電界効果トランジスタである。これにより、スイッチ装置１０が備える全てのトランジスタは、ノーマリオンの特性を有する。なお、スイッチ装置１０が備えるＦＥＴは、他の特性を有する電界効果トランジスタであってもよい。

図５は、本実施形態に係るスイッチ装置１０が導通状態における、各ＦＥＴの状態および各点の電圧の一例を示す。以下、正常動作時においてスイッチ装置１０が導通状態となる場合における、スイッチ装置１０の動作について説明する。

なお、本例において、スイッチ装置１０は、次の条件で動作する。第１端子１２および第２端子１４の電圧は、正常動作時において、−２Ｖ以上＋４Ｖ以下である。スイッチ装置１０が備える全てのＦＥＴは、Ｎチャネルのデプレッション型であって、ゲート−ソース間電圧が−６Ｖ以上の場合に完全にオンとなり、ゲート−ソース間電圧が−９Ｖ以下の場合に完全にオフとなる。

さらに、スイッチ装置１０は、グランド電圧として０Ｖがグランド端子５６に印加される。また、スイッチ装置１０は、負側電源電圧として−６０Ｖが電源端子５８に印加される。

また、検出電圧シフト部６０は、検出点Ａに、正常動作時において、オン用ＦＥＴ２２をオンさせるゲート電圧のレベルである−２Ｖを発生する。また、検出電圧シフト部６０は、接続点Ｂに、正常動作時において、検出用ＦＥＴ３４をオフさせるゲート電圧のレベルである−１３を発生する。また、検出電圧シフト部６０は、接続点Ｃに、正常動作時において、メインＦＥＴ２０をオフさせるゲート電圧のレベルである−１６Ｖを発生する。また、検出電圧シフト部６０は、接続点Ｄに、正常動作時において、オン用ＦＥＴ２２をオフさせるゲート電圧のレベルである−２５Ｖを発生する。

また、制御入力ＦＥＴ６２は、正常動作時において、ゲートに検出電圧シフト部６０内の検出点Ａの電圧である−２Ｖが印加される。これにより、制御入力ＦＥＴ６２は、オンとなり、ドレイン−ソース間の抵抗は略０となる。

以上のような条件で動作するスイッチ装置１０は、正常動作時において第１端子１２と第２端子１４との間を導通させる場合、０Ｖの制御信号が外部から入力される。正常動作時において、０Ｖの制御信号が印加された場合、制御電圧シフト部６４は、接続点Ｅに、オフ用ＦＥＴ２４をオフさせるゲート電圧のレベルである−２５Ｖを発生する。また、正常動作時において、０Ｖの制御信号が印加された場合、制御電圧シフト部６４は、接続点Ｆに、第１切替用ＦＥＴ８４をオフさせるゲート電圧のレベルである−３４Ｖを発生する。この結果、正常動作時において、０Ｖの制御信号が入力された場合、第１切替用ＦＥＴ８４がオフとなるので、切替部６６は、接続点Ｇに、オン用ＦＥＴ２２をオンとするゲート電圧である検出点Ａの電圧−２Ｖを発生する。

以上から、制御部３０は、正常動作時において０Ｖの制御電圧が入力された場合、接続点Ｇから発生した−２Ｖのオン側制御電圧を、オン用ＦＥＴ２２のゲートに印加することができる。オン用ＦＥＴ２２は、ソースが第１端子１２に接続されているので、ソースには−２Ｖ以上＋４Ｖ以下の電圧が印加される。これにより、オン用ＦＥＴ２２は、正常動作時において、ゲート−ソース間電圧が−６以上となり、完全オンとなる。

また、制御部３０は、正常動作時において０Ｖの制御電圧が入力された場合、接続点Ｅから発生した−２５Ｖのオフ側制御電圧をオフ用ＦＥＴ２４のゲートに印加し、接続点Ｃから発生した−１６Ｖのオフ電圧をオフ用ＦＥＴ２４のソースに印加することができる。これにより、オフ用ＦＥＴ２４は、ゲート−ソース間電圧が−９Ｖとなり、完全オフとなる。

このように制御部３０は、正常動作時において０Ｖの制御電圧が入力された場合、オン用ＦＥＴ２２をオンとし、オフ用ＦＥＴ２４をオフとすることができる。これにより、制御部３０は、メインＦＥＴ２０をオンとして、第１端子１２と第２端子１４との間を導通させることができる。

図６は、本実施形態に係るスイッチ装置１０が切断状態における、各ＦＥＴの状態および各点の電圧の一例を示す。以下、正常動作時においてスイッチ装置１０が切断状態となる場合における、スイッチ装置１０の動作について説明する。

なお、スイッチ装置１０は、図５において説明した条件と同様の条件において動作する。また、検出電圧シフト部６０内の検出点Ａおよび接続点Ｂ、Ｃ、Ｄの発生電圧も、図５と同一である。

スイッチ装置１０は、正常動作時において第１端子１２と第２端子１４との間を切断する場合、＋３Ｖの制御信号が外部から入力される。正常動作時において、＋３Ｖの制御信号が印加された場合、制御電圧シフト部６４は、接続点Ｅに、オフ用ＦＥＴ２４をオンさせるゲート電圧のレベルである−２２Ｖを発生する。また、正常動作時において、＋３Ｖの制御信号が印加された場合、制御電圧シフト部６４は、接続点Ｆに、第１切替用ＦＥＴ８４をオンさせるゲート電圧のレベルである−３１Ｖを発生する。この結果、第１切替用ＦＥＴ８４がオンとなるので、切替部６６は、接続点Ｇに、オン用ＦＥＴ２２をオフとするゲート電圧である接続点Ｄの−２５Ｖを発生する。

以上から、制御部３０は、正常動作時において＋３Ｖの制御電圧が入力された場合、接続点Ｇから発生した−２５Ｖのオン側制御電圧を、オン用ＦＥＴ２２のゲートに印加することができる。オン用ＦＥＴ２２は、ソースが第１端子１２に接続されているので、ソースには−２Ｖ以上＋４Ｖ以下の電圧が印加される。これにより、オン用ＦＥＴ２２は、ゲート−ソース間電圧が−９Ｖ以下となり、完全オフとなる。

また、制御部３０は、正常動作時において＋３Ｖの制御電圧が入力された場合、接続点Ｅから発生した−２２Ｖのオフ側制御電圧をオフ用ＦＥＴ２４のゲートに印加し、接続点Ｃから発生した−１６Ｖのオフ電圧をオフ用ＦＥＴ２４のソースに印加することができる。これにより、オフ用ＦＥＴ２４は、ゲート−ソース間電圧が−６Ｖとなり、完全オンとなる。

このように制御部３０は、正常動作時において＋３Ｖの制御電圧が入力された場合、オン用ＦＥＴ２２をオフとし、オフ用ＦＥＴ２４をオンとすることができる。これにより、制御部３０は、接続点Ｃから発生した−１６Ｖのオフ電圧をメインＦＥＴ２０のゲートに印加することができる。

ここで、メインＦＥＴ２０は、ソースに−２Ｖ以上＋４Ｖ以下の電圧が印加されているので、ゲートに−１６Ｖが印加された場合ゲート−ソース間電圧が−９Ｖ以下となり、メインＦＥＴ２０を完全にオフとなる。これにより、制御部３０は、メインＦＥＴ２０をオフとして、第１端子１２と第２端子１４との間を切断させることができる。

以上のように、本実施形態に係るスイッチ装置１０は、第１端子１２と第２端子１４との間を導通／切断することができる。更に、スイッチ装置１０は、メインＦＥＴ２０のオン時において、ゲートをフローティング状態として通過特性を良くすることができる。

なお、図５および図６に示されるスイッチ装置１０において、第１端子１２および第２端子１４の電圧範囲は、−２Ｖ以上＋６Ｖ以下の範囲であってもよい。この場合、０Ｖの制御信号が入力されたときに、オン用ＦＥＴ２２のゲート−ソース間電圧が−６Ｖから−８Ｖまでの範囲となり、オン用ＦＥＴ２２が完全にオンにも完全にオフにもならない状態（半オン状態）となる可能性がある。しかし、オン用ＦＥＴ２２が半オン状態であっても、ゲート−ソース間電圧が−６Ｖ以上となりメインＦＥＴ２０は完全にオンとなるので、制御部３０は、第１端子１２および第２端子１４の電圧範囲が−２Ｖ以上＋６Ｖ以下の範囲であっても、第１端子１２と第２端子１４との間を導通させることができる。

図７は、第２端子１４の電圧が基準範囲外となった場合における、各ＦＥＴの状態および各点の電圧の一例を示す。以下、第２端子１４の電圧が予め定められた基準電圧未満となる異常動作時における、スイッチ装置１０の動作について説明する。

なお、スイッチ装置１０は、図５において説明した条件と同様の条件において動作する。また、図７には、一例として、第２端子１４が−２０Ｖとなった場合における各点の電圧を示す。

例えば被試験デバイス３００の不良等により第２端子１４の電圧が低下して−２０Ｖとなった場合、検出用ＦＥＴ３４は、ゲート−ソース間電圧が−６Ｖ以上となり、オンとなる。この結果、第２端子１４と検出端子５２との間が導通する。第２端子１４と検出端子５２との間が導通すると、検出電圧シフト部６０は、検出点Ａに、−１６Ｖを発生する。

さらに、検出電圧シフト部６０は、検出点Ａの電圧低下に伴って、接続点Ｂ、接続点Ｃおよび接続点Ｄの電圧も低下させる。具体的には、検出電圧シフト部６０は、接続点Ｃに、メインＦＥＴ２０をオフさせるゲート電圧のレベルである−３０Ｖを発生する。また、検出電圧シフト部６０は、接続点Ｄに、オン用ＦＥＴ２２をオフさせるゲート電圧のレベルである−３９Ｖを発生する。

また、第２端子１４が−２０Ｖとなった異常動作時において、制御入力ＦＥＴ６２のゲートには、検出電圧シフト部６０内の検出点Ａの電圧である−１６Ｖが印加されて、完全にオフにも完全にオンにもならない半オンの状態となる。この場合、制御入力ＦＥＴ６２は、第２定電流ＦＥＴ８２がドレインに流す電流量と、同一の電流量をドレインに流すように動作する。本例においては、第２定電流ＦＥＴ８２は、ゲート電圧からソース電圧までの電位差が＋７Ｖとなるように動作する。そして、制御入力ＦＥＴ６２も、第２定電流ＦＥＴ８２と同様に、ゲート電圧からソース電圧までの電位差が＋７Ｖとなるように動作する。

この結果、第２端子１４が−２０Ｖとなった異常動作時において、制御電圧シフト部６４は、接続点Ｅに、オフ用ＦＥＴ２４をオンさせるゲート電圧のレベルである−３４Ｖを発生する。また、制御電圧シフト部６４は、接続点Ｆに、第１切替用ＦＥＴ８４をオンさせるゲート電圧のレベルである−４３Ｖを発生する。この結果、第２端子１４が−２０Ｖとなった異常動作時において、第１切替用ＦＥＴ８４がオンとなるので、切替部６６は、接続点Ｇに、オン用ＦＥＴ２２をオフとするゲート電圧である接続点Ｄの電圧−３９Ｖを発生する。

以上から、制御部３０は、第２端子１４が−２０Ｖとなった異常動作時において、接続点Ｇから発生した−３９Ｖのオン側制御電圧を、オン用ＦＥＴ２２のゲートに印加することができる。これにより、オン用ＦＥＴ２２は、ゲート−ソース間電圧が−９Ｖ以下となり、完全オフとなる。

また、制御部３０は、第２端子１４が−２０Ｖとなった異常動作時において、接続点Ｅから発生した−３４Ｖのオフ側制御電圧をオフ用ＦＥＴ２４のゲートに印加し、接続点Ｃから発生した−３０Ｖのオフ電圧をオフ用ＦＥＴ２４のソースに印加することができる。これにより、オフ用ＦＥＴ２４は、ゲート−ソース間電圧が−４Ｖとなり、完全オンとなる。

このように制御部３０は、第２端子１４が−２０Ｖとなった異常動作時において、オン用ＦＥＴ２２をオフとし、オフ用ＦＥＴ２４をオンとすることができる。これにより、制御部３０は、メインＦＥＴ２０をオフとして、第１端子１２と第２端子１４との間を切断させることができる。

このようにスイッチ装置１０は、第２端子１４の電圧が低下した場合においてメインＦＥＴ２０を強制的に切断することができるので、第１端子１２側に接続された回路を保護することができる。なお、本例において、検出用ＦＥＴ３４は、ゲート−ソース間電圧が−８Ｖ程度でソース−ドレイン間抵抗が低下し、−６Ｖ以上の場合に完全にオンとなる。従って、スイッチ装置１０は、第２端子１４の電圧が−５Ｖ以下となった場合に検出点Ａの電圧が低下して、メインＦＥＴ２０をオフとするように動作することができる。

次に、メインＦＥＴ２０がオンの状態において、例えば被試験デバイス３００の不良等により、第２端子１４の電圧が第１端子１２の電圧よりも高くなった場合について説明する。この場合、オン用ＦＥＴ２２のソースには、オン状態のメインＦＥＴ２０のドレイン−ソースを伝わって、第２端子１４の電圧が印加される。

ここで、メインＦＥＴ２０がオン状態の場合、オン用ＦＥＴ２２のゲートには−２Ｖが印加されている。従って、第２端子１４が＋７Ｖとなると、オン用ＦＥＴ２２のゲート−ソース間電圧が−９Ｖとなり、オン用ＦＥＴ２２が完全オフとなる。この結果、オン用ＦＥＴ２２およびオフ用ＦＥＴ２４は、共に完全オフとなる。

オン用ＦＥＴ２２およびオフ用ＦＥＴ２４が同時に完全オフとなると、メインＦＥＴ２０のゲート容量に蓄積された電荷が保持される。従って、メインＦＥＴ２０のゲートは、＋７Ｖの電位で固定される。

続いて、第２端子１４の電圧が更に上昇すると、オン状態のメインＦＥＴ２０のドレイン−ソースを伝わって、第１端子１２の電位（即ち、メインＦＥＴ２０のソース電位）も共に上昇する。例えば、第２端子１４の電圧が＋８Ｖ、＋９Ｖ、＋１０Ｖ…と上昇すると、第１端子１２の電位（即ち、メインＦＥＴ２０のソース電位）も＋８Ｖ、＋９Ｖ、＋１０Ｖ…と上昇する。

そして、第２端子１４の電圧が＋１６Ｖ以上となると、メインＦＥＴ２０のゲート−ソース間電圧が−９Ｖとなり、メインＦＥＴ２０は、完全オフとなる。従って、第２端子１４の電圧が＋１６Ｖ以上となった場合には、第１端子１２と第２端子１４との間が切断されて、第２端子１４の電圧は第１端子１２側には伝わらなくなる。

続いて、第２端子１４の電圧が更に上昇すると、オン状態のメインＦＥＴ２０のドレイン−ソースを伝わって、第２端子１４から第１端子１２へと電流が流れる。この電流は、第１端子１２に接続された外部回路の出力インピーダンスとメインＦＥＴ２０のドレイン−ソース間抵抗との和により決まる。

第２端子１４から第１端子１２へと流れる電流は、まず、第２端子１４の電圧の上昇に伴い増加する。しかし、この電流の増加量は、第２端子１４の電圧の上昇に伴い徐々に減少する。従って、第２端子１４の電圧がある動作点まで上昇すると増加量が０となり、以後、第２端子１４の電圧が上昇しても、第２端子１４から第１端子１２へと流れる電流は、増加せずに一定となる。第２端子１４から第１端子１２へと流れる電流の増加が停止する動作点は、第１端子１２に接続された外部回路の出力インピーダンスにより決まる。

メインＦＥＴ２０ドレイン−ソース間電圧は、ドレイン−ソースに定電流が流れる場合、ドレイン電位に比例して増加する。従って、メインＦＥＴ２０のソース電位（即ち、第１端子１２の電位）は、定電圧に制限（リミット）される。

このように、第２端子１４の電圧が第１端子１２の電圧よりも高くなった場合、メインＦＥＴ２０は、ＦＥＴの特性上、電圧リミット動作をすることができる。即ち、オン用ＦＥＴ２２は、メインＦＥＴ２０を経由して第２端子１４の電圧を受け取り、第２端子１４の電圧が基準範囲を超えた場合に、メインＦＥＴ２０のゲート電位を固定する。この結果、第２端子１４にかかる過電圧に対し、ある一定電圧以上を第１端子１２に通過させない。従って、スイッチ装置１０は、第２端子１４の電圧が予め定められた下限の電圧から上限の電圧までの範囲外となった場合に、強制的に切断またはリミットすることができる。

図８は、本実施形態の変形例に係るスイッチ装置１０の回路構成を示す。本変形例に係るスイッチ装置１０は、図３に示したスイッチ装置１０と略同一の回路構成および機能を採るので、図３に示したスイッチ装置１０が備える回路と略同一の回路に同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係る制御部３０は、検出電圧シフト部６０と、制御入力ＦＥＴ６２と、制御電圧シフト部６４と、比較電圧発生部８６と、増幅部８８と、出力シフト部９０とを有する。本変形例において、検出電圧シフト部６０内の接続点Ｂは、比較電圧発生部８６内の第１シフト用ＦＥＴ１０１のゲートに接続される。また、本変形例において、検出電圧シフト部６０内の接続点Ｃは、ゲート電圧端子５４に接続される。

本変形例において、制御電圧シフト部６４は、第６抵抗７６と、第８抵抗７８と、第２定電流ＦＥＴ８２とを含む。第６抵抗７６は、一端が制御入力ＦＥＴ６２のソースに接続され、他端が第２定電流ＦＥＴ８２のドレインに接続される。

本変形例に係る制御電圧シフト部６４は、制御入力ＦＥＴ６２が完全にオンの場合には、第６抵抗７６と第２定電流ＦＥＴ８２のドレインとの間の接続点Ｆに、制御信号の電圧から、第６抵抗７６に発生する電圧分シフトした電圧を発生する。接続点Ｆは、増幅部８８内の第１差動用ＦＥＴ１０３のゲートに接続される。従って、この場合、制御電圧シフト部６４は、制御信号の電圧を予め定められた電圧分シフトした制御シフト電圧を発生して、増幅部８８に供給することができる。

また、制御電圧シフト部６４は、制御入力ＦＥＴ６２が完全にオンではない場合には、接続点Ｆに、検出点Ａの電圧から、制御入力ＦＥＴ６２のゲート−ソース間電圧および第６抵抗７６に発生する電圧を加算した電圧分シフトした電圧を発生する。従って、この場合、制御電圧シフト部６４は、検出点Ａの電圧を予め定められた電圧分シフトした電圧を、制御シフト電圧として増幅部８８に供給することができる。

このような制御電圧シフト部６４は、制御入力ＦＥＴ６２が完全にオンの場合において、制御信号の電圧に応じた制御シフト電圧を出力することができる。従って、制御電圧シフト部６４は、制御信号の電圧の切替に応じて、制御ソフト電圧のレベルを切り替えることができる。また、このような制御電圧シフト部６４は、制御入力ＦＥＴ６２が完全にオンではない場合において、予め定められたレベルの制御シフト電圧を出力することができる。

比較電圧発生部８６は、検出電圧シフト部６０の検出点Ａと電源端子５８との間に設けられる。比較電圧発生部８６は、検出電圧シフト部６０により発生された接続点Ｂの電圧を予め定められた電圧分シフトさせた比較電圧を生成する。

比較電圧発生部８６は、第１シフト用ＦＥＴ１０１と、第１０抵抗９１と、第１１抵抗９２と、第４定電流ＦＥＴ１０２とを含む。第１シフト用ＦＥＴ１０１は、ドレインが検出点Ａに接続され、ゲートが接続点Ｂに接続される。第１０抵抗９１は、一端が第１シフト用ＦＥＴ１０１のソースに接続され、他端が第４定電流ＦＥＴ１０２のドレインに接続される。

第１１抵抗９２は、一端が第４定電流ＦＥＴ１０２のソースに接続され、他端が電源端子５８に接続される。第４定電流ＦＥＴ１０２は、ゲートが電源端子５８に接続される。

このような比較電圧発生部８６は、第１１抵抗９２および第４定電流ＦＥＴ１０２が第１０抵抗９１に定電流を流すように動作するとともに、第１シフト用ＦＥＴ１０１が第４定電流ＦＥＴ１０２と同一の電流を流すように動作する。従って、比較電圧発生部８６は、第１０抵抗９１と第４定電流ＦＥＴ１０２のドレインとの間の接続点Ｈに、検出電圧シフト部６０の接続点Ｂの電圧を予め定められた電圧分シフトした比較電圧を発生することができる。

増幅部８８は、制御電圧シフト部６４の接続点Ｆから発生された制御シフト電圧と、比較電圧発生部８６の接続点Ｈから発生された比較電圧との差を、差動増幅する。増幅部８８は、正側の増幅電圧をオン側制御電圧としてオン用ＦＥＴ２２のゲートへと供給する。増幅部８８は、負側の増幅電圧を出力シフト部９０へと出力する。

増幅部８８は、一例として、第１２抵抗９３と、第１３抵抗９４と、第１４抵抗９５と、第１差動用ＦＥＴ１０３と、第２差動用ＦＥＴ１０４と、第１５抵抗９６と、第５定電流ＦＥＴ１０５とを含む。第１２抵抗９３は、一端が検出点Ａに接続され、他端が第１差動用ＦＥＴ１０３のドレインに接続される。第１３抵抗９４は、一端が検出点Ａに接続される。第１４抵抗９５は、一端が、第１３抵抗９４における検出点Ａが接続されていない他端に接続され、他端が第２差動用ＦＥＴ１０４のドレインに接続される。

第１差動用ＦＥＴ１０３は、ゲートが制御電圧シフト部６４内の接続点Ｆに接続され、ソースが第５定電流ＦＥＴ１０５のドレインに接続される。第２差動用ＦＥＴ１０４は、ゲートが比較電圧発生部８６の接続点Ｈに接続され、ソースが第５定電流ＦＥＴ１０５のドレインに接続される。

第１５抵抗９６は、一端が第５定電流ＦＥＴ１０５のソースに接続され、他端が電源端子５８に接続される。第５定電流ＦＥＴ１０５は、ゲートが電源端子５８に接続される。

このような増幅部８８において、第１差動用ＦＥＴ１０３および第２差動用ＦＥＴ１０４は、制御電圧シフト部６４の接続点Ｆから発生された制御シフト電圧と、比較電圧発生部８６の接続点Ｈから発生された比較電圧との差に応じて、相補的にスイッチングする。増幅部８８は、第１２抵抗９３と第１差動用ＦＥＴ１０３のドレインとの間の接続点Ｉがオン側端子４２と接続される。そして、増幅部８８は、接続点Ｉから、制御信号の電圧に応じてレベルが切り替わるオン側制御電圧を出力することができる。

また、増幅部８８は、第１３抵抗９４と第１４抵抗９５との間の接続点Ｊが、出力シフト部９０内の第２シフト用ＦＥＴ１０６のゲートに接続される。そして、増幅部８８は、接続点Ｊから、オン側制御電圧とは反転した方向に切り替わる電圧を出力することができる。

出力シフト部９０は、増幅部８８の接続点Ｊの電圧を予め定められた電圧分シフトしたオフ側制御電圧を発生する。そして、出力シフト部９０は、発生したオフ側制御電圧をオフ用ＦＥＴ２４のゲートへと供給する。

出力シフト部９０は、第２シフト用ＦＥＴ１０６と、第１６抵抗９７と、第１７抵抗９８と、第６定電流ＦＥＴ１０７とを含む。第２シフト用ＦＥＴ１０６は、ドレインが検出点Ａに接続され、ゲートが接続点Ｊに接続される。第１６抵抗９７は、一端が第２シフト用ＦＥＴ１０６のソースに接続され、他端が第６定電流ＦＥＴ１０７のドレインに接続される。

第１７抵抗９８は、一端が第６定電流ＦＥＴ１０７のソースに接続され、他端が電源端子５８に接続される。第６定電流ＦＥＴ１０７は、ゲートが電源端子５８に接続される。

このような出力シフト部９０は、第１７抵抗９８および第６定電流ＦＥＴ１０７が第１６抵抗９７に定電流を流すように動作するとともに、第２シフト用ＦＥＴ１０６が第４定電流ＦＥＴ１０２と同一の電流を流すように動作する。従って、出力シフト部９０は、第１６抵抗９７と第６定電流ＦＥＴ１０７のドレインとの間の接続点Ｋに、増幅部８８の接続点Ｊの電圧を予め定められた電圧分シフトした比較電圧を発生することができる。

そして、出力シフト部９０は、接続点Ｋがオフ用ＦＥＴ２４のゲートに接続される。これにより、出力シフト部９０は、オン側制御電圧と反転した方向に切り替わる電圧を更にシフトした電圧を、オフ側制御電圧としてオフ用ＦＥＴ２４のゲートに供給することができる。

このような変形例に係る制御部３０は、制御端子５０に入力される制御信号の電圧に応じて、オン用ＦＥＴ２２がオン且つオフ用ＦＥＴ２４がオフの状態、または、オン用ＦＥＴ２２がオフ且つオフ用ＦＥＴ２４がオンの状態を切り替えることができる。これにより、変形例に係る制御部３０によれば、メインＦＥＴ２０のオン／オフの制御することができる。

更に、変形例に係る制御部３０は、検出用ＦＥＴ３４がオンとなった場合、検出点Ａの電圧が低下して、増幅部８８に与えられる比較電圧も低下する。この結果、変形例に係る制御部３０によれば、強制的に、オン用ＦＥＴ２２をオフ且つオフ用ＦＥＴ２４をオンの状態にして、第１端子１２と第２端子１４との間を切断することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

２００ 試験装置、２１０ 試験信号発生部、２２０ ドライバ、２３０ コンパレータ、２４０ 判定部、２５０ スイッチ制御部、３００ 被試験デバイス、１０ スイッチ装置、１２ 第１端子、１４ 第２端子、２０ メインＦＥＴ、２２ オン用ＦＥＴ、２４ オフ用ＦＥＴ、２６ オン側入力抵抗、２８ オフ側入力抵抗、３０ 制御部、３２ 電圧検出部、３４ 検出用ＦＥＴ、４０ オフ電圧端子、４２ オン側端子、４４ オフ側端子、５０ 制御端子、５２ 検出端子、５４ ゲート電圧端子、５６ グランド端子、５８ 電源端子、６０ 検出電圧シフト部、６２ 制御入力ＦＥＴ、６４ 制御電圧シフト部、６６ 切替部、７１ 第１抵抗、７２ 第２抵抗、７３ 第３抵抗、７４ 第４抵抗、７５ 第５抵抗、７６ 第６抵抗、７７ 第７抵抗、７８ 第８抵抗、７９ 第９抵抗、８１ 第１定電流ＦＥＴ、８２ 第２定電流ＦＥＴ、８３ 第３定電流ＦＥＴ、８４ 第１切替用ＦＥＴ、８６ 比較電圧発生部、８８ 増幅部、９０ 出力シフト部、９１ 第１０抵抗、９２ 第１１抵抗、９３ 第１２抵抗、９４ 第１３抵抗、９５ 第１４抵抗、９６ 第１５抵抗、９７ 第１６抵抗、９８ 第１７抵抗、１０１ 第１シフト用ＦＥＴ、１０２ 第４定電流ＦＥＴ、１０３ 第１差動用ＦＥＴ、１０４ 第２差動用ＦＥＴ、１０５ 第５定電流ＦＥＴ、１０６ 第２シフト用ＦＥＴ、１０７ 第６定電流ＦＥＴ

Claims (12)

1. 第１端子および第２端子の間に設けられたメインスイッチと、
   前記第２端子の電圧が基準範囲内か否かを検出する電圧検出部と、
   制御端子から入力される制御信号に応じて前記メインスイッチを制御し、前記第２端子の電圧が前記基準範囲外の場合には前記メインスイッチをオフする制御部と、
   を備え、
   前記電圧検出部は、前記第２端子の電圧が前記基準範囲内の場合には前記第２端子および前記制御部の間を切断し、前記第２端子の電圧が前記基準範囲外の場合には前記第２端子および前記制御部の間を導通する検出用スイッチを有する
   スイッチ装置。
2. 前記第１端子および前記メインスイッチのゲートの間に電気的に接続されたオン用スイッチと、
   前記メインスイッチのゲートおよび前記メインスイッチをオフとするためのオフ電圧との間に電気的に接続されたオフ用スイッチと、
   を更に備え、
   前記制御部は、前記メインスイッチをオンとする場合に前記オン用スイッチをオン、前記オフ用スイッチをオフとし、前記メインスイッチをオフとする場合に前記オン用スイッチをオフ、前記オフ用スイッチをオンとする
   請求項１に記載のスイッチ装置。
3. 前記制御部は、
   前記制御信号の電圧をシフトして前記オフ用スイッチのゲートに供給するオフ側制御電圧を生成する制御電圧シフト部と、
   ドレイン−ソース間が前記制御端子および前記制御電圧シフト部の間に接続され、ゲートが前記検出用スイッチにおける前記第２端子とは反対側の検出点に電気的に接続される制御入力スイッチと、
   を備え、
   前記第２端子の電圧が前記基準範囲外となり前記検出用スイッチが導通したことに応じて、前記制御入力スイッチは、前記検出点の電圧に応じた電圧を前記電圧シフト部に供給して、前記電圧シフト部により前記オフ用スイッチをオンとする前記オフ側制御電圧を生成させる
   請求項２に記載のスイッチ装置。
4. 前記制御部は、前記検出点の電圧をシフトした電圧を前記オフ電圧として前記オフ用スイッチに供給する検出電圧シフト部を更に備える請求項３に記載のスイッチ装置。
5. 前記検出電圧シフト部は、前記検出点の電圧をシフトして、前記オン用スイッチをオフとするためのオン側制御電圧を更に発生し、
   前記制御電圧シフト部は、前記制御入力スイッチから受け取った電圧をシフトして、前記検出電圧シフト部が発生した前記オン側制御電圧を前記オン用スイッチに供給するか否かを制御するための内部制御電圧を更に発生し、
   当該スイッチ装置は、前記内部制御電圧に応じてオン用スイッチに前記検出電圧シフト部が発生した前記オン側制御電圧を供給するか否かを切り換える切替部を更に備える請求項４に記載のスイッチ装置。
6. 前記メインスイッチは、前記第１端子から受け取った信号を前記第２端子へと伝送する請求項２から５のいずれかに記載のスイッチ装置。
7. 前記検出用スイッチは、前記第２端子の電圧が基準電圧未満の場合にオンとなる請求項２から６のいずれかに記載のスイッチ装置。
8. 前記オン用スイッチは、前記メインスイッチを経由して前記第２端子の電圧を受け取り、前記第２端子の電圧が前記基準範囲を超えた場合に、オフとなって前記メインスイッチをオフとする請求項２から７のいずれかに記載のスイッチ装置。
9. 前記制御部は、
   前記制御信号の電圧をシフトして制御シフト電圧を発生する制御電圧シフト部と、
   前記制御シフト電圧を増幅して、前記オン用スイッチのゲートに供給するオン側制御電圧および前記オフ用スイッチのゲートに供給するオフ側制御電圧を出力する増幅部と、
   を備える請求項２に記載のスイッチ装置。
10. 前記増幅部は、前記検出用スイッチにおける前記第２端子とは反対側の検出点と定電流源との間に並列に接続された、前記制御シフト電圧をゲートに受け取る第１スイッチおよび比較電圧をゲートに受け取る第２スイッチを更に備え、
    前記第１スイッチの前記検出点側から前記オン用スイッチのゲートへとオン側制御電圧を供給し、
    前記第２スイッチの前記検出点側の電圧を電圧シフトしたオフ側制御電圧を前記オフ用スイッチのゲートに供給する
    請求項９に記載のスイッチ装置。
11. 第１端子および第２端子の間に設けられたメインスイッチと、
    前記第１端子および前記メインスイッチのゲートの間に電気的に接続されたオン用スイッチと、
    前記メインスイッチのゲートおよび前記メインスイッチをオフとするためのオフ電圧との間に接続されたオフ用スイッチと、
    前記メインスイッチをオンとする場合に前記オン用スイッチをオン、前記オフ用スイッチをオフとし、前記メインスイッチをオフとする場合に前記オン用スイッチをオフ、前記オフ用スイッチをオフとする制御部と、
    を備えるスイッチ装置。
12. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスを試験するための試験信号を発生する試験信号発生部と、
    前記試験信号発生部および前記被試験デバイスの間に設けられ、前記試験信号発生部および前記被試験デバイスの間を導通または切断する請求項１から１１のいずれかに記載のスイッチ装置と、
    を備える試験装置。

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