[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2011228474A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2011228474A
JP2011228474A JP2010096840A JP2010096840A JP2011228474A JP 2011228474 A JP2011228474 A JP 2011228474A JP 2010096840 A JP2010096840 A JP 2010096840A JP 2010096840 A JP2010096840 A JP 2010096840A JP 2011228474 A JP2011228474 A JP 2011228474A
Authority
JP
Japan
Prior art keywords
wafer
laminated
reinforcing
grinding
back surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010096840A
Other languages
English (en)
Other versions
JP5508111B2 (ja
Inventor
Akihito Kawai
章仁 川合
Koichi Kondo
広一 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Abrasive Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Abrasive Systems Ltd filed Critical Disco Abrasive Systems Ltd
Priority to JP2010096840A priority Critical patent/JP5508111B2/ja
Priority to US13/088,591 priority patent/US8389386B2/en
Publication of JP2011228474A publication Critical patent/JP2011228474A/ja
Application granted granted Critical
Publication of JP5508111B2 publication Critical patent/JP5508111B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B1/00Processes of grinding or polishing; Use of auxiliary equipment in connection with such processes
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24BMACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B7/00Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
    • B24B7/20Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
    • B24B7/22Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
    • B24B7/228Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain for grinding thin, brittle parts, e.g. semiconductors, wafers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0615Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757Means for aligning
    • H01L2224/75743Suction holding means
    • H01L2224/75744Suction holding means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/75981Apparatus chuck
    • H01L2224/75986Auxiliary members on the pressing surface
    • H01L2224/75988Material of the auxiliary member
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01061Promethium [Pm]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Grinding And Polishing Of Tertiary Curved Surfaces And Surfaces With Complex Shapes (AREA)
  • Dicing (AREA)

Abstract

【課題】マザーボードに設けられた複数の電極と積層デバイスの表面に設けられた複数の電極とを確実に接合できる生産性のよい半導体装置の製造方法を提供する。
【解決手段】マザーボードに設けられた複数の電極と積層デバイスの表面に設けられた複数の電極を接合して構成する半導体装置の製造方法。表面に複数の積層デバイスが形成された積層ウエーハの表面に保護部材を貼着し、積層ウエーハの裏面を研削して所定の厚みにし、積層ウエーハの裏面に補強ウエーハの表面をボンド剤で接合し、積層ウエーハを補強ウエーハとともに分割する。裏面に補強ウエーハが接合された個々の積層デバイスを形成する積層ウエーハ分割工程と、積層デバイスの表面に設けられた複数の電極をマザーボードに設けられた複数の電極に接合する積層デバイス接合工程と、積層デバイスの裏面に接合されている補強ウエーハを研削し、積層デバイスの裏面からの補強ウエーハ除去工程とを含む。
【選択図】図10

Description

本発明は、電気機器の実装基板(マザーボード)の表面に設けられた複数の電極と積層デバイスの表面に設けられた複数の電極とを接合して構成する半導体装置の製造方法に関する。
半導体デバイス製造工程においては、略円板形状である半導体ウエーハの表面に格子状に配列されたストリートと呼ばれる分割予定ラインによって複数の領域が区画され、この区画された領域にIC、LSI等の半導体デバイスを形成する。そして、半導体ウエーハをストリートに沿って切断することにより半導体デバイスが形成された領域を分割して個々の半導体デバイスを製造している。
装置の小型化、高機能化を図るため、複数の半導体デバイスが形成された実装基板(マザーボード)の表面に積層デバイスを積層し、積層デバイスの表面に設けられた電極をマザーボードの表面に設けられた電極に接続するモジュール構造が実用化されている。(例えば、特許文献1参照。)
上述した実装技術は、マザーボードの表面に設けられた電極と積層デバイスに設けられた電極とをワイヤで配線する必要がなく、ワイヤボンディング工程が省略でき生産性が向上する。
上述した半導体装置においては、装置の小型化、高機能化を図るため、マザーボードの表面に積層する積層デバイスが形成された積層ウエーハは裏面を研削して数十μmの厚みに形成する。しかるに、積層ウエーハを数十μmの厚みに研削すると、紙のように剛性がなくなり湾曲するので、マザーボードの所定位置に積層デバイスを対応させて積層することが困難となり、電極同士の導通不良の原因となる。
このように、研削によるウエーハの湾曲を防止するために、ウエーハの表面にワックス等を介してハードプレートからなるサブストレートを接合してウエーハの裏面を研削する方法が提案されている。(例えば、特許文献2参照。)
特開2003−249620号公報 特開2004−207606号公報
而して、半導体装置を構成する複数の積層デバイスが設けられた積層ウエーハにおいては、表面にワックス等を介してサブストレートを接合して積層ウエーハの裏面を研削した後、積層デバイスに埋設され裏面に露出する複数の電極にバンプを装着したり、積層デバイスに電極埋設用のビアホールをレーザー加工によって穿孔し、このビアホールに電極を埋設する。このバンプの装着やビアホールのレーザー加工による穿孔においては積層ウエーハが加熱されるため、積層ウエーハの表面にサブストレートを接合するボンド剤は250℃前後の温度に耐えられる材料を用いる必要がある。このため、積層ウエーハの表面にボンド剤を介してサブストレートを接合してウエーハの裏面を研削した後、サブストレートを積層ウエーハから除去する際に、サブストレートを250℃以上の温度に加熱し、積層ウエーハに負荷がかからないようにサブストレートをウエーハの表面に沿ってスライドさせながら離脱するとともに、常温まで冷却しなければならず、生産性が悪いという問題がある。
本発明は上記事実に鑑みてなされたものであり、その主たる技術的課題は、マザーボードに設けられた複数の電極と積層デバイスの表面に設けられた複数の電極とを確実に接合することができる生産性のよい半導体装置の製造方法を提供することである。
上記主たる技術課題を解決するため、本発明によれば、複数の電極が設けられたマザーボードの表面に、積層デバイスの表面を接合し、マザーボードに設けられた複数の電極と積層デバイスの表面に設けられた複数の電極とを接合して構成する半導体装置の製造方法であって、
表面に複数の積層デバイスが形成された積層ウエーハの表面に保護部材を貼着する保護部材貼着工程と、
保護部材が貼着された積層ウエーハの保護部材側を研削装置のチャックテーブル上に保持し、積層ウエーハの裏面を研削して積層ウエーハを所定の厚みに研削する積層ウエーハ研削工程と、
積層ウエーハ研削工程が実施された積層ウエーハの裏面に補強ウエーハの表面をボンド剤を介して接合する補強ウエーハ装着工程と、
補強ウエーハが接合された積層ウエーハを補強ウエーハとともに分割することにより裏面に補強ウエーハが接合された個々の積層デバイスを形成する積層ウエーハ分割工程と、
裏面に補強ウエーハが接合された積層デバイスの表面に設けられた複数の電極をマザーボードに設けられた複数の電極に接合する積層デバイス接合工程と、
積層デバイスが接合されたマザーボード側を研削装置のチャックテーブル上に保持し、積層デバイスの裏面に接合されている補強ウエーハを研削し、積層デバイスの裏面から補強ウエーハを除去する補強ウエーハ除去工程と、を含む、
ことを特徴とする半導体装置の製造方法が提供される。
また、本発明によれば、複数の電極が設けられたマザーボードの表面に、積層デバイスの表面を接合し、マザーボードに設けられた複数の電極と積層デバイスの表面に設けられた複数の電極とを接合して構成する半導体装置の製造方法であって、
マザーボードに設けられた複数の電極と対応する複数の電極が設けられている複数の積層デバイスが形成された積層ウエーハの表面に保護部材を貼着する保護部材貼着工程と、
保護部材が貼着された積層ウエーハの保護部材側を研削装置のチャックテーブル上に保持し、積層ウエーハの裏面を研削して積層ウエーハを所定の厚みに研削する積層ウエーハ研削工程と、
積層ウエーハ研削工程が実施された積層ウエーハの裏面に補強ウエーハの表面をボンド剤を介して接合する補強ウエーハ装着工程と、
補強ウエーハが接合された積層ウエーハの表面をマザーボードの表面に対面させて積層し、積層デバイスの表面に設けられた電極をマザーボードに設けられた電極に接合する積層デバイス接合工程と、
積層デバイスが積層されたマザーボード側を研削装置のチャックテーブル上に保持し、積層デバイスの裏面に接合されている補強ウエーハを研削し、積層デバイスの裏面から補強ウエーハを除去する補強ウエーハ除去工程と、を含む、
ことを特徴とする半導体装置の製造方法が提供される。
上記補強ウエーハ装着工程を実施した後で上記積層デバイス接合工程を実施する前に、補強ウエーハが接合された積層ウエーハを個々の積層デバイスに分割する積層ウエーハ分割工程を実施する。
本発明による半導体装置の製造方法においては、積層ウエーハの裏面を研削して積層ウエーハを所定の厚みに加工した後、積層ウエーハの裏面に補強ウエーハの表面をボンド剤を介して接合し、補強ウエーハが接合された積層ウエーハを補強ウエーハとともに個々の積層デバイスに分割した後に、裏面に補強ウエーハが接合された積層デバイスの表面に設けられた複数の電極をマザーボードに設けられた複数の電極に接合するので、薄くなった積層デバイスでも取り扱いが良好で、積層デバイスの表面に設けられた電極をマザーボードの表面に設けられた電極に確実に接合することができる。
そして、積層デバイスの裏面から補強ウエーハを除去する補強ウエーハ除去工程においては、積層デバイスの裏面に接合されている補強ウエーハを研削して除去するので、積層デバイスに負荷がかかることがない。従って、積層デバイスの裏面から補強ウエーハを離脱するために補強ウエーハを250℃以上の温度に加熱し、積層デバイスに負荷がかからないように補強ウエーハを積層デバイスの裏面に沿ってスライドさせながら離脱するとともに、常温まで冷却する作業が不要となり生産性が向上する。
また、本発明による半導体装置の製造方法においては、積層ウエーハの裏面を研削して積層ウエーハを所定の厚みに加工した後、積層ウエーハの裏面に補強ウエーハの表面をボンド剤を介して接合し、補強ウエーハが接合された積層ウエーハの表面をマザーウエーハの表面に対面させて積層し、積層デバイスの表面に設けられた電極をマザーボードの表面に設けられた電極に接合するので、薄くなった積層ウエーハでも湾曲することなく、積層デバイスの表面に設けられた電極をマザーボードの表面に設けられた電極に確実に接合することができる。
そして、積層デバイスの裏面から補強ウエーハを除去する補強ウエーハ除去工程においては、積層デバイスの裏面に接合されている補強ウエーハを研削して除去するので、積層デバイスに負荷がかかることがない。従って、積層デバイスの裏面から補強ウエーハを離脱するために補強ウエーハを250℃以上の温度に加熱し、積層デバイスに負荷がかからないように補強ウエーハを積層デバイスの裏面に沿ってスライドさせながら離脱するとともに、常温まで冷却する作業が不要となり生産性が向上する。
本発明による半導体装置の製造方法に用いるマザーボードの斜視図。 本発明による半導体装置の製造方法に用いる積層ウエーハの斜視図。 本発明による半導体装置の製造方法の第1の実施形態における保護部材貼着工程を示す説明図。 本発明による半導体装置の製造方法の第1の実施形態における積層ウエーハ研削工程を示す説明図。 本発明による半導体装置の製造方法の第1の実施形態における補強ウエーハ装着工程を示す説明図。 本発明による半導体装置の製造方法の第1の実施形態におけるウエーハ支持工程を示す説明図。 本発明による半導体装置の製造方法の第1の実施形態における積層ウエーハ分割工程を実施するための切削装置の斜視図。 本発明による半導体装置の製造方法の第1の実施形態における積層ウエーハ分割工程を示す説明図。 図8に示す積層ウエーハ分割工程によって積層ウエーハが個々に分割された積層デバイスの斜視図。 本発明による半導体装置の製造方法の第1の実施形態における積層デバイス接合工程を示す説明図。 本発明による半導体装置の製造方法の第1の実施形態における補強ウエーハ除去工程を示す説明図。 本発明による半導体装置の製造方法によって製造された半導体装置の斜視図。 本発明による半導体装置の製造方法の第2の実施形態における積層ウエーハ分割工程を実施するための切削装置の斜視図。 本発明による半導体装置の製造方法の第2の実施形態における積層ウエーハ分割工程を示す説明図。 図14に示す積層ウエーハ分割工程が実施された積層ウエーハの斜視図。 本発明による半導体装置の製造方法の第2の実施形態における積層デバイス接合工程を示す説明図。 本発明による半導体装置の製造方法の第2の実施形態における補強ウエーハ除去工程を示す説明図。
以下、本発明による半導体装置の製造方法の好適な実施形態について、添付図面を参照して詳細に説明する。
図1には、本発明による半導体装置の製造方法に用いる実装基板としてのマザーボードの斜視図が示されている。図1に示すマザーボード2は、マザーボードの一つの形態である複数の半導体デバイスが形成されたマザーウエーハによって構成されている。このマザーボード2は、図示の実施形態においては厚みが例えば400μmの円板状のシリコンウエーハからなり、表面2aに格子状に形成されたストリート21によって複数の領域が区画され、この区画された領域にIC、LSI等の半導体デバイス22がそれぞれ形成されている。このように形成された半導体デバイス22の表面には、複数の電極(バンプ)221が突出して設けられている。
また、図2には、本発明による半導体装置の製造方法に用いる積層ウエーハの斜視図が示されている。図2に示す積層ウエーハ3も図示の実施形態においては厚みが例えば400μmの円板状のシリコンウエーハからなっており、表面3aには格子状に形成されたストリート31によって複数の領域が区画され、この区画された領域にIC、LSI等の積層デバイス32がそれぞれ形成されている。このように形成された積層デバイス32には、表面から裏面に至る複数の電極321が埋設して配設されており、表面側が突出して形成されている。なお、図示の実施形態における積層ウエーハ3は、積層デバイス32の大きさが上記マザーボード2に形成された半導体デバイス22と同一であるとともに、積層デバイス32に設けられた複数の電極321が上記マザーボード2に形成された半導体デバイス22に設けられた複数の電極221と対応するように構成されている。
以下、上述したマザーボードの2表面に、積層デバイス32の表面を接合し、マザーボード2に設けられた複数の電極221と積層デバイス32の表面に設けられた複数の電極321とを接合して構成する半導体装置の製造方法の第1の実施形態について説明する。
先ず、複数の積層デバイス32が形成された積層ウエーハ3の表面に積層デバイス32を保護するための保護部材を貼着する保護部材貼着工程を実施する。即ち、図3の(a)および(b)に示すように積層ウエーハ3の表面3aに保護部材としての塩化ビニール等からなる保護テープ4を貼着する。
上述した保護部材貼着工程を実施したならば、保護テープ4が貼着された積層ウエーハ3の保護テープ4側を研削装置のチャックテーブル上に保持し、積層ウエーハ3の裏面を研削して積層ウエーハを所定の厚みに研削する積層ウエーハ研削工程を実施する。この積層ウエーハ研削工程は、図示の実施形態においては図4に示す研削装置5を用いて実施する。図4に示す研削装置5は、被加工物を保持するチャックテーブル51と、該チャックテーブル51に保持された被加工物の被加工面を研削する研削手段52を具備している。チャックテーブル51は、上面に被加工物を吸引保持し図4において矢印Aで示す方向に回転せしめられる。研削手段52は、スピンドルハウジング521と、該スピンドルハウジング521に回転自在に支持され図示しない回転駆動機構によって回転せしめられる回転スピンドル522と、該回転スピンドル522の下端に装着されたマウンター523と、該マウンター523の下面に取り付けられた研削ホイール524とを具備している。この研削ホイール524は、円板状の基台525と、該基台525の下面に環状に装着された研削砥石526とからなっており、基台525がマウンター523の下面に締結ボルト527によって取り付けられている。
上述した研削装置5を用いて積層ウエーハ研削工程を実施するには、チャックテーブル51の上面(保持面)に上述した保護部材貼着工程が実施された積層ウエーハ3の表面3aに貼着された保護テープ4側を載置し、図示しない吸引手段を作動することにより、チャックテーブル51に保護テープ4を介して積層ウエーハ3を吸引保持する。従って、チャックテーブル51上に保護テープ4を介して吸引保持された積層ウエーハ3は裏面3bが上側となる。このようにチャックテーブル51上に積層ウエーハ3を吸引保持したならば、チャックテーブル51を矢印Aで示す方向に例えば300rpmで回転しつつ、研削手段52の研削ホイール524を矢印Bで示す方向に例えば6000rpmで回転せしめて積層ウエーハ3の裏面3bに接触せしめ、研削ホイール524を例えば1μm/秒の研削送り速度で下方に研削送りすることにより積層ウエーハ3の裏面3bを研削し、その厚みを例えば30μmに形成する。
次に、積層ウエーハ研削工程が実施された積層ウエーハ3の裏面に補強ウエーハの表面をボンド剤を介して接合する補強ウエーハ装着工程を実施する。即ち、図5の(a)および(b)に示すように積層ウエーハ3の裏面3bに厚みが例えば500μmの円板状のシリコン基板からなる補強ウエーハ6の表面6aを高温に耐えられる例えばエポキシ系のボンド剤60を介して接合する。なお、補強ウエーハ6としては加工性がよいシリコン基板を用いることが望ましい。また、ボンド剤60の厚みは例えば20μmに設定されている。
以上のようにして、補強ウエーハ装着工程を実施したならば、積層ウエーハ製作時に積層デバイスの裏面に露出する電極が形成されていない場合には、上述した積層ウエーハ研削工程を実施した後に、例えば積層デバイスに電極埋設用のビアホールをレーザー加工によって穿孔し、このビアホールの外周面に絶縁膜を形成した後に、ビアホールに電極を埋設する。
上述した補強ウエーハ装着工程を実施したならば、補強ウエーハ6が接合された積層ウエーハ3の補強ウエーハ6側を環状のフレームに装着されたダイシングテープの表面に貼着するウエーハ支持工程を実施する。即ち、図示の実施形態においては図6の(a)および(b)に示すように、環状のフレームFの内側開口部を覆うように外周部が装着されたダイシングテープTの表面に上記積層ウエーハ3の裏面に接合されている補強ウエーハ6の裏面6bを貼着する。そして、積層ウエーハ3の表面3aに貼着されている保護テープ4を剥離する。なお、ダイシングテープTは、図示の実施形態においては厚みが100μmのポリ塩化ビニル(PVC)からなるシート基材の表面にアクリル樹脂系の糊が厚さ5μm程度塗布されている。
次に、補強ウエーハ6が接合された積層ウエーハ3を補強ウエーハ6とともに分割することにより裏面に補強ウエーハが接合された個々の積層デバイスを形成する積層ウエーハ分割工程を実施する。この積層ウエーハ分割工程は、図示の実施形態においては図7に示す切削装置7を用いて実施する。図7に示す切削装置7は、被加工物を保持するチャックテーブル71と、該チャックテーブル71に保持された被加工物を切削する切削手段72と、該チャックテーブル71に保持された被加工物を撮像する撮像手段73を具備している。チャックテーブル71は、被加工物を吸引保持するように構成されており、図示しない切削送り手段によって図7において矢印Xで示す加工送り方向に移動せしめられるとともに、図示しない割り出し送り手段によって矢印Yで示す割り出し送り方向に移動せしめられるようになっている。
上記切削手段72は、実質上水平に配置されたスピンドルハウジング721と、該スピンドルハウジング721に回転自在に支持された回転スピンドル722と、該回転スピンドル722の先端部に装着された切削ブレード723を含んでおり、回転スピンドル722がスピンドルハウジング721内に配設された図示しないサーボモータによって矢印Cで示す方向に回転せしめられるようになっている。なお、切削ブレード723は、図示の実施形態においては粒径3μmのダイヤモンド砥粒をニッケルメッキで固めた電鋳ブレードからなっており、厚みが20μmに形成されている。上記撮像手段73は、スピンドルハウジング721の先端部に装着されており、被加工物を照明する照明手段と、該照明手段によって照明された領域を捕らえる光学系と、該光学系によって捕らえられた像を撮像する撮像素子(CCD)等を備え、撮像した画像信号を後述する制御手段に送る。
上述した切削装置7を用いて積層ウエーハ分割工程を実施するには、図7に示すようにチャックテーブル71上に積層ウエーハ3の裏面に接合されている補強ウエーハ6の裏面6bが貼着されたダイシングテープT側を載置する。そして、図示しない吸引手段を作動することにより、ダイシングテープTを介して積層ウエーハ3の裏面に接合されている補強ウエーハ6をチャックテーブル71上に保持する(ウエーハ保持工程)。従って、チャックテーブル71に保持された補強ウエーハ6の表面に接合された積層ウエーハ3の表面3aが上側となる。このようにして、補強ウエーハ6の表面に接合された積層ウエーハ3を吸引保持したチャックテーブル71は、図示しない切削送り手段によって撮像手段73の直下に位置付けられる。
チャックテーブル71が撮像手段73の直下に位置付けられると、撮像手段73および図示しない制御手段によって積層ウエーハ3の加工すべき領域を検出するアライメント作業を実行する。即ち、撮像手段73および図示しない制御手段は、積層ウエーハ3の所定方向に形成されているストリート31と切削ブレード723との位置合わせを行うためのアライメントを遂行する(アライメント工程)。また、積層ウエーハ3に上記所定方向と直交する方向に形成されたストリート31に対しても、同様に加工領域のアライメントが遂行される。
以上のようにしてチャックテーブル71上に保持されている積層ウエーハ3の加工領域を検出するアライメントが行われたならば、積層ウエーハ3を吸引保持したチャックテーブル71を切削ブレード723の下方である加工領域の加工開始位置に移動する。そして、図8の(a)で示すように積層ウエーハ3および補強ウエーハ6の加工すべきストリート31の一端(図8の(a)において左端)が切削ブレード723の直下より所定量右側に位置するように位置付ける(加工送り開始位置位置付け工程)。このようにして積層ウエーハ3を加工領域の加工開始位置に位置付けられたならば、切削ブレード723を矢印Cで示す方向に回転しつつ図8の(a)において2点鎖線で示す待機位置から下方に切り込み送りし、図8の(a)において実線で示すように所定の切り込み送り位置に位置付ける。この切り込み送り位置は、切削ブレード723の外周縁の下端がダイシングテープTに達する位置に設定されている。
次に、図8の(a)に示すように切削ブレード723を矢印Cで示す方向に例えば20000rpmの回転速度で回転しつつ、チャックテーブル71を図8の(a)において矢印X1で示す方向に例えば50〜150mm/秒の加工送り速度で加工送りする。この結果、積層ウエーハ3および補強ウエーハ6は、ストリート31に沿って切断される(積層ウエーハ分割工程)。なお、チャックテーブル71即ち積層ウエーハ3の他端(図8の(b)において右端)が切削ブレード723の直下より所定量左側に位置するまで達したら、チャックテーブル71の移動を停止する。そして、切削ブレード723を上昇させ2点鎖線で示す退避位置に位置付ける。
以上のようにして、積層ウエーハ3の所定方向に延在する全てのストリート31に沿って上記積層ウエーハ分割工程を実施したならば、チャックテーブル71を90度回動せしめて、上記所定方向に対して直交する方向に形成された各ストリート31に沿って上記積層ウエーハ分割工程を実施する。この結果、積層ウエーハ3および補強ウエーハ6はストリート31に沿って個々の積層デバイス32に分割される。このようにして個々に分割された積層デバイス32は、図9に示すように裏面に補強ウエーハ6が接合された状態で分割される。
上述した積層ウエーハ分割工程を実施したならば、裏面に補強ウエーハ6が接合された積層デバイス32の表面に設けられた複数の電極をマザーボード2に設けられた複数の電極に接合する積層デバイス接合工程を実施する。この積層デバイス接合工程はフリップチップボンディング技術を用いて、図10の(a)に示すように積層デバイス32をマザーボード2の表面に形成された所定の半導体デバイス22の表面に対面させて積層し、図10の(b)に示すように積層デバイス32の表面に突出して設けられた電極321をマザーボード2の表面2aに形成された半導体デバイス22に突出して設けられた電極221に接合する。この積層デバイス接合工程を図10の(c)に示すようにマザーボード2の表面に形成された全ての半導体デバイス22に対して実施する。この積層デバイス接合工程は、積層デバイス32の表面に補強ウエーハ6が接合された状態で実施するので、薄くなった積層デバイス32でも湾曲することがなく取り扱いが良好で、積層デバイス32の表面に突出して設けられた電極321とマザーボード2の表面2aに形成された半導体デバイス22の表面に突出して設けられた電極221とを確実に接合することができ、電極の接続不良を防止することができる。なお、上記積層デバイス接合工程においては、図10の(b)に示すようにマザーボードの表面と積層デバイスの表面との間にアンダーフィル材としての樹脂8を充填して介在せしめることが望ましい。
次に、積層デバイス32が積層されたマザーボード2側を研削装置のチャックテーブル上に保持し、積層デバイス3の裏面に接合されている補強ウエーハ6を研削し、積層デバイス32の裏面から補強ウエーハ6を除去する補強ウエーハ除去工程を実施する。この補強ウエーハ除去工程は、上記図4に示す研削装置5を用いて実施することができる。研削装置5を用いて補強ウエーハ除去工程を実施するには、図11に示すようにチャックテーブル51の上面(保持面)に上述した積層デバイス32が積層されたマザーボード2の裏面2b側を載置し、図示しない吸引手段を作動することにより、チャックテーブル51にマザーボード2の表面に積層デバイス32が積層された積層体を吸引保持する。従って、チャックテーブル51上に吸引保持されたマザーボード2の表面に積層デバイス32が積層された積層体は、積層デバイス32の裏面に接合されている補強ウエーハ6の裏面6bが上側となる。このようにチャックテーブル51上にマザーボード2の表面に積層デバイス32が積層された積層体を吸引保持したならば、チャックテーブル51を矢印Aで示す方向に例えば300rpmで回転しつつ、研削手段52の研削ホイール524を矢印Bで示す方向に例えば6000rpmで回転せしめて積層デバイス32の表面に接合されている補強ウエーハ6の裏面6bに接触せしめ、研削ホイール524を例えば1μm/秒の研削送り速度で下方に例えば520μm研削送りする。この結果、厚みが500μmの補強ウエーハ6および厚みが20μmのボンド剤が研削されて、図12に示すように積層デバイス32の裏面(上面)から補強ウエーハ6およびボンド剤が除去され、マザーボード2の表面に形成された半導体デバイス22の表面に積層デバイス32の表面が接合された半導体装置20が得られる。
上述した補強ウエーハ除去工程においては、積層デバイス32の裏面に接合されている補強ウエーハ6を研削して除去するので、積層デバイス32に負荷がかかることがない。従って、上述した従来技術のように積層デバイスの裏面から補強ウエーハ6を離脱するために補強ウエーハ6を250℃以上の温度に加熱し、積層デバイス32に負荷がかからないように補強ウエーハ6を積層デバイス32の裏面に沿ってスライドさせながら離脱するとともに、常温まで冷却する作業が不要となり生産性が向上する。
次に、本発明による半導体装置の製造方法の第2の実施形態について説明する。
本発明による半導体装置の製造方法の第2の実施形態においても、先ず上記第1の実施形態と同様に上記保護部材貼着工程を実施し、そして上記積層ウエーハ研削工程と補強ウエーハ装着工程およびウエーハ支持工程を実施する。
上述した保護部材貼着工程、積層ウエーハ研削工程、補強ウエーハ装着工程およびウエーハ支持工程を実施したならば、後述する積層デバイス接合工程に移行してもよいが、この実施形態においては補強ウエーハ6が接合された積層ウエーハ3を個々の積層デバイスに分割する積層ウエーハ分割工程を実施する。この積層ウエーハ分割工程は、上記図7に示す切削装置7を用いて実施することができる。上記切削装置7を用いて積層ウエーハ分割工程を実施するには、図13に示すようにチャックテーブル71上に積層ウエーハ3の裏面に接合されている補強ウエーハ6の裏面6bが貼着されたダイシングテープT側を載置する。そして、図示しない吸引手段を作動することにより、ダイシングテープTを介して積層ウエーハ3の裏面に接合されている補強ウエーハ6をチャックテーブル71上に保持する(ウエーハ保持工程)。従って、チャックテーブル71に保持された補強ウエーハ6の表面に接合された積層ウエーハ3の表面3aが上側となる。このようにして、補強ウエーハ6の表面に接合された積層ウエーハ3を吸引保持したチャックテーブル71は、図示しない切削送り手段によって撮像手段73の直下に位置付けられる。
チャックテーブル71が撮像手段73の直下に位置付けられると、撮像手段73および図示しない制御手段によって積層ウエーハ3の加工すべき領域を検出するアライメント作業を実行する。このアライメント作業は上記第1の実施形態におけるアライメント工程と同様に実施する。
以上のようにしてチャックテーブル71上に保持されている積層ウエーハ3の加工領域を検出するアライメントが行われたならば、積層ウエーハ3を吸引保持したチャックテーブル71を切削ブレード723の下方である加工領域の加工開始位置に移動する。そして、図14の(a)で示すように積層ウエーハ3および補強ウエーハ6の加工すべきストリート31の一端(図14の(a)において左端)が切削ブレード723の直下より所定量右側に位置するように位置付ける(加工送り開始位置位置付け工程)。このようにして積層ウエーハ3を加工領域の加工開始位置に位置付けられたならば、切削ブレード723を矢印Cで示す方向に回転しつつ図14の(a)において2点鎖線で示す待機位置から下方に切り込み送りし、図14の(a)において実線で示すように所定の切り込み送り位置に位置付ける。この切り込み送り位置は、切削ブレード723の外周縁の下端が積層ウエーハ3の裏面(下面)に達する位置に設定されている。
次に、図14の(a)に示すように切削ブレード723を矢印Cで示す方向に例えば20000rpmの回転速度で回転しつつ、チャックテーブル71を図14の(a)において矢印X1で示す方向に例えば50〜150mm/秒の加工送り速度で加工送りする。この結果、積層ウエーハ3は、ストリート31に沿って切断される(積層ウエーハ分割工程)。なお、チャックテーブル71即ち積層ウエーハ3の他端(図14の(b)において右端)が切削ブレード723の直下より所定量左側に位置するまで達したら、チャックテーブル71の移動を停止する。そして、切削ブレード723を上昇させ2点鎖線で示す退避位置に位置付ける。
以上のようにして、積層ウエーハ3の所定方向に延在する全てのストリート31に沿って上記積層ウエーハ分割工程を実施したならば、チャックテーブル71を90度回動せしめて、上記所定方向に対して直交する方向に形成された各ストリート31に沿って上記積層ウエーハ分割工程を実施する。この結果、積層ウエーハ3はストリート31に沿って個々の積層デバイス32に分割される。このようにして個々に分割された積層デバイス32は、図15に示すように裏面に補強ウエーハ6が接合された状態で積層デバイス32だけが分割される。
次に、補強ウエーハ6が接合された積層ウエーハ3の表面をマザーボード2の表面に対面させて積層し、積層デバイス32の表面に設けられた電極をマザーボード2の表面に設けられた電極に接合する積層デバイス接合工程を実施する。即ち、図16の(a)および(b)に示すように補強ウエーハ6が接合された積層ウエーハ3の表面3aをマザーボード2の表面2aに対面させて積層し、図16の(c)に示すように積層デバイス32の表面に突出して設けられた電極321をマザーボード2の表面2aに形成された半導体デバイス22の表面に設けられた電極221に接合する。この積層ウエーハ接合工程においては、個々に分割された積層デバイス32の裏面に補強ウエーハ6が接合された状態で実施するので、薄くなった積層デバイス32でも湾曲することがなく取り扱いが良好で、積層デバイス32の表面に突出して設けられた電極321とマザーボード2の表面2aに設けられた電極221とを確実に接合することができ、電極の接続不良を防止することができる。なお、上記積層デバイス接合工程においては、図16の(c)に示すようにマザーボードの表面と積層デバイスの表面との間にアンダーフィル材としての樹脂8を充填して介在せしめることが望ましい。
上述したように積層デバイス接合工程を実施したならば、積層デバイス32が積層されたマザーボード2側を研削装置のチャックテーブル上に保持し、積層デバイス32の表面に接合されている補強ウエーハ6を研削し、積層デバイス32の裏面から補強ウエーハ6を除去する補強ウエーハ除去工程を実施する。この補強ウエーハ除去工程は、上記図4に示す研削装置5を用いて、上記第1の実施形態における図11に示す補強ウエーハ除去工程を同様に実施することができる。即ち、図17に示すようにチャックテーブル51の上面(保持面)に上述した積層デバイス32が積層されたマザーボード2の裏面2b側を載置し、図示しない吸引手段を作動することにより、チャックテーブル51にマザーボード2の表面に積層デバイス32が積層された積層体を吸引保持する。従って、チャックテーブル51上に吸引保持されたマザーボード2の表面に積層デバイス32が積層された積層体は、積層デバイス32の表面に接合されている補強ウエーハ6の裏面6bが上側となる。このようにチャックテーブル51上にマザーボード2の表面に積層デバイス32が積層された積層体を吸引保持したならば、チャックテーブル51を矢印Aで示す方向に例えば300rpmで回転しつつ、研削手段52の研削ホイール524を矢印Bで示す方向に例えば6000rpmで回転せしめて積層デバイス32の表面に接合されている補強ウエーハ6の裏面6bに接触せしめ、研削ホイール524を例えば1μm/秒の研削送り速度で下方に例えば520μm研削送りする。この結果、厚みが500μmの補強ウエーハ6および厚みが20μmのボンド剤が研削されて、積層デバイス32の裏面(上面)から補強ウエーハ6およびボンド剤が除去され、上記図12に示すようにマザーボード2の表面に形成された半導体デバイス22の表面に積層デバイス32の表面が接合された半導体装置20が得られる。
上述した補強ウエーハ除去工程においては、積層デバイス32の裏面に接合されている補強ウエーハ6を研削して除去するので、積層デバイス32に負荷がかかることがない。従って、上述した従来技術のように積層デバイスの表面から補強ウエーハ6を離脱するために補強ウエーハ6を250℃以上の温度に加熱し、積層デバイス32に負荷がかからないように補強ウエーハ6を積層デバイス32の裏面に沿ってスライドさせながら離脱するとともに、常温まで冷却する作業が不要となり生産性が向上する。
以上、本発明を図示の実施形態に基づいて説明したが、本発明は実施形態のみに限定されるものではなく、本発明の趣旨の範囲で種々の変形は可能である。例えば、上述した実施形態においてはマザーボードは複数の半導体デバイスが形成された形態のマザーウエーハを用いた例を示したが、実装基板としてのマザーボードは半導体デバイスを形成しないで複数の電極が設けられた形態のものでもよい。
2:マザーボード
22:半導体デバイス
221:電極
3:積層ウエーハ
32:積層デバイス
321:電極
4:保護テープ
5:研削装置
51:研削装置のチャックテーブル
52:研削手段
524:研削ホイール
6:補強ウエーハ
7:切削装置
71:切削装置のチャックテーブル
72:切削手段
723:切削ブレード
F:環状のフレーム
T:ダイシングテープ

Claims (3)

  1. 複数の電極が設けられたマザーボードの表面に、積層デバイスの表面を接合し、マザーボードに設けられた複数の電極と積層デバイスの表面に設けられた複数の電極とを接合して構成する半導体装置の製造方法であって、
    表面に複数の積層デバイスが形成された積層ウエーハの表面に保護部材を貼着する保護部材貼着工程と、
    保護部材が貼着された積層ウエーハの保護部材側を研削装置のチャックテーブル上に保持し、積層ウエーハの裏面を研削して積層ウエーハを所定の厚みに研削する積層ウエーハ研削工程と、
    積層ウエーハ研削工程が実施された積層ウエーハの裏面に補強ウエーハの表面をボンド剤を介して接合する補強ウエーハ装着工程と、
    補強ウエーハが接合された積層ウエーハを補強ウエーハとともに分割することにより裏面に補強ウエーハが接合された個々の積層デバイスを形成する積層ウエーハ分割工程と、
    裏面に補強ウエーハが接合された積層デバイスの表面に設けられた複数の電極をマザーボードに設けられた複数の電極に接合する積層デバイス接合工程と、
    積層デバイスが接合されたマザーボード側を研削装置のチャックテーブル上に保持し、積層デバイスの裏面に接合されている補強ウエーハを研削し、積層デバイスの裏面から補強ウエーハを除去する補強ウエーハ除去工程と、を含む、
    ことを特徴とする半導体装置の製造方法。
  2. 複数の電極が設けられたマザーボードの表面に、積層デバイスの表面を接合し、マザーボードに設けられた複数の電極と積層デバイスの表面に設けられた複数の電極とを接合して構成する半導体装置の製造方法であって、
    マザーボードに設けられた複数の電極と対応する複数の電極が設けられている複数の積層デバイスが形成された積層ウエーハの表面に保護部材を貼着する保護部材貼着工程と、
    保護部材が貼着された積層ウエーハの保護部材側を研削装置のチャックテーブル上に保持し、積層ウエーハの裏面を研削して積層ウエーハを所定の厚みに研削する積層ウエーハ研削工程と、
    積層ウエーハ研削工程が実施された積層ウエーハの裏面に補強ウエーハの表面をボンド剤を介して接合する補強ウエーハ装着工程と、
    補強ウエーハが接合された積層ウエーハの表面をマザーボードの表面に対面させて積層し、積層デバイスの表面に設けられた電極をマザーボードに設けられた電極に接合する積層デバイス接合工程と、
    積層デバイスが積層されたマザーボード側を研削装置のチャックテーブル上に保持し、積層デバイスの裏面に接合されている補強ウエーハを研削し、積層デバイスの裏面から補強ウエーハを除去する補強ウエーハ除去工程と、を含む、
    ことを特徴とする半導体装置の製造方法。
  3. 該補強ウエーハ装着工程を実施した後で該積層デバイス接合工程を実施する前に、補強ウエーハが接合された積層ウエーハを個々の積層デバイスに分割する積層ウエーハ分割工程を実施する、請求項2記載の半導体装置の製造方法。
JP2010096840A 2010-04-20 2010-04-20 半導体装置の製造方法 Active JP5508111B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010096840A JP5508111B2 (ja) 2010-04-20 2010-04-20 半導体装置の製造方法
US13/088,591 US8389386B2 (en) 2010-04-20 2011-04-18 Stacked wafer manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010096840A JP5508111B2 (ja) 2010-04-20 2010-04-20 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2011228474A true JP2011228474A (ja) 2011-11-10
JP5508111B2 JP5508111B2 (ja) 2014-05-28

Family

ID=44788496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010096840A Active JP5508111B2 (ja) 2010-04-20 2010-04-20 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8389386B2 (ja)
JP (1) JP5508111B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015050363A (ja) * 2013-09-03 2015-03-16 株式会社ディスコ ウェーハの加工方法
JP2017100255A (ja) * 2015-12-03 2017-06-08 株式会社ディスコ ウエーハの加工方法
JP2020027916A (ja) * 2018-08-17 2020-02-20 株式会社ディスコ ウエーハの一体化方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257930A (ja) * 2002-03-01 2003-09-12 Nec Electronics Corp 半導体装置およびその製造方法
JP2004186522A (ja) * 2002-12-05 2004-07-02 Renesas Technology Corp 半導体装置の製造方法
US6762074B1 (en) * 2003-01-21 2004-07-13 Micron Technology, Inc. Method and apparatus for forming thin microelectronic dies
JP2007150048A (ja) * 2005-11-29 2007-06-14 Disco Abrasive Syst Ltd ウェーハの分割方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6506681B2 (en) * 2000-12-06 2003-01-14 Micron Technology, Inc. Thin flip—chip method
JP2003249620A (ja) 2002-02-22 2003-09-05 Toray Eng Co Ltd 半導体の接合方法およびその方法により作成された積層半導体
JP2004207606A (ja) 2002-12-26 2004-07-22 Disco Abrasive Syst Ltd ウェーハサポートプレート
US7863092B1 (en) * 2008-09-30 2011-01-04 Xilinx, Inc. Low cost bumping and bonding method for stacked die

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257930A (ja) * 2002-03-01 2003-09-12 Nec Electronics Corp 半導体装置およびその製造方法
JP2004186522A (ja) * 2002-12-05 2004-07-02 Renesas Technology Corp 半導体装置の製造方法
US6762074B1 (en) * 2003-01-21 2004-07-13 Micron Technology, Inc. Method and apparatus for forming thin microelectronic dies
JP2007150048A (ja) * 2005-11-29 2007-06-14 Disco Abrasive Syst Ltd ウェーハの分割方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015050363A (ja) * 2013-09-03 2015-03-16 株式会社ディスコ ウェーハの加工方法
JP2017100255A (ja) * 2015-12-03 2017-06-08 株式会社ディスコ ウエーハの加工方法
JP2020027916A (ja) * 2018-08-17 2020-02-20 株式会社ディスコ ウエーハの一体化方法
JP7191586B2 (ja) 2018-08-17 2022-12-19 株式会社ディスコ ウエーハの一体化方法

Also Published As

Publication number Publication date
US8389386B2 (en) 2013-03-05
US20110256667A1 (en) 2011-10-20
JP5508111B2 (ja) 2014-05-28

Similar Documents

Publication Publication Date Title
JP5296386B2 (ja) 積層デバイスの製造方法
JP5307593B2 (ja) 積層ウェーハの分割方法
JP6557081B2 (ja) ウエーハの加工方法
CN108022877A (zh) 晶片的加工方法
CN103579105B (zh) 封装基板的加工方法
CN108022876B (zh) 晶片的加工方法
JP2017028160A (ja) ウエーハの加工方法
JP2013008831A (ja) ウエーハの加工方法
KR20170030035A (ko) 웨이퍼의 가공 방법
CN110961803A (zh) 金刚石基板生成方法
JP6298723B2 (ja) 貼り合わせウェーハ形成方法
CN108015650B (zh) 晶片的加工方法
JP5508108B2 (ja) 半導体装置の製造方法
JP5508111B2 (ja) 半導体装置の製造方法
JP2007036143A (ja) 半導体ウエーハの加工方法
JP5198887B2 (ja) 積層型半導体装置の製造方法
KR20210054986A (ko) 웨이퍼의 처리 방법
JP5595790B2 (ja) ウエーハの加工方法
CN111063631B (zh) 晶片的加工方法
CN111063608A (zh) 晶片的加工方法
JP2012227485A (ja) パッケージ基板の加工方法
KR101806408B1 (ko) 연결필름 가공방법 및 연결필름 가공장치
JP2016025116A (ja) ウエーハの加工方法
JP2017100255A (ja) ウエーハの加工方法
JP2012039039A (ja) 加工方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130318

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140320

R150 Certificate of patent or registration of utility model

Ref document number: 5508111

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250