[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2011035284A - 情報記録再生装置 - Google Patents

情報記録再生装置 Download PDF

Info

Publication number
JP2011035284A
JP2011035284A JP2009182131A JP2009182131A JP2011035284A JP 2011035284 A JP2011035284 A JP 2011035284A JP 2009182131 A JP2009182131 A JP 2009182131A JP 2009182131 A JP2009182131 A JP 2009182131A JP 2011035284 A JP2011035284 A JP 2011035284A
Authority
JP
Japan
Prior art keywords
recording
layer
memory cell
ions
recording layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009182131A
Other languages
English (en)
Other versions
JP4908555B2 (ja
Inventor
Koichi Kubo
光一 久保
Mitsuru Sato
充 佐藤
Shingi Kamata
親義 鎌田
Tokuko Boda
徳子 坊田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009182131A priority Critical patent/JP4908555B2/ja
Priority to US12/849,319 priority patent/US20110031467A1/en
Publication of JP2011035284A publication Critical patent/JP2011035284A/ja
Application granted granted Critical
Publication of JP4908555B2 publication Critical patent/JP4908555B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B9/00—Recording or reproducing using a method not covered by one of the main groups G11B3/00 - G11B7/00; Record carriers therefor
    • G11B9/04—Recording or reproducing using a method not covered by one of the main groups G11B3/00 - G11B7/00; Record carriers therefor using record carriers having variable electric resistance; Record carriers therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B9/00—Recording or reproducing using a method not covered by one of the main groups G11B3/00 - G11B7/00; Record carriers therefor
    • G11B9/12—Recording or reproducing using a method not covered by one of the main groups G11B3/00 - G11B7/00; Record carriers therefor using near-field interactions; Record carriers therefor
    • G11B9/14—Recording or reproducing using a method not covered by one of the main groups G11B3/00 - G11B7/00; Record carriers therefor using near-field interactions; Record carriers therefor using microscopic probe means, i.e. recording or reproducing by means directly associated with the tip of a microscopic electrical probe as used in Scanning Tunneling Microscopy [STM] or Atomic Force Microscopy [AFM] for inducing physical or electrical perturbations in a recording medium; Record carriers or media specially adapted for such transducing of information
    • G11B9/1463—Record carriers for recording or reproduction involving the use of microscopic probe means
    • G11B9/149—Record carriers for recording or reproduction involving the use of microscopic probe means characterised by the memorising material or structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】高記録密度かつ低消費電力を実現した情報記録再生装置を提供する。
【解決手段】情報記録再生装置は、電圧パルスの印加によって所定の抵抗値を持つ第１の状態とこの第１の状態よりも高い抵抗値を持つ第２の状態との間を可逆的に遷移する記録層からなるメモリセルを備える。前記記録層は、組成式AxMyX4（0.1≦x≦1.2、2＜y≦2.9）で表される第１化合物層を含む。前記Aは、Mn（マンガン）、Fe（鉄）、Co（コバルト）、Ni（ニッケル）、及びCu（銅）のグループから選択される少なくとも１種類の元素である。前記Mは、Al（アルミニウム）、Ga（ガリウム）、Ti（チタン）、Ge（ゲルマニウム）、及びSn（スズ）のグループから選択される少なくとも１種類の元素であり、かつ、前記Aとは異なる元素である。前記Xは、O（酸素）であることを特徴とする。
【選択図】図１

Description

本発明は、情報記録再生装置に関し、特に、不揮発性の情報記録再生装置に関する。
近年、小型携帯機器が世界的に普及し、同時に、高速情報伝送網の大幅な進展に伴い、小型大容量不揮発性メモリの需要が急速に拡大している。特に、ＮＡＮＤ型フラッシュメモリ及び小型ＨＤＤ（Hard Disk Drive）は、急速に記録密度の向上を遂げ、大きな市場を形成するに至っている。
このような状況の下、更なる記録密度の向上を図るため新規メモリのアイデアがいくつか提案されている。例えば、ＰＲＡＭ（相変化メモリ）は、記録材料として、アモルファス状態（オフ）と結晶状態（オン）の２つの状態をとることができる材料を使用する。これら２つの状態を２値データ“０”、“１”に対応させることでデータを記録する。
書き込み／消去に関しては、例えば、大電力パルスを記録材料に印加することによってアモルファス状態を作り、小電力パルスを記録材料に印加することによって結晶状態を作る。
読み出しに関しては、記録材料に、書き込み／消去が起こらない程度の小さな読み出し電流を流し、記録材料の電気抵抗を測定することによって行う。アモルファス状態の記録材料の抵抗値は、結晶状態の記録材料の抵抗値よりも大きく、その差は１０３程度となる。
また、ＰＲＡＭとは異なる原理によって抵抗を変化させることを利用したメモリも報告されている。例えば、高抵抗膜とイオン源層とを有する記憶層を有するメモリセル（特許文献１）や、導体膜と絶縁体膜とを持つ可変抵抗素子を有するメモリセル（特許文献２）を用いた不揮発性メモリがある。これらの不揮発性メモリにはイオンが用いられており、金属元素がイオン化することによって、あるいは、イオン化した金属元素が移動することによって、メモリ素子の抵抗値が変化する。前者のイオン源層には、Ag（銀）、Cu（銅）、又はZn（亜鉛）から選ばれた１種以上の元素（金属元素）と、S（硫黄）、Se（セレン）、又はTe（テルル）から選ばれた１種以上の元素（カルコゲナイド元素）とが含有されている。後者の導体膜の材料としては、例えば、Cu、Ag、Zn等から選ばれた１つ以上の金属元素を含有する金属膜、合金膜（例えば、CuTe合金膜）、金属化合物膜等が挙げられている。
以上説明したメモリセルを用いた不揮発性メモリの実用化のためには、記録密度を向上させるとともに、消費電力の削減を図ることが望ましい。
特開２００７−８０３１１号公報 特開２００７−２９９４３６号公報
本発明は、高記録密度かつ低消費電力を実現した情報記録再生装置を提供することを目的とする。
本発明の一態様に係る情報記録再生装置は、電圧パルスの印加によって所定の抵抗値を持つ第１の状態とこの第１の状態よりも高い抵抗値を持つ第２の状態との間を可逆的に遷移する記録層からなるメモリセルを備える。前記記録層は、組成式AxMyX4（0.1≦x≦1.2、2＜y≦2.9）で表される第１化合物層を含む。前記Aは、Mn（マンガン）、Fe（鉄）、Co（コバルト）、Ni（ニッケル）、及びCu（銅）のグループから選択される少なくとも１種類の元素である。前記Mは、Al（アルミニウム）、Ga（ガリウム）、Ti（チタン）、Ge（ゲルマニウム）、及びSn（スズ）のグループから選択される少なくとも１種類の元素であり、かつ、前記Aとは異なる元素である。前記Xは、O（酸素）であることを特徴とする。
本発明によれば、高記録密度かつ低消費電力を実現した情報記録再生装置を提供することができる。
本発明の実施形態に係る情報記録再生装置における情報の記録／再生の基本原理の一例を説明するための概念図である。 図１に示す記録層の化合物をMnxAlyX4にした場合におけるAl／Mn比と電圧マージンとの関係を示すグラフである。 図１に示す記録層の化合物をAxMyX4におけるモル比X及びyとメモリセルのサイクル寿命の関係を示すグラフである。 本発明の実施形態に係る情報記録再生装置のメモリセルの記録部の構造を示す模式図である。 記録層１２を構成する第１化合物層１２Ａ及び第２化合物層１２Ｂを交互に積層させた具体例を示す模式図である。 本発明の実施形態に係るメモリセルを用いたプローブメモリを示す模式図である。 同プローブメモリを示す模式図である。 同プローブメモリにおける記録（セット動作）時の状態を説明する概念図である。 図１に示す記録部を用いた同プローブメモリにおける記録について説明する模式図である。 図１に示す記録部を用いた同プローブメモリにおける再生について説明する模式図である。 図４に示す記録部を用いた同プローブメモリにおける記録について説明する模式図である。 図４に示す記録部を用いた同プローブメモリにおける再生について説明する模式図である。 本発明の実施形態に係るメモリセルを用いたクロスポイント型半導体メモリを示す模式図である。 同クロスポイント型半導体メモリのメモリセルアレイ部の構造を示す模式図である。 同クロスポイント型半導体メモリのメモリセルの構造を例示する模式図である。 同クロスポイント型半導体メモリのメモリセルアレイの他の構造を示す模式図である。 同クロスポイント型半導体メモリのメモリセルアレイの他の構造を示す模式図である係る 本発明の実施形態に係るメモリセルを用いたフラッシュメモリのメモリセルを示す模式断面図である。 図１８に示すメモリセルを用いたＮＡＮＤセルユニットの回路図である。 図１８に示すメモリセルを用いたＮＡＮＤセルユニットの構造を示す模式図である。 セレクトゲートトランジスタに通常のＭＩＳトランジスタを用いたＮＡＮＤ型のフラッシュメモリを示す模式図である。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの変形例を示す模式図である。 図１８に示すメモリセルを用いたＮＯＲセルユニットの回路図である。 図１８に示すメモリセルを用いたＮＯＲセルユニットの構造を示す模式図である。 図１８に示すメモリセルを用いた２トランジスタ型セルユニットの回路図である。 図１８に示すメモリセルを用いた２トランジスタ型セルユニットの構造を示す模式図である。 セレクトゲートトランジスタに通常のＭＩＳトランジスタを用いた２トランジスタ型のフラッシュメモリを示す模式図である。
以下、図面を参照しながら、本発明に係る不揮発性の情報記録再生装置の実施形態について詳細に説明する。
［基本原理］
図１は、本発明の実施形態に係る情報記録再生装置における情報の記録／再生の基本原理の一例を説明するための概念図である。
図１は、メモリセルの記録部の断面図である。この記録部は、記録層１２の両側を電極層１１及び電極層１３Ａによって挟んだ構造を有する。電極層１１及び１３Ａは、記録層１２（第１化合物層）を電気的に接続するために設けられた層である。なお、電極層１１及び１３Ａは、例えば、記録部を挟む構成要素と記録層１２との間の元素の拡散などを防止するバリア層としての機能も併有することができる。
図１に示す記録部において、記録層１２内の小さな白丸はAイオン（例えば、拡散イオン）を、小さな黒丸はMイオン（例えば、母体イオン）を、大きな白丸はXイオン（例えば、陰イオン）をそれぞれ表す。
記録層１２は、AxMyX4で表される材料を用いることができるが、特に、スピネル構造の材料であることが好ましい。AとMは、互いに異なる元素である。またXはO（酸素）である。
Aは、Mn（マンガン）、Fe（鉄）、Co（コバルト）、Ni（ニッケル）、及びCu（銅）のグループから選択される少なくとも１種類の元素である。
その中でも、Aを、Mn、Fe、及びCoのグループから選択される少なくとも１種類の元素とすることが好ましい。この場合、結晶構造を維持するためのイオン半径が最適となり、イオン移動度についても十分に確保できる。
Mは、Al（アルミニウム）、Ga（ガリウム）、Ti（チタン）、Ge（ゲルマニウム）、及びSn（スズ）のグループから選択される少なくとも１種類の元素である。
その中でも、Mを、Al、及びGaのグループから選択される少なくとも１種類の元素とすることが好ましい。この場合、母体構造が安定に保持されるため、安定にスイッチングを繰り返すことができる。
ここで、AxMyX4のモル比x及びyの数値範囲は「0.1≦x≦1.2、2＜y≦2.9」表すことができる。これら数値範囲の下限値は、結晶構造を維持できる範囲で設定され、上限値は、結晶内の電子状態を制御できる範囲で設定されている。
図２は、AをMn、MをAlにした場合のAl／Mn比と電圧マージンΔＶとの関係を示す図である。このグラフで、Al／Mn比が３以上の部分については、モル比xが１よりも小さい場合の組成を示すものである。図２から、Al／Mn比が２付近から電圧マージンΔＶが上昇していることが分かる。この点から、モル比xを１とした場合、モル比yを２以上とすることが好ましい。したがって、Al／Mn比は２以上が良い。
図３は、モル比x及びyと、記録部の消去可能な回数（以下、「サイクル寿命」と呼ぶ）の関係を示すグラフである。図３の実線は、「2x+3y＝8」で表される直線である。図中の■は、サイクル寿命が１０００回よりも大きいことを示し、□は、サイクル寿命が１００回よりも小さいことを示している。図３から、「2x+3y＝8」を境として■と□が分布していることが分かる。このことから、より大きなサイクル寿命を実現するためには、モル比x及びyを「2x+3y≦8」の関係にすることが好ましい。
また、前述のように、電圧の印加によってAイオンの拡散を容易に生じさせるためには、電極間を結ぶ方向にAイオン元素の層が配置されていれば良い。そのためには、スピネル構造の場合、結晶のａ軸が膜面と平行に配置されていることが好ましい。
以上のような記録層１２を所望の配向として使用することで、原理的には、Ｐｂｐｓｉ（Pico bite par square inch）級の記録密度を実現することができ、さらに、低消費電力化も実現することができる。
上述した構造を有する材料によれば、図１の場合、Aイオンは記録層１２の化合物内で容易に拡散し、かつ、Mイオンは記録層１２の化合物内で拡散しないような２種類の陽イオン元素が選択される。この場合、拡散しないMイオンによって記録層１２の化合物の結晶構造が保持されるため、Aイオンの移動を容易に制御することができる。つまり、記録層１２の抵抗値を容易に変化させることができる。
ここで、以下の説明において、記録層１２の抵抗状態が高抵抗状態（第２の状態）の場合をリセット（初期）状態、低抵抗状態（第１の状態）の場合をセット状態とする。ただし、これは便宜上のものであり、材料の選択や製造方法等によっては、これと逆の場合、すなわち、低抵抗状態の場合をリセット（初期）状態、高抵抗状態の場合をセット状態とすることもある。このような場合についても、本実施形態の範囲に含まれる。
記録層１２に電圧を印加した場合、記録層１２内には電位勾配が生じるため、Aイオンの一部が結晶中を移動する。そこで、本実施形態では、この性質を利用して情報記録を行う。つまり、記録層１２の初期状態を絶縁体（高抵抗状態相）とし、電位勾配によって記録層１２を相変化させ、記録層１２に導電性を持たせる（低抵抗状態相）。
先ず、例えば、電極層１３Ａの電位が電極層１１の電位よりも相対的に低い状態を作る。電極層１１を固定電位、例えば、接地電位とした場合、電極層１３Ａに負の電位を与えれば良い。
この時、記録層１２内のAイオンの一部が電極層１３Ａ（陰極）側に移動し、記録層（結晶）１２内のAイオンの数がXイオンに対して相対的に減少する。電極層１３Ａ側に移動したAイオンは、電極層１３Ａから電子を受け取り、メタルであるA原子として析出してメタル層１４を形成する。したがって、電極層１３Ａに近い領域では、Aイオンが還元されてメタル的に振舞うので、その電気抵抗が大きく減少する。
あるいは、例えば、スピネル構造のように、記録層１２の結晶構造においてAイオンが占め得る空隙サイトがある場合には、電極層１３Ａ側に移動したAイオンが電極層１３Ａ側の空隙サイトを埋めても良い。この場合であっても、局所的な電荷の中性条件を満たすため、Aイオンは電極層１３Ａから電子を受け取り、メタル的に振舞う。
記録層１２内では、Xイオンが過剰となり、結果的に、記録層１２内に残されたAイオンあるいはMイオンの価数が上昇する。その際、電気抵抗が減少するようにAイオンあるいはMイオンを選択すると、記録層１２及びメタル層１４は、それぞれAイオンの移動によって電気抵抗が減少する。そのため、記録層全体として低抵抗状態相へと相変化する。つまり、情報の記録（セット動作）が完了する。
以上の過程は、一種の電気分解である。つまり、電極層（陽極）１１側では電気化学的酸化によって酸化剤が生じ、電極層（陰極）１３Ａ側では電気化学的還元によって還元剤が生じたと考えることができる。
このため、低抵抗状態相を高抵抗状態相に戻すには、例えば、記録層１２を大電流パルスによりジュール加熱して、記録層１２の酸化還元反応を促進させれば良い。すなわち、大電流パルスによって生じるジュール熱のため、Aイオンは熱的により安定な結晶構造を持つ記録層１２内へと戻り、初期の高抵抗状態相が現れる（リセット動作）。
あるいは、セット動作時とは逆向きの電圧パルスを印加してもリセット動作を行うことができる。つまり、セット動作時と同様に電極層１１を固定電位、例えば、接地電位とした場合、電極層１３Ａに正の電位を与えれば良い。電極層１３Ａ近傍のA原子は、電極層１３Ａに電子を与えてAイオンとなった後、記録層１２内の電位勾配によって結晶構造１２内に戻っていく。これによって、価数が上昇していた一部のAイオンは、その価数が初期と同じ値に減少し、初期の高抵抗状態相へと変化する。
ただし、この動作原理を実用化するには、室温でリセット動作が生じないこと（十分に長いリテンション時間の確保）と、リセット動作の消費電力が十分に小さいこととを確認しなければならない。
前者（十分なリテンション時間の確保）に対しては、Aイオンの配位数を小さく（理想的には２以下に）する、または、その価数を２以上にする、もしくは、Xイオンの価数を上げる（理想的には３以上にする）ことで対応できる。仮に、Aイオンの価数がCuイオンのように１である場合、セット状態において十分なイオンの移動抵抗が得られず、即座に、Aイオンは、メタル層１４から記録層１２内に戻ってしまう。換言すれば、十分に長いリテンション時間が得られないことになる。ただし、Aイオンの価数が３以上である場合、セット動作に必要とされる電圧が大きくなるため、結晶の崩壊を引き起こす可能性がある。結局、Aイオンの価数を２にすることが、情報記録再生装置としては好ましいと言える。
後者（リセット動作時の低消費電力化）に対しては、結晶破壊を引き起こさないようにAイオンの価数を２以下にするとともに、記録層（結晶）１２内をAイオンが移動できるように、Aイオンのイオン半径を最適化し、移動パスが存在する構造を用いることで対応できる。このような記録層１２としては、前述したような元素及び結晶構造を採用すれば良い。つまり、記録層１２には、AxMyX4（0.1≦x≦1.2、2＜y≦2.9）で表されるスピネル構造の材料を採用すれば良い。ここで、AとMとは異なる元素であり、XはOである。また、Aは、Mn、Fe、Co、Ni、及びCuのグループから選択される少なくとも１種類の元素であり、Mは、Al、Ga、Ti、Ge、及びSnのグループから選択される少なくとも１種類の元素である。
一方、情報再生に関しては、例えば電圧パルスを記録層１２に印加し、記録層１２の抵抗値を検出することにより容易に行える。ただし、電圧パルスの振幅は、Aイオンの移動が生じない程度の微小な値であることが必要である。
次に、各原子の混合比の最適値について説明する。
Aイオンが占め得る空隙サイトがある場合や、また、本来Mイオンが占めるサイトをAイオンが占めることが可能な場合には、Aイオンの混合比には若干の任意性がある。さらに、Xイオンの過剰／欠損がある場合にも、Aイオン又はMイオンの混合比は定比組成のそれからずれることになる。したがって、実際には、Aイオン又はMイオンの混合比には幅を持たせてある。これによって、適切な記録層１２の各状態における抵抗値、あるいはAイオンの拡散係数を得られるように、Aイオンの混合比を最適化することができる。
Aイオン、Mイオンの混合比の下限は、所望の結晶構造を有する化合物を容易に作製できるように設定されている。また、Mイオンのサイトを占めるイオンの総量が少なすぎると、Aイオンが引き抜かれた後の構造を安定に保持するのが困難になる。
以上説明したように、本実施形態によれば、上述した材料を記録層１２に使用することによって陽イオンの拡散を容易にすることができるばかりでなく、抵抗変化に必要な消費電力を小さくし、熱安定性を高めることができる。また、結晶構造内の陽イオン元素の拡散のみを利用して抵抗変化を生じさせることができるため、動作特性の制御が容易で、メモリセル間の動作特性のばらつきを小さくすることができる。
また、結晶構造内部と結晶粒の周縁部においては、イオンの移動のしやすさが異なる。したがって、結晶構造内における拡散イオンの移動を利用した各メモリセルの記録消去特性の均一化を図るためには、記録層１２は多結晶状態、あるいは単結晶状態であることが好ましい。記録層１２が多結晶状態にある場合、成膜の容易性を考慮すると、結晶粒の記録層１２の断面方向のサイズは、単一のピークをもつ分布に従い、その平均を３ｎｍ以上とすることが好ましい。なお、平均を５ｎｍ以上とした場合、成膜をより容易でき、さらに、平均を１０ｎｍ以上とした場合、異なる位置にあるメモリセルの記録消去特性をより均一にすることができる。
なお、セット動作後の電極層（陽極）１１側には酸化剤が生じるため、電極層１１は、酸化され難い材料（例えば、電気伝導性窒化物、電気伝導性酸化物など）によって構成するのが好ましい。
また、電極層１１は、イオン伝導性を有しない材料によって構成するのが良い。このような材料としては、以下に示されるものがある。
（１）MNx
Mは、Ti、Zr（ジルコニウム）、Hf（ハフニウム）、V（バナジウム）、Nb（ニオブ）、Ta（タンタル）、及びW（タングステン）のグループから選択される少なくとも１種類の元素である。Nは、窒素であり、モル比xは、「0.5≦x≦2」である。
（２）MOx
Mは、Ti、V、Cr（クロム）、Mn、Fe、Co、Ni、Cu、Zr、Nb、Mo（モリブデン）、Ru（ルテニウム）、Rh（ロジウム）、Pd（パラジウム）、Ag、Hf、Ta、W（タングステン）、Re（レニウム）、Ir（イリジウム）、Os（オスミウム）、及びPt（白金）のグループから選択される少なくとも１種類の元素である。モル比xは、「1≦x≦4」を満たすものとする。
（３）AMO3
Aは、La（ランタン）、K（カリウム）、Ca（カルシウム）、Sr（ストロンチウム）、Ba（バリウム）、及びLn（ランタノイド）のグループから選択される少なくとも１種類の元素である。Mは、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zr、Nb、Mo、Ru、Rh、Pd、Ag、Hf、Ta、W、Re、Ir、Os、及びPtのグループから選択される少なくとも１種類の元素である。Oは、酸素である。
（４）A2MO4
Aは、K、Ca、Sr、Ba、及びLn（ランタノイド）のグループから選択される少なくとも１種類の元素である。Mは、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zr、Nb、Mo、Ru、Rh、Pd、Ag、Hf、Ta、W、Re、Ir、Os、及びPtのグループから選択される少なくとも１種類の元素である。Oは、酸素である。
上記のうち、電気伝導率の良さなどを加味した総合的性能の点から、LaNiO3（酸化ニッケルランタン）は、最も望ましい材料ということができる。
また、セット動作後の保護層（陰極）１３Ａ側には還元剤が生じるため、保護層（電極層）１３Ａとしては、記録層１２が大気と反応することを防止する機能を持っていることが望ましい。
このような材料としては、例えば、アモルファスカーボン、ダイヤモンドライクカーボン、SnO2（酸化スズ）などの半導体がある。
電極層１３Ａは、記録層１２を保護する保護層として機能させても良いし、電極層１３Ａの代わりに保護層を設けても良い。この場合、保護層は、絶縁体でも良いし、導電体でも良い。
また、リセット動作において記録層１２の加熱を効率よく行うために、陰極側、ここでは、電極層１３Ａ側に、ヒータ層（抵抗率が約１０−５Ωｃｍ以上の材料）を設けても良い。
次に、記録層１２の他の具体例について説明する。
図４は、本発明の実施形態に係る情報記録再生装置の記録部の構造を表す模式図である。
この記録部も、記録層１２の両側を電極層１１、１３Ａにより挟んだ構造を有する。
図４に示した記録部において、第１化合物層１２Ａ内の小さな白丸はAイオン（例えば、拡散イオン）を、第１化合物層１２Ａ内の太線の小さな白丸はM1イオン（例えば、母体イオン）を、第１化合物層１２Ａ内の大きな白丸はX1イオン（例えば、陰イオン）をそれぞれ表す。また、図４に表した記録部において、第２化合物層１２Ｂ内の黒丸はM2イオン（例えば、遷移元素イオン）を、第２化合物層１２Ｂ内の大きな白丸はX2イオン（例えば、陰イオン）をそれぞれ表す。
図４に示す記録部においても、以下に詳述するように、電極層１１、１３Ａと記録層１２との間に電圧を印加して記録層１２に相変化を生じさせ、これによって抵抗値が変化し、情報が記録される。
記録層１２は、電極層１１側に配置された第１化合物１２Ａと、電極層１３Ａ側に配置され、第１化合物１２Ａと接する第２化合物１２Ｂとを有する。
第１化合物１２Ａは、少なくとも２種類の陽イオン元素を有する化合物から構成される。具体例には、AxM1yX1zで表記される。第１化合物１２Ａの陽イオン元素の少なくとも１種類は、電子が不完全に満たされたｄ軌道を有する遷移元素である。
図１の場合のように、第１化合物１２Ａが、AxM1yX14（0.1≦x≦1.2、2＜y≦2.9）で表されるスピネル構造を有する場合、化合物内のAイオンの移動が容易に生じる。このため、スピネル構造を有する第１化合物１２Ａは、記録層１２の材料として好適である。
特に、その移動パスが電極間を結ぶ方向に配置されるように、第１化合物１２Ａが配向していることが好ましい。この場合、第１化合物１２Ａ内でのAイオンの移動が容易となる。さらに、第１化合物１２Ａの格子定数と第２化合物１２Ｂの格子定数が一致していることが好ましい。この場合、空隙サイトの存在によって成膜しにくい材料を用いた場合であっても、容易に配向を制御して成膜することができる。
第２化合物１２Ｂは、少なくとも１種類の電子が不完全に満たされたｄ軌道を有する遷移元素を有する。また、第２化合物１２Ｂは、第１化合物１２Ａから拡散したAイオン元素を収容できる空隙サイトを有する。ただし、空隙サイトの一部または全部には、第１化合物１２Ａから移動してきたAイオン元素が収容されていても良い。なお、空隙サイトの一部は、第２化合物１２Ｂの成膜を容易にするために、予め他のイオンによって占有されていても良い。
また、第２化合物１２Ｂの抵抗率は、記録層１２が低抵抗状態である場合及び高抵抗状態である場合のいずれにおいても、低抵抗状態における第１化合物１２Ａの抵抗率以下であり、望ましくは１０−１Ωｃｍ以下である。
第２化合物１２Ｂの具体例としては、例えば、以下のような化学式で表されるものが挙げられる。ここで、式中の「□」は、空隙サイトを表す。
（１）□αA1-xX2-u
Aは、Ti、Zr、Hf、及びSnのグループから選択される少なくとも１種類の元素である。Xは、O（酸素）、N（窒素）、及びF（フッ素）のグループから選択される少なくとも１種類の元素である。モル比αは、「0.3＜α≦2」を満たし、モル比「1-x」のxは、「0.001＜x≦0.2」を満たし、モル比「2-u」のuは、「0≦u＜0.2」を満たす。
（２）□βA2-yX3-v
Aは、V、Nb、Ta、Cr、Mo、W、Mn、Fe、Co、Ga、及びIn（インジウム）のグループから選択される少なくとも１種類の元素である。Xは、O、N、及びFのグループから選択される少なくとも１種類の元素である。モル比βは、「0.3＜β≦2」を満たし、モル比「2-y」のyは、「0.001＜y≦0.2」を満たし、モル比「3-v」のvは、「0≦v＜0.3」を満たす。
（３）□γA2-zX5-w
Aは、V、Nb、及びTaのグループから選択される少なくとも１種類の元素である。Xは、O、N、及びFのグループから選択される少なくとも１種類の元素である。モル比γは、「0.3＜γ≦2」を満たし、モル比「2-z」のzは、「0.001＜z≦0.2」を満たし、モル比「5-w」のwは、「0≦w＜0.5」を満たす。
第２化合物１２Ｂは、スピネル構造、コランダム構造、ルチル構造、ラムスデライト構造、アナターゼ構造、ホランダイト構造、ブルッカイト構造、及びパイロルース構造のうちの１つを有しているのが好ましい。
低消費電力を実現するには、結晶破壊を引き起こすことなく、結晶内をAイオンが移動できるように、Aイオンのイオン半径を最適化し、移動パスが存在する構造を用いることが重要になる。
第２化合物１２Ｂとして、前述したような材料及び結晶構造を用いることで、このような条件を満たすことができ、低消費電力を実現するのに有効となる。
また、第１化合物層１２Ａの電子のフェルミ準位は、第２化合物層１２Ｂの電子のフェルミ準位よりも低くする。これは、記録層１２の状態に可逆性を持たせるために望ましい条件のひとつである。ここで、フェルミ準位については、いずれも真空準位から測定した値とする。
なお、メモリセルがリセット状態の場合の記録層１２の抵抗値をさらに上げるため、上記のように形成された記録層１２中の第１化合物１２Ａと第２化合物１２Ｂとの間に、第１化合物１２Ａから排出されるイオンの透過性を有する数ｎｍ程度の厚さの絶縁体を挿入しても良い。この絶縁体は、少なくとも第１化合物１２Ａから排出されるAイオン元素と他の典型元素とを含む化合物であり、複合酸化物であることが好ましい。
次に、第２化合物１２Ｂの膜厚の好適な範囲について説明する。
空隙サイトによってAイオン収納の効果を得るためには、第２化合物１２Ｂの膜厚は、１ｎｍ以上であることが好ましい。
一方、第２化合物１２Ｂ内の空隙サイト数が第１化合物１２Ａ内のAイオン数よりも大きくなると、第２化合物１２Ｂの抵抗変化効果が小さくなる。そのため、第２化合物１２Ｂ内の空隙サイト数は、同じ断面積内にある第１化合物１２Ａ内のAイオン数と同数、あるいは、それよりも少ないことが好ましい。
第１化合物１２Ａ内のAイオンの密度と第２化合物１２Ｂ内の空隙サイトの密度は、概ね同じである。そのため、第２化合物１２Ｂの膜厚は、第１化合物１２Ａの膜厚と同程度か、それよりも小さいことが好ましい。
陰極側には、一般に、リセット動作をさらに促進するためのヒータ層（抵抗率約１０−５Ωｃｍ以上の材料）を設けても良い。
プローブメモリの場合、陰極側に還元性の材料が析出するため、大気との反応を防ぐために、表面保護層を設けることが好ましい。
ヒータ層と表面保護層とを、両方の機能を持つ１つの材料で構成することも可能である。例えば、アモルファスカーボン、ダイヤモンドライクカーボン、及びSnO2などの半導体は、ヒータ機能と表面保護機能とを併せ持つ。
なお、図５に例示するように、記録層１２は、複数の第１化合物層１２Ａ及び第２化合物層１２Ｂを交互に繰り返し積層した構造としても良い。
次に、図４に示す記憶部の動作原理について説明する。
図４に示す記憶部も、図１に示す記憶部と同様、記録層１２の初期状態を絶縁体（高抵抗状態相）とし、電位勾配により記録層１２を相変化させ、記録層１２に導電性を持たせる（低抵抗状態相）ことによって情報記録を行う。
このような記録部において、第１化合物層１２Ａが陽極側、第２化合物層１２Ｂが陰極側になるように電極層１１、１３Ａに電位を与え、記録層１２内に電位勾配を発生させると、第１化合物を含む第１化合物層１２Ａ内のAイオンの一部が結晶中を移動し、陰極側の第２化合物層１２Ｂ内に進入する。
第２化合物層１２Ｂの結晶中には、Aイオンの空隙サイトがあるため、第１化合物を含む第１化合物層１２Ａから移動してきたAイオンは、この空隙サイトに収まる。
第２化合物層１２Ｂでは、相対的に陽イオン数の割合が陰イオン数の割合よりも多くなる。すなわち、陽イオンの化学当量（モル数×価数）が陰イオンの化学当量よりも大きくなる。このため、第２化合物１２Ｂは、電気的中性を保つために陰極から電子を受け取る。この結果、第２化合物１２Ｂ中のAイオンの一部の価数が減少し、第２化合物１２Ｂは酸化状態の低い化合物になる。
一方、第１化合物層１２Ａでは、逆に、相対的に陽イオン数の割合が陰イオン数の割合よりも小さくなる。すなわち。陽イオンの化学当量が陰イオンの化学当量よりも小さくなる。このため、第１化合物１２Ａは、電気的中性を保つために陽極側に電子を放出する。この結果、第１化合物１２Ａ中のAイオンの一部の価数が増加し、第１化合物１２Ａは酸化状態の高い化合物になる。
つまり、リセット状態（初期状態）において、第１化合物層１２Ａ及び第２化合物層１２Ｂが高抵抗状態（絶縁体）であると仮定した場合、第１化合物層１２Ａ内のAイオンの一部が第２化合物層１２Ｂ内に移動する。このため、第１化合物層１２Ａ及び第２化合物層１２Ｂの結晶中に電導キャリアが発生し、両者は、共に、電気伝導性を有するようになる。ただし、この際、記録層１２の材料としてAxMyX4（0.1≦x≦1.2、2＜y≦2.9）（AはMn、Fe又はCo、MはAl又はGa）等の組成比の材料を採用すると、次の理由から、電圧マージンが増大すると考えられる。セット動作時はAイオンの一部が結晶外へ移動すると考えられる。この際、MyOxが結晶骨格を形成し結晶崩壊を阻止する働きをする。AxMyX4において「0.1≦x≦1.2、2＜y≦2.9」という組成範囲に限定し、本来必要なMの量よりも過剰なMを添加することで、Aサイトに過剰分のMイオンが混入する。Mイオンの価数はAイオンの価数よりも高く移動しにくいため、Aイオンの移動抵抗を増大させる効果を引き起こす。このため、セット電圧が増大することになる。一方、リセット動作時は価数の大きなAイオンと結晶との引力相互作用が強いため、この引力相互作用が移動抵抗増大分と相殺され、それほどの電圧増大をもたらさないことになる。その結果、電圧マージンの増大をもたらすことになる。なお、十分なサイクル寿命の確保のためには、モル比x及びyは、「2x+3y≦8」を満たすことが望ましい（図３参照）。
ところで、セット動作が完了した後には、陽極側に酸化剤が生成される。したがって、電極層１１として、酸化され難く、イオン伝導性を有しない材料（例えば、電気伝導性酸化物）を用いることが望ましい。その好適な例は前述の通りである。
リセット動作（消去）は、記録層１２を加熱して、上述の第２化合物層１２Ｂの空隙サイト内に収納されたAイオンが第１化合物層１２Ａ内に戻るという現象を促進してやれば良い。
具体的には、記録層１２に大電流パルスを与えることによって生じるジュール熱とその残留熱とを利用することで、容易に、記録層１２を元の高抵抗状態（絶縁体）に戻すことができる。記録層１２は低抵抗状態であるため、低電位差であっても大電流が流れることになる。
このように、大電流パルスを記録層１２に与えることによって、記録層１２の電気抵抗値が大きくなるため、リセット動作（消去）が実現される。すなわち、セット動作によって引き上げられた高エネルギー準安定状態から、熱エネルギーにより、再びセット動作前の低エネルギー安定状態である絶縁体の状態に戻ることになる。あるいは、セット動作時とは逆向きの電場を印加することによってもリセット動作は可能である。
再生に関しては、電流パルスを記録層１２に流し、記録層１２の抵抗値を検出することにより容易に行える。ただし、電流パルスは、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な値であることが必要である。
ただし、現状のNiO（酸化ニッケル）等に代表される抵抗変化材料を用いた場合の電圧マージンは概ね１Ｖ〜２Ｖ程度であり、十分とは言えない。このことから、誤動作確率の更なる低減のためには、更に大きな電圧マージンが必要とされていた。
この点、本実施形態によれば、上述した材料を記録層１２に使用することによって電圧マージンの増大をもたらすことになる。その結果、安定動作可能な情報記録再生装置を提供することができる。
［応用例］
次に、図１及び図４に示す記憶部を応用した情報記録再生装置について説明する。
図１〜図３に示す記録部を、プローブメモリに適用した場合、半導体メモリに適用した場合、及びフラッシュメモリに適用した場合の３つについて説明する。
［応用例１：プローブメモリ］
（プローブメモリの構成）
図６及び図７は、図１及び図４に示す記録部を応用したプローブメモリの概略構成を表す模式図である。
図６に示すように、ＸＹスキャナ１６上には、本実施形態の記録部が設けられた記録媒体が配置される。この記録媒体に対向する形で、プローブアレイが配置される。
プローブアレイは、基板２３と、この基板２３の下面側にマトリクス状に配置される複数のプローブ（ヘッド）２４とを有する。各プローブ２４は、例えば、カンチレバーから構成され、マルチプレクスドライバ２５及び２６によって駆動される。
次に、このように構成されたＸＹスキャナ１４の動作について説明する。複数のプローブ２４は、それぞれ、基板２３内のマイクロアクチュエータを用いて個別に動作可能であるが、ここでは、全てのマイクロアクチュエータに一括に同一の動作をさせて記録媒体のデータエリアに対するアクセスを行う例を説明する。
まず、マルチプレクスドライバ２５、２６を用いて、全てのプローブ２４をＸ方向に一定周期で往復動作させ、記録媒体のサーボエリアからＹ方向の位置情報を読み出す。Ｙ方向の位置情報は、ドライバ１５に転送される。
続いて、ドライバ１５は、この位置情報に基づいてＸＹスキャナ１４を駆動し、記録媒体をＹ方向に移動させ、記録媒体とプローブ２４との位置決めを行う。
続いて、記録媒体とプローブ２４の位置決めが完了した後、データエリア上の全てのプローブ２４を用いて、同時、かつ、連続的にデータの読み出し又は書き込みを行う。
ここで、プローブ２４は、Ｘ方向に往復動作しているため、Ｘ方向に並ぶメモリセルに対して連続的にアクセスすることができる。このメモリセルへのアクセスを記録媒体のＹ方向の位置を順次変えながら実行することで、データエリアに対して一行ずつのアクセスが可能となる。
なお、記録媒体をＸ方向に一定周期で往復運動させて記録媒体から位置情報を読み出し、プローブ２４をＹ方向に移動させるようにしても良い。
記録媒体は、例えば、基板２０と、基板２０上の電極層２１と、電極層２１上の記録層２２とから構成される。
記録層２２は、複数のデータエリア、並びに、複数のデータエリアのＸ方向の両端にそれぞれ配置されるサーボエリアを有する。複数のデータエリアは、記録層２２の主要部を占める。
サーボエリア内には、サーボバースト信号が記録される。サーボバースト信号は、データエリア内のＹ方向の位置情報を示している。
記録層２２内には、これらの情報の他に、さらに、アドレスデータが記録されるアドレスエリア及び同期をとるためのプリアンブルエリアが配置される。
データ及びサーボバースト信号は、記録ビット（電気抵抗変動）として記録層２２に記録される。記録ビットの“１”、“０”情報は、記録層２２の電気抵抗を検出することにより読み出す。
本例では、１つのデータエリアに対応して１つのプローブ（ヘッド）が設けられ、１つのサーボエリアに対して１つのプローブが設けられる。
データエリアは、複数のトラックから構成される。アドレスエリアから読み出されるアドレス信号によりデータエリアのトラックが特定される。また、サーボエリアから読み出されるサーボバースト信号は、プローブ２４をトラックの中心に移動させ、記録ビットの読み取り誤差をなくすためのものである。
ここで、Ｘ方向をダウントラック方向、Ｙ方向をトラック方向に対応させることにより、ＨＤＤのヘッド位置制御技術を利用することが可能になる。
次に、このプローブメモリの記録／再生動作について説明する。
（プローブメモリの記録／再生動作）
図８は、記録（セット動作）時の状態を説明するための概念図である。
記録媒体は、基板（例えば、半導体チップ）２０上の電極層２１と、電極層２１の上の記録層２２と、記録層２２上の保護層１３Ｂとから構成されるものとする。保護層１３Ｂは、例えば、薄い絶縁体から構成される。
記録動作は、記録層２２の記録ビット２７表面に電圧を印加し、記録ビット２７の内部に電位勾配を発生させることにより行う。具体的には、電流／電圧パルスを記録ビット２７に与えれば良い。
（図１に示す記録部を用いた場合）
次に、図１に示す記録部を用いた場合における記録／再生動作を図９、図１０を参照して説明する。
図９は、図１に示す記録部を用いたプローブメモリにおける記録について説明する模式図である。
まず、図９に示すように、プローブ２４の電位が電極層２１の電位よりも相対的に低い状態を作る。電極層２１を固定電位、例えば、接地電位とした場合、プローブ２４に負の電位を与えれば良い。
電流パルスは、例えば、電子発生源又はホットエレクトロン源を使用し、プローブ２４から電極層２１に向かって電子を放出することによって発生させる。あるいは、プローブ２４を記録ビット２７表面に接触させて電圧パルスを印加しても良い。
この時、例えば、記録層２２の記録ビット２７では、Aイオンの一部がプローブ（陰極）２４側に移動し、結晶内のAイオンがXイオンに対して相対的に減少する。また、プローブ２４側に移動したAイオンは、プローブ２４から電子を受け取ってメタルとして析出する。
記録ビット２７では、Xイオンが過剰となり、結果的に、記録ビット２７におけるAイオンの価数を上昇させる。つまり、記録ビット２７は、相変化によるキャリアの注入により電子伝導性を有するようになるため、膜厚方向への抵抗が減少し、記録（セット動作）が完了する。
なお、記録のための電流パルスは、プローブ２４の電位が電極層２１の電位よりも相対的に高い状態を作ることにより発生させることもできる。
図１０は、図１に示す記録部を用いたプローブメモリにおける再生について説明する模式図である。
再生に関しては、電流パルスを記録層２２の記録ビット２７に流し、記録ビット２７の抵抗値を検出することによって行う。ただし、電流パルスは、記録層２２の記録ビット２７を構成する材料が抵抗変化を起こさない程度の微小な値とする。
例えば、センスアンプＳ／Ａによって発生した読み出し電流（電流パルス）をプローブ２４から記録ビット２７に流し、センスアンプＳ／Ａにより記録ビット２７の抵抗値を測定する。
図１に示す実施形態に係る材料を使用すれば、セット／リセット状態の抵抗値の差は、１０３Ω以上を確保できる。
なお、再生では、記録媒体上をプローブ２４により走査（スキャン）することで、連続再生が可能となる。
消去（リセット動作）に関しては、記録層２２の記録ビット２７を大電流パルスによりジュール加熱して、記録ビット２７における酸化還元反応を促進させることにより行う。あるいは、セット動作時とは逆向きの電位差を与えるパルスを印加しても良い。
消去動作は、記録ビット２７ごとに行うこともできるし、複数の記録ビット２７又はブロック単位で行うこともできる。
（図４に示す記録部を用いた場合）
次に、図４に示す記録部を用いた場合における記録／再生動作を図１１、図１２を参照して説明する。
図１１は、記録する状態を表した模式図である。
先ず、図１１に表したように、プローブ２４の電位が電極層２１の電位よりも相対的に低い状態を作る。電極層２１を固定電位、例えば、接地電位とすれば、プローブ２４に負の電位を与えれば良い。
この時、記録層２２の第１化合物層（陽極側）１２Ａ内のAイオンの一部は、結晶中を移動し、第２化合物（陰極側）１２Ｂの空隙サイトに収まる。これに伴い、第１化合物層１２Ａ内のAイオン、の価数が増加し、第２化合物層１２Ｂ内のAイオンの価数が減少する。その結果、第１化合物層１２Ａ及び第２化合物層１２Ｂの結晶中に電導キャリアが発生し、両者は、共に、電気伝導性を有するようになる。これにより、セット動作（記録）が完了する。
なお、記録動作に関して、第１化合物層１２Ａ及び第２化合物層１２Ｂの位置関係を逆にすれば、プローブ２４の電位を電極層２１の電位よりも相対的に低い状態にしてセット動作を実行することもできる。
図１２は、再生時の状態を表す模式図である。
再生動作は、電流パルスを記録ビット２７に流し、記録ビット２７の抵抗値を検出することにより行う。ただし、電流パルスは、記録ビット２７を構成する材料が抵抗変化を起こさない程度の微小な値とする。
例えば、センスアンプＳ／Ａにより発生した読み出し電流（電流パルス）をプローブ２４から記録層（記録ビット）２２に流し、センスアンプＳ／Ａにより記録ビットの抵抗値を測定する。既に説明した新材料を採用すると、セット／リセット状態の抵抗値の差は、１０３Ω以上を確保できる。
なお、再生動作は、プローブ２４を走査（スキャン）させることで、連続的に行うことができる。
リセット動作（消去）は、記録層（記録ビット）２２に大電流パルスを流すことにより発生するジュール熱及びその残留熱を利用して、Aイオンが第２化合物層１２Ｂ内の空隙サイトから第１化合物層１２Ａ内に戻ろうとする作用を促進してやれば良い。あるいは、セット動作時とは逆向きの電位差を与えるパルスを印加しても良い。
消去動作は、記録ビット２７ごとに行うこともできるし、複数の記録ビット２７又はブロック単位で行うこともできる。
以上説明したように、本実施形態に係るプローブメモリによれば、現在のハードディスクやフラッシュメモリよりも高記録密度及び低消費電力を実現できる。
なお、記録層２２に、図４、図５に示す記録部を用いた場合記録層を用いた場合には、図１に示す記録層を用いた場合よりも電圧マージンが大きくなるため、より安定した動作を実現することができる。
（図６に示すプローブメモリの製造方法）
次に、図６に示すプローブメモリの製造方法について説明する。
基板２０は、ガラスから構成される直径約６０ｍｍ、厚さ約１ｍｍのディスクとする。このような基板２０上に、Pt（白金）を約５００ｎｍの厚さで蒸着して電極層２１を形成する。
電極層２１上においては、まず、TiNが堆積されるように組成が調整されたターゲットを用いて、（１１０）配向が得られるよう調整されたパワーのＲＦ電源を用いて成膜する。続いてMn0.8Al2.1O4が堆積されるように組成が調整されたターゲットを用いて、温度３００〜６００℃、Ar（アルゴン）９５％、O2（酸素）５％の雰囲気中で、ＲＦマグネトロンスパッタを行い、記録層２２の一部を構成する厚さ約１０ｎｍのMn0.8Al2.1O4を形成する。
続けて、ＲＦマグネトロンスパッタにより、Mn0.8Al2.1O4上に、厚さ約３ｎｍのTiNを形成する。
最後に、記録層２２上に、保護層１３Ｂを形成すれば、図６に表すような記録媒体が完成する。
［応用例２：クロスポイント型半導体メモリ］
（クロスポイント型半導体メモリの構成）
次に、図１及び図４に示す記録部を応用したクロスポイント型半導体メモリについて説明する。
図１３は、本半導体メモリを表す模式図である。
本半導体メモリは、Ｘ方向に延びる第１の配線であるワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１と、Ｙ方向に延びる第２の配線であるビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１とを備える。
ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１の一端は、選択スイッチであるＭＯＳトランジスタＲＳＷを介してワード線ドライバ／デコーダ３１に接続される。一方、ビット線ＢＬｊ−１、ＢＬｊ、及びＢＬｊ＋１の一端は、選択スイッチであるＭＯＳトランジスタＣＳＷを介してビット線ドライバ／デコーダ／読み出し回路３２に接続される。
３つのＭＯＳトランジスタＲＳＷのゲートには、それぞれワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１（ロウ）を選択するための選択信号Ｒｉ−１、Ｒｉ、Ｒｉ＋１が入力される。一方、３つのＭＯＳトランジスタＣＳＷのゲートには、それぞれビット線ＢＬｊ−１、ｊ、ｊ＋１（カラム）を選択するための選択信号Ｃｉ−１、Ｃｉ、Ｃｉ＋１が入力される。
メモリセル３３は、ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１とビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１との各交差部に配置される。いわゆるクロスポイント型セルアレイ構造である。
メモリセル３３には、記録／再生時における回り込み電流（Sneak current）を防止するための整流素子であるダイオード３４が付加される。
図１４は、図１３に示す半導体メモリのメモリセルアレイ部の構造を示す模式図である。
半導体チップ３０上には、ワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１とビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１とが配置され、これら配線の各交差部には、メモリセル３３及びダイオード３４が配置される。なお、ダイオード３４とワード線ＷＬとの間には、図示しないバリア層が設けられても良い。
このようなクロスポイント型セルアレイ構造の特長は、メモリセル３３に個別にＭＯＳトランジスタを接続する必要がないため、高集積化に有利な点にある。例えば、図１６及び図１７に示すように、メモリセル３３を積み重ねて、メモリセルアレイを３次元構造にすることも可能である。
図１〜図３に示す記録部を有するメモリセル３３は、例えば、図１５に示すように、記録層２２、保護層１３Ｂ、及びヒータ層３５のスタック構造からなる。１つのメモリセル３３は、１ビットのデータを記憶する。一方、ダイオード３４は、ワード線ＷＬとメモリセル３３との間に配置される。なお、前述したように、ダイオード３４とワード線ＷＬとの間には、図示しないバリア層が設けられても良い。
図１６及び図１７は、メモリセルアレイの他の例を示す模式図である。
図１６に示す例の場合、Ｙ方向に延びるビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１の上下に、Ｘ方向に延びるワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１がそれぞれ設けられている。そして、これらビット線ＢＬとワード線ＷＬとの各交差部に、メモリセル３３及びダイオード３４が配設されている。つまり、ビット線ＢＬをその上下のメモリセル３３及びダイオード３４で共有した構造となっている。なお、ダイオード３４とワード線ＷＬ（ｄ）等との間、及びダイオード３４とビット線ＢＬとの間には、図示しないバリア層が設けられても良い。
図１７に表した具体例においては、Ｙ方向に延びるビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１と、Ｘ方向に延びるワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１とが交互に積層された構造となっている。そして、これらビット線ＢＬとワード線ＷＬとの各交差部に、メモリセル３３及びダイオード３４が配設されている。なお、ダイオード３４とワード線ＷＬ（ｄ）との間、ダイオード３４とビット線ＢＬ（ｄ）との間、ダイオード３４とワード線ＷＬ（ｕ）との間、並びに、ダイオード３４とワード線ＷＬ（ｕ）との間には、図示しないバリア層が設けられても良い。
図１６及び図１７に例示したような積層構造を採用することで、記録密度を上げることが可能となる。
（クロスポイント型半導体メモリの記録／再生動作）
次に、本実施形態の記録層を用いた半導体メモリの記録／再生動作について、図１３〜図１５を参照しつつ説明する。
ここでは、図１３中の点線Ａで囲んだメモリセル３３を選択し、これについて記録／再生動作を実行する場合について説明する。
（図１に示す記録部を用いた場合の動作）
先ず、図１に示す記録部を用いた場合における記録／再生動作について説明する。
記録（セット動作）は、選択されたメモリセル３３に電圧を印加し、そのメモリセル３３内に電位勾配を発生させて電流パルスを流せば良いため、例えば、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に低い状態を作る。ビット線ＢＬｊを固定電位、例えば、接地電位とすれば、ワード線ＷＬｉに負の電位を与えれば良い。
この時、点線Ａで囲まれた選択されたメモリセル３３では、Aイオンの一部がワード線（陰極）ＷＬｉ側に移動し、結晶内のAイオンがXイオンに対して相対的に減少する。また、ワード線ＷＬｉ側に移動したAイオンは、ワード線ＷＬｉから電子を受け取ってメタルとして析出する。
点線Ａで囲まれた選択されたメモリセル３３では、Xイオンが過剰となり、結果的に、結晶内におけるAイオンあるいはMイオンの価数を上昇させる。つまり、点線Ａで囲まれた選択されたメモリセル３３は、相変化によるキャリアの注入により電子伝導性を有するようになるため、記録（セット動作）が完了する。
なお、記録時には、非選択のワード線ＷＬｉ−１、ＷＬｉ＋１及び非選択のビット線ＢＬｊ−１、ＢＬｊ＋１については、全て同電位にバイアスしておくことが望ましい。
また、記録前のスタンバイ時には、全てのワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１及び全てのビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１をプリチャージしておくことが望ましい。
また、記録のための電流パルスは、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に高い状態を作ることにより発生させても良い。
再生に関しては、電流パルスを点線Ａで囲まれた選択されたメモリセル３３に流し、そのメモリセル３３の抵抗値を検出することにより行う。ただし、電流パルスは、メモリセル３３を構成する材料が抵抗変化を起こさない程度の微小な値とすることが必要である。
例えば、読み出し回路により発生した読み出し電流（電流パルス）をビット線ＢＬｊから点線Ａで囲まれたメモリセル３３に流し、読み出し回路によりそのメモリセル３３の抵抗値を測定する。既に説明した新材料を採用すれば、セット／リセット状態の抵抗値の差は、１０３Ω以上を確保できる。
消去（リセット）動作に関しては、点線Ａで囲まれた選択されたメモリセル３３を大電流パルスによりジュール加熱して、そのメモリセル３３における酸化還元反応を促進させることにより行う。
（図４に示す記録部を用いた場合の動作）
続いて、図４に示す記録部を用いた場合における記録／再生動作について説明する。
記録（セット動作）は、選択されたメモリセル３３に電圧を印加し、そのメモリセル３３内に電位勾配を発生させて電流パルスを流せば良いため、例えば、ワード線ＷＬｉの電位をビット線ＢＬｊの電位よりも相対的に低くする。ビット線ＢＬｊを固定電位（例えば、接地電位）とすれば、ワード線ＷＬｉに負の電位を与えれば良い。
この時、点線Ａで囲まれた選択されたメモリセル３３では、第１化合物１２Ａ内のAイオンの一部が第２化合物１２Ｂの空隙サイトに移動する。このため、第２化合物１２Ｂ内のAイオンあるいはM2イオンの価数が減少し、第１化合物１２Ａ内のAイオンあるいはM1イオンの価数が増加する。その結果、第１及び第２化合物１２Ａ及び１２Ｂの結晶中に電導キャリアが発生し、両者は、共に、電気伝導性を有するようになる。これにより、セット動作（記録）が完了する。
なお、記録時には、非選択のワード線ＷＬｉ−１、ＷＬｉ＋１及び非選択のビット線ＢＬｊ−１、ＢＬｊ＋１については、全て同電位にバイアスしておくことが望ましい。
また、記録前のスタンバイ時には、全てのワード線ＷＬｉ−１、ＷＬｉ、ＷＬｉ＋１及び全てのビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１をプリチャージしておくことが望ましい。
電流パルスは、ワード線ＷＬｉの電位がビット線ＢＬｊの電位よりも相対的に高い状態を作ることにより発生させても良い。
再生動作は、電流パルスを点線Ａで囲まれた選択されたメモリセル３３に流し、そのメモリセル３３の抵抗値を検出することにより行う。ただし、電流パルスは、メモリセル３３を構成する材料が抵抗変化を起こさない程度の微小な値とすることが必要である。
例えば、読み出し回路により発生した読み出し電流（電流パルス）をビット線ＢＬｊから点線Ａで囲まれたメモリセル３３に流し、読み出し回路によりそのメモリセル３３の抵抗値を測定する。既に説明した新材料を採用すれば、セット／リセット状態の抵抗値の差は、１０３Ω以上を確保できる。
リセット（消去）動作は、点線Ａで囲まれた選択されたメモリセル３３に大電流パルスを流すことにより発生するジュール熱及びその残留熱を利用して、Aイオン元素が第２化合物１２Ｂ内の空隙サイトから第１化合物１２Ａ内に戻ろうとする作用を促進してやれば良い。
以上説明したように、本実施形態の半導体メモリによれば、現在のハードディスクやフラッシュメモリよりも高記録密度及び低消費電力を実現できる。
なお、記録層２２に、図４、図５に示す記録部を用いた場合には、イオンの移動が円滑化されるとともに、拡散したイオン元素が安定に存在しやすくなる。その結果、抵抗変化に必要な消費電力が小さくなり、熱安定性を高めることができる。また、第２化合物層に動作前後を通じて導電性を有する材料を用いることによって、スイッチングが第１化合物層においてのみ行われる。その結果、ディスターブ耐性が適切に確保され、動作の安定性が向上する。
［応用例３：フラッシュメモリ］
次に、図１及び図４に示す記録層を応用したフラッシュメモリについて説明する。
図１８は、本フラッシュメモリのメモリセルを表す模式図である。
このメモリセルは、ＭＩＳ（Metal Insulator Semiconductor）トランジスタからなる。
半導体基板４１の表面領域には、拡散層４２が形成される。拡散層４２の間のチャネル領域上には、ゲート絶縁層４３が形成される。ゲート絶縁層４３上には、本実施形態の記録層（ＲｅＲＡＭ：Resistive RAM）４４が形成される。記録部４４上には、コントロールゲート電極４５が形成される。
半導体基板４１は、ウェル領域でも良い。また、半導体基板４１と拡散層４２とは、互いに逆の導電型を有する。コントロールゲート電極４５は、ワード線となり、例えば、導電性ポリシリコンから構成される。
記録層４４は、図１、図４及び図５に示す記録層１２を構成する材料により形成される。
次に、図１８を参照しつつ、その基本動作について説明する。
セット（書き込み）動作は、コントロールゲート電極４５に電位Ｖ１を与え、半導体基板４１に電位Ｖ２を与えることにより実行する。
電位Ｖ１、Ｖ２の差は、記録層４４が相変化又は抵抗変化するのに十分な大きさであることが必要であるが、その向きについては、特に、限定されない。
すなわち、Ｖ１＞Ｖ２及びＶ１＜Ｖ２のいずれでも良い。
例えば、初期状態（リセット状態）において、記録層４４が絶縁体（抵抗大）であると仮定すると、実質的にゲート絶縁層４３が厚くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値電圧は、高くなる。
この状態から電位Ｖ１、Ｖ２を与えて記録層４４を導電体（抵抗小）に変化させると、実質的にゲート絶縁層４３が薄くなったことになるため、メモリセル（ＭＩＳトランジスタ）の閾値電圧は、低くなる。
なお、電位Ｖ２は、半導体基板４１に与えたが、これに代えて、メモリセルのチャネル領域に拡散層４２から電位Ｖ２を転送するようにしても良い。
リセット（消去）動作は、コントロールゲート電極４５に電位Ｖ１’を与え、拡散層４２の一方に電位Ｖ３を与え、拡散層４２の他方に電位Ｖ４（＜Ｖ３）を与えることにより実行する。
電位Ｖ１´は、セット状態のメモリセルの閾値電圧を越える値にする。
この時、メモリセルは、オンになり、電子が拡散層４２の他方から一方に向かって流れると共に、ホットエレクトロンが発生する。このホットエレクトロンは、ゲート絶縁層４３を介して記録層４４に注入されるため、記録層４４の温度が上昇する。
これにより、記録層４４は、導電体（抵抗小）から絶縁体（抵抗大）に変化するため、実質的にゲート絶縁層４３が厚くなったことになり、メモリセル（ＭＩＳトランジスタ）の閾値電圧は、高くなる。
このように、フラッシュメモリと類似した原理により、メモリセルの閾値電圧を変えることができるため、フラッシュメモリの技術を利用して、本実施形態の例に係る情報記録再生装置を実用化できる。
（ＮＡＮＤ型フラッシュメモリ）
図１８に示すメモリセルを用いて、ＮＡＮＤ型フラッシュメモリを構成することができる。
図１９は、このＮＡＮＤ型フラッシュメモリを構成するＮＡＮＤセルユニットの回路図であり、図２０は、ＮＡＮＤセルユニットの構造を示す模式図である。
図２０に示すように、Ｐ型半導体基板４１ａ内には、Ｎ型ウェル領域４１ｂ及びＰ型ウェル領域４１ｃが形成される。Ｐ型ウェル領域４１ｃ内に、本実施形態の例に係るＮＡＮＤセルユニットが形成される。
ＮＡＮＤセルユニットは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される合計２つのセレクトゲートトランジスタＳＴとから構成される。
メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、同じ構造を有する。具体的には、これらは、Ｎ型拡散層４２と、Ｎ型拡散層４２の間のチャネル領域上のゲート絶縁層４３と、ゲート絶縁層４３上の記録層（ＲｅＲＡＭ）４４と、記録層４４上のコントロールゲート電極４５とからなる。
メモリセルＭＣの記録層４４の状態（絶縁体／導電体）は、上述した基本動作により変化させることが可能である。これに対し、セレクトゲートトランジスタＳＴの記録層４４は、セット状態、すなわち、導電体（抵抗小）に固定される。
セレクトゲートトランジスタＳＴの１つは、ソース線ＳＬに接続され、他の１つは、ビット線ＢＬに接続される。
セット（書き込み）動作前には、ＮＡＮＤセルユニット内の全てのメモリセルは、リセット状態（抵抗大）になっているものとする。
セット（書き込み）動作は、ソース線ＳＬ側のメモリセルＭＣからビット線ＢＬ側のメモリセルに向かって１つずつ順番に行われる。
選択されたワード線（コントロールゲート電極）ＷＬに書き込み電位としてＶ１（プラス電位）を与え、非選択のワード線ＷＬに転送電位（メモリセルＭＣがオンになる電位）としてＶｐａｓｓを与える。
ソース線ＳＬ側のセレクトゲートトランジスタＳＴをオフ、ビット線ＢＬ側のセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬから選択されたメモリセルＭＣのチャネル領域にプログラムデータを転送する。
例えば、プログラムデータが“１”のときは、選択されたメモリセルＭＣのチャネル領域に書き込み禁止電位（例えば、Ｖ１と同じ程度の電位）を転送し、選択されたメモリセルＭＣの記録層４４の抵抗値が高い状態から低い状態に変化しないようにする。
また、プログラムデータが“０”のときは、選択されたメモリセルＭＣのチャネル領域にＶ２（＜Ｖ１）を転送し、選択されたメモリセルＭＣの記録層４４の抵抗値を高い状態から低い状態に変化させる。
リセット（消去）動作では、例えば、全てのワード線（コントロールゲート電極）ＷＬにＶ１´を与え、ＮＡＮＤセルユニット内の全てのメモリセルＭＣをオンにする。また、２つのセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬにＶ３を与え、ソース線ＳＬにＶ４（＜Ｖ３）を与える。
この時、ホットエレクトロンがＮＡＮＤセルユニット内の全てのメモリセルＭＣの記録層４４に注入されるため、ＮＡＮＤセルユニット内の全てのメモリセルＭＣに対して一括してリセット動作が実行される。
読み出し動作は、選択されたワード線（コントロールゲート電極）ＷＬに読み出し電位（プラス電位）を与え、非選択のワード線（コントロールゲート電極）ＷＬには、メモリセルＭＣがデータ“０”、“１”によらず必ずオンになる電位を与える。
また、２つのセレクトゲートトランジスタＳＴをオンにし、ＮＡＮＤストリングに読み出し電流を供給する。
選択されたメモリセルＭＣは、読み出し電位が印加されると、それに記憶されたデータの値に応じてオン又はオフになるため、例えば、読み出し電流の変化を検出することにより、データを読み出すことができる。
なお、図２１に示した構造では、セレクトゲートトランジスタＳＴは、メモリセルＭＣと同じ構造を有しているが、例えば、図２１に示したように、セレクトゲートトランジスタＳＴについては、記録層を形成せずに、通常のＭＩＳトランジスタとすることも可能である。
図２２は、ＮＡＮＤ型フラッシュメモリの変形例を表す模式図である。
この変形例は、ＮＡＮＤストリングを構成する複数のメモリセルＭＣのゲート絶縁層がＰ型半導体層４７に置き換えられている構造を有する。
高集積化が進み、メモリセルＭＣが微細化されると、電圧を与えていない状態で、Ｐ型半導体層４７は、空乏層で満たされることになる。
セット（書き込み）時には、選択されたメモリセルＭＣのコントロールゲート電極４５にプラスの書き込み電位（例えば、４．５Ｖ）を与え、かつ、非選択のメモリセルＭＣのコントロールゲート電極４５にプラスの転送電位（例えば、１Ｖ）を与える。
この時、ＮＡＮＤストリング内の複数のメモリセルＭＣのＰ型ウェル領域４１ｃの表面がＰ型からＮ型に反転し、チャネルが形成される。
そこで、上述したように、ビット線ＢＬ側のセレクトゲートトランジスタＳＴをオンにし、ビット線ＢＬから選択されたメモリセルＭＣのチャネル領域にプログラムデータ“０”を転送すれば、セット動作を行うことができる。
リセット（消去）は、例えば、全てのコントロールゲート電極４５に負の消去電位（例えば、−４．５Ｖ）を与え、Ｐ型ウェル領域４１ｃ及びＰ型半導体層４７に接地電位（０Ｖ）を与えれば、ＮＡＮＤストリングを構成する全てのメモリセルＭＣに対して一括して行うことができる。
読み出し時には、選択されたメモリセルＭＣのコントロールゲート電極４５に正の読み出し電位（例えば、０．５Ｖ）を与え、かつ、非選択のメモリセルＭＣのコントロールゲート電極４５に、メモリセルＭＣがデータ“０”、“１”によらず必ずオンになる転送電位（例えば、１Ｖ）を与える。
ただし、“１”状態のメモリセルＭＣの閾値電圧Ｖｔｈ”１”は、０Ｖ＜Ｖｔｈ”１”＜０．５Ｖの範囲内にあるものとし、“０”状態のメモリセルＭＣの閾値電圧Ｖｔｈ”０”は、０．５Ｖ＜Ｖｔｈ”０”＜１Ｖの範囲内にあるものとする。
また、２つのセレクトゲートトランジスタＳＴをオンにし、ＮＡＮＤストリングに読み出し電流を供給する。
このような状態にすれば、選択されたメモリセルＭＣに記憶されたデータの値に応じてＮＡＮＤストリングに流れる電流量が変わるため、この変化を検出することにより、データを読み出すことができる。
なお、この変形例においては、Ｐ型半導体層４７のホールドープ量がＰ型ウェル領域４１ｃのそれよりも多く、かつ、Ｐ型半導体層４７のフェルミ準位がＰ型ウェル領域４１ｃのそれよりも０．５Ｖ程度深くなっていることが望ましい。
これは、コントロールゲート電極４５にプラスの電位を与えたときに、Ｎ型拡散層４２間のＰ型ウェル領域４１ｃの表面部分からＰ型からＮ型への反転が開始し、チャネルが形成されるようにするためである。
このようにすることで、例えば、書き込み時には、非選択のメモリセルＭＣのチャネルは、Ｐ型ウェル領域４１ｃとＰ型半導体層４７の界面のみに形成され、読み出し時には、ＮＡＮＤストリング内の複数のメモリセルＭＣのチャネルは、Ｐ型ウェル領域４１ｃとＰ型半導体層４７の界面のみに形成される。
つまり、メモリセルＭＣの記録層４４が導電体（セット状態）であっても、拡散層４２とコントロールゲート電極４５とが短絡することはない。
（ＮＯＲ型フラッシュメモリ）
図１８に示すメモリセルを用いて、ＮＯＲ型フラッシュメモリを構成することもできる。
図２３は、ＮＯＲセルユニットの回路図であり、図２４は、ＮＯＲセルユニットの構造を表す模式図である。
Ｐ型半導体基板４１ａ内には、Ｎ型ウェル領域４１ｂ及びＰ型ウェル領域４１ｃが形成されている。Ｐ型ウェル領域４１ｃ内に、本実施形態の例に係るＮＯＲセルが形成されている。
ＮＯＲセルは、ビット線ＢＬとソース線ＳＬとの間に接続される１つのメモリセル（ＭＩＳトランジスタ）ＭＣから構成される。
メモリセルＭＣは、Ｎ型拡散層４２と、Ｎ型拡散層４２の間のチャネル領域上のゲート絶縁層４３と、ゲート絶縁層４３上の記録層（ＲｅＲＡＭ）４４と、記録層４４上のコントロールゲート電極４５と、から構成される。メモリセルＭＣの記録層４４の状態（絶縁体／導電体）は、上述の基本動作により変化させることが可能である。
（２トランジスタ型フラッシュメモリ）
図１８に示すメモリセルを用いて、２トランジスタ型フラッシュメモリを構成することもできる。
図２５は、２トランジスタ型セルユニットの回路図であり、図２６は、２トランジスタ型セルユニットの構造を表す模式図である。
２トランジスタ型セルユニットは、ＮＡＮＤセルユニットの特徴とＮＯＲセルの特徴とを併せ持った新たなセル構造として最近開発されたものである。
Ｐ型半導体基板４１ａ内には、Ｎ型ウェル領域４１ｂ及びＰ型ウェル領域４１ｃが形成される。Ｐ型ウェル領域４１ｃ内に、本実施形態の例に係る２トランジスタ型セルユニットが形成される。
２トランジスタ型セルユニットは、直列接続される１つのメモリセルＭＣと１つのセレクトゲートトランジスタＳＴとから構成される。
メモリセルＭＣ及びセレクトゲートトランジスタＳＴは、同じ構造を有する。具体的には、これらは、Ｎ型拡散層４２と、Ｎ型拡散層４２の間のチャネル領域上のゲート絶縁層４３と、ゲート絶縁層４３上の記録層（ＲｅＲＡＭ）４４と、記録層４４上のコントロールゲート電極４５と、から構成される。
メモリセルＭＣの記録層４４の状態（絶縁体／導電体）は、上述の基本動作により変化させることが可能である。これに対し、セレクトゲートトランジスタＳＴの記録層４４は、セット状態、すなわち、導電体（抵抗小）に固定される。
セレクトゲートトランジスタＳＴは、ソース線ＳＬに接続され、メモリセルＭＣは、ビット線ＢＬに接続される。
メモリセルＭＣの記録層４４の状態（絶縁体／導電体）は、上述の基本動作により変化させることが可能である。
図２６に示した構造では、セレクトゲートトランジスタＳＴは、メモリセルＭＣと同じ構造を有しているが、例えば、図２７に示したように、セレクトゲートトランジスタＳＴについては、記録層を形成せずに、通常のＭＩＳトランジスタとすることも可能である。
なお、これらフラッシュメモリにおいて、記録層４４に図４、図５に示す記録層１２を用いた場合には、イオンの移動が円滑化されるとともに、拡散したイオン元素が安定に存在しやすくなる。これにより、抵抗変化に必要な消費電力を小さくし、熱安定性を高めることができる。また、第２化合物層に動作前後を通じて導電性を有する材料を用いることによって、スイッチングは第１化合物層のみにおいて行われることとなり、ディスターブ耐性が適切に確保される。すなわち、動作の安定性が確保される。
［その他の応用例］
以上説明した応用例以外にも、本実施形態で提案する材料及び原理を、現在のハードディスクやＤＶＤなどの記録媒体に適用することも可能である。
［実験例］
次に、いくつかのサンプルを作成し、リセット（消去）状態とセット（書き込み）状態との抵抗差について評価した実験例について説明する。
サンプルとしては、図５に表した構造を有する記録媒体を使用する。評価は、先端の径が１０ｎｍ以下に先鋭化されたプローブ対を使用する。
プローブ対を保護層１３Ｂに接触させ、書き込み／消去は、そのうちの１つを用いて実行する。書き込みは、記録層２２に、例えば、１０ｎｓ幅で、１Ｖの電圧パルスを印加することにより行う。消去は、記録層２２に、例えば、１００ｎｓ幅で、０．２Ｖの電圧パルスを印加することにより行う。
また、書き込み／消去の合間に、プローブ対の他の１つを用いて読み出しを実行する。読み出しは、記録層２２に、１０ｎｓ幅で、０．１Ｖの電圧パルスを印加し、記録層（記録ビット）２２の抵抗値を測定することによって行う。
（第１実験例）
第１実験例のサンプルの仕様は、以下の通りである。
記録層２２は、厚さ約１０ｎｍのMn0.3Al2.4O4と、厚さ約５ｎｍのTiNとからなる積層構造から構成する。
この場合、ユニポーラ動作時のリセット電圧は、約＋０．５Ｖ、セット電圧は、約＋３．５Ｖ、また、バイポーラ動作時のリセット電圧は、約＋０．５Ｖ、セット電圧は、約−３．５Ｖであることが確認された。
（比較例）
比較例のサンプルの仕様は、以下の通りである。
記録層２２は、厚さ約１０ｎｍのMn1.2Al1.8O4と、厚さ約５ｎｍのTiO2（酸化チタン）と、からなる積層構造のみから構成する。
この場合、ユニポーラ動作時のリセット電圧は、約＋０．５Ｖ、セット電圧は、約＋１．５Ｖ、また、バイポーラ動作時のリセット電圧は、約＋０．５Ｖ、セット電圧は、約−１．５Ｖとなることが確認された。
以上説明したように、第１実験例のサンプルにおいては、ユニポーラ及びバイポーラ動作時の電圧マージンが大きい。一方、比較例においては、ユニポーラ及びバイポーラ動作時の電圧マージンが小さい。これは、本実施形態がセット／リセット動作時の誤動作確率の大幅な低減をもたらすことを意味するものである。
［まとめ］
以上説明したように、本発明の実施形態によれば、情報記録（書き込み）は、電場が印加された部位（記録単位）のみで行われるため、極めて微細な領域に、極めて小さな消費電力で情報を記録できる。これにより、多数セルの同時並行処理が可能となり、チップ当たり極めて高速な動作を行うことが可能となる。
一方、情報消去は、記録層１２に対する加熱によって行うが、本発明の実施形態で提案する材料を用いれば、酸化物の構造変化がほとんど生じず、小さな消費電力で消去することができる。また、消去は記録時と逆向きの電場を印加して行うこともできる。この場合には、熱の拡散というエネルギーロスが少ないため、より小さな消費電力で消去が可能となる。
また、本実施形態によれば、書き込み後においては、絶縁体内に導体部が形成された形となるため、読み出しの際においては、電流が導体部に集中して流れることになり、感知効率が極めて高い記録原理を実現できる。
さらに、本実施形態によれば、移動しやすい陽イオンと、母体構造を安定に保つ遷移元素イオンとを組みあわせることで、繰り返し安定に記録消去することが可能となる。
なお、図４又は図５に示す記録層を用いた場合、電圧マージンが広がるため、誤動作確率の大幅な減少を図ることができる。
以上、本発明の実施形態によれば、極めて単純な仕組みであるにも関わらず、従来技術にない高い記録密度を実現するとともに、安定で高速な動作を実現する情報記録再生装置を提供することができる。この点、現在の不揮発性メモリの記録密度の壁を打ち破る次世代技術として産業上のメリットは多大である。
［その他］
本発明は、以上説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。
以上説明した実施形態の場合、成膜された直後の状態を初期状態として、セット、リセットを定義したが、セット、リセットの定義は任意である。また、以上説明した実施形態に開示されている複数の構成要素の適宜な組み合せによって種々の実施形態を構成することができる。例えば、以上説明した実施形態の全構成要素から幾つかの構成要素を削除しても良いし、異なる実施形態の構成要素を適宜組み合わせても良い。
１１・・・電極層、１２・・・記録層、１２Ａ・・・第１化合物、第１化合物層、１２Ｂ・・・第２化合物、第２化合物層、１３Ａ・・・電極層（保護層）、１３Ｂ・・・保護層、１４・・・メタル層、１５・・・ドライバ、１６・・・スキャナ、２０・・・基板、２１・・・電極層、２２・・・記録層、２３・・・基板、２４・・・プローブ、２５、２６・・・マルチプレクスドライバ、２７・・・記録ビット、３０・・・半導体チップ、３１・・・デコーダ、３２・・・読み出し回路、３３・・・メモリセル、３４・・・ダイオード、３５・・・ヒータ層、４１・・・半導体基板、４１ａ・・・Ｐ型半導体基板、４１ｂ・・・Ｎ型ウェル領域、４１ｃ・・・Ｐ型ウェル領域、４２・・・拡散層、４３・・・ゲート絶縁層、４４・・・記録層、４５・・・コントロールゲート電極、４７・・・半導体層。

Claims (5)

  1. 電圧パルスの印加によって所定の抵抗値を持つ第１の状態とこの第１の状態よりも高い抵抗値を持つ第２の状態との間を可逆的に遷移する記録層からなるメモリセルを備え、
    前記記録層は、組成式AxMyX4（0.1≦x≦1.2、2＜y≦2.9）で表される第１化合物層を含み、
    前記Aは、Mn（マンガン）、Fe（鉄）、Co（コバルト）、Ni（ニッケル）、及びCu（銅）のグループから選択される少なくとも１種類の元素であり、
    前記Mは、Al（アルミニウム）、Ga（ガリウム）、Ti（チタン）、Ge（ゲルマニウム）、及びSn（スズ）のグループから選択される少なくとも１種類の元素であり、かつ、前記Aとは異なる元素であり、
    前記Xは、O（酸素）である
    ことを特徴とする情報記録再生装置。
  2. 前記記録層に含まれる材料は、スピネル構造である
    ことを特徴とする請求項１記載の情報記録再生装置。
  3. 前記AはMn、前記MはAlであり、Al／Mn比が２以上である
    ことを特徴とする請求項１又は２記載の情報記録再生装置。
  4. 前記組成式AxMyX4のモル比x及びyの関係は「2x+3y≦8」となる
    ことを特徴とする請求項１〜３のいずれか１項記載の情報記録再生装置。
  5. 第１の方向に延びる第１の配線と、
    前記第１の方向と交差する第２の方向に延びる第２の配線と
    を備え、
    前記メモリセルは、前記第１及び第２の配線の交差部に配置され、前記第１及び第２の配線を介して前記電圧パルスが供給される
    ことを特徴とする請求項１〜４のいずれか１項記載の情報記録再生装置。
JP2009182131A 2009-08-05 2009-08-05 情報記録再生装置 Expired - Fee Related JP4908555B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009182131A JP4908555B2 (ja) 2009-08-05 2009-08-05 情報記録再生装置
US12/849,319 US20110031467A1 (en) 2009-08-05 2010-08-03 Information recording and reproducing apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009182131A JP4908555B2 (ja) 2009-08-05 2009-08-05 情報記録再生装置

Publications (2)

Publication Number Publication Date
JP2011035284A true JP2011035284A (ja) 2011-02-17
JP4908555B2 JP4908555B2 (ja) 2012-04-04

Family

ID=43534136

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009182131A Expired - Fee Related JP4908555B2 (ja) 2009-08-05 2009-08-05 情報記録再生装置

Country Status (2)

Country Link
US (1) US20110031467A1 (ja)
JP (1) JP4908555B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013026459A (ja) * 2011-07-21 2013-02-04 Toshiba Corp 不揮発性抵抗変化素子

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101965686B1 (ko) * 2012-02-27 2019-04-04 삼성전자주식회사 수직형 저항 메모리 장치의 읽기 방법
KR20130098002A (ko) * 2012-02-27 2013-09-04 삼성전자주식회사 수직형 저항 메모리 장치의 프로그램 방법
CN102709473B (zh) * 2012-06-20 2014-02-05 东北大学 一种Ru-Al共掺杂镍锡复合薄膜的制备方法
US9224461B2 (en) * 2012-11-27 2015-12-29 Intel Corporation Low voltage embedded memory having cationic-based conductive oxide element
KR20240015740A (ko) 2017-06-02 2024-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
JP7195068B2 (ja) 2017-06-26 2022-12-23 株式会社半導体エネルギー研究所 半導体装置、電子機器
WO2019003042A1 (ja) 2017-06-27 2019-01-03 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2019008483A1 (ja) 2017-07-06 2019-01-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008132899A1 (ja) * 2007-04-17 2008-11-06 Nec Corporation 抵抗変化素子及び該抵抗変化素子を含む半導体装置
JP2008310859A (ja) * 2007-06-12 2008-12-25 Toshiba Corp 情報記録再生装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006028117A1 (ja) * 2004-09-09 2006-03-16 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子とその製造方法
US7733684B2 (en) * 2005-12-13 2010-06-08 Kabushiki Kaisha Toshiba Data read/write device
KR100735525B1 (ko) * 2006-01-04 2007-07-04 삼성전자주식회사 상변화 메모리 장치
JP2009141225A (ja) * 2007-12-07 2009-06-25 Sharp Corp 可変抵抗素子、可変抵抗素子の製造方法、不揮発性半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008132899A1 (ja) * 2007-04-17 2008-11-06 Nec Corporation 抵抗変化素子及び該抵抗変化素子を含む半導体装置
JP2008310859A (ja) * 2007-06-12 2008-12-25 Toshiba Corp 情報記録再生装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013026459A (ja) * 2011-07-21 2013-02-04 Toshiba Corp 不揮発性抵抗変化素子
US9865809B2 (en) 2011-07-21 2018-01-09 Toshiba Memory Corporation Nonvolatile resistance change element

Also Published As

Publication number Publication date
JP4908555B2 (ja) 2012-04-04
US20110031467A1 (en) 2011-02-10

Similar Documents

Publication Publication Date Title
JP5351144B2 (ja) 情報記録再生装置
JP4908555B2 (ja) 情報記録再生装置
JP4792107B2 (ja) 情報記録再生装置
JP5216847B2 (ja) 情報記録再生装置
JP4791948B2 (ja) 情報記録再生装置
JP4792007B2 (ja) 情報記録再生装置
JP4792006B2 (ja) 情報記録再生装置
JP4792008B2 (ja) 情報記録再生装置
WO2009122569A1 (ja) 情報記録再生装置
JP4792010B2 (ja) 情報記録再生装置
JP4792009B2 (ja) 情報記録再生装置
JP2008251108A (ja) 情報記録再生装置
JP4792108B2 (ja) 情報記録再生装置
JP4792125B2 (ja) 情報記録再生装置
TWI396281B (zh) Information recording and reproducing device
WO2009116139A1 (ja) 情報記録再生装置
JP2008276904A (ja) 情報記録再生装置
JP2012138512A (ja) 情報記録再生装置
JP5306363B2 (ja) 情報記録再生装置
JP2008251107A (ja) 情報記録再生装置
JP2008251126A (ja) 情報記録再生装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111025

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111213

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120112

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees