JP2011030066A - 半導体集積回路 - Google Patents

Abstract

【課題】サブスレッショルドリーク電流が増大するという問題を回避しつつ、動作時における消費電力を極力低減し得る半導体集積回路を提供すること。
【解決手段】半導体集積回路は、クリティカル・パスを形成する第１のＦＦ１０３、組み合わせ回路１０４及びメインＦＦ１０５と、メインＦＦ１０５と並列に設けられる第１の遅延素子１０７及び第１のカナリアＦＦ１０８と、メインＦＦ１０５と並列に設けられる第２の遅延素子１１１及び第２のカナリアＦＦ１１２と、メインＦＦ１０５の出力と第１のカナリアＦＦ１０８の出力とを比較する第１の比較回路１０９と、メインＦＦ１０５の出力と第２のカナリアＦＦ１１２の出力とを比較する第２の比較回路１１３と、第１の比較回路１０９の出力及び第２の比較回路１１３の出力に応じて、組み合わせ回路１０４のトランジスタの閾値電圧を制御する制御回路１２０とを備える。
【選択図】図１

Description

本発明は、多様な機能を１チップに搭載した大規模なシステムＬＳＩ(Large Scale Integration）の低消費電力化技術に係り、特に、特定のブロックに対して動的に動作電圧や動作周波数を変更するＤＶＦＳ（Dynamic Voltage Frequency Scaling）技術を適用した半導体集積回路に関する。

従来からＬＳＩを低消費電力化する設計手法としてｄｅａｌ Ｖｔ／Ｖｄｄと呼ばれる技術がある。この技術は、
（１）クリティカル・パスを形成する半導体素子に関しては
・Ｖｔ ⇒閾値電圧を下げる
・Ｖｄｄ ⇒電源電圧を上げる
になるように設計し、
（２）クリティカル・パスを形成しない半導体素子に関しては
・Ｖｔ ⇒閾値電圧を上げる
・Ｖｄｄ ⇒電源電圧を下げる
になるように設計することにより、ＬＳＩの動作時のサブスレッショルドリーク電流とシステムＬＳＩの待機時のサブスレッショルドリーク電流を共に削減して、消費電力を低減するものである（特許文献１）。

また、上記内容の技術を実際のＬＳＩに適用することにより、６０〜６５％の消費電力を削減する効果が得られたという報告がなされている（非特許文献1）。

特許第３４９８６４１号明細書

David Kung他著，「Pushing ASIC Performance in a Power Envelope」, DAC 2003, ２００３年６月２日〜６日

従来、システムＬＳＩの動作時における消費電力を低減させるために、クリティカル・パスを構成している回路パスに存在するトランジスタに対して、半導体集積回路装置の製造プロセスにおいてイオン注入を行うことにより、ＮチャネルトランジスタとＰチャネルトランジスタの閾値電圧の絶対値を下げる方法が用いられてきた。この方法では、半導体集積回路の製造に際し、事前に回路シミュレーションを十分実施し、回路の温度変化、電源電圧変化、バラツキによる変化などを考慮した上で、最も条件が悪い場合においても回路が動作するようにＮチャネルトランジスタとＰチャネルトランジスタの閾値電圧を設定する必要がある。その際、最も条件が悪い場合においても回路が動作するようにクリティカル・パスの遅延時間にマージンを持たせる必要があるため、クリティカル・パスを構成している回路に存在するトランジスタの閾値電圧の絶対値が必要以上に低く設定される傾向がある。その結果、サブスレッショルドリーク電流の増大を招いていた。

クリティカル・パスを構成している回路に存在するトランジスタの閾値電圧の絶対値が必要以上に低く設定されることによりシステムＬＳＩの動作時におけるサブスレッショルドリーク電流が増大するという問題は、システムＬＳＩの低消費電力化技術であるｄｅａｌ Ｖｔ/Ｖｄｄのうち、特にｄｅａｌ Ｖｔが抱えている問題である。

本発明の目的は、サブスレッショルドリーク電流が増大するという問題を回避しつつ、動作時における消費電力を低減可能な半導体集積回路を提供することである。

本発明は、クリティカル・パスを有する半導体集積回路であって、前記クリティカル・パスを形成する互いに直列接続された第１のフリップ・フロップ（以下、「フリップ・フロップ」を「ＦＦ」という。）、組み合わせ回路及び第２のＦＦと、前記組み合わせ回路の後段に前記第２のＦＦと並列に設けられる互いに直列接続された第１の遅延回路及び第３のＦＦと、前記組み合わせ回路の後段に前記第２のＦＦと並列に設けられる互いに直列接続された第２の遅延回路及び第４のＦＦと、前記第２のＦＦの出力と前記第３のＦＦの出力とを比較する第１の比較回路と、前記第２のＦＦの出力と前記第４のＦＦの出力とを比較する第２の比較回路と、前記第１の比較回路の出力及び前記第２の比較回路の出力に応じて、前記組み合わせ回路のトランジスタの閾値電圧を制御する制御回路と、を備え、前記第１の遅延回路は、前記組み合わせ回路から入力された信号を第１の遅延時間後に出力し、前記第２の遅延回路は、前記組み合わせ回路から入力された信号を前記第１の遅延時間とは異なる第２の遅延時間後に出力する半導体集積回路を提供する。

上記半導体集積回路では、前記第１の遅延時間は、前記第１のＦＦから前記第２のＦＦまでの遅延時間の５%から３０%の値であることが望ましい。

上記半導体集積回路では、前記第２の遅延時間は、前記第１の遅延時間の１０５%から１３０%の値であることが望ましい。

上記半導体集積回路では、前記第１の比較回路の出力が２つの入力信号の“不一致”を示し、かつ、前記第２の比較回路の出力が２つの入力信号の“不一致”を示す場合、前記制御回路は、前記組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を下げるよう制御することが望ましい。

上記半導体集積回路では、前記第１の比較回路の出力が２つの入力信号の“一致”を示し、かつ、前記第２の比較回路の出力が２つの入力信号の“不一致”を示す場合、前記制御回路は、前記組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を保持するよう制御することが望ましい。

上記半導体集積回路では、前記第１の比較回路の出力が２つの入力信号の“一致”を示し、かつ、前記第２の比較回路の出力が２つの入力信号の“一致”を示す場合、前記制御回路は、前記組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を上げるよう制御することが望ましい。

上記半導体集積回路では、前記制御回路は、前記組み合わせ回路に供給される電源電圧を「上げる」、「保持する」又は「下げる」よう制御することが望ましい。

上記半導体集積回路では、前記制御回路は、前記組み合わせ回路に供給される電源電圧の初期設定を「保持する」に設定することが望ましい。

本発明は、上記半導体集積回路を有する携帯モバイル機器を提供する。

本発明に係る半導体集積回路によれば、システムＬＳＩの動作時におけるサブスレッショルドリーク電流を低減して、効果的に低消費電力化できる。

本発明の半導体集積回路の第１の実施形態の構成を示す回路図 閾値電圧が互いに異なる３つの部分空乏型ＳＯＩのＮチャネルトランジスタを有する半導体集積回路の断面図 閾値電圧が互いに異なる３つの部分空乏型ＳＯＩのＰチャネルトランジスタを有する半導体集積回路の断面図 本発明の半導体集積回路の第１の実施形態の別の構成例を示す回路図 本発明の半導体集積回路の第２の実施形態の構成を示す回路図 第１の実施形態又は第２の実施形態をＤＶＦＳ機構を搭載した半導体集積回路に適用した場合の具体的な構成例を示す回路ブロック図 第１の機能ブロック内にある内部メモリの接続形態を示す図 第２の機能ブロック内にある第２の内部メモリの接続形態を示す図 （ａ）は第２の機能ブロックの仕事量の時間経過依存性を示す図、（ｂ）は第２の機能ブロックの電源電圧（動作周波数）の時間経過依存性を示す図 （ａ）は第１の機能ブロックの仕事量の時間経過依存性を示す図、（ｂ）は第１の機能ブロックの電源電圧（動作周波数）の時間経過依存性を示す図 第２の機能ブロック内にある第２のクロック発生回路の構成を示すブロック図 第１の機能ブロック内にある第１のクロック発生回路の構成を示すブロック図 遅延パスのパス・ディレイとカウント数との関係を示す図 本発明の半導体集積回路を搭載した携帯モバイル機器の構成例を示すブロック図

以下、本発明の実施形態について、図面を参照して説明する。

（第１の実施形態）
図１は、本発明の半導体集積回路の第１の実施形態の構成を示す図である。図１に示すように、第１の実施形態の半導体集積回路は、互いに直列接続された第１のＦＦ１０３、組み合わせ回路１０４及び第２のＦＦ（以下「メインＦＦ」という。）１０５と、組み合わせ回路１０４の後段にメインＦＦ１０５と並列に設けられる互いに直列接続された第１の遅延素子１０７及び第１のカナリアＦＦ（第３のＦＦ）１０８と、組み合わせ回路１０４の後段にメインＦＦ１０５と並列に設けられる、互いに直列接続された第２の遅延素子１１１及び第２のカナリアＦＦ（第４のＦＦ）１１２と、メインＦＦ１０５の出力と第１のカナリアＦＦ１０８の出力とを比較する第１の比較回路１０９と、メインＦＦ１０５の出力と第２のカナリアＦＦ１１２の出力とを比較する第２の比較回路１１３と、第１の比較回路１０９の出力及び第２の比較回路１１３の出力に応じて、組み合わせ回路１０４のトランジスタの閾値電圧を制御する制御回路１２０とを備える。この半導体集積回路において、第１のＦＦ１０３、組み合わせ回路１０４及びメインＦＦ１０５からなる部分がクリティカル・パスを形成している。

カナリアＦＦは、タイミングエラーの発生を事前に検出する目的で利用されるＦＦである。カナリアＦＦは、メインＦＦよりもタイミング制約が厳しく設定されている。カナリアＦＦがタイミングエラーに遭遇することにより、今まさに生じようとしているタイミングエラーを事前に検出することができる。

比較回路１０９，１１３は、Ｅｘｃｌｕｓｉｖｅ−ＯＲ（不一致回路）である。

図１において、まず信号１０１はクロック信号１０２に同期して第１のＦＦ１０３に取り込まれ、組み合わせ回路１０４を経た後でメインＦＦ１０５に取り込まれる。組み合わせ回路１０４により遅延した後の信号を第１の遅延素子１０７により特定の遅延時間Ｔ１だけ遅延させた信号は、第１のカナリアＦＦ１０８に取り込まれる。そして、メインＦＦ１０５からの信号と第１のカナリアＦＦ１０８からの信号が第１の比較回路１０９によって比較される。その比較結果は比較結果信号１１０として出力され、制御回路１２０に入力される。

また、組み合わせ回路１０４により遅延した後の信号を第２の遅延素子１１１により特定の遅延時間Ｔ２だけ遅延させた信号は、第２のカナリアＦＦ１１２に取り込まれる。そして、メインＦＦ１０５からの信号と第２のカナリアＦＦ１１２からの信号とが第２の比較回路１１３によって比較される。その比較結果は比較結果信号１１４として出力され、制御回路１２０に入力される。制御回路１２０は後述するような制御信号１２１を作成する。

ここでは、第１の遅延素子１０７による特定の遅延時間Ｔ１を第１のＦＦ１０３からメインＦＦ１０５までの遅延時間の５％に設定し、第２の遅延素子１１１による特定の遅延時間Ｔ２を第１のＦＦ１０３からメインＦＦ１０５までの遅延時間の１０％に設定する。このように設定した上で、制御回路１２０は比較結果信号１１０の値と比較結果信号１１４の値の組み合わせにより、下記表１に示すように、組み合わせ回路１０４を構成するトランジスタの閾値電圧を制御する。

この制御方法を表１に示す。表１において、×と表示されているケースは、通常では存在しない場合である。つまり、比較結果信号１１０の値が“１”、かつ、比較結果信号１１４の値が“０”になるような場合は通常存在しない。また、トランジスタの閾値電圧を制御する具体的な物理的な方法の一例については、後で図２、図３を用いて説明するのでここでは説明を省略する。表中の「Ｔｒ」は「トランジスタ」の略記である（以下同様）。

比較結果信号１１０の値と比較結果信号１１４の値の組み合わせから、組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を以下のように制御することもできる。

（１）の場合:
比較結果信号１１０の値が“１”で比較結果信号１１４の値が“１”の場合、つまり、５％のマージンに対してもフェイルする場合は、現実のマージンが５％未満であるため、組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を小さくするように制御する。その結果、現実のマージンが上がる。

（２）の場合:
比較結果信号１１０の値が“０”で比較結果信号１１４の値が“１”の場合、つまり、５％のマージンに対してはパスするが、１０％のマージンに対してはフェイルする場合は、現実のマージンが５％以上１０％未満であるため、組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を保持するように制御する。

（３）の場合:
比較結果信号１１０の値が“０”で比較結果信号１１４の値が“０”の場合、つまり、１０％のマージンに対してもパスする場合は、現実のマージンが１０％以上であるため、組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を大きくするように制御する。その結果、現実のマージンが下がる。

表１を上記（１），（２），（３）の場合についてまとめると、表２のようになる。

比較結果信号１１０の値と比較結果信号１１４の値の組み合わせにより、表１及び表２のように、組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を制御することにより、当該クリティカル・パスの遅延時間のマージンを５％から１０％の間に設定することが可能となる。しかも、実際の回路のクリティカル・パスを用いて、当該クリティカル・パスの遅延時間のマージンを５％から１０％の間に設定しているので、実際の回路の温度変化、電源電圧変化、バラツキによる変化などにも対応できている。

上記の例では、第１のカナリアＦＦ１０８と第２のカナリアＦＦ１１２の２つのカナリアＦＦを有する構成について説明したが、本発明の半導体集積回路はカナリアＦＦを２つ有する構成に限定されるものではない。また、上記の例では、第１の遅延素子１０７による特定の遅延時間Ｔ１を第１のＦＦ１０３から第２のＦＦ１０５までの遅延時間の５％に設定し、第２の遅延素子１１１による特定の遅延時間Ｔ２を第１のＦＦ１０３から第２のＦＦ１０５までの遅延時間の１０％に設定するように設定しているが、この遅延時間の設定もこれらの値に限定されるものではない。

次に、組み合わせ回路を構成するトランジスタの閾値電圧を制御する物理的な方法について説明する。図２により部分空乏型ＳＯＩのＮチャネルトランジスタの閾値電圧を制御する方法について説明し、図３により部分空乏型ＳＯＩのＰチャネルトランジスタの閾値電圧を制御する方法について説明する。

図２は、閾値電圧が異なる３つの部分空乏型ＳＯＩのＮチャネルトランジスタの断面図である。図２において、２００はシリコン支持基板、２０１は埋め込み酸化膜、２０２は完全トレンチ分離領域、２０３は部分トレンチ分離領域を表している。矢印は各電極とグランド配線、基板電源配線との接続関係を示している。図中の矢印はＮチャネルトランジスタのソース電位、基板電位がそれぞれどの電位に接続されているかを示している。

図２（ａ）は、Ｎチャネルトランジスタを順方向にバイアスすることにより、Ｎチャネルトランジスタの閾値を小さくする方法を示している。図２（ａ）においては、閾値電圧が異なる３つのＮチャネルトランジスタの中で一番左に位置するＮチャネルトランジスタの閾値電圧が最も高く、右に行くにつれて基板電位が高くなる。つまり、順バイアスされることにより、各Ｎチャネルトランジスタの閾値電圧は左から右の順に小さくなっている。但し、基板電源配線ＶＳＳＵ２ ２５２の電源電位＞基板電源配線ＶＳＳＵ１ ２５１の電源電位＞グランド配線ＶＳＳ ２５０の電源電位＞基板電源配線ＶＳＳＬ１ ２４９の電源電位 ＞基板電源配線ＶＳＳＬ２ ２４８の電源電位であるものと仮定している。

図２（ｂ）は、図２（ａ）とは反対に、Ｎチャネルトランジスタを逆方向にバイアスすることにより、Ｎチャネルトランジスタの閾値を大きくする方法を示している。

図３は、閾値電圧が異なる３つの部分空乏型ＳＯＩのＰチャネルトランジスタの断面図である。図３において、２００はシリコン支持基板、２０１は埋め込み酸化膜、２０２は完全トレンチ分離領域、２０３は部分トレンチ分離領域を表している。図中の矢印は各電極と電源配線、基板電源配線との接続関係を示している。

図３（ａ）は、Ｐチャネルトランジスタを順方向にバイアスすることにより、Ｐチャネルトランジスタの閾値の絶対値を小さくする方法を示している。図３（ａ）においては、閾値電圧が異なる３つのＰチャネルトランジスタの中で一番左に位置するＰチャネルトランジスタの閾値電圧の絶対値が最も高く、右に行くにつれて基板電位が高くなる。つまり、順バイアスされることにより、各Ｐチャネルトランジスタの閾値電圧の絶対値は左から右の順に小さくなっている。但し、基板電源配線ＶＤＤＬ２ ２６２の電源電位＜基板電源配線ＶＤＤＬ１ ２６１の電源電位＜電源配線ＶＤＤ ２６０の電源電位＜基板電源配線ＶＤＤＵ１ ２５９の電源電位＜基板電源配線ＶＤＤＵ２ ２５８の電源電位 であるものと仮定している。

図３（ｂ）は、図３（ａ）とは反対に、Ｐチャネルトランジスタを逆方向にバイアスすることにより、Ｐチャネルトランジスタの閾値の絶対値を大きくする方法を示している。

図２（ａ）、図３（ａ）のように部分空乏型ＳＯＩのＮチャネルトランジスタ、Ｐチャネルトランジスタにおいては、基板バイアス効果を利用して、順バイアスの場合だけ説明したが、ＶＳＳ以下の電位、ＶＤＤ以上の電位が利用可能であれば、図２（ｂ）、図３（ｂ）のように逆バイアス効果を利用してもトランジスタの閾値を変えることができる。

以上の例では、ＳＯＩ基板を用いた場合について説明した。しかし、トランジスタごとに閾値電圧を変えることに拘らなければＳＯＩ基板に限定されない。通常のシリコン基板を用いた半導体集積回路においても、基板バイアス効果を利用して目的とする領域にあるトランジスタ群の閾値電圧を変えることができるので、本発明を適用できる。

図１においては、グランド配線ＶＳＳ２５０の電源電位以下の基板電源配線ＶＳＳＬ１ ２４９の電源電位を使用しているが、グランド配線ＶＳＳ以下の電位を使用できないような場合は、図４のように、基板電源配線ＶＳＳＵ２ ２５２の電源電位、基板電源配線ＶＳＳＵ１ ２５１の電源電位、グランド配線ＶＳＳ ２５０の電源電位の組み合わせを用いることも可能である。

（第２の実施形態）
図５は、本発明の半導体集積回路の第２の実施形態の構成を示す図である。第２の実施形態の半導体集積回路は、第１から第３の３つのカナリアＦＦ１０８，１１２，１１６を備えている。

図５において、まず信号１０１はクロック信号１０２に同期してＦＦ１０３に取り込まれ、組み合わせ回路１０４を経た後でメインＦＦ１０５に取り込まれる。組み合わせ回路１０４により遅延した後の信号を第１の遅延素子１０７により特定の遅延時間Ｔ１だけ遅延させた信号は、第１のカナリアＦＦ（第３のＦＦ）１０８に取り込まれる。そして、メインＦＦ１０５からの信号と第１のカナリアＦＦ１０８からの信号とが第１の比較回路１０９によって比較される。その比較結果は比較結果信号１１０として出力され、制御回路１３０に入力される。

また、組み合わせ回路１０４により遅延した後の信号を、第２の遅延素子１１１により特定の遅延時間Ｔ２だけ遅延させた信号は、第２カナリアＦＦ（第４のＦＦ）１１２に取り込まれる。そして、メインＦＦ１０５からの信号と第２カナリアＦＦ１１２からの信号とが第２の比較回路１１３によって比較される。その比較結果は比較結果信号１１４として出力され、制御回路１３０に入力される。

また、組み合わせ回路１０４により遅延した後の信号を、第３の遅延素子１１５により特定の遅延時間Ｔ３だけ遅延させた信号は、第３のカナリアＦＦ（第５のＦＦ）１１６に取り込まれる。そして、メインＦＦ１０５からの信号と第３のカナリアＦＦ１１６からの信号とが第３の比較回路１１７によって比較される。その比較結果は比較結果信号１１８として出力され、制御回路１３０に入力される。制御回路１３０は後述するような制御信号１３１を生成する。

ここでは、第１の遅延素子１０７による特定の遅延時間ＴＴ１を第１のＦＦ１０３からメインＦＦ１０５までの遅延時間の５％に設定し、第２の遅延素子１１１による特定の遅延時間ＴＴ２を第１のＦＦ１０３からメインＦＦ１０５までの遅延時間の１０％に設定し、第３の遅延素子１１５による特定の遅延時間ＴＴ３を第１のＦＦ１０３からメインＦＦ１０５までの遅延時間の１５％に設定する。このように設定した上で、制御回路１３０は比較結果信号１１０の値、比較結果信号１１４の値、比較結果信号１１８の値の組み合わせにより、以下に示す表３のように、組み合わせ回路１０４を構成するトランジスタの閾値電圧を制御する。

表３において、×と表示されているケースは、通常では存在しない場合である。表３に示すように、４つのケースが通常では存在しない。

比較結果信号１１０の値、比較結果信号１１４の値及び比較結果信号１１８の値の組み合わせによる組み合わせ回路を構成するトランジスタの閾値電圧の絶対値の制御の方法は以下のようにまとめることもできる。

（１）の場合:
比較結果信号１１０の値が“１”、比較結果信号１１４の値が“１”、比較結果信号１１８の値が“１”の場合、つまり、５％のマージンに対してもフェイルする場合は、現実のマージンが５％未満であるため、組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を小さくするように制御する。その結果、現実のマージンが上がる。

（２）の場合:
比較結果信号１１０の値が“０”、比較結果信号１１４の値が“１”、比較結果信号１１８の値が“１”の場合、つまり、５％のマージンのみパスする場合は、現実のマージンが５％以上１０％未満であるため、組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を小さくするように制御する。その結果、現実のマージンが上がる。

（３）の場合:
比較結果信号１１０の値が“０”、比較結果信号１１４の値が“０”、比較結果信号１１８の値が“１”の場合、つまり、１０％までのマージンがパスする場合は、現実のマージンが１０％以上１５％未満であるため、組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を保持するように制御する。

（４）の場合:
比較結果信号１１０の値が“０”、比較結果信号１１４の値が“０”、比較結果信号１１８の値が“０”の場合、つまり、１５％までのマージンがパスする場合は、現実のマージンが１５％以上あるため、組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を大きくするように制御する。その結果、現実のマージンが下がる。

比較結果信号１１０の値、比較結果信号１１４の値及び比較結果信号１１８の値の組み合わせにより、表３及び表４のように、組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を制御することにより、当該クリティカル・パスのマージンを１０％から１５％の間に設定することが可能となる。

本発明の回路構成をＤＶＦＳ機構を搭載した半導体集積回路に適用する場合、数多くのクリティカル・パスにおいて、クリティカル・パスの度合いの厳しいものには図５の構成を使用し、クリティカル・パスの度合いがそれほど厳しくないものには図１の構成を使用するなどの工夫が必要になるであろう。

（第３の実施形態）
図６は、第１の実施形態又は第２の実施形態をＤＶＦＳ機構を搭載した半導体集積回路に適用した場合の具体的な構成例を示す回路ブロック図である。ここでは、まずＤＶＦＳ機構を搭載した半導体集積回路３００について詳細に説明する。その後に、本発明をＤＶＦＳ機構を搭載した半導体集積回路に適用する方法について説明する。

図６において、半導体集積回路３００は、汎用ＣＰＵを想定した第１の機能ブロック４１０、第２の機能ブロック４２０、第３の機能ブロック４３０、第４の機能ブロック４４０、第５の機能ブロック４５０、ＳＤＲＡＭ３３０を制御するＳＤＲＡＭ制御回路３３１、ＤＭＡコントローラ３３２、周辺Ｉ／Ｏ群３３３を制御するＩ／Ｏ制御回路３３４、第１の機能ブロック４１０及びＩ／Ｏ制御回路３３４側に配置されたローカルバス４６１、第２の機能ブロック４２０側に配置されたローカルバス４６２、第３の機能ブロック４３０側に配置されたローカルバス４６３、第４の機能ブロック４４０側に配置されたローカルバス４６４、第５の機能ブロック４５０側に配置されたローカルバス４６５、ローカルバス４６１とローカルバス４６２〜４６５との間に配置されたグローバルバス４６６、ローカルバス４６１とグローバルバス４６６とを接続するバスブリッジ４７１、ローカルバス４６２とグローバルバス４６６とを接続するバスブリッジ４７２、ローカルバス４６３とグローバルバス４６６とを接続するバスブリッジ４７３、ローカルバス４６４とグローバルバス４６６とを接続するバスブリッジ４７４、ローカルバス４６５とグローバルバス４６６とを接続するバスブリッジ４７５、外部から入力されるクロック３５１を基にして逓倍したクロックを生成するクロック発生回路３５２、及び外部電源４８０をもとに各部に所定電源を供給する電源レギュレータ４８１を備えて構成される。

第１の機能ブロック４１０は、第１のシステム・クロック（ｆ_ＣＬＫ１）４１４を生成する第１のクロック発生回路４１１と、第１の内部メモリ４１２と、第１のシステム・クロック（ｆ_ＣＬＫ１）４１４と第２のシステム・クロック（ｆ_ＣＬＫ２）４２４と第３のシステム・クロック（ｆ_ＣＬＫ３）４３４と第４のシステム・クロック（ｆ_ＣＬＫ４）４４４と第５のシステム・クロック（ｆ_ＣＬＫ５）４５４のいずれかのクロックを選択し、第１の内部メモリ４１２に供給するセレクタ４１３とを備えて構成される。

また、第２の機能ブロック４２０は、第２のシステム・クロック（ｆ_ＣＬＫ２）４２４を生成する第２のクロック発生回路４２１と、第２の内部メモリ４２２と、第１のシステム・クロック（ｆ_ＣＬＫ１）４１４と第２のシステム・クロック（ｆ_ＣＬＫ２）４２４と第３のシステム・クロック（ｆ_ＣＬＫ３）４３４と第４のシステム・クロック（ｆ_ＣＬＫ４）４４４と第５のシステム・クロック（ｆ_ＣＬＫ５）４５４のいずれかのクロックを選択し、第２の内部メモリ４２２に供給するセレクタ４２３とを備えて構成される。

第３の機能ブロック４３０、第４の機能ブロック４４０及び第５の機能ブロック４５０の構成も第１の機能ブロック４１０及び第２の機能ブロック４２０と同様である。

クロック発生回路３５２は、システム・クロック３５３を生成し、生成したシステム・クロック３５３を、第１の機能ブロック４１０内の第１のクロック発生回路４１１、第２の機能ブロック４２０内の第２のクロック発生回路４２１、第３の機能ブロック４３０内の第２のクロック発生回路４３１、第４の機能ブロック４４０内の第２のクロック発生回路４４１、第５の機能ブロック４５０内の第２のクロック発生回路４５１、ＳＤＲＡＭ制御回路３３１、及びＤＭＡコントローラ３３２にそれぞれ供給する。

第１の機能ブロック４１０内にある回路に供給される第１のシステム・クロック（ｆ_ＣＬＫ１）４１４は、第１の機能ブロック４１０内にある第１のクロック発生回路４１１で生成される。また、第２の機能ブロック４２０内にある回路に供給される第２のシステム・クロック（ｆ_ＣＬＫ２）４２４は、第２の機能ブロック４２０内にある第２のクロック発生回路４２１で生成され、第３の機能ブロック４３０内にある回路に供給される第３のシステム・クロック（ｆ_ＣＬＫ３）４３４は、第３の機能ブロック４３０内にある第３のクロック発生回路４３１で生成され、第４の機能ブロック４４０内にある回路に供給される第４のシステム・クロック（ｆ_ＣＬＫ４）４４４は、第４の機能ブロック４４０内にある第４のクロック発生回路４４１で生成され、第５の機能ブロック４５０内にある回路に供給される第５のシステム・クロック（ｆ_ＣＬＫ５）４５４は、第５の機能ブロック４５０内にある第５のクロック発生回路４５１で生成される。

また、図６には示されていないが第１の機能ブロック４１０内にある第１のクロック発生回路４１１で生成された第１のシステム・クロック４１４は、セレクタ４１３に供給されるだけでなく、第２から第５の機能ブロック４２０〜４５０内にあるセレクタ４２３からセレクタ４５３にも供給される。このことは他のシステム・クロックにおいても同様である。

電源レギュレータ４８１は、電源配線４８２〜４８６を通して、第１の機能ブロック４１０、第４の機能ブロック２２０、第３の機能ブロック４３０、第４の機能ブロック４４０、及び第５の機能ブロック４５０にそれぞれ電力を供給する。

本実施の形態では、全体の制御手順は、汎用ＣＰＵを想定した第１の機能ブロック４１０内の内部メモリ４１２に保存されているメインプログラムに記載されており、処理能力を要するＡＶ関連の処理手順などは、多機能ＤＳＰを想定した第２から第５の機能ブロック４２０〜４５０内の内部メモリ４２２〜４５２に保存されているサブプログラムに記載されている。この意味からも、半導体集積回路３００の仕事全体の管理を行っているのは汎用ＣＰＵを想定した第１の機能ブロック４１０である。

以下、上述のように構成された半導体集積回路３００の動作について説明する。第１の機能ブロック４１０内にある第１のクロック発生回路４１１は、内部のＰＬＬ回路を用いて、半導体集積回路３００に供給されたシステム・クロック３５３を基に第１の機能ブロック４１０の時間によって処理量が変化する演算を行うために必要な第１のシステム・クロック４１４を生成する。

同様に、第２の機能ブロック４２０内にある第２のクロック発生回路４２１は、第２の機能ブロック４２０の時間によって処理量が変化する演算を行うために必要な第２のシステム・クロック４２４を生成し、第３の機能ブロック４３０内の第３のクロック発生回路４３１は、第３の機能ブロック４３０の時間によって処理量が変化する演算を行うために必要な第３のシステム・クロック４３４を生成する。また、第４の機能ブロック４４０内にある第４のクロック発生回路４４１は、第４の機能ブロック４４０の時間によって処理量が変化する演算を行うために必要な第４のシステム・クロック４４４を生成し、第５の機能ブロック４５０内の第５のクロック発生回路４５１は、第５の機能ブロック４５０の時間によって処理量が変化する演算を行うために必要な第５のシステム・クロック４５４を生成する。

汎用ＣＰＵである第１の機能ブロック４１０は、大容量の内部メモリ４１２を有し、この汎用ＣＰＵである第１の機能ブロック４１０内にあるスケジューラ（図示せず）が半導体集積回路３００全体の動作を統括している。このスケジューラは、具体的には汎用ＣＰＵによるメインプログラムの実行により実現される。

第１の機能ブロック４１０は、上記メインプログラムを実行して半導体集積回路３００全体の動作を統括するために、内部メモリ４１２に以下の情報を格納する。すなわち、第１の機能ブロック４１０の内部メモリ４１２は、第２の機能ブロック４２０がどのような時間からどのような仕事量の仕事をするためにどのような能力で処理しなければならず、そのためには第２の機能ブロック４２０がどのような周波数で動作し、その動作周波数で第２の機能ブロック４２０が動作するためにはどのような電源電圧に設定する必要があるかを指示する情報や、第３の機能ブロック４３０がどのような時間からどのような仕事量の仕事をするためにどのような能力で処理しなければならないか、そのためには第３の機能ブロック４３０がどのような周波数で動作し、その動作周波数で第３の機能ブロック４３０が動作するためにはどのような電源電圧に設定する必要があるかを指示する情報や、第４の機能ブロック４４０がどのような時間からどのような仕事量の仕事をするためにどのような能力で処理しなければならないか、そのためには第４の機能ブロック４４０がどのような周波数で動作し、その動作周波数で第４の機能ブロック４４０が動作するためにはどのような電源電圧に設定する必要があるかを指示する情報や、第５の機能ブロック４５０がどのような時間からどのような仕事量の仕事をするためにどのような能力で処理しなければならないか、そのためには第５機能ブロック４５０がどのような周波数で動作し、その動作周波数で第５の機能ブロック４５０が動作するためにはどのような電源電圧に設定する必要があるかを指示する情報を有している。

第１の機能ブロック４１０、第２の機能ブロック４２０、第３の機能ブロック４３０、第４の機能ブロック４４０、及び第５の機能ブロック４５０の電源電圧は、内蔵された電源レギュレータ４８１により生成され、各機能ブロックに対して第１の機能ブロック４１０に電源配線４８２が、第２の機能ブロック４２０に電源配線４８３が、第３の機能ブロック４３０に電源配線４８４が、第４の機能ブロック４４０に電源配線４８５が、第５の機能ブロック４５０に電源配線４８６がそれぞれ配線される。

図７は、上記第１の機能ブロック４１０内にある内部メモリ４１２の接続形態を示す図、図８は、上記第２の機能ブロック４２０内にある第２の内部メモリ４２２の接続形態を示す図である。

図７において、符号４１２は、第１の機能ブロック４１０内にある内部メモリであり、符号４９１Ａはチップセレクト信号、符号４９２Ａはアウトプットイネーブル信号、符号４９３Ａはリード／ライト信号、符号４９４Ａはアドレス信号、符号４９５Ａは、データ信号、符号４９６Ａはローカルバスである。符号４１４は第１の機能ブロック４１０内にある回路に供給される第１のシステム・クロック、符号４２４は第２の機能ブロック４２０内にある回路に供給される第２のシステム・クロック、符号４３４は第３の機能ブロック４３０内にある回路に供給される第３のシステム・クロック、符号４４４は第４の機能ブロック４４０内にある回路に供給される第４のシステム・クロック、符号４５４は第５の機能ブロック４５０内にある回路に供給される第５のシステム・クロックである。符号４１３はセレクタ、符号４９７Ａはセレクタ４１３の制御信号である。符号４９８Ａは、制御信号４９７Ａに従ってセレクタ４１３により選択された、第１から第５のシステム・クロック４１４〜４５４のうちのいずれかである。

また、図８において、符号４２２は第２の機能ブロック４１０内にある内部メモリ、符号４９１Ｂはチップセレクト信号、符号４９２Ｂはアウトプットイネーブル信号、符号４９３Ｂはリード／ライト信号、符号４９４Ｂはアドレス信号、符号４９５Ｂはデータ信号、符号４９６Ｂはローカルバスである。符号４１４は第１の機能ブロック４１０内にある回路に供給される第１のシステム・クロック、符号４２４は第２の機能ブロック４２０内にある回路に供給される第２のシステム・クロック、符号４３４は第３の機能ブロック４３０内にある回路に供給される第３のシステム・クロック、符号４４４は第４の機能ブロック４４０内にある回路に供給される第４のシステム・クロック、符号４５４は第５の機能ブロック４５０内にある回路に供給される第５のシステム・クロックである。符号４２３はセレクタ、符号４９７Ｂはセレクタ４２３の制御信号である。符号４９８Ｂは、制御信号４９７Ｂに従ってセレクタ４２３により選択された、第１〜第５のシステム・クロック４１４〜４５４のうちのいずれかである。

〔第１の機能ブロック４１０内のデータ信号を第２の機能ブロック４２０内にある内部メモリ４２２に書き込む動作〕
第１の機能ブロック４１０が主導権をとって、第１の機能ブロック４１０内にあるデータ信号を、第２の機能ブロック４２０内にある内部メモリ４２２に書き込む場合には、第２の機能ブロック４２０内にある内部メモリ４２２が第２の機能ブロック４２０内にある回路によって使用されていないことを確認した後、セレクタ４２３の制御信号４９７Ｂ（図８参照）を制御して、内部メモリ４２２に供給されるシステム・クロック４９８Ｂが第１のシステム・クロック（ｆ_ＣＬＫ１）４１４となるように設定する。そして、チップセレクト信号４９１Ｂを“Ｈ”に設定し、リード／ライト信号４９３Ｂを“ライト状態”に設定し、第２の機能ブロック４２０内にある内部メモリ４２２のアドレス４９４Ｂを設定し、バスブリッジ４７１及びバスブリッジ４７２を制御してローカルバス４６１、グローバルバス４６６、ローカルバス４６２経由で第１の機能ブロック４１０内にあるデータ信号４９５Ａを第２の機能ブロック４２０内にある内部メモリ４２２のデータ信号４９５Ｂへ送る。そして、しかる後にデータ信号４９５Ｂを第２の機能ブロック４２０内にある内部メモリ４２２に書き込む。

〔第２の機能ブロック４２０内にある第２の内部メモリ４２２のデータ信号を第１の機能ブロック４１０内の第１の内部メモリ４１２に読み出す動作〕
第１の機能ブロック４１０が主導権をとって、第１の機能ブロック４１０内へ第２の機能ブロック４２０内にある内部メモリ４２２のデータ信号を読み出す場合には、第２の機能ブロック４２０内にある内部メモリ４２２が第２の機能ブロック４２０内にある回路によって使用されていないことを確認した後、セレクタ４１３の制御信号４９７Ａ（図７参照）を制御して、内部メモリ４１２に供給されるシステム・クロック４９８Ａとして第１のシステム・クロック４１４が選択されるように設定するとともに、チップセレクト信号４９１Ａを“Ｈ”に、リード／ライト信号４９３Ａを“リード状態”にそれぞれ設定し、第２の機能ブロック４２０内にある内部メモリ４２２２のアドレス４９４Ａを読み出したい領域のアドレスに設定する。そして、バスブリッジ４７２及びバスブリッジ４７１を制御して、ローカルバス４６２、グローバルバス４６６、ローカルバス４６１経由で第２の機能ブロック４２０内の内部メモリ２２２内に記憶されているデータ信号を第１の機能ブロック４１０内に読み出す。

また、第２の機能ブロック４１０が主導権をとって、第２の機能ブロック４２０内にあるデータ信号を第１の機能ブロック４１０内にある内部メモリ４１２に書き込みたい場合や、第２の機能ブロック４２０内へ第１の機能ブロック４１０内にある内部メモリ４１２のデータ信号を読み出す場合も上記と同様にすることにより実現できる。

以上では、第１の機能ブロック４１０と第２の機能ブロック４２０相互でのデータの書き込み、読み出しについて説明してきたが、第１の機能ブロック４１０、第２の機能ブロック４２０、第３の機能ブロック４３０、第４の機能ブロック４４０、及び第５の機能ブロック４５０相互でのデータの書き込み読み出しも同様に実現できる。但し、本実施の形態では、第１の機能ブロック４１０が汎用ＣＰＵであり、それ以外の第２の機能ブロック４２０、第３の機能ブロック４３０、第４の機能ブロック４４０、第５の機能ブロック４５０は多機能ＤＳＰであると仮定しているので、あくまで本実施の形態にあっては第１の機能ブロック４１０である汎用ＣＰＵが半導体集積回路３００全体の動作を管理している。したがって、第１の機能ブロック４１０、第２の機能ブロック４２０、第３の機能ブロック４３０、第４の機能ブロック４４０、第５の機能ブロック４５０間での相互でのデータの書き込み読み出しにおいても、基本的には、汎用ＣＰＵである第１の機能ブロック４１０の管理の下、汎用ＣＰＵである第１の機能ブロック４１０の指示に従って、第２の機能ブロック４２０、第３の機能ブロック４３０、第４の機能ブロック４４０、及び第５の機能ブロック４５０は相互のデータの書き込み、読み出しを行っている。

図９（ａ）は、第２の機能ブロック４２０の仕事量の時間経過依存性を示す図である。図９（ｂ）は、第２の機能ブロック４２０の電源電圧（動作周波数）の時間経過依存性を示す図である。また、図１０（ａ）は、第１の機能ブロック４１０の仕事量の時間経過依存性を示す図である。図１０（ｂ）は、第１の機能ブロック４１０の電源電圧（動作周波数）の時間経過依存性を示す図である。

図９（ａ），（ｂ）に例示するように、第２の機能ブロック４２０は、時間ｔ０からｔ１の間は仕事２１を電源電圧ＶＤＤ２１、動作周波数ｆ_ＣＬＫ２１で行い、時間ｔ１からｔ２の間は仕事２２を電源電圧ＶＤＤ２２、動作周波数ｆ_ＣＬＫ２２で行い、時間ｔ２からｔ３の間は仕事２３を電源電圧ＶＤＤ２３、動作周波数ｆ_ＣＬＫ２３で行い、時間ｔ３からｔ４の間は仕事２４を電源電圧ＶＤＤ２４、動作周波数ｆ_ＣＬＫ２４で行うように、仕事のスケジュールが汎用ＣＰＵである第１の機能ブロック４１０によって管理されている。

図１０（ａ），（ｂ）に例示するように、第１の機能ブロック４１０は、時間ｔ０からｔ１の間は仕事１１を電源電圧ＶＤＤ１１、動作周波数ｆ_ＣＬＫ１１で行い、時間ｔ１からｔ２の間は仕事１２を電源電圧ＶＤＤ１２、動作周波数ｆ_ＣＬＫ１２で行い、時間ｔ２からｔ３の間は仕事１３を電源電圧ＶＤＤ１３、動作周波数ｆ_ＣＬＫ１３行うように、仕事のスケジュールを第１の機能ブロック４１０自体によって自己管理している。

図９と図１０とを比較して分かるように、第１の機能ブロック４１０内にある第１のクロック発生回路４１１で生成され、第１の機能ブロック４１０内にある回路に供給される第１のシステム・クロック４１４の周波数は、第１の機能ブロック４１０内で行われる仕事の演算処理量に依存して決まる。同様に、第２の機能ブロック４２０内にある第２のクロック発生回路４２１で生成され、第２の機能ブロック４２０内にある回路に供給される第２のシステム・クロック４２４の周波数は、第２の機能ブロック４２０内で行われる仕事の演算処理量に依存して決まる。したがって、第１のシステム・クロック４１４の周波数と第２のシステム・クロック４２４の周波数との間に明確な相関はない。

図１１は、第２の機能ブロック４２０内にある第２のクロック発生回路４２１の構成を示すブロック図である。図１１において、第２のクロック発生回路４２１は、クロック発生回路３５２で生成されたシステム・クロック３５３と分周回路出力とを位相比較する位相検出器３８１、ループフィルタ３８２、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）３８３、及びＶＣＯ３８３からの出力信号の周波数をＮ／Ｍ倍（但し、Ｍ＞Ｎ）に分周する分周回路３８４Ａとを備えて構成される。また、符号３８５Ａは汎用ＣＰＵを想定する第１の機能ブロック４１０からの制御信号、符号４２４は第２の機能ブロック４２０内にある第２のクロック発生回路４２１で生成された第２のシステム・クロック（ｆ_ＣＬＫ２）である。

第２のクロック発生回路４２１は、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路３８６を構成しており、クロック発生回路３５２で生成されたシステム・クロック３５３に同期した第２のシステム・クロック４２４を生成している。しかも、第２のシステム・クロック４２４の動作周波数は汎用ＣＰＵを想定する第１の機能ブロック４１０からの制御信号３８５Ａで希望する周波数に設定できる。例えば、クロック発生回路３５２で生成されたシステム・クロック３５３の周波数をｆ_{ＣＬＫ_３５３}，クロック発生回路３５２で生成されたシステム・クロック３５３に同期した第２のシステム・クロック４２４の周波数をｆ_{ＣＬＫ_４２４}、汎用ＣＰＵを想定する第１の機能ブロック４１０からの制御信号３８５Ａで設定されるＶＣＯ３８３からの出力信号の周波数の分周比率をＮ／Ｍとすると、以下の関係が成立する。
ｆ_{ＣＬＫ_４２４}×Ｎ／Ｍ＝ｆ_{ＣＬＫ_３５３} …（１）
したがって、
ｆ_{ＣＬＫ_４２４}＝ｆ_{ＣＬＫ_３５３}×Ｍ／Ｎ …（２）
の関係が成立する。

以上のように、第２のクロック発生回路４２１によってクロック発生回路３５２で生成されたシステム・クロック３５３に同期した第２のシステム・クロック４２４は、汎用ＣＰＵを想定する第１の機能ブロック４１０からの制御信号３８５Ａによって自由に制御することができる。

図１２は、第１の機能ブロック４１０内にある第１のクロック発生回路４１１の構成を示すブロック図である。図１１と同一構成部分には同一符号を付している。第１のクロック発生回路４１１は、制御信号３８５Ｂが自分自身のブロック内からの信号であること以外は第２のクロック発生回路４２１と同様な構成になっている。

以上の関係をまとめると、第１の機能ブロック４１０内にある第１のクロック発生回路４１１によって、第１の機能ブロック４１０の時間によって処理量が変化する演算を行うために必要な第１のシステム・クロック４１４が第１のクロック発生回路４１１を用いて半導体集積回路３００のシステム・クロック３５３から生成され、第２の機能ブロック４２０内にある第２のクロック発生回路４２１によって、第２の機能ブロック４２０の時間によって処理量が変化する演算を行うために必要な第２のシステム・クロック４２４が第２のクロック発生回路４２１を用いて、半導体集積回路３００のシステム・クロック３５３から生成される。

汎用ＣＰＵである第１の機能ブロック４１０は、大容量の第１の内部メモリ４１２を有し、この第１の機能ブロック４１０が半導体集積回路３００全体の動作を統括している。本実施の形態においては、第２の機能ブロック４２０がどのような順序で、どのような仕事を行うかの具体的なスケジュールが大容量の内部メモリ４１２内にプログラムとして格納されている。さらに、内部メモリ４１２には、そのプログラムを実行する過程で第２の機能ブロック４２０がどのような時間からどのような仕事量の仕事をするためにどのような能力で処理しなければならず、そのためには第２機能ブロック４２０がどのような周波数で動作し、その動作周波数で第２の機能ブロック４２０が動作するためにはどのような電源電圧で動作しなければならないかを指示する情報が格納されている。

次に、第１の機能ブロック４１０が第２の機能ブロック４２０の電源電圧と動作周波数を如何に制御するかを具体的に説明する。

第２の機能ブロック４２０がどのような仕事をするかを規定する情報は、第１の機能ブロック４１０の内部メモリ４１２に動作プログラムとして格納されている。第１の機能ブロック４１０は、上記動作プログラムにより、第２の機能ブロック４２０は時間ｔ０から仕事２１（図９参照）を実行することを読み取る。次に、その仕事２１に相応しい電源電圧ＶＤＤ２１、動作周波数ｆ_ＣＬＫ２１、前記式（２）に述べたＭ／Ｎを前記動作プログラムとは別の特定領域に保存された表５から読み出す。

この表５は、動作プログラムに記載されているそれぞれの仕事内容を事前に検討し、それぞれの仕事を第２の機能ブロック４２０の多機能ＤＳＰに行わせる場合どのような動作周波数を必要として、そのためにはどのような電源電圧に設定する必要があるかに対する綿密なシミュレーションに基づいて決定されている。まず、第１の機能ブロック４１０は内蔵された電源レギュレータ４８１に指示して、第２の機能ブロック４２０に電源電圧ＶＤＤ２を供給する。

次に、第１の機能ブロック４１０は、図１１に示す制御信号３８５を介して第２のクロック発生回路４２１のＶＣＯ３８３からの出力信号の周波数をＮ／Ｍ倍（但し、Ｍ＞Ｎ）に分周する回路にしかるべきＭ／Ｎの具体的な値を書き込む。第２のクロック発生回路４２１はＰＬＬ回路３８６のセットアップ時間を経過後に安定した動作周波数ｆ_ＣＬＫ２に設定される。但し、以上の設定に要する時間は仕事２１に要する時間に比して僅かであるので、図９には示していない。

第２の機能ブロック４２０の電源電圧ＶＤＤ２と動作周波数ｆ_ＣＬＫ２が安定するに必要な時間経過後に、第１の機能ブロック４１０は第２の機能ブロック４２０が仕事２１の開始を許可するので、第２の機能ブロック４２０は仕事２１を開始する。第２の機能ブロック４２０は、仕事２１が完了したときには、「仕事２１が完了したとの情報」を仕事全体の管理している第１の機能ブロック４１０に報告する。勿論、第２の機能ブロック４２０は仕事２１が完了したときには、「仕事２１が完了したとの情報」を仕事全体の管理している第１の機能ブロック４１０に報告することに代えて、第２の機能ブロック４２０が「仕事２１が完了したとの情報」をフラグとして、特定のレジスタに記録して、第１の機能ブロック４１０が上記レジスタを見に行くような仕組みでもよい。

以上の説明では各機能ブロックにおいて、それぞれの仕事内容に対応して多機能ＤＳＰにとってどのような電源電圧に設定し、かつ、どのような動作周波数に設定するかは事前に綿密なシミュレーションによって決定すると記述した。ある仕事を実施する間は動作周波数を一定と想定すると、多機能ＤＳＰの動作にマージンを持たせるには動作電源電圧値にマージンを持たせることになる。

機能ブロックの仕事に応じて、機能ブロックに対する電源電圧と動作周波数を事前の綿密なシミュレーションによって決定したとしても、回路の温度変化、電源電圧変化、バラツキによる変化などを考慮して、最も条件が悪い場合においても回路が動作するようにＮチャネルトランジスタとＰチャネルトランジスタの閾値電圧を設定するようにするとマージンを大きく設定する必要があった。このために消費電力は増大していた。本発明の回路構成を、第３の実施形態のようなＤＶＦＳ機構を搭載した半導体集積回路に適用することにより、ＤＶＦＳ機構を搭載したｄｅａｌ Ｖｔ技術を用いた低消費電力の半導体集積回路を実現することができる。

なお、第１の実施形態又は第２の実施形態を活用する半導体集積回路は第３の実施形態に限るものではない。例えば、第３の実施形態においては、第２の機能ブロックから第５の機能ブロックすべてを“多機能ＤＳＰ”として定義したが、ある機能ブロックは演算中心の処理を実行するだけで一般的にいう“ＤＳＰ”に該当しない場合も含まれる。また、“多機能ＤＳＰ”を想定した機能ブロックとして第２から第５の４つの機能ブロックがある場合について説明してきたが、この数は勿論４つに限定されるものではない。

（第４の実施形態）
図１４は、第１から第３のいずれかの実施形態の半導体集積回路を搭載した電子回路装置の一例を示す図である。図１４に示す電子回路装置は、ＭＰＥＧの動画処理機能を有するカメラ付携帯電話のシステム構成の一例を示している。図１４に示す電子回路装置は、ＲＦ／ＩＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ／Ｉｎｔｅｒｍｉｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）部６０１、アナログ・ベースバンド部６０２、マイク６０３、スピーカ６０４、電源ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）６０５、デジタル・ベースバンドＬＳＩ６０６、アプリケーション・プロセサ６０７、ＭＰＥＧ４動画処理用のコンパニオンＬＳＩ（動画処理ＭＰＥＧ−４）６０８、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサ・モジュール６０９、カラーＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）６１０、及びメモリ６１１を有して構成されている。メモリ６１１は、フラッシュ・メモリやＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などで構成される。

近年はＬＳＩの集積度が向上し、デジタル・ベースバンドＬＳＩ６０６、アプリケーション・プロセサ６０７、ＭＰＥＧ４動画処理用のコンパニオンＬＳＩ６０８を一チップ化している場合も多い。第１から第３のいずれかの実施形態に示した低消費電力型の半導体集積回路を搭載する電子機器としては、図１４のようなＭＰＥＧの動画処理機能を有するカメラ付携帯電話に含まれるデジタル・ベースバンドＬＳＩ６０６、アプリケーション・プロセサ６０７、ＭＰＥＧ４動画処理用のコンパニオンＬＳＩ３０８を一チップ化したＬＳＩのようなものが適している。

携帯モバイル機器の多機能化が進み、今後フルハイビジョンの動画を扱える電子機器も増加するであろう。このような時代背景から携帯モバイル機器に対する低消費電力化の要望はますます増加するであろう。本発明に係る半導体集積回路をさまざまな携帯モバイル機器に適用することにより、これらの機器に対する低消費電力化の要望を実現できる。

１０１ 信号
１０２ クロック信号
１０３，１０５，１０８，１１２，１１６ フリップ・フロップ
１０４ 組み合わせ回路
１０７，１１１，１１５ 遅延素子
１０９，１１３，１１７ 比較回路
１０６，１１０，１１４，１１８ 比較結果信号
２４８ 基板電源配線ＶＳＳＬ２の電源電位
２４９ 基板電源配線ＶＳＳＬ１の電源電位
２５０ グランド配線ＶＳＳの電源電位
２５１ 基板電源配線ＶＳＳＵ１の電源電位
２５２ 基板電源配線ＶＳＳＵ２の電源電位
２５８ 基板電源配線ＶＤＤＵ２の電源電位
２５９ 基板電源配線ＶＤＤＵ１の電源電位
２６０ 電源配線ＶＤＤの電源電位
２６１ 基板電源配線ＶＤＤＬ１の電源電位
２６２ 基板電源配線ＶＤＤＬ２の電源電位

Claims (9)

1. クリティカル・パスを有する半導体集積回路であって、
   前記クリティカル・パスを形成する互いに直列接続された第１のフリップ・フロップ、組み合わせ回路及び第２のフリップ・フロップと、
   前記組み合わせ回路の後段に前記第２のフリップ・フロップと並列に設けられる互いに直列接続された第１の遅延回路及び第３のフリップ・フロップと、
   前記組み合わせ回路の後段に前記第２のフリップ・フロップと並列に設けられる互いに直列接続された第２の遅延回路及び第４のフリップ・フロップと、
   前記第２のフリップ・フロップの出力と前記第３のフリップ・フロップの出力とを比較する第１の比較回路と、
   前記第２のフリップ・フロップの出力と前記第４のフリップ・フロップの出力とを比較する第２の比較回路と、
   前記第１の比較回路の出力及び前記第２の比較回路の出力に応じて前記組み合わせ回路のトランジスタの閾値電圧を制御する制御回路と、を備え、
   前記第１の遅延回路は、前記組み合わせ回路から入力された信号を第１の遅延時間後に出力し、
   前記第２の遅延回路は、前記組み合わせ回路から入力された信号を前記第１の遅延時間とは異なる第２の遅延時間後に出力することを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路であって、
   前記第１の遅延時間は、前記第１のフリップ・フロップから前記第２のフリップ・フロップまでの遅延時間の５%から３０%の値であることを特徴とする半導体集積回路。
3. 請求項２に記載の半導体集積回路であって、
   前記第２の遅延時間は、前記第１の遅延時間の１０５%から１３０%の値であることを特徴とする半導体集積回路。
4. 請求項１に記載の半導体集積回路であって、
   前記第１の比較回路の出力が２つの入力信号の“不一致”を示し、かつ、前記第２の比較回路の出力が２つの入力信号の“不一致”を示す場合、前記制御回路は、前記組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を下げるよう制御することを特徴とする半導体集積回路。
5. 請求項１に記載の半導体集積回路であって、
   前記第１の比較回路の出力が２つの入力信号の“一致”を示し、かつ、前記第２の比較回路の出力が２つの入力信号の“不一致”を示す場合、前記制御回路は、前記組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を保持するよう制御することを特徴とする半導体集積回路。
6. 請求項１に記載の半導体集積回路であって、
   前記第１の比較回路の出力が２つの入力信号の“一致”を示し、かつ、前記第２の比較回路の出力が２つの入力信号の“一致”を示す場合、前記制御回路は、前記組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を上げるよう制御することを特徴とする半導体集積回路。
7. 請求項１に記載の半導体集積回路であって、
   前記制御回路は、前記組み合わせ回路を構成するトランジスタの閾値電圧の絶対値を「上げる」、「保持する」又は「下げる」ように制御することを特徴とする半導体集積回路。
8. 請求項７に記載の半導体集積回路であって、
   前記制御回路は、前記組み合わせ回路を構成するトランジスタの閾値電圧の絶対値に関する初期設定を「保持する」に設定することを特徴とする半導体集積回路。
9. 請求項１〜８のいずれか一項に記載の半導体集積回路を有することを特徴とする携帯モバイル機器。

Images