JP2010055719A - 抵抗変化メモリ装置 - Google Patents

Abstract

【課題】大容量ファイルメモリの実現に好ましい抵抗変化メモリ装置を提供する。
【解決手段】抵抗変化メモリ装置は、互いに交差するワード線とビット線、及びそれらの交差部に配置された抵抗変化型メモリセルを有するマットが複数層積層され、各マット内に所定の抵抗値状態に設定された参照セルと前記参照セルにつながる参照ビット線とを有するセルアレイと、前記セルアレイの各マット内のワード線を選択し、その選択ワード線と交差する一つのビット線と前記参照ビット線とを同時に選択する選択回路と、前記選択されたビット線上の選択メモリセルと前記参照ビット線上の前記参照セルとのセル電流比較によりデータセンスを行うセンスアンプと、を有する。
【選択図】図２１

Description

この発明は、抵抗変化メモリ装置に係り、特にメモリセルを三次元配列してなるセルアレイブロックを有するメモリ装置に関する。

最近、電圧、電流や熱などで物質の抵抗状態を変えて、その抵抗状態をデータとして利用する抵抗変化メモリ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ；ＲｅＲＡＭ）がＮＡＮＤ型フラッシュメモリの後続候補として注目されている（例えば、非特許文献１参照）。抵抗変化メモリは微細化に向いていると同時に、クロスポイントセルを構成できる上に積層化が容易であり、大容量ファイルメモリとして利用価値が高いと考えられる。

しかし、メモリセルの記憶層として利用する可変抵抗素子（抵抗変化物質）は、一度強い電圧を印加しないと安定した抵抗変化を示さない、という性質を有する場合がある。また、三次元的にセルアレイを構成して大容量ファイルメモリを実現する場合を考えると、メモリセルのアクセス素子として用いられるダイオードの逆バイアス時のリーク電流が、待機セル数の増加と共に無視できない大きさとなる。従って、リーク電流の影響を考慮したアクセス方式の工夫が必要であり、ＮＡＮＤ型フラッシュメモリよりも高速かつ大容量のファイルメモリを実現するには、データ転送方式にも工夫が必要である。
Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796.

この発明は、大容量ファイルメモリの実現に好ましい抵抗変化メモリ装置を提供することを目的とする。

この発明の一態様による抵抗変化メモリ装置は、
互いに交差するワード線とビット線、及びそれらの交差部に配置された抵抗変化型メモリセルを有するマットが複数層積層され、各マット内に所定の抵抗値状態に設定された参照セルと前記参照セルにつながる参照ビット線とを有するセルアレイと、
前記セルアレイの各マット内のワード線を選択し、その選択ワード線と交差する一つのビット線と前記参照ビット線とを同時に選択する選択回路と、
前記選択されたビット線上の選択メモリセルと前記参照ビット線上の前記参照セルとのセル電流比較によりデータセンスを行うセンスアンプと、
を有することを特徴とする。

この発明の他の態様による抵抗変化メモリ装置は、
互いに交差するワード線とビット線、及びそれらの交差部に配置された抵抗変化型メモリセルを有するマットが複数層積層されたセルアレイと、
前記セルアレイと外部とのデータ転送経路に設けられた３系統のバッファレジスタとを備え、
前記セルアレイと前記各バッファレジスタとの間では一括データ転送が行われ、前記各バッファレジスタと外部との間では、クロック同期によるバーストデータ転送が行われる
ことを特徴とする。

この発明によると、大容量ファイルメモリの実現に好ましい抵抗変化メモリ装置を提供することが出来る。

以下は、この発明の実施の形態の概要である。
・大容量ファイルメモリを実現するためには、抵抗変化型メモリセルを三次元的に配列したセルアレイを用いる。セルアレイは好ましくは、三次元セルアレイブロックをユニットとして、これを更に二次元的に配列して構成される。
・抵抗変化型メモリセルの状態を安定化させる初期設定動作として、所定の電圧印加によりメモリセルを所定の抵抗状態、例えば低抵抗状態（セット状態）に設定するフォーミングを行う。
・リーク電流の影響を抑えたデータセンスを行うために、セルアレイブロックのマット内でワード線とビット線が選択されたとき、同じワード線により駆動される、同じ面内で参照セにつながる参照ビット線が同時に選択されるようにし、この選択ビット線と参照ビット線との間で電流比較型センスアンプによるセル電流比較によってデータセンスを行う。
・高速のデータ転送が可能なメモリシステムを構成するために、少なくとも３系統のバッファレジスタを用意して、セルアレイとバッファレジスタの間は一括データ転送とし、バッファレジスタと外部との間は、クロック同期によるバーストデータ転送とする。そのデータ転送のタイミングとシークエンスを規定することで、高速データ転送を実現する。

次に、以下の実施の形態に用いる主な技術用語を定義する。
・ワード線；クロスポイントセルのダイオードのカソード側につながる選択信号線。
・ビット線；クロスポイントセルのダイオードのアノード側につながる、センスアンプ側の選択信号線。
・マット；３Ｄセルアレイブロックを構成する単位層のセルアレイマトリクス。
・セルアレイブロック；積層された複数マットからなり、共通の制御回路を共用するメモリセルのまとまり。
・フォーミング；セルの初期設定動作として、電圧印加により低抵抗状態に設定する動作モード。
・一括セット；複数セルをまとめてセット状態に設定する書き込み。

以下、具体的な実施の形態を、図面を参照して説明する。

図１は、メモリセルが三次元的に配列された３Ｄセルアレイブロック１と、その下地半導体基板に形成される制御回路２の構成を示している。３Ｄセルアレイブロック１の選択信号線であるワード線ＷＬとビット線ＢＬは、セルアレイブロックの４辺に設けられた垂直配線領域で、下地制御回路２に接続されている。

セルアレイブロック１の単位層（即ちマット）を等価回路で示すと、図２のようになり、ワード線ＷＬとビット線ＢＬの各クロスポイントにメモリセルＭＣを配置して構成される。メモリセルＭＣは、ダイオードＤｉと可変抵抗素子ＶＲの直列接続により構成され、ここではダイオードＤｉのアノード側信号線をビット線ＢＬ、カソード側信号線をワード線ＷＬと定義している。

制御回路２は、ビット線両端に対応してビット線デコーダ／マルチプレクサ回路２１ａ，２１ｂを有する。即ちセルアレイブロック１の両端で基板に下ろされたビット線は、これらのビット線デコーダ／マルチプレクサ２１ａ，２１ｂで外部からのアドレス信号とコマンドに従って選択されて電位設定され、バス２２ａ，２２ｂを経てセンスアンプ回路２３に入力される。

読み出し時は、後に説明するように、電流センス方式のセンスアンプ回路２３がセル電流と参照電流の比較によりデータをセンスする。書き込み時はセンスアンプ回路２３及びデコーダ／マルチプレクサ回路２１ａ，２１ｂが選択セルに適切な書き込み電圧や電流を供給する。

制御回路２のワード線方向両端部には、ワード線デコーダ／ドライバ２４ａ，２４ｂがある。即ちセルアレイブロック１の両端で基板に下ろされたワード線は、これらのワード線デコーダ／ドライバ２４ａ，２４ｂに入り、外部アドレスやコマンドに従ってワード線レベルが選択的に設定される。

外部とのデータやり取りを行うバス領域２２ａ，２２ｂは、この例ではビット線デコーダ／マルチプレクサ回路２１ａ，２１ｂとセルアレイブロック１との間に設けた隙間に設定している。従ってビット線は、ビット線デコーダ／マルチプレクサ回路２１ａ，２１ｂからセルアレイブロック１に到達すまでの間にバス領域２２ａ，２２ｂの上空を通過していくことになる。

ビット線信号はこのバス領域２２ａ，２２ｂを経てセルアレイ直下の基板上に設けられたセンスアンプ回路２３に送られ、ここでセンス増幅または書込みではデータに従った書き込み電圧や電流に変換される。センスアンプ回路２３は、バス領域２２ａ，２２ｂを経てセルアレイブロック外部とのデータのやり取りを行なう。

図３は、制御回路２におけるセンスアンプとデータバスの関係を示している。セルアレイブロック１を構成する単位層即ちマットの大きさは、２ｋ本のワード線ＷＬと１ｋ本のビット線ＢＬによって構成される２Ｍｂのセルマトリクスであり、これが最小のセルのまとまりの単位となる。またセンスアンプ回路２３の領域には、２つのセンスアンプＳＡ１，ＳＡ２が設けられ、それぞれにマットのビット線両端部からビット線デコーダ／マルチプレクサ回路２１ａ，２１ｂをとおしてビット線が接続される。

すなわち１本のワード線ＷＬがワード線ドライバ２４ａ又は２４ｂにより選択されると、２本のビット線ＢＬが両辺から１本ずつ選択され、２つのセルがアクセスされることになる。バス２２ａ，２２ｂにワード線ＷＬやビット線ＢＬを選択するアドレス信号線とビット線ＢＬから選択接続されたデータ線などが走るが、ビット線デコーダ／マルチプレクサ回路２１ａ，２１ｂとワード線ドライバ２４ａ，２４ｂの交差部領域には、ワード線ドライバを選択駆動するプリデコーダ２５ａ−２５ｄが配置される。

メモリセルアレイ全体は、図１に示したセルアレイブロック１を更に複数個二次元に配列して構成される。このメモリ全体を表示する便宜上、以下にはセルアレイブロックを８つまとめた表示を用いるが、このときのデータバスとの関係を、図４に示した。

各セルアレイブロック０−７は、それぞれ２Ｍｂである。８つのセルアレイブロック０−７は、上側の４つ，０−３，または下側の４つ，４−７，が同じバス領域に対して選択され、同時選択されたブロックからはそれぞれ１Ｂｙｔｅのデータが出てくる。セルアレイブロックのビット線デコーダ／マルチプレクサ回路を貫通して走るバスは、それぞれ２Ｂｙｔｅであるが、これら８つのセルアレイブロック全体を一つにまとめた１６ＭｂのブロックＢの表示では、その上下に４Ｂｙｔｅバスｂｕｓ１，ｂｕｓ２として示される。

更に、図５に示すように、１６Ｍｂのブロックが４つ（Ｂ０−Ｂ３）並べられ、即ち３２セルアレイブロックを単位として、それらの４Ｂｙｔｅバスｂｕｓ１，ｂｕｓ２は、縦方向に走る１６Ｂｙｔｅバスｂｕｓ３（又は８Ｂｙｔｅバスｂｕｓ４）に接続される。

図６は、一つのマット内でのワード線ＷＬとビット線ＢＬの関係を示している。ワード線ＷＬは、図の左右の辺から交互に配線され、ビット線ＢＬは上下の辺から交互に配線され、その交点にメモリセルがクロスポイントセルとして配置される。セルの選択はセンスアンプの異なるビット線ＢＬに対して行なわれるので、図の太線で示す選択ワード線ＷＬｓに対して２本の太線で示すビット線ＢＬｓ１，ＢＬｓ２が、それぞれ異なるセンスアンプにつながるものとして同時に選択される。

連続したアクセスではセル選択の度にセンスアンプはサイクルを繰り返すので、ワード線ＷＬを頻繁に変えるより一定のワード線ＷＬの選択状態を維持してビット線選択を変更してアクセスを繰り返した方が、ワード線ＷＬレベルの変更に伴う信号変動と回路動作の電力消費が抑制され、低消費電力動作を実現する上で好ましい。また、ビット線選択が切り替わる際に、同じワード線選択状態でワード線ドライバの負荷状態（ＣＲ時定数）が大きく変化しないようなビット線スキャンを行うことが好ましく、例えば、２本のビット線選択は、マットの中央（ワード線長手方向の中央）に対して左右対称的に行われるようにする。

図７は、セルアレイブロックとデータバスとの関係を実際のメモリチップ構成例について示す。先に図４及び図５で説明したように、８個のセルアレイブロック（２Ｍｂ）をまとめて４角の１ブロック（１６Ｍｂ）として表示する方法で、８Ｇｂ×ｍのメモリチップ例を表している。

具体的には、１６Ｍｂのブロックが、ｘ方向に３２個、ｙ方向に１６個並べたマトリクスとなっている。即ち一層で８Ｇｂのセルを持ち、マット数（積層数）をｍとすれば、８Ｇｂ×ｍの容量のメモリである。

この例は全体のメモリマットのうち1層が選択され、その中で４分の１の分割動作を行っている。図の斜線を施した部分があるアクセスのときに同時活性化されるアレイ部分を示している。即ちチップの中でなるべく均等に活性化が行われる例である。

ｘ方向の４ブロックごとに設けられるｙ方向のバス領域は、１本１６Ｂｙｔｅのバスが４本であり、同時活性化されたマット合わせて３２Ｂｙｔｅ×８のビットデータが同時に転送される。

外部とのデータＩＯは８ビット構成であり、各ＩＯビットは図では示さないが転送の中間をなす３２Ｂの規模の３つのバッファレジスタを介して外部とデータ転送を行う。これによって７．５ｎｓのクロックサイクルで１３３ＭｂｐｓのＩＯごとのデータ転送効率が実現でき、チップとしては１３３ＭＢ／ｓのデータ転送を達成できる。このデータ転送方法の詳細は後に説明する。

図８は、マット積層数をｍとして８Ｇｂ×ｍの容量のメモリチップの第２の例である。この例では全体のメモリからマットは1層が選択され、その中で２分の１の分割動作を行っている。即ち図の斜線を施した部分があるアクセスのときに同時活性化されるアレイ部分である。この場合もチップの中でなるべく均等になる活性化が行われる。

ｘ方向の４ブロックごとに設けられるｙ方向のバス領域は１本８Ｂｙｔｅのバスが４本であり、同時活性化されたマットから１６Ｂｙｔｅ×８のビットデータが同時に転送される。

外部とのデータＩＯは８ビット構成であり、各ＩＯビットは図では示さないが転送の中間をなす１６Ｂの規模の３つのバッファレジスタを介して外部とデータ転送を行う。これによって１５ｎｓのクロックサイクルで６６ＭｂｐｓのＩＯごとのデータ転送効率が実現でき、チップとしては６６ＭＢ／ｓのデータ転送を達成できる。この方法の詳細も後に説明する。

図９は、各セルアレイブロック間に配置されてワード線選択を行う部分ロウデコーダ部の構成例である。これはセルアレイブロック間の回路であるので出来るだけ簡単な構成で、必要最小限の機能を満たすように構成することが重要となる。ここでは、ワード線ＷＬの層ごとに個別にワード線選択する場合を想定して構成している。

ｘ方向に走るメインワード線信号ＭＷＬｉは、全てのセルアレイブロックで使用される共通の信号であり、これらは図に示していないメインワード線デコーダにより選択される。図９に示されているのは、これらのメインワード線ＭＷＬｉ信号をデコードして選択セルアレイで固有の信号とする部分ロウデコーダである。即ち各点線で囲まれた部分がワード線ドライバ９１であり、デコード回路９２で選択されたワード線ドライブ信号ＷＤＲＶｊがこのワード線ドライバ９１を介して、ワード線に供給される。

図９では、３ＤセルアレイブロックのＷＬ層ごとの垂直配線が基板の回路部に落ちてきて接続するワード線コンタクトＷＣを示しており、これにワード線ドライバ９１の各ドライバトランジスタが接続される。

ここでは、マットが８層ｍａｔ０−７のメモリセルアレイを想定している。セルアレイブロックごとにＷＬ層ＷＬ０，ＷＬ１２，ＷＬ３４，ＷＬ５６，ＷＬ７を選択する信号がｍａｔ_0，ｍａｔ_12，ｍａｔ_34，ｍａｔ_56，ｍａｔ_7の５系列あり、デコーダ回路９２は、これらのマット選択信号とワード線ドライブ信号ＷＤＲＶ_0〜7の論理により、特定層のワード線を選択駆動する。デコーダ回路９２はセルアレイブロックの両側に同じ型の回路で構成されるが、ここではその一方のみを示している。

デコーダ回路９２の各ゲートは、ＮＡＮＤゲート様であり、図ではこれをシンボル化して示している。即ち信号ｃによって出力が電源Ｖｄ^＊に繋がり、信号ａとｂのＮＡＮＤ論理で出力が電源Ｖｓに繋がるゲートである。このゲート出力とｘ方向の複数のセルアレイブロックに共通のメインワード線選択信号ＭＷＬｉによって選択されゲート出力が入力となるワード線ドライバ９１により、各ワード線のフローティング状態、電源Ｖｄ^＊への接続、電源Ｖｓへの接続がワード線毎に制御される。

なお電源Ｖｄ^＊は、本来の電源電圧Ｖｄｄからセルを構成するダイオードの順方向バイアスＶｆ程度低い値を表す。電源電圧ＶｓｓよりダイオードのＶｆ程度高い値は、Ｖｓ^＊で表す。これらは必要以上にダイオードに電圧を与えないようにするための電源である。

点線で囲ったワード線ドライバ９１は、メインワード線信号の数だけ繰り返される。なお、ワード線ＷＬはひとつのセルアレイブロックの両辺から交互に引き出されるので、図のデコーダ回路を挟む左右のセルアレイブロックはレイアウト的には一般的に左右反転した形になる。

図９のデコーダ回路９２には、ワード線ドライブ信号ＷＤＲＶ_0〜3が入り、隣のデコード回路（図示せず）には、ワード線ドライブ信号ＷＤＲＶ_4〜7が入る。これにより、メインワード線あたりひとつのセルアレイブロックで８本のワード線ＷＬを選択駆動することになる。

次に、メモリセルの初期設定動作であるフォーミング（ｆｏｒｍｉｎｇ）について説明する。模式的に図１０に示すように、メモリセルの可変抵抗素子ＶＲは可変抵抗の性質を示す電流パスが電極の間に出来ていないと、電圧と電流の設定によって抵抗状態が変わる性質を示さない。そこで製造された直後のメモリの初期化や、或いは一定時間使用後のセル状態の修復のためには、抵抗変化物質の微結晶やアモルファス物質の連なりからなる低抵抗フィラメントを形成するフォーミングが必要となる。このとき高抵抗状態のセルに電圧を印加して低抵抗フィラメントを強制的に発生させる。このとき印加する電圧をforming電圧という。

フォーミングは、全てのセルについて行うが、大容量メモリにおいてはフォーミング時間を短縮するために、複数セルをまとめて一括フォーミングを行うことが必要となる。一方フォーミングが終了したセルは低抵抗になり電流を流すので、一括フォーミングでは電流をセル個々で制御する必要がある。

一括フォーミングの方法としては、ビット線ごとにまとめて、ワード線ドライバの電流パスを自己整合的に制御する方法が考えられる。これは後に説明するが、ワード線を共有しないビット線毎に行う必要がある。そこでまずマットの積層方向でどのように同時選択で一括フォーミングを行なう層を選択するかを説明する。

図１１は、マット積層数が１６の場合を示している。０〜１５がマット番号である。図に示すようにワード線ＷＬは上下マットで共有されるので、フォーミング動作のときに二つのマットでワード線が共通に使用されないように、ビット線ＢＬを選択する。

そのためには、図１１のようにビット線ＢＬを下の層からｂ０，ｂ１，…，ｂ７と番号をつけたときに、偶数番のビット線選択状態と、奇数番のビット線の選択状態とに分けてフォーミングを行うようにする。即ち偶数番ビット線の選択状態では、ビット線ｂ０，ｂ２，ｂ４，ｂ６を高レベル“ｈ”、ビット線ｂ１，ｂ３，ｂ５，ｂ７を低レベル“ｌ”とし、ワード線を高インピーダンスの低レベル ＨｚＬとする。奇数番ビット線の選択状態では逆に、ビット線ｂ０，ｂ２，ｂ４，ｂ６を低レベル“ｌ”、ビット線ｂ１，ｂ３，ｂ５，ｂ７を高レベル“ｈ”とする。

一括フォーミングは、ビット線ごとに行なうので、全セルのフォーミングを行なうにはビット線のスキャンが必要がある。またビット線にぶら下がるセルを全て一回でフォーミングするわけでもないので、ビット線ＢＬ内のセル選択も考える必要がある。そこでフォーミング時のセルの選択方法とスキャンの方法について、以下に説明する。

先ず、１本のビット線ＢＬが選択されたとき同時にフォーミングされるセルは、同時に選択するワード線ＷＬにより決まる。即ち、ビット線ＢＬにぶら下がるセルの一部を同時選択するには、マット内の一部の複数ワード線ＷＬをまとめて選択する。その方法は大きく分けてふたつある。

即ち図１２に示すように、１マット内でワード線を複数グループ（例えば４グループ）に分けて、各グループ内の複数ワード線をまとめて同時に選択する“一括選択（ｌｕｍｐ）”法（図１２（ａ））と、マット内のワード線を分散的に例えば４本中の１本ずつを同時に選択する“分散選択（ｓｐａｒｓｅ）”法（図１２（ｂ））とがある。

積層されたマットの選択に関しても同様のことが言えて、先に図１１で説明したように偶数番目と奇数番目は同時に選択することはないが、図１３に示すように、１層のマットのみを選択する方法（図１３（ａ））の他に、積層方向の一部の複数マットを同時選択する方法として、一括選択（ｌｕｍｐ）法（図１３（ｂ））と、分散選択（ｓｐａｒｓｅ）法（図１３（ｃ））とがある。

図１３（ｂ）の一括選択法は、積層マットを物理的に複数グループにまとめて各グループを固まりとして同時選択するものである。図１３（ｃ）の分散選択法は、複数のマットを分散的に、例えば４層中の１層ずつを同時に選択する。

フォーミングは、セルアレイブロックの全セルに対して行なうので、部分的な一括フォーミングの動作をセルアレイブロック内でスキャンする必要がある。このスキャンの方法もいくつかある。

ひとつのビット線ＢＬに属する複数セルの部分を一括フォーミングする場合は、ワード線ＷＬもビット線ＢＬも選択を変更するが、ワード線ＷＬを先にスキャンするワード線スキャンファースト（図１４）と、ビット線を先にスキャンするビット線スキャンファースト（図１５）とがある。

スキャン自体には、端から順次に選択するシリアル（serial）スキャンと、スキャンの順序に一定のパターンを設定するパターンド（patterned）スキャンとがある。このスキャン方式をワード線ＷＬに適用するか、ビット線ＢＬに適用するかにより、ワード線スキャンファーストには図１４（ａ）〜（ｄ）に示す４種の方法が、同様にビット線スキャンファーストにも図１５（ａ）〜（ｄ）に示す４種の方法がある。

積層方向のマットのスキャンに関しても、図１６（ａ）（ｂ）に示すようにシリアルスキャンとパターンドキャンがある。なおマットのスキャンは、マットごとに製造プロセス工程が異なり、マット間のセル特性の変動もある。そこで同一条件でフォーミングが行なえるマット内のフォーミングを優先させ、マットのスキャンは他の一連のフォーミングスキャンの後に行うことが好ましい。

次に、先に説明した８Ｇｂ×ｍのメモリであって、ｍ＝８とした６４Ｇｂメモリについて、フォーミングの具体例を、図１７及び図１８を用いて説明する。

マット内は、図１７に示すように、１本のビット線ＢＬに対してマットの半分のワード線ＷＬ（実線又は破線）を同時選択する１／２分割方式とする。この際のワード線選択は、ワード線が交互にマットの左右からワード線ドライバで駆動されることを利用して、分散選択（sparse）法によるワード線の同時選択となる。また、後に説明するようにワード線ＷＬのフォーミング時の選択信号レベルはかなり小さく、ビット線ＢＬの選択ではその選択信号の振幅は大きいので、信号振幅頻度とパワーの観点から、ワード線スキャンファースト方式とする。

ワード線のスキャンは、いまの場合ワード線グループが二つなので、シリアルスキャンである。ビット線スキャンは、シリアルスキャン、パターンドスキャンいずれも可能である。但し、ビット線は交互に２つセンスアンプ系に接続されるのでこのセンスアンプ系が交互に選択されて活性化のパワーを消費するよりは同じセンスアンプ系が連続して選択されるようなパターンでスキャンを行う方が良い。即ちビット線スキャンは、好ましくはパターンドスキャンとする。

また積層マットのスキャンは、図１８に示すように、最下層のマットから順次上のマットを選択していくシリアルスキャンとする。これはプロセス条件が傾斜的に下層から上層に変化する場合に、順次にフォーミング条件を変えることができて、好都合である。

ちなみに、全セルのフォーミングに必要な時間と消費電流を見積もると以下のようになる。図４及び図７で説明したように、８セルアレイブロックを一まとめにした四角で示すブロックが３２×１６＝２^９のマトリクスに配列されている。このうちの１層のみのマットから各１本のビット線が選択されるので、同時選択ビット線数は、２^１２となる。

フォーミング前の高抵抗セルのフォーミング電圧での電流は最大でも１０ｎＡであるので、ビット線にぶら下がる２ｋセルの半分が同時に一括フォーミングを受けることから、ブロックのバッファの電流容量は１ｋ×１０［ｎＡ］＝１０［μＡ］が必要である。従って、フォーミング１サイクルの電流は２^１２×１０［μＡ］〜４０［ｍＡ］となる。

フォーミングのトータル時間は、次のようになる。フォーミング1サイクルに必要な時間を８０［ｎｓ］として、２サイクルで２×８０［ｎｓ］であり、これにビット線総数２^１５（ｍａｔ）×１ｋを同時フォーミングビット線数で割った値をかけて、２×８０［ｎｓ］×２^１５ｋ／２^１２＝１０×２^１７［ｎｓ］〜１．２５［ｍｓ］となる。

フォーミングを行なうと、セル状態が低抵抗のセット状態になることと、全セルを必ずフォーミングすることとを利用すると、セルのデータ読み出しで電流比較型の電流センスアンプを用いる際の参照電流を発生するもととなる参照セルの設定が自動的に行なえる。

まず、図１９を参照して微小電流の比較を高速に行なう電流ソース型センスアンプＳＡの説明を行なう。このセンスアンプＳＡは、選択時にワード線ＷＬより高レベルに設定されるビット線ＢＬに接続されて、ビット線に流れ込む電流を参照電流と比較する電流センスアンプであって、１００ｎＡ以下の電流比較でも高速に確実にセンスを行うことが可能に構成されている。

具体的にセンスアンプＳＡは、ＶｄｄとＶｓｓの間に、ＰＭＯＳトランジスタＭ０，Ｍ８、ＮＭＯＳトランジスタＭ１０、ＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ４が直列接続された第１の電流パス１９１と、ＰＭＯＳトランジスタＭ１，Ｍ９、ＮＭＯＳトランジスタＭ１１、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ５が直列接続された第２の電流パス１９２とが対称的に形成されている。

第１の電流パス１９１のＰＭＯＳトランジスタＭ２のソースがＮＭＯＳトランジスタＮ１２を介して入力ノードＩＮに接続される。第２の電流パス１９２のＰＭＯＳトランジスタＭ３のソースがＮＭＯＳトランジスタＮ１３を介して入力ノード／ＩＮに接続される。

第１の電流パス１９１のＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４の接続ノードが一方の出力ノードＯＵＴとなり、第２の電流パス１９２のＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ５の接続ノードが他方の出力ノード／ＯＵＴとなる。

第１の電流パス１９１のＰＭＯＳトランジスタＭ０，Ｍ２及びＮＭＯＳトランジスタＭ４のゲートは一方の出力ノード／ＯＵＴに共通接続され、第２の電流パス１９２のＰＭＯＳトランジスタＭ１，Ｍ３及びＮＭＯＳトランジスタＭ５のゲートは他方の出力ノードＯＵＴに共通接続されて、ＣＭＯＳラッチを構成している。即ち第１の電流パス１９１を構成するＣＭＯＳインバータと、第２の電流パス１９２を構成するＣＭＯＳインバータとが、入出力が交差接続されてラッチを構成する。

ＰＭＯＳトランジスタＭ８，Ｍ９は活性化トランジスタであり、活性化信号／ＡＣＴによりゲートが制御される。ＮＭＯＳトランジスタＭ１０，Ｍ１１は、電流パス１９１，１９２の電流制御用素子であり、信号ｖＬＴＣによりゲートが制御されて、センスアンプ電流が決まる。

ＣＭＯＳラッチを構成するＮＭＯＳトランジスタＭ４及びＭ５のゲートはそれぞれ、センス信号／ＳＥにより駆動されるＮＭＯＳトランジスタＭ６及びＭ７のドレインに接続されている。これらのＮＭＯＳトランジスタＭ６，Ｍ７は、／ＳＥ＝“Ｈ”の間オンして、ＣＭＯＳラッチのＮＭＯＳトランジスタＭ４，Ｍ５をオフに保つ。

即ち活性化信号／ＡＣＴ＝“Ｌ”により電流パス１９１，１９２に流れる電流は、／ＳＥが“Ｌ”になるまでは、それぞれＮＭＯＳトランジスタＭ７，Ｍ６を介してＶｓｓに流れる。そしてセル電流が導入された後、／ＳＥ＝“Ｌ”のセンス時、ＮＭＯＳトランジスタＭ６，Ｍ７がオフになってパス電流を遮断し、それらのドレイン電圧差がＣＭＯＳラッチにより正帰還増幅されることになる。

図２０を用いてこの実施の形態のセンスアンプＳＡの動作を説明する。センス信号／ＳＥが“Ｈ”の状態では、ＮＭＯＳトランジスタＭ６，Ｍ７がオンであり、出力ノードＯＵＴ，／ＯＵＴは“Ｌ”レベルに保たれる。活性化信号／ＡＣＴが“Ｌ”になると、電流パス１９１，１９２に電流が流れる。そしてセル電流取り込み信号ＡＣＣが“Ｈ”になり、入力ノードＩＮ，／ＩＮに接続されたビット線及び参照ビット線に電流を注入すると、セル電流の電流差に応じてＮＭＯＳトランジスタＭ６，Ｍ７のドレインに微小な電圧差が生じる。

セル電流差が反映される適当な時間ΔＴの経過後、センス信号／ＳＥが“Ｌ”になると、ＮＭＯＳトランジスタＭ６，Ｍ７がオフになり、そのドレイン電圧差を増幅するラッチ回路の正帰還動作により、ＮＭＯＳトランジスタＭ４，Ｍ５の一方がオン、他方がオフになる。即ち、ＮＭＯＳトランジスタＭ６，Ｍ７がオンからオフに遷移する際に、セル電流差に基づくタイミングのずれがそれらのドレイン電圧に変換され、これが正帰還増幅される。

トランジスタペアＭ１０，Ｍ１１は、センス初期にはゲート信号ｖＬＴＣを低いレベルＶＲＲに設定してコンダクタンスを抑えて、電源Ｖｄｄからのセンスアンプ電流を絞り、ペアＭ１２，Ｍ１３を介して供給されるセル電流差をセンスアンプの状態により強く反映するようにしている。センスアンプの初期センスによってセンスアンプのバランスがセルデータ電流差によって崩れて確定したら、そのゲート信号ｖＬＴＣをＶＲＲからＶｄｄより高いＶＰＰにして、センスアンプに電源電圧を供給して出力をＶｄｄまでフルスイングさせる。このとき信号ＡＣＣは立ち下げてセル電流のセンスアンプへの供給を遮断する。

微細化されたペアトランジスタのバラツキは製造工程の揺らぎによって生じるので、図１９に示すように電流パス１９１，１９２は、許される限り多くの素子の直列接続とした方がバラツキが相殺されるので好ましい。そこで、Ｍ０−Ｍ１ペア、Ｍ８−Ｍ９ペア、Ｍ１０−Ｍ１１によって入力ノードと電源Ｖｄｄの間を構成している。

特に、ＮチャネルトランジスタペアＭ１０−Ｍ１１はセンスアンプＳＡの動作のフィードバックループをなすＰチャネルトランジスタペアＭ０−Ｍ１とペアＭ８−Ｍ９のバラツキの影響を抑える。すなわちＮチャネルトランジスタのコンダクタンスを抑えて、より電源Ｖｄｄに近い側にあるＰチャネルトランジスタのドレインやソースの電位を上げて、Ｐチャネルトランジスタのコンダクタンスを上げている。即ち、ＰチャネルとＮチャネルのコンダクタンスがそれぞれのバラツキの影響を抑える方向に作用する。

信号ＡＣＣの立ち上げとセンス動作開始信号／ＳＥの立ち下げの時間差ΔＴは、ＡＣＣ立ち上げ後のセル電流の注入が終わり、セル電流を十分反映するような入力電流になるまで待ってセンスが開始されるよう、調整を行うことになる。

図２１は、マット中の１本のワード線ＷＬが選択されて、情報セルＭＣと参照セルＲＭＣがアクセスされたときの、これらのセルの電流がセンスアンプＳＡに導入される経路を示している。

参照セルＲＭＣは、マット中の特定ビット線を参照ビット線ＲＢＬとして固定して、これに接続されたものを利用する。図では、情報セルＭＣのビット線ＢＬを一つ示しているが、実際には複数のビット線に対して対を成して一つの参照ビット線ＢＬが選択される。いずれも同一のマット内にありセンス系はマットで閉じている。その参照ビット線ＲＢＬのマット内での選択手法については、後に説明する。

参照ビット線ＲＢＬに接続されるセル即ち参照セルＲＭＣは、全て低抵抗のセット状態に設定されているが、これはフォーミングされた後のセル状態であり、参照ビット線ＲＢＬとして選ばれた後、これにはセット状態以外の設定は行なわない。すなわち情報セルＭＣに書き込みが生じたときは情報ビット線ＢＬと参照ビット線ＲＢＬに共通のワード線ＷＬが選択されるので、参照ビット線ＲＢＬにはセット状態の書き込みを同時に行なう。この書き込みは参照ビット線ＲＢＬの参照セルＲＭＣのリフレッシュという意味もある。

ビット線ＢＬに流れる情報セルＭＣのセル電流は、センスアンプＳＡの一方の入力となり、参照ビット線ＲＢＬの参照セル電流は、一旦カレントミラー回路２１０を経てその電流量を１０分の1程度の参照電流値に落とされてセンスアンプＳＡの他方の入力となる。

メモリセルの抵抗変化物質の抵抗値は、セット状態の低抵抗値のばらつきが小さく参照電流として適している。セット状態の参照セルＲＭＣのセル電流（例えば、Ｉｃ(0)）をＮ分の１（例えば、Ｎ＝１０）に設定して、リセット状態のセル電流（例えば、Ｉｃ(1)）との関係で、Ｉｃ(1)＜Ｉｃ(0)/Ｎ＜Ｉｃ(0)を満たすように、適当にカレントミラー回路２１０で変換して利用するわけである。

図２１の具体的な回路を説明する。ワード線ＷＬは、選択されると、ロウデコードからのデコード信号で駆動されるワード線スイッチトランジスタＭＮ１がオンして、Ｖｓｓに接続される。ビット線ＢＬと参照ビット線ＲＢＬは、選択されるとそれぞれカラムデコーダ、参照カラムデコーダの出力により制御されるビット線スイッチトランジスタＭＮ２とＭＮ３がオンしてそれぞれ、ローカルデータバスＬＢとＲＬＢに接続される。

ローカルバスＬＢには、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ４の直列回路である書き込みバッファ２１１が接続されている。参照ローカルデータバスＲＬＢには同様に、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ５の直列回路である書き込みバッファ２１２が接続されている。

読み出し時は、書き込みバッファ２１１のＮＭＯＳトランジスタＭＮ４がオン駆動され、ローカルバスＬＢが読み出しスイッチＮＭＯＳトランジスタＭＮ６を介してセンスアンプＳＡの一方の入力に接続される。このとき同時に、書き込みバッファ２１２のＮＭＯＳトランジスタＭＮ５がオン駆動され、参照ローカルバスＲＬＢの参照セル電流がカレントミラー回路２１０に入ってＮ分の１にされ、読み出しスイッチＮＭＯＳトランジスタＭＮ７を介してセンスアンプＳＡの他方の入力に供給される。

カレントミラー回路２１０は、書き込み時にＰＭＯＳトランジスタＭＰ６により電源Ｖｄｄに接続されて活性化される、ＰＭＯＳトランジスタＭＰ３，ＭＰ４によるＰＭＯＳカレントミラーと、その出力電流をＮ分の１にする、ＮＭＯＳトランジスタＭＮ８，ＭＮ９によるＮＭＯＳカレントミラーとからなる。即ちＮＭＯＳトランジスタＭＮ８とＭＮ９の寸法比がＮ：１に設定されて、参照セル電流のＮ分の１（例えば、Ｎ＝１０）がセンスアンプＳＡに供給される。

図２２は、書き込みバッファ２１１のＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ４のゲート信号Ｖｍ及びＶｇ、読み出しスイッチＮＭＯＳトランジスタＭＮ６のゲート信号ｒｅａｄについて、各動作ノード即ち読み出し（Ｒｅａｄ），リセット書き込みＲｅｓｅｔ（“０”書き込み）及びセット書き込みＳｅｔ（“１”書き込み）でのレベルをまとめて示している。

即ち、読み出し時は、ＰＭＯＳトランジスタＭＰ１がオフ、ＮＭＯＳトランジスタＭＮ４及びＭＮ６がオンである。セット時は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ４をそれぞれ、適当なセット電圧を発生させるに必要なバイアス状態とし、リセット時は同様に、適当なリセット電圧を発生できる状態にバイアスする。

具体的に、Ｖｄｄはセルのセット電圧Ｖｓｅｔを発生させるに十分な電位として、Ｖｓｓ＜Ｖｍ_set〜Ｖｇ_read＜Ｖｇ_reset＜Ｖｄｄのように設定される。

書き込み時（Ｗ時）と読み出し時（Ｒ時）、参照ビット線ＲＢＬ側の書き込みバッファ２１２は、常にセット書き込み状態となるようにする。即ち、ＰＭＯＳトランジスタＭＰ２のゲートは、書き込み時にＶｍ_setレベルを、読み出し時にはＶｄｄを印加し、ＮＭＯＳトランジスタＭＮ５のゲートは、書き込み時はＶｄｄ＋Ｖｔより高いレベルに、読み出し時にはＶｄ_readレベルに設定する。Ｖｔは、ＮＭＯＳトランジスタのしきい値である。

このようにマット内の一つのワード線ＷＬ上で情報セルＭＣと参照セルＲＭＣを選択するので、センスアンプＳＡからセルＭＣ，ＲＭＣを経てワード線ＷＬの端部のワード線ドライバまでのＩＲドロップによる影響は、センスアンプＳＡで相殺されるから、純粋に情報セルと参照セルのセル電流特性の比較をセンスアンプＳＡで行うことが出来る。また、ペアを構成するビット線ＢＬと参照ビット線ＲＢＬの間の距離が、ワード線のＩＲドロップを許容できる範囲にあるように設定すれば、ワード線ＷＬにバイアスリークなどが流れていてもセル電流の比較に対する影響を無視できる。

なお、ゲートがＶｇであるＮＭＯＳトランジスタの機能は個別のビット線スイッチそのものに持たせることが可能である。

図２３は、図２１で説明した書き込みバッファ２１１，２１２を変形した例である。即ちここでは、図２１に示した書き込みバッファ２１１，２１２のＮＭＯＳトランジスタＭＮ４，ＭＮ５を省き、ビット線スイッチＮＭＯＳトランジスタＭＮ２，ＭＮ３自体のゲートレベルを制御して、リセット状態書き込み時の電圧クランプを実現するようにしている。

トランジスタＭＰ１，ＭＮ２の制御信号Ｖｍ，Ｖｇを、書き込みデータ“ｄａｔａ”に応じてレベルコントロールするために、書き込みコントロール回路２１３が設けられている。書き込みコントロール回路２１３は、図２４に示すように、データにより状態遷移するＰＭＯＳフリップフロップＦＦを有し、これにより制御されて、Ｖｇ_reset及びＶｐｐを制御信号Ｖｇとして出力するＰＭＯＳトランジスタＭＰ１１及びＭＰ１２を有する。

制御信号Ｖｍ側にはデータに応じてＶｍ_setを出力するドライバＤＲＶ１１が設けられている。シンボル化して示したドライバＤＲＶ１１は、図２４に示したようなＣＭＯＳドライバである。図２３におけるビット線スイッチＮＭＯＳトランジスタＭＮ２を駆動するドライバＤＲＶ１２も同様のものである。ドライバＤＲＶ１２にはカラムデコーダの出力“from cdec.”が入る。ワード線スイッチＮＭＯＳトランジスタＭＮ１のゲートには、ロウデコーダ出力“from rdec.”が入る。

図２５は、リセット時（“０”書き込み時）とセット時（“１”書き込み時）の制御信号Ｖｍ，Ｖｇを表にまとめて示した。Ｖｄｄはセルのセット電圧Ｖｓｅｔを発生させるに十分な電位として、Ｖｓｓ＜Ｖｍ_set〜Ｖｇ_read＜Ｖｇ_reset＜Ｖｄｄである。

この図２３の書き込み制御方式の利点は、容量の大きなローカルバスＬＢの蓄積電荷のセル書き込みへの影響を小さく出来ることにある。例えば、セット時に低抵抗に遷移したセルに、ローカルバスＬＢの蓄積電荷がそのまま流れ込むものとすると、再びセルをリセット状態に戻すモードになる可能性がある。これに対して、図２３の方式では、スイッチＮＭＯＳトランジスタＭＮ２が、ローカルバスＬＢとビット線ＢＬの間に電圧クランプ素子として入ることになり、ローカルバスの蓄積電荷の影響をセルが受けることがなくなる。

より具体的に説明すれば、ビット線スイッチＮＭＯＳトランジスタＭＮ２をオンにして、ビット線ＢＬにローカルバスＬＢの蓄積電荷の一部を移しながら、次にワード線スイッチトランジスタＭＮ１を、系のＣＲ時定数に近い時間でゆっくり立ち上げてオンさせるものとする。このとき、低抵抗になったセルはワード線の立ち上がりの初期はＮＭＯＳトランジスタＭＮ１による電流制限で、そして後半はＶｇにより制御されるドライバＤＲＶ１２により制御されるＮＭＯＳトランジスタＭＮ２の電圧クランプ作用で、リセット状態に戻るモードに設定されることはない。

なおリセット書き込みではワード線ＷＬをこのようにゆっくり立ち上げても、後半の電流クランプが働かないので書き込み電流を確保することができる。従ってセット書き込みでは立ち上げの初期で書き込みが完了し、その後も蓄積電荷の影響はないように出来、リセット書き込みではワード線立ち上げの後半で十分長い時間電流を流すことが出来るので、リセット状態を確保できる。

セルアクセスの際には非選択ワード線と非選択ビット線のスイッチをオフにして、これらの非選択ワード線や非選択ビット線をフローティングにしてもアクセスが可能なら、ワード線やビット線のスイッチ回路やレイアウトは簡単になる。そこで非選択ワード線及び非選択ビット線のフローティングの可能性を次に検討する。

具体的に、図２６を参照して、３Ｄセルアレイブロック中でセット状態のセルのみからなるビット線を参照ビット線ＲＢＬとして用いる方法と、非選択ワード線及び非選択ビット線をフローティングにするアクセス方法でのリーク電流について検討する。

図２６は、７層のマットｍａｔ０〜ｍａｔ６の範囲内において、第１層ワード線ＷＬ０（ＷＬ００−ＷＬ０２）、第２層ワード線ＷＬ１２（ＷＬ１２０−ＷＬ１２２）、第３層ワード線ＷＬ３４（ＷＬ３４０−ＷＬ３４２）、第４層ワード線ＷＬ５６（ＷＬ５６０−ＷＬ５６２）と、第１層ビット線ＢＬ０１（ＢＬ０１０−ＢＬ０１２）、第２層ビット線ＢＬ２３（ＢＬ２３０−ＢＬ２３２）、第３層ビット線ＢＬ４５（ＢＬ４５０−ＢＬ４５２）、第４層ビット線ＢＬ６７（ＢＬ６７０−ＢＬ６７２）間の回りこみリーク電流を示している。

ここでは、マットｍａｔ３が選択され、第２層ビット線ＢＬ２３の一つである太線で示すビット線ＢＬ２３０を参照ビット線ＲＢＬとし、同じく太線で示す他の一つＢＬ２３１を選択ビット線としてこれらに駆動電圧Ｖａｃｃｅｓｓが与えられ、太線で示すワード線ＷＬ３４１を選択ワード線としてこれがＶｓｓに設定された場合について示している。

非選択ワード線はＶｄｄよりダイオードの順方向電圧程度低いフローティングのＶｄ^＊（Ｖｄ^＊〜で示している）、非選択ビット線はＶｓｓよりダイオードの順方向電圧程度高いフローティングのＶｓ^＊（Ｖｓ^＊〜で示している）である。

リーク電流の電流源となるのは、選択ビット線の駆動電圧Ｖａｃｃｅｓｓと選択ワード線ＷＬ３４１のＶｓｓである。不良セルが選択マットとその上下のマットになければ不良セルを経由しての電流パスは生じない。

選択ビット線ＢＬ２３１と参照ビット線ＲＢＬ（＝ＢＬ２３０）及び選択ワード線ＷＬ３４１のクロスポイントのセルＳＭＣ，ＳＲＣがそれぞれ選択セル，選択参照セルであり、これらに動作モードに応じて実線で示すセル電流が流れる。

一方、Ｖａｃｃｅｓｓが与えられる参照ビット線ＲＢＬ及び選択ビット線ＢＬ２３１からは、順方向のダイオードを経てこれらとクロスポイントを作るフローティングＶｄ^＊に設定された全ての非選択ワード線に、破線で示す電流が供給される。また各ワード線は逆バイアスされたダイオードを経てフローティングＶｓ^＊である非選択ビット線につながり、これらのビット線から順方向ダイオードを経て選択ワード線ＷＬ３４１へとつながる。

順方向ダイオードに注目すると、選択ビット線ＢＬ２３１からは順方向ダイオードを介してワード線ＷＬに電流が供給され、このワード線ＷＬから選択ワードＷＬ３４１を挟むビット線層の全てのビット線に対して、逆バイアスリークのダイオードのパスを経てリーク電流が供給される。

アクセス条件が選択セルと同じセット状態にある参照セルのセル電流は、前述のようにカレントミラー回路で１０分の１程度に小さくされて、参照電流として用いられる。従って参照電流は、セット状態のセル単体のセル電流より小さく、リセット状態のセル電流より大きい。逆バイアスのダイオードからの回り込み電流は、選択セルと参照セルとで同じなので、これらがセンスアンプで重畳されても電流の大小関係は保持される。回り込み電流も二つの順方向ダイオードで挟まれたフローティングノード間で生じるので、小さいものとなる。

次に、図２７を参照して、選択ビット線と選択ワード線間のリーク電流のパスを詳細に検討する。図２７は、太線で示す選択ビット線を挟む上下のワード線層と、太線で示す選択ワード線を挟む上下のビット線の範囲で、３×３セルのマット３層を示したものである。

選択セルＳＭＣには、Ｖaccessが与えられた選択ビット線からＶｓｓが与えられた選択ワード線にセル電流Ｉｃが流れてアクセスが行なわれる。このアクセス電流のほかに、選択ビット線から順方向ダイオードを介して非選択ワード線（Ｖｄ^＊〜）に太い破線で示すリーク電流Ｉｂ１，Ｉｂ２が流れ、選択ワード線へは上下の非選択ビット線（Ｖｓ^＊〜）から順方向ダイオード介して、太い破線で示すリーク電流Ｉｗ１，Ｉｗ２が流れる。また非選択ビット線へは、上下の非選択ワード線から逆バイアスダイオードを介して細い破線で示すリーク電流Ｉｒが流れる。

選択ビット線から上下の非選択ワード線に流れる電流Ｉｂ１，Ｉｂ２と、選択ワード線に上下の非選択ビット線から流れる電流Ｉｗ１，Ｉｗ２に注目して電流の経路を示したのが、図２８である。

まず、電流Ｉｂ２に注目すると、これは中間レベルｂＶｄ^＊〜の非選択ワード線に流れ込む。このワード線からは逆バイアスダイオードのリーク電流Ｉｒが、ｂＶｓ^＊〜の非選択ビット線に流れ、これが電流Ｉｗ２に寄与するパスとなる。電流Ｉｗ１に寄与するリーク電流Ｉｒのパスは逆バイアスダイオードを経てａＶｓ^＊〜レベルの非選択ビット線に入る。なお、ｂＶｄ^＊〜レベルの非選択ワード線はビット線数分のＩｗ２及びＩｗ１相当のセルにリーク電流を供給している。

次に電流Ｉｂ１に注目すると、これは中間レベルａＶｄ^＊〜の非選択ワード線に流れ込む。このワード線から電流Ｉｗ１に寄与するパスは逆バイアスダイオードを経てａＶｓ^＊〜の非選択ビット線に流れるリークＩｒである。なおａＶｓ^＊〜レベルのワード線はビット線数分のＩｗ１相当のセルにリーク電流を供給している。

電流が流れ込む側に注目してみると、Ｉｗ２は中間レベルｂＶｓ^＊〜のビット線からの経路で電流を受けるが、このビット線へは逆バイアスのダイオードを経てｂＶｄ^＊〜レベルのワード線経由のＩｂ２パスと同等のワード線本数分のダイオードを介してＶaccessレベルの選択ビット線から電流が流れ込む。

Ｉｗ１は中間レベルａＶｓ^＊〜のビット線からの経路で電流を受けるが、このビット線へは逆バイアスのダイオードを経てａＶｄ＊〜とｂＶｄ＊〜レベルのワード線経由のＩｂ１とＩｂ２パスと同等のワード線本数分のダイオードを介してＶaccessレベルの選択ビット線から電流が流れ込む。

以上のリーク電流は、流す側と流れ込む側で等しいので、逆バイアスダイオードのリーク電流をＩｒとして、Ｉｂ２＝２Ｉｒ×Ｎｂ、Ｉｂ１＝Ｉｒ×Ｎｂ、Ｉｗ２＝Ｉｒ×Ｎｗ、Ｉｗ１＝２Ｉｒ×Ｎｗなる関係がある。ここに、Ｎｂはビット線本数、Ｎｗはワード線本数である。したがって、Ｉｂ２／Ｉｂ１＝２、Ｉｗ２／Ｉｗ１＝１／２となる。

以上のリーク電流パスの検討から分かるように、リーク電流を供給する側のひとつのダイオードと、リーク電流を受ける側のひとつのダイオードでは考慮すべき電流パスの条件が異なる。

そこで、電流Ｉｂ１，Ｉｂ２を供給するビット線側（図２９）と、電流Ｉｗ１，Ｉｗ２を受けるワード線側（図３０）に分けて、電流の平衡する状態をダイオードのバイアス電圧と電流の関係からまとめた。ここではメモリセルを構成する抵抗変化物質の抵抗値は無視してダイオード電流が最も大きくなる状態を想定する。

図２９及び図３０の縦軸は電流のlog値であり電流値のオーダーの変化を示す。横軸はＶｓｓとＶaccessを両端の電位として中間のフローティングノードの電位Ｖｓ〜やＶｄ〜とその点を基準にしてダイオード特性を示す。ここでは、括弧つきの中間レベルは、関係する全てのビット線或いはワード線に共通としている。

ビット線ＢＬ側では、図２９に示すように、横軸の右端のＶaccessから見て、まずＶｄ〜のワード線（非選択）があり、このＶｄ〜レベルを基準にＶaccess側にひとつのダイオードの順方向電流特性（Ａ）が現れる。またこのワード線から左側のＶｓ〜方向にはビット線の本数に対応した数のダイオードの逆バイアスの電流特性（Ｂ）が現れる。

つぎに左端のＶｓｓレベルのワード線（選択）からＶｓ〜レベルに向かってビット線群の本数分のダイオードの順バイアス電流特性（Ｃ）が現れる。なお選択セルのひとつのダイオードの特性は、Ｖｓｓを基準にした単一の順方向ダイオード電流特性（Ｄ）であって、log電流の変化は（Ｃ）と比べてビット線数分小さくなっている。

電流が平衡している状態では、ＶaccessレベルからＶｄ〜レベルへの順方向電流が、Ｖｄ〜レベルからＶｓ〜レベルへの逆バイアスのリーク電流とＶｓ〜レベルからＶｓｓレベルへの順方向電流と等しくなる様に、中間レベルＶｄ〜とＶｓ〜が自己調整される。このときビット線の数を考慮しないときに比べてダイオード電流が増えるので、ワード線レベルＶｄ〜はより電位が低い方に移動する。また、電流値自体は選択ダイオードの電流より数オーダー低い。

図３０のワード線側では、横軸の左端のＶｓｓから見ると、まずＶｓ〜レベルのビット線（非選択）があり、Ｖｓｓレベルを基準にＶｓ〜側にひとつのダイオードの順方向電流特性（Ｅ）が現れる。またこのビット線へは右側のＶｄ〜方向からワード線の本数に対応した数のダイオードの逆バイアスの電流特性（Ｆ）が現れる。つぎに右端のＶaccessレベルのビット線（選択）からＶｄ〜レベルに向かってワード線群の本数分のダイオードの順バイアスの電流特性（Ｇ）が現れる。選択セルのひとつのダイオードの特性はＶｓｓを基準にした単一の順方向ダイオード電流特性（Ｅ）であり、log電流の変化は（Ｇ）と比べてビット線の本数分小さくなっている。

電流が平衡している状態では、ＶｓｓレベルへのＶｓ〜レベルからの順方向電流が、Ｖｄ〜レベルからＶｓ〜レベルへの逆バイアスのリーク電流とＶaccesssレベルからＶｄ〜レベルへの順方向電流と等しくなる様に、中間レベルＶｄ〜とＶｓ〜が自己調整される。このときワード線の数を考慮しないときに比べてダイオード電流が増えるので、ビット線レベルＶｓ〜はより電位が高い方に移動する。また、電流値自体は選択ダイオードの電流より数オーダー低い。

以上の検討から分かるように、選択されたビット線とワード線に関係した中間のビット線群及びワード線群にかかる逆バイアス電圧は、Ｖｓ〜とＶｄ〜であり、関係するダイオードが多数の並列ではないときに比べて電位差が小さい方向にずれることがわかる。また、選択されたダイオードの電流値と比べてオーダーがかなり低い電流なので選択セルへのアクセス状態のディスターブにはならない。

次に、３Ｄセルアレイブロック中でセット状態のセルのみからなるビット線を参照ビット線ＲＢＬとして用いる方法とクロスフェールのリーク電流などの関係を検討する。

図３１は、図２６と同様の７層のマットｍａｔ０〜６の範囲で、図２６と同様にビット線ＢＬ２３０−２３２の一つＢＬ２３０を参照ビット線ＲＢＬとし、ビット線ＢＬ２３１を選択ビット線とし、ワード線ＷＬ３４１を選択ワード線とした場合について、不良セルのクロスフェールの影響を示したものである。

リーク電流源となるのは選択ビット線のＶaccessと選択ワード線のＶｓｓである。図示のように、不良セルが選択マット及び選択マットとビット線及びワード線を共有する上下のマットにあると、これらの不良セルを介しての電流が選択ビット線から選択ワード線へと流れる。

図３１は、不良セルによって流れるリーク電流をセルのアクセス電流とともに示してその影響を検討したものである。不良セルＤＣ１−ＤＣ３が選択ワード線の上のマット及び選択ビット線の下のマットのある状態を示している。これらの不良セルは、逆バイアス状態でのリーク電流が異常に増大してダイオードがその機能を果たさないものとする。これらの不良セルはその部分でビット線とワード線がショートしているとして扱って良く、いわゆるワード線とビット線のクロスフェールとなる。

この様な不良セル位置でのショートを仮定すると、図に破線矢印で示すようなリーク電流が３Ｄセルアレイの中を流れる。セル電流Ｉｓｃは、選択セルＳＭＣのアクセス電流であり、セル電流Ｉｒｃは、参照セルＲＭＣのアクセス電流である。リーク電流は、選択された参照ビット線ＢＬ２３０（＝ＲＢＬ）と選択ビット線ＢＬ２３１のＶaccessレベルから、不良セルＤＣ１，ＤＣ２のぶら下がっているワード線ＷＬ１２２，ＷＬ３４２を介して、不良セルＤＣ１，ＤＣ２を経てビット線ＢＬ２３２，ＢＬ４５２に入り、これらのビット線から選択ワード線ＷＬ３４１へと、順方向バイアスのダイオードを含むセルＭＣ１，ＭＣ２を経て流れる。

従って不良セルの属するビット線と選択ワード線の交点のセルＭＣ１，ＭＣ２には大きな順方向電圧がかかり、書き込み時にディスターブを受けることになる。

同様に、不良セルの属するワード線ＷＬ１２２，ＷＬ３４２と選択ビット線ＢＬ２３１の交点のセルＭＣ３，ＭＣ４も大きな順方向電圧がかかり書き込み時にディスターブを受けることになる。

この様に不良セルが属するビット線およびワード線のセルは書き込みアクセスサイクルのたびに大きなディスターブを受けるので、これはデータの安定保持を困難にする。従って、不良セルを含むビット線は不良として使用しないようにするか、或いは頻繁にリフレッシュしてデータ状態を維持することが必要となる。

なお、参照ビット線と選択ビット線からは同じ不良セルに対して同じ様な電流が流れるので、これらのビット線間の選択ワード線に対する配線抵抗におおきな差がなければ選択セルと参照セルの電流の大小関係は維持される。従って選択セルデータの読み出しは問題なく行なうことが出来る。安定したセルデータの読み出しには参照ビット線をセルアレイブロック内に適当に分散して、選択ビット線とのワード線への配線抵抗差が許容範囲に収まるようにすることが重要となる。

以上のように、非選択のビット線とワード線をフローティングにするアクセス方式が有効であることが分かったので、以下にこのフローティングアクセス方式の一連の動作をまとめる。

図３２は、フローティングアクセス方式の状態遷移を、３×３セルの３層マットについて平面に展開して示している。Ｖｓ〜，Ｖｄ〜はそれぞれ初期値Ｖｓ，Ｖｄのフローティングレベルである。メモリチップに電源が入りセルがデータを不揮発に保持した状態であるスタンバイ（stand-by）状態またはホールド（hold）状態では、全てのビット線とワード線はＶｓレベルの電源に接続された状態に保持される。

次に、セルをアクセスするための準備段階としてのアクティブ・スタンバイ（active stand-by）状態では、ビット線は電源レベルから切り離されてフローティングＶｓ〜となり、ワード線はもう一方の電源レベルであるＶｄに接続される。

いま、真ん中のマットの中央のセルＳＣをアクセスするものとして、選択セルのアクセス（access）状態では、選択セルＳＣをクロスポイントとして持つ選択ワード線はＶｓ、選択ビット線はアクセスのモードに対応した電源レベルであるＶaccessに設定される。

ここでアクセスのモードとは、セルの書き込みであるセット状態への遷移、リセット状態への遷移、或いは読み出しのことである。このアクセス状態では残りの全てのビット線とワード線はフローティングに設定される。

先に７つのマットでの不良セルからのリークの影響をみたが、次に８層マットに対して各マットに不良セルを一つ置いてその影響を見る。

図３３は、８層のマット０〜７について、平面に展開してアクセス状態を示している。マット５内で選択ワード線と選択ビット線により選択されたのが、選択セルＳＣである。選択ビット線から選択ワード線に向かってリーク電流を流すパスは選択ビット線と選択ワード線を共有しているマット４〜６内の不良セル（例えばＤＣ１〜ＤＣ３）のみであることがこの図からも明白である。他のマットの不良は最終的にフローティングのビット線やワード線で終端してリーク電流を生じない。

マット４の不良セルＤＣ３の影響によりディスターブを受けるのは同じマット内のセルＭＣ４であり、マット５の不良セルＤＣ２の影響によりディスターブを受けるのは同じマット内のセルＭＣ２，ＭＣ３であり、マット６の不良セルＤＣ１の影響によりディスターブを受けるのは同じマット内のセルＭＣ１である。

即ちディスターブを大きく受けるセルは不良セルのあるビット線及びワード線上にあることが分かるが、これらのセルのディスターブが大きい場合は不良ビット線や不良ワード線として、クロスフェールセルをアクセスしないようにすればよく、リダンダンシなどで置き換える。

ここまでの検討は、積層されたマット間でワード線の選択は全て独立に制御できるとしていた。しかし、セルアレイブロックの端でワード線を下地基板の制御回路に接続する部分のレイアウトは層別の接続が必要なので大きな面積となる。この面積を抑制するには層をいくつかのグループに分けて、各グループのマットに共通のワード線選択を行うようにして、ワード線ドライバの数を減らすことが好ましい。

そこでまず不良セルのリークの影響がワード線グループ化との関係でどの様に変化するかを検討する。

図３４は、ワード線を偶数番目か奇数番目かによって２グループに分ける、バイナリワード線グループ化の場合である。図の各層マットに1つずつクロス不良のセルがあるとして不良セルのリーク電流の流れる経路を示している。なお順方向ダイオードを３つ以上経る経路はダイオードの順方向電圧降下Ｖｆによってリークはほとんど無視できるものと考えて考慮しない。

前述の全てのワード線が独立にドライブされる場合と比較して、リークの影響を受けるマットが２マット分増える。マット５，６間で一つのワード線が選択されるとき、同時にマット１，２間でワード線が選択されるからである。この２マット分の不良セルリークがワード線ドライバにさらに加わることとなる。

不良セルがＤＣ１〜ＤＣ４として、そのリークの影響で書き込みディスターブを受けるセルは、ＭＣ１〜ＭＣ６である。ディスターブを受けるセルの状況は、クロスフェールのあるワード線とビット線に属するセルであるということに変わりはない。

この２マット分のリークの影響増加を許容できるならば、このバイナリグループ化を使うことによってワード線ドライバ部のレイアウト面積を小さく出来る。

図３５は、ワード線を３つのグループに分けるターナリワード線グループ化の場合について、同様に各層マットに1つずつクロス不良のセルがあるとして不良セルのリーク電流の流れる経路を示している。順方向ダイオードを３つ以上経る経路は上の例と同様、考慮しない。

先の全てのワード線が独立にドライブされる図３３の場合と比較してリークの影響を受けるマットに変化がないことが分かる。

従ってクロスフェールのリーク電流の影響に関する限りは、ワード線を各層別にドライブする必要はなく、３グループに分けてドライブすればよいことが分かる。これにより、多層構成の３Ｄセルアレイブロックを用いるときには大幅なレイアウト面積の削減効果を期待できる。

以上、クロスフェールのリーク電流の影響についてはターナリワード線グループ化を用いれば十分であることが分かったが、次に逆バイアスダイオードのリーク電流の影響がどうなるかを検討する。

図３６は、図３３に対応して、各層のワード線を全て独立にドライブする場合について、選択ビット線のＶaccess電源から選択ワード線のＶｓに向かって逆バイアスダイオードのリーク電流が寄与するセルを示したものである。

マット５内の選択ビット線と選択ワード線のクロスポイントの選択セルＳＣに対して、同じ選択ビット線上のセル列Ｃ，Ｄ及び同じ選択ワード線上のセル列Ａ，Ｂは、順方向バイアスのダイオードを介してセル電流が流れる。マット４〜６内のそれ以外のセルには、逆バイアスダイオードを介して破線で示すリーク電流が流れる。

選択セルＳＣのあるマットとその上下のマットの合わせて３マットのセルのほぼ全てのセルが、逆バイアスリークに寄与して、選択ビット線から選択ワード線へのリーク電流となることは、図２６で説明したのと同様である。

図３７は、図３４に対応するバイナリワード線グループ化の場合について、同様に逆バイアスダイオードのリークが流れるセルを示したものである。

図３６と同様に、マット５内の選択セルＳＣに対して、同じ選択ビット線上のセル列Ｃ，Ｄ及び同じ選択ワード線上のセル列Ａ，Ｂで順方向ダイオードを介してセル電流が流れる他、マット２内のセル列Ｅでも順方向バイアスのダイオードを介してセル電流が流れる。これは、選択ビット線からセル電流が流れ込む先である選択ワード線が増えた結果である。マット４〜６内のそれ以外のセルと、マット３内の全セルには、逆バイアスダイオードを介して破線で示すリーク電流が流れる。

この増えたリーク電流が許容できる範囲であれば、このワード線グループ化方式を利用してワード線ドライバのレイアウト面積を最も小さく出来る。

図３８は、図３５に対応するターナリワード線グループ化の場合について、同様に逆バイアスダイオードのリークが流れるセルを示したものである。

このリーク電流の経路は、ワード線を層別に独立して駆動する図３６の場合と同じであり、逆バイアスリークの観点からも、ターナリワード線グループ化が良いことがわかる。

図３９は、ターナリワード線グループ化方式を採用した場合のワード線ドライブ部のデコード回路構成を、図９と対応させて示している。マット選択信号ｍａｔ_0〜7に代わって、ワード線グループの選択信号ＷＧc_0、ＷＧc_1、ＷＧc_2を用いている。

図９と比較して明らかなように、各層別にワード線選択を行う場合に比べて、ワード線コンタクトＷＣの数が少なくなり、それだけワード線ドライバ９１の占有面積も小さくなる。

次に、ワード線グループの選択信号の発生回路を説明する。選択したセルの属するマット番号から決まる選択ワード線と同時に選択される相補的な選択ワード線とを含むワード線グループの番号をＷＧｃとする。ワード線グループの総数を“ｉ”として、ＷＧｃ＝ｉ−ｋ（ｋ＝ｉ，ｉ−１，ｉ−２，…，２，１）とする。また、選択セルが属するマットの番号を“ｍ”とする。

このとき、マット番号“ｍ”が与えられた時に選ばれるワード線グループ番号ＷＧｃは、図４０に示すように、２ＷＧｃ≡−２ｋ≡ｍ−１，ｍ，ｍ＋１，ｍ＋２（ｍｏｄ ２ｉ）として、“ｋ”を計算することによって得られる。

図４１は、そのようなグループ番号計算を行ってワード線グループ選択信号を発生させる回路の概略構成を示している。ｍが決まると、これからまず、ｍ−１，ｍ＋１，ｍ＋２を求める。これらの結果を、２ｉを法として既約剰余を求める剰余回路（residue (mod 2i)）４１０ に入力して剰余を求める。

次に各剰余をワード線グループ番号ＷＧｃに対応するデコーダ回路４１１に入力して、２進数で表された剰余の各ビットのＡＮＤから２ＷＧｃの２進数表現に一致するものを検索しどれかが一致すれば信号としてのＷＧｃを立てる。この一致検索のデコード回路４１１は、０〜ｉ−１のｉ個必要である。

以下に、ｉ＝３のターナリワード線グループ化の場合について、具体的な回路を検討する。マットの総数を３２とし、マット番号“ｍ”が、図４２に示すように、Ａ１０〜Ａ１４の５ビットで２進数表示されるものとする。選択信号ＷＧｃの０，１，２と、マット番号“ｍ”とｍｏｄ ６の関係は、図４３に示すとおりである。

図４４は、“ｍ”を表すアドレスビットからｍ−１，ｍ，ｍ＋１，ｍ＋２のｍｏｄ ６を求めるマット番号計算回路４４０を示す。

即ち、５ビットの加算回路４４１ａに“ｍ”のアドレスビットと１の５ビットの補数１１１１１を入力して、加算結果のｍ−１を求める。この結果をｍｏｄ ６の剰余を求める５ビット剰余回路４４２ａに入力して、剰余の２進数表現（ｍ−１）ｂｒ（ｒ＝０〜４）を得る。

また、５ビットの“ｍ”のアドレスビットをｍｏｄ ６の剰余を求める剰余回路４４２ｂに入力して剰余の２進数表現（ｍ）ｂｒ（ｒ＝０〜４）を得る。

更に、５ビットの加算回路４４１ｂに“ｍ”のアドレスビットと１の５ビット表現００００１を入力して加算結果のｍ＋１を求める。この結果をｍｏｄ ６の剰余を求める５ビット剰余回路４４２ｃに入力して、剰余の２進数表現（ｍ＋１）ｂｒ（ｒ＝０〜４）を得る。

更に、５ビットの加算回路４４１ｃに“ｍ”のアドレスビットと２の５ビット表現０００１０を入力して加算結果のｍ＋２を求める。この結果をｍｏｄ ６の剰余を求める５ビット剰余回路４４２ｄに入力して、剰余の２進数表現（ｍ＋２）ｂｒ（ｒ＝０〜４）を得る。

図４５は、以上の回路ブロックで用いられる５ビット加算回路４４１ａ〜４４１ｃの回路記号とその具体回路である。即ち、数ＡとＢを２進数で表した各桁の和を、フルアダーとハーフアダーを用いて加算する。この回路は、クロックなどの同期が必要でなく、入力が確定すれば出力も確定するようにしているので、システムのタイミング制御の負担を減らす構成となっている。

図４６は、５ビットのｍｏｄ ６の剰余を求める剰余回路４４２ａ〜４４２ｄの回路記号とその具体回路である。回路は、数Ａを２進数で表した数が６以上になったことを検出する検出部４６１と、その検出結果に、５ビットに対する６の補数２６（＝３２−６）即ち２進数表示で（１１０１０）を加える加算部４６２とから構成される。この回路も、クロックなどの同期が必要でないく、入力が確定すれば出力も確定するようにして、システムのタイミング制御の負担を減らす構成としている。

図４７及び図４８は、２進数の足し算を行なう基本的な単位であるフルアダーとハーフアダーである。フルアダーは、加えるビットＡとＢをＸＯＲ回路とＸＮＯＲ回路でロジック演算を行い、桁上げ信号Ｃｉｎとのロジックを更に取って、出力としてＡ，Ｂ，Ｃｉｎの和Ｓｏｕｔと桁上げ信号Ｃｏｕｔを出力する。ハーフアダーは一般的なロジックゲートで構成できる。

このユニットを組み合わせて計算に必要なアダー回路を構成することができる。

図４９は、グループ選択信号デコード回路４９０、即ち選択したマットの番号から最終的にワード線グループを選択する選択信号ＷＧｃを発生する回路を、ｉ＝３（ternary）の場合について示す。これは、ｍからｍｏｄ ６の剰余として計算された（ｍ−１）ｂｒ（ｒ＝０〜４），（ｍ）ｂｒ（ｒ＝０〜４），（ｍ＋１）ｂｒ（ｒ＝０〜４），（ｍ＋２）ｂｒ（ｒ＝０〜４）が、２ＷＧｃがそれぞれ０，２，４に一致するものを検索する回路である。

即ち一致検索は、それぞれの剰余ビットの一致／不一致を検出するＡＮＤ回路群Ｇ０〜Ｇ２で行い、４つの剰余のうちのいずれかが一致したら信号ＷＧｃを立ち上げるという論理による。２ＷＧｃ＝０の検索結果が信号ＷＧ_0であり、２ＷＧｃ＝２の検索結果が信号ＷＧｃ_1であり、２ＷＧｃ＝４の検索結果が信号ＷＧｃ_2となる。

参照ビット線ＲＢＬを設けて、この参照ビット線のセット状態のセル（参照セル）と選択セルの電流を比較するセンス方式を用いれば、非選択のワード線とビット線はフローティングにしてもよく、ワード線選択もグループ分けした方式でリーク電流に対応できることをこれまでに示したが、次に参照ビット線ＲＢＬの配置や設定法について詳しく検討する。

参照ビット線のセルと選択ビット線のセルは共通のワード線で選択されるので、ビット線上のセル位置は同じであるから、ビット線のＩＲドロップは相殺される。ワード線上の参照セルと選択セルの二つのセル位置は、参照ビット線と選択ビット線が離れていればそれだけ離れるが、マット上で全てのビット線からの平均距離が最も小さいマット中央に参照ビット線をまとめる方法がひとつの候補となる。即ち図５０に示すように、マットのワード線方向の中央部を参照ビット線ＲＢＬ領域とする。

無論、参照ビット線ＲＢＬをマット上にいくつか分散配置しておく方法も用いられる。但しこれはデコードが複雑になる。

図５０に示すように、マット中央にまとめて参照ビット線をおく場合、参照ビット線にもクロスフェールなどの不良セルが在り得ることを考えて、スペアの参照ビット線も設けておくことが好ましい。スペアの参照ビット線を含めて、これら参照ビット線領域のセル（参照セル）はセット状態を維持していることが必要である。

参照セルにセット状態を設定するには、セルの使用には必ずフォーミングが必要であることを利用する。すなわち全セルは一旦セット状態に設定するので、参照ビット線ＲＢＬ領域ではこのセット状態を保持する。例えば、セット状態の保持は、選択セルの書き込み動作で選択ワード線が立ち上がるたびに、参照ビット線の参照セルについてセット状態の再書き込みを行なう、というリフレッシュ動作を利用する。

前述のように、ビット線の一括フォーミングでは、ビット線のセルのセット状態への遷移に必要な電圧Ｖｄを印加して各セルをセットする。その際、各セルのセット状態への遷移は時間的にばらつく。従って、先にセット状態の低抵抗になったセルによって、ビット線の電位が下がると、これが残りのセルのセット状態への遷移を阻害する。

この対策として、各セルの選択ワード線の選択ゲートのレベルを下げることによって、セット状態に設定されたセルがビット線の電位レベルに大きく影響しないようにする方法が有効である。これを次に説明する。

図５１は、一括フォーミングにおいて、ビット線とこれにぶら下がるセルからなる系の構成を示している。即ち、ビット線側スイッチＮＭＯＳトランジスタＭＮ２を介して電源Ｖｄｄが与えられたビット線に、可変抵抗素子ＶＲとダイオードＤｉが接続される。ダイオードＤｉのカソードにつながるワード線ＷＬは、ワード線側スイッチＮＭＯＳトランジスタＭＮ１を介して電源Ｖｓに設定される。ＮＭＯＳトランジスタＭＮ１，ＭＮ２は、図２１のそれと対応させて示している。

ＮＭＯＳトランジスタＭＮ１，ＭＮ２のゲートレベルをそれぞれＶｍ，Ｖｇ、ビット線ＢＬのレベルをＶｄ（Ｖｄｓｔ或いはＶｄｒ），ワード線ＷＬのレベルをＶｃ（Ｖｃｓｔ或いはＶｃｒ）として、各構成要素を流れる電流と各ノードレベルの関係を示したのが、図５２である。

一括フォーミングが成り立つ条件を出すために、ワード線スイッチ素子ＭＮ１からその特性を見て行く。選択ビット線に属する各セルはワード線ＷＬに相当するノード（電位Ｖｃ、具体的にはＶｃｓｔ或いはＶｃｒ）を介して、ＮＭＯＳトランジスタＭＮ１によって電源Ｖｓに接続される。

なお、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の電流電圧特性は一般に、線形領域（３極管領域）でＩ＝Ｋ｛（Ｖｇｓ−Ｖｔ）Ｖｄｓ−Ｖｄｓ^２／２｝であり、電流飽和領域（５極管領域）でＩ＝（Ｋ／２）（Ｖｇｓ−Ｖｔ）^２である。可変抵抗素子ＶＲの特性は、Ｖ＝ＩＲであり、ダイオードＤｉの特性は、Ｉ＝Ｉ0｛ｅｘｐ（Ｖ／Ｖｆ）−１｝である。

図５２のトランジスタＭＮ１の特性から順に説明する。ゲートレベルをＶｍ、しきい値をＶｔとして、線形領域の電流特性は、Ｖｍ−Ｖｔ≧Ｖｃの条件下で、
Ｉ＝Ｋ｛（Ｖｍ−Ｖｓ−Ｖｔ）（Ｖｃ−Ｖｓ）−（Ｖｃ−Ｖｓ）^２／２｝
と表される。ここでは、Ｖｓを基準とするトランジスタ電流のＶｃ依存性をゲートレベルＶｍをパラメータとしていくつか示している。

フォーミング終了時にセルが低抵抗になって大電流が流れるのを、このトランジスタＭＮ１の特性を使って制限する。すなわちゲートレベルをＶｍ＝Ｖｔ＋ε＋Ｖｓと設定する。そうすると、このトランジスタＭＮ１は、Ｉmax＝（Ｋ／２）ε^２なる電流が流せる最大電流となる。

低抵抗のセット状態のセルではこの電流が流れ、このときにワード線電位Ｖｃｓｔは、図の位置になる。一方高抵抗のフォーミング前またはリセット状態のセルは電流がセル抵抗で制限されて、Ｖｃｒで示すドレイン電圧となり、電流Ｉrscを流す。この電流はビット線ＢＬからワード線ＷＬに向かって順番に直列接続される素子に共通の値である。

線形領域のトランジスタ特性から、Ｉrsc＝Ｋ｛ε（Ｖｃｒ−Ｖｓ）−（Ｖｃｒ−Ｖｓ）^２／２｝となるので、このときワード線電位は、
Ｖcr＝ε＋Ｖｓ−sqrt（ε^２−２Ｉrsc／Ｋ）
となる。ここで、“sqrt”は、平方根を示す。

次にセルを構成するダイオードＤｉについて、その電圧電流特性をアノード側ノード電位Ｖａ（Ｖａｓｔ或いはＶａｒ）を基準にＶｃに対してグラフにしている。この電流電圧特性は、Ｉ＝Ｉ0［ｅｘｐ｛（Ｖａ−Ｖｃ）／Ｖｆ｝−１］であり、Ｖａ−Ｖｃ≧Ｖｆである。それぞれの電流ＩmaxとＩrscを流すＶｃレベルのＶｃｓｔとＶｃｒを表示してある。

ダイオード特性の右に示すのが、可変抵抗素子ＶＲの電圧電流特性であり、Ｖｄを基準に示している。その特性式は、Ｉ＝（Ｖｄ−Ｖａ）／Ｒである。セット状態の抵抗値をＲｓ、フォーミング前の抵抗値をＲ０とする。この図から電流Ｉmaxを流すときのＶａレベルＶａｓｔと、Ｉrscを流すときのＶａレベルＶａｒが決まり、それぞれ図示してある。

次に、ビット線の全てのセルに共通に書き込みバッファとして働くＮＭＯＳトランジスタＭＮ２があるが、そのゲート電位は高くして十分抵抗が低い線形領域で働かせる。このときの電流特性は、Ｖｇ−Ｖｔ≧Ｖｄｄの条件で、
Ｉ＝Ｋ｛（Ｖｇ−Ｖｄ−Ｖｔ）（Ｖｄｄ−Ｖｄ）−（Ｖｄｄ−Ｖｄ）^２／２｝
である。

Ｖｇ−ＶｔをＶｄｄより十分高いレベルとして、Ｖｄを基準として見た場合のソースドレイン飽和電流は、
Ｉsat＝（Ｋ／２）（Ｖｇ−Ｖｔ−Ｖｄ）^２
となる。ビット線にぶら下がるセルの個数をＮとすると、全てのセルがセット状態になった場合に流れるのはＮ×Ｉmaxである。

この電流はＶｄレベルがＶｄｓｔであるときこのレベルを基準としてみたトランジスタのソースドレイン電流特性がドレインレベルがＶｄｄのときに流す電流であり、このトランジスタの飽和電流は（Ｋ／２）（Ｖｇ−Ｖｔ−Ｖｄｓｔ）^２であり、線形領域の電流特性は
Ｎ×Ｉmax
＝Ｋ{(Ｖｇ-Ｖｄｓｔ-Ｖｔ)(Ｖｄｄ-Ｖｄｓｔ) - (Ｖｄｄ-Ｖｄｓｔ)^２/２
となるので、
Ｖｄｓｔ＝Ｖｇ−Ｖｔ−sqrt｛（Ｖｇ−Ｖｔ−Ｖｄｄ）^２＋２Ｎ×Ｉmax／Ｋ｝
となる。

一方、ビット線にぶら下がるセルの個数をＮとして、全てのセルがフォーミング前のリセット状態の場合に流れるのは、Ｎ×Ｉrscである。この電流はＶｄのレベルがＶｄｒであるときこのレベルを基準としてみたトランジスタのソースドレイン電流特性がドレインレベルがＶｄｄのときに流す電流である。

このトランジスタの飽和電流は（Ｋ／２）（Ｖｇ−Ｖｔ−Ｖｄｒ）^２であり、線形領域の電流特性は、
Ｎ×Ｉrsc
＝Ｋ{(Ｖｇ-Ｖｄｒ-Ｖｔ)(Ｖｄｄ-Ｖｄｒ) - (Ｖｄｄ-Ｖｄｒ)^２/２
となるので、
Ｖｄｒ＝Ｖｇ−Ｖｔ−sqrt｛（Ｖｇ−Ｖｔ−Ｖｄｄ）^２＋２Ｎ×Ｉrsc／Ｋ｝
となる。

ひとつのビット線にぶら下がるセルを全て一括フォーミングし、またはセット状態に遷移させることが出来る条件は、セル電流の制限として、Ｉrsc＜Ｉmax＝（Ｋ／２）ε^２＜Ｉresetを満たせばよい。ここで、Ｉrscはリセット状態またはフォーミング前のセルの抵抗が最大フォーミング電圧で流す電流値であり、Ｉresetはセルをセット状態からリセット状態に遷移させるための最低電流である。

ワード線ＷＬとビット線ＢＬの電位レベルの制限は、 Ｖｃｒ＋Ｖform＜Ｖｄｓｔである。ここでＶformは、フォーミングに必要なセルに印加する最低電圧である。すなわち全てのセルがセット状態になってもセルには十分なフォーミング電圧がかかるようなビット線レベルＶｄが維持され、セット状態になったセルにはリセット状態に戻るような電流Ｉresetが流れないことが条件となる。

この条件は、ビット線スイッチＮＭＯＳトランジスタＭＮ２のゲートＶｇとワード線スイッチＮＭＯＳトランジスタＭＮ１のゲートＶｍのレベルを、それぞれビット線への供給電源レベルＶｄｄより高く、トランジスタのしきい値Ｖｔより僅かに、εだけ高く設定することによって実現できる。

図５３は、基本的に図２１と同じ、ビット線ごと一括フォーミングのための回路構成において、上述したワード線及びビット線スイッチトランジスタＭＮ１及びＭＮ２のゲートレベルを示している。

参照ビット線ＲＢＬも含めて全てのビット線は順次選択してフォーミングを行なうのであるが、各ビット線ＢＬはそれぞれの対応するローカルバスＬＢへの選択的な接続を行なうためのビット線スイッチとしてＮＭＯＳトランジスタＭＮ２を有する。ローカルバスＬＢはセンスアンプに繋がるが、センスアンプＳＡへのパスは読み出しスイッチＭＮ６をオフにすることによって切っておく。また電源ＶｄｄにローカルバスＬＢをつなぎ電源とする。

ビット線スイッチの選択ゲートには、先に図５２を用いて説明したように、Ｖｄｄ＋Ｖｔよりも十分に高い電位Ｖｐｐを与える。また同時フォーミングを行なうセルの全てのワード線ＷＬのワード線スイッチＭＮ１のゲートには、Ｖｔ＋εを与える。

一括のフォーミング又はセットを行ないたいマット内のビット線をこの様に選択して、一括のフォーミング又はセットが行われる。

なお、ワード線ＷＬの共有は出来ないので、一括フォーミングを行なう際には、ワード線を共有しないマット間でビット線ＢＬを同時に選択することのみが可能で、設定したいセルのワード線スイッチのゲートレベルをＶｔ＋εとすることにより、一括設定の範囲を広げる。

言うまでもないが、このワード線スイッチのレベルをＶｔ＋εに設定する方法は、個々のセルのセット状態の書き込みにも使える。そのときには選択セルの属するビット線スイッチとワード線スイッチをセルのアドレス情報に従ってデコードしてやればよい。

一括フォーミング又はセットでは、上述したεの値を適正に設定することが重要となる。次にこのεの発生方法を示す。

一括フォーミング時のワード線スイッチＮＭＯＳトランジスタのゲートレベルは、フォーミング前またはリセット状態のセルが流す微小な電流で十分にＶｓｓに導通していると見なせること、電流が増えた場合には非常に高抵抗と見なせること必要である。このためにはトランジスタの約１μＡ電流のゲートレベルを利用する。高抵抗状態のセルが流す最大電流は１０ｎＡ程度であるので、ワード線スイッチの寸法に合わせてカレントミラーを構成することが必要となる。

即ち図５４に示すように、ワード線スイッチＮＭＯＳトランジスタＭＮ１に対してチャネル幅Ｗが１００倍程度のＮＭＯＳトランジスタＭＮ１０を用意し、そのゲートとドレインを共通接続して、定電流回路５４０から１μＡの電流を供給して、そのゲートレベルをＶｔ＋εとする。このレベルを各ワード線スイッチＮＭＯＳトランジスタＭＮ１のゲートに供給すれば、ワード線スイッチの最大に流すことが出来る電流は約１０ｎＡとなる。これにより、セルの抵抗状態が低抵抗状態に遷移して大きな電流を流すようになると、ワード線スイッチＮＭＯＳトランジスタＭＮ１は高抵抗素子として働く。

以上、図５１及び図５２で説明したように、ワード線スイッチＮＭＯＳトランジスタＭＮ１とビット線スイッチＮＭＯＳトランジスタＭＮ２のゲート制御によって、一括フォーミング時のセット状態への遷移が、セル間のバラツキにより逆モードに入らないようにすることが可能である。一方この図５１の回路システムは、セルのリセット状態の書き込み時もそのまま利用することができる。

リセット状態の書き込みではセルに大きな電流Ｉresetを流すことが出来て、セルが高抵抗になっても高いセット電圧Ｖsetが印加されないことが重要である。この条件を、ビット線スイッチＮＭＯＳトランジスタＭＮ２のゲートレベルＶｇと、ワード線スイッチＮＭＯＳトランジスタＭＮ１のゲートレベルＶｍを設定して実現する。

図５５は、そのような設定を行ったときの各素子の電圧電流特性を示した。セルの初期状態が低抵抗状態（セット状態）にあるものとする。ワード線スイッチであるＮＭＯＳトランジスタＭＮ１の特性から順に説明すると、次のようになる。

ワード線スイッチＮＭＯＳトランジスタＭＮ１のゲートレベルは、一番高い電源レベルであるＶｄｄに設定される。即ち、Ｖｍ＝Ｖｄｄである。このときトランジスタは線形領域であり、その特性式は、Ｖｄｄ−Ｖｔ≧Ｖｃの条件下で、
Ｉ＝Ｋ（Ｖｄｄ−Ｖｓ−Ｖｔ）（Ｖｃ−Ｖｓ）−（Ｖｃ−Ｖｓ）^２／２｝
である。

この関係に、ビット線スイッチＮＭＯＳトランジスタＭＮ２の流すことが出来る最大電流値Ｉsatを入れ、このときのセット状態のセルのワード線レベルＶｃｓｔを入れて、
Ｖｃｓｔ＝Ｖｄｄ−Ｖｓ−Ｖｔ−sqrt｛Ｖｄｄ−Ｖｓ−Ｖｔ）^２−２Ｉsat／Ｋ｝
を得る。同様にしてセルがリセット状態になったときのワード線レベルは高抵抗セルが流す電流がＩrscであるとして、Ｖｃｒとなる。

セルを構成するダイオードＤｉの電流特性は、Ｖａ−Ｖｃ≧Ｖｆの条件で、
Ｉ＝Ｉ0［ｅｘｐ｛Ｖａ−Ｖｃ）／Ｖｆ］−１］
であり、図に示すように、ダイオードに生じる電位差Ｖｃｓｔ，Ｖｃｒが求まる。

セルの可変抵抗素子ＶＲの特性は、ビット線のレベルＶｄを基準にして、低抵抗Ｒｓのセット状態と高抵抗Ｒ０のリセット状態の直線Ｉ＝（Ｖｄ−Ｖａ）／Ｒで示される。これらの直線と電流Ｉsatの交点としてＶａｓｔ、Ｉrscとの交点としてＶａｒのレベルがそれぞれ求まる。

ビット線スイッチＮＭＯＳトランジスタＭＮ２は、そのゲートレベルを、Ｖｇ−Ｖｔがセルをセット状態に遷移することが出来る最低電位Ｖsetと等しいかそれより低くなる様に設定する。このときのトランジスタ特性は、ビット線レベルをＶｄとすると、Ｖｇ−Ｖｔ＜Ｖｄｄの条件下で、飽和電流領域特性
Ｉ＝（Ｋ／２）（Ｖｇ−Ｖｔ−Ｖｄ）^２
となる。

図には、ビット線レベルＶｄｓｔとＶｄｒをそれぞれ基準としたトランジスタのソースドレイン特性を、飽和電流がそれぞれＩsatとＩrscとなる場合について点線で示した。ＶｄｒはＶｇ−Ｖｔを越すことはなく、従ってＶsetを越すことがないことが分かる。

電流がＩsatとなる飽和特性から、
Ｖｄｓｔ＝Ｖｇ−Ｖｔ−sqrt（２Ｉsat／Ｋ）
であり、電流がＩrscとなる飽和特性から、
Ｖｄｒ＝Ｖｇ−Ｖｔ−sqrt（２Ｉrsc／Ｋ）
となる。

セルがリセット状態へ遷移できてその後再びセット状態に遷移しない条件は、Ｉreset＜Ｉsatで、Ｖｄｒ＜Ｖsetとなることである。リセット状態の高抵抗セルのビット線とワード線のレベル差はＶｄｒ−Ｖｃｒであるので、セルにＶsetが印加されることはない。

図５６は、一括フォーミングと同じ回路システムを使って通常の書き込みをもも行なうための書き込み回路の構成を示し、図５７はその書き込みコントロール回路２１３の構成を示す。図５８は、ワード線及びビット線スイッチトランジスタのゲートドライバＤＲＶ２２，ＤＲＶ２３の高レベル側制御信号Ｖｍ，Ｖｇを示している。

これら図５６，５７，５８は、それぞれ先に説明した図２３，２４，２５の変形例である。

ビット線ＢＬとワード線ＷＬの選択に際して、ビット線スイッチとワード線スイッチの選択ゲートレベルの設定を書き込むデータによって変える。データによって発生されデコーダ出力となるレベルとして、デコーダに供給される制御信号ＶｍとＶｇのレベルをコントロールするのが書き込みコントロール回路２１３である。これは先の回路例と同じである。

先の回路例と異なる点を説明すれば、ワード線スイッチＮＭＯＳトランジスタＭＮ１のゲートには、ドライバＤＲＶ２２を介して、書き込むべきデータによって発生される制御信号Ｖｍが与えられる。ビット線スイッチＮＭＯＳトランジスタＭＮ２のゲートには同様に、書き込みデータによって発生される制御信号ＶｇがドライバＤＲＶ２３を介して与えられる。

これらのドライバＤＲＶ２２，ＤＲＶ２３には、それぞれロウデコーダ，カラムデコーダからの信号“from rdec_b.”,“from cdec_b.”が入る。非選択状態のビット線やワード線はスイッチがオフしてフローティング状態となる。

書き込みコントロール回路２１３の制御信号Ｖｍの出力ドライバＤＲＶ２１は、図２４の書き込みコントロール回路でのドライバＤＲＶ１１と異なり、低レベルに出力Ｖｔ＋εを出すように構成されている。

参照セルＲＭＣの状態が低抵抗のセット状態であり、フォーミングにより一括設定するセル状態も低抵抗のセット状態であることを利用すると、メモリの動作モードの設定手順が図５９のように決まる。

メモリチップを利用するにはまず、設定手順Ｓ１でフォーミングを行うか、又はセルをセット状態に設定する一括セット動作を行う。この動作領域は、差し当たり使用するメモリ領域Ａまたは最初から全メモリ領域とするが、少なくとも参照セルを必ず含むようにする。これによって、参照セルを利用した読み出しが可能となる。

次に、手順Ｓ２として、メモリ領域Ａに対して、データの読み書き動作（Ｒ／Ｗ動作）を行なう。このとき領域Ａのセルは既にセット状態にあるので、リセット状態を設定する書き込みのみを行なうことも可能である。すなわちリセット状態書き込みのときのみ書き込み系の回路を駆動する。最初からメモリ全領域にフォーミングを行なっている場合は、以下他の領域にＲ／Ｗ動作を続ければよい。

フォーミングを行っていない新たなメモリ領域Ｂがある場合、或いはメモリ領域Ｂが再フォーミングや一括セットを行ってリセット状態の書き込みを行ないたい領域である場合（即ちＮＡＮＤ型フラッシュメモリでのデータ消去に相当する動作を行う領域の場合）、そのメモリ領域Ｂに対して、手順Ｓ１，Ｓ２と同様の手順Ｓ３，Ｓ４で動作を行う。以下同様の動作を行うことになる。

次に、以上に説明したセンス方式や書き込み方式を持つＲｅＲＡＭの性能を引き出すデータ転送の仕様に関して説明する。

比較するのは大容量ファイルメモリであるＮＡＮＤフラッシュメモリである。ＮＡＮＤフラッシュメモリのデータ転送効率を阻害している最大のものは、消去動作を必要とすることである。一方、抵抗変化メモリ（ＲｅＲＡＭ）においてはランダムアセスが可能ではあるが、セット状態の書き込みとリセット状態の書き込みに時間的に大きな差がある。即ちセット状態の書き込みに比べて、リセット状態の書き込みには１００倍程度の書き込み時間を必要とし、この時間差がデータ転送効率の阻害要因となる。

より具体的に説明する。ＮＡＮＤフラッシュメモリでは、ブロック消去として、 例えば２５６ｋＢｙｔｅを２ｍｓで行なうという仕様が一般的である。その間このブロック領域は利用できず、消去後にデータを格納するとして、データ格納終了まではデータ転送のデッド時間となる。この時間は短くてもブロック消去時間の２倍であり、４ｍｓとなる。

これに対して、抵抗変化メモリは、消去動作が本質的に不要であり、ＮＡＮＤフラッシュメモリでの消去時間をデータ転送に使うことが可能となる。×８の並列でのデータ転送として２５６ｋサイクルを４ｍｓで完了させるとすると、４ｍｓ／２５６ｋ〜１５．２６ｎｓのサイクルでデータ転送できれば、ＮＡＮＤフラッシュメモリのデータ転送でのデッド時間をデータ転送に活用できる。すなわち１５ｎｓ以下のサイクルでデータ転送できれば、ＮＡＮＤフラッシュメモリのデータ転送効率を凌駕できる。

以下では、７．５ｎｓ及び１５ｎｓのクロックサイクルを想定し、リセット状態の書き込みに１μｓ程度の書き込み時間が必要であることを考慮して、ＮＡＮＤフラッシュメモリよりも優れたデータ転送速度を実現する、ＲｅＲＡＭのデータ転送仕様を説明する。

クロックサイクル７．５ｎｓなら１０００／７．５＝１３３ビット以上、クロックサイクル１５ｎｓなら１０００／１５＝６７ビット以上のバッファレジスタを各ＩＯごとに用意する。このようなバッファレジスタを設ければ、このレジスタのバースト読み出しの間にセルアレイブロックとの間でデータ転送が完了できて、外部とのデータ転送にデッド時間のようなギャップを生じない。

以下では具体的に、２５６＝３２Ｂのレジスタを各ＩＯに持つ場合と、１２８＝１６Ｂのレジスタを各ＩＯに持つ場合について、データ転送方式を説明する。

図６０は、読み出しと書き込みがバーストシーケンス内で混在しない場合（その１）であり、２系統の３２ＢｙｔｅバッファレジスタＡ，Ｂを用いた例である。

ＲｅＲＡＭの書き込みは、セット状態の書き込みでは電圧印加によって１００ｎｓ以下の時間で低抵抗状態に遷移するのに対し、リセット状態の書き込みは電流によるジュール熱による状態変化を起こすので、１μｓ程度の時間の加熱によって高抵抗状態に遷移する。そこでデータ書き込みには長い方のリセット書き込み時間でサイクルが決まるものとして高速データ転送のインターフェースを考える。

まず、データの読み出しと書き込みがタイミング上で完全に分離されているものとする。データバーストを一系統のバッファレジスタからの連続したデータ転送と定義し、このデータバーストの連続したシークエンス内ではデータの読み出しと書き込みが混在せず、データバーストのシークエンス全体で読み出しモードまたは書き込みモードとなる。

このようなデータ転送では、読み出し又は書き込みの連続したデータ転送に際し、図６０に示すように、二つのバッファレジスタ系Ａ，Ｂを設けて、これらを交互に利用してデータを転送する。つまり、データバーストサイクル自体が１μs以上の時間を要するので、一方のレジスタでのデータバースト中に、バースト転送をしていない他方のレジスタとセルアレイとの間で一括データ転送を行なえばよい。

すなわち、レジスタＡからのバーストブロックｂ１，ｂ３，ｂ５，…で表されるバースト転送を行っている間に、レジスタＢとセルアレイの間でデータ転送を行い、レジスタＢからバーストブロックｂ２，ｂ４，…で表されるバースト転送を行っている間に、レジスタＡとセルアレイの間でデータ転送を行う。

これにより、クロックサイクル７．５ｎｓすなわち１３３ＭＨｚでのデータ転送を、データの転送バースト間にギャップのないシームレスな転送として実施できる。

図６１は、読み出しと書き込みがバーストシーケンス内で混在しない場合（その２）であり、クロックサイクル１５ｎｓ即ち６６ＭＨｚでのデータ転送を実現するために、２系統の１６ＢｙｔｅバッファレジスタＡ，Ｂを用いた例である。図６０の場合と同様に、レジスタＡからバーストブロックｂ１，ｂ３，ｂ５，…のバースト転送を行っている間に、レジスタＢとセルアレイの間でデータ転送を行い、レジスタＢからバーストブロックｂ２，ｂ４，…で表されるバースト転送を行っている間に、レジスタＡとセルアレイの間でデータ転送を行う。

これにより同様に、クロックサイクル１５ｎｓのデータ転送を、データの転送バースト間にギャップのないシームレスな転送として実施できる。

図６０及び図６１では、バーストシークエンスの中にデータの読み出し（read）と書き込み（write）が混在しない場合を想定しているが、データバースト毎にデータ転送を、読み出し転送と書き込み転送との間で自由に切り替えられた方がデータ転送の自由度は各段に増す。そこで読み出しと書き込みのデータバーストが混在する場合を検討する。

図６２は、図６１と同様に、１６Ｂｙｔｅの２系統のバッファレジスタＡ，ＢでＩＯあたりのデータ転送系が構成され、クロックが６６ＭＨｚである場合に、読み出しと書き込みのデータバーストを混在させた例（その１）である。

バッファレジスタＡのデータバースト転送のブロックｂ１，ｂ３，ｂ５…と、バッファレジスタＢのデータバースト転送のブロックｂ２，ｂ４，ｂ６，…は、先の例と同様に交互になる。ここで各バーストデータ転送の方向と時間の関係及び、各バーストブロックが読み出しであるか（Ｒ）、或いは書き込みであるか（Ｗ）を、各バーストブロックの下に示している。

バーストブロックｂ１，ｂ２，ｂ３，…の順がバースト転送の順番を示している。書き込みでは、レジスタにデータを先にバースト転送して入れた後で一括してセルアレイに転送するので、データパスのデータの移動方向と転送タイミングが、バーストブロックｂ３，ｂ５，ｂ８，ｂ１０に示すように、読み出しの場合とは逆転する。

データ転送のバッファレジスタＡ，Ｂは、実線と破線で示すように交互に利用しなければならない。この例では、レジスタＡの読み出しデータバースト転送（ｂ１）、レジスタＢの読み出しデータバースト転送（ｂ２）、レジスタＡへの書き込みデータバースト転送（ｂ３）、レジスタＢの読み出しデータバースト転送（ｂ４）、という順のバースト転送が行われるものとした。

しかし、書き込みデータバースト（ｂ５）の後に1つのデータバーストを挟んで読み出しデータバースト（ｂ７）が来るようなシークエンスでは、破線で囲んだデータパスについて、書き込みバーストブロックｂ５と読み出しバーストブロックｂ７が同じ系統のレジスタを同時に使用するタイミングが出てきてしまう。ここでは書き込みを優先してデータ転送を行なう必要があり、レジスタが空いたらそこに読み出しデータを転送しなければならないので、２系統のレジスタグループを用いる方法では、データのシリアル転送に破綻が生じ、データ転送にギャップが出来ることが避けられない。

図６２で説明したデータシリアル転送の破綻を防止するには、バッファレジスタを３系統用意すればよい。

図６３は、読み出しと書き込みのバーストが混在する場合（その２）であって、３系統のバッファレジスタＡ，Ｂ及びＣを用意した例である。これらレジスタＡ，Ｂ及びＣのデータ転送をそれぞれ、実線、破線及び一点鎖線の矢印で示している。

図６２の例と同様に、バーストｂ７とｂ５でデータ転送タイミングが重なるようなバーストシークエンスについて示しているが、３系統のレジスタＡ，Ｂ及びＣは、次のように順にデースト転送に使用する。

即ち、レジスタＡのバースト転送がバーストブロックｂ１，ｂ４，ｂ７，ｂ１０，…であり、これらに続くバーストブロックｂ２，ｂ５，ｂ８，…がレジスタＢのバースト転送であり、更にこれらに続くバーストブロックｂ３，ｂ６，ｂ９，…がレジスタＣのバースト転送である。それらの各バーストブロックの下に、それが書き込みデータであるか（Ｗ）、読み出しデータであるか（Ｒ）を示している。

このように、３系統のレジスタを交互に使い分けることにより、先の図６２の例と同様に、バーストブロックｂ５とｂ７のバースト転送タイミングが重なったとしても、それらのレジスタが別々になるので、破綻は生じない。即ちバーストシーケンス内に読み出しと書き込みが混在した状態で、バーストごとにランダムアクセスが可能になる。

この場合、レジスタグループが３つ必要であり、これらの規模は出来る限り小さくしたい。従って、ＩＯ当たりのレジスタは１６Ｂｙｔｅとしてクロックサイクルが６６ＭＨｚとし、データバーストで１μｓ以上が掛かり、リセット状態のセルアレイへ一括書き込み時間を確保で出来るようにしている。メモリのデータ転送レートは、従って、６６ＭＢｙｔｅ／ｓとなる。

図６４は、読み出しと書き込みのデータバーストが混在するデータ転送でのタイミング仕様の一例を示す。新たなデータバーストがタイミングｔ１で始まるものとして、その前にそのデータバーストが“読み出し”であるか、“書き込み”であるかを決める必要がある。それを決定するコマンド、“Ｒ command”，“／Ｗ command”のタイミングから説明する。

データバーストが終わり、次のデータバーストが始まるタイミングｔ１のクロック立ち上がりから、コマンドの設定タイミングを規定する。その方法はふたつある。第１の方法は、クロックの立ち上がりエッジ（タイミングｔ１）からＲ，／Ｗ commandのセットアップ時間ｔＣＳ^＊とコマンド信号の持続させる時間に相当するｔＣＨ^＊を規定する方法である。

このとき、タイミングｔ１からの新たなデータバーストが読み出しデータであれば、予めそのレジスタにデータをアレイから転送しなければならず、そのための一括データ転送の時間は１００ｎｓ程度かかるので、ｔＣＳ^＊は１００ｎｓ以上の時間を設定する必要がある。しかしセットアップ時間が長すぎると設定が難しくなることとコマンドを受け取るタイミングの発生も正確に設定できないなど不都合も生じやすい。

そこで第２の方法として、クロック数をもとにクロックエッジからタイミングを規定する方法がある。データバーストの切り替わりタイミングｔ１のクロックからｍサイクル（クロック周期をｔＣＫとしてそのｍ倍が１００ｎｓ以上。ｔＣＫ＝１５ｎｓなら、ｍは７以上）前のクロックを指定し、その立ち上がりタイミングｔ０からＲ，／Ｗ command信号の立ち上がりと立ち下がりのタイミングｔＣＳとｔＣＨを図のように規定する。このコマンドに従って、次のデータバーストサイクルの読み出し又は書き込みのモードを決める。

クロックとデータとのタイミングは、読み出しではデータ出力は各クロックエッジからのデータアクセス時間ｔＡＣで決まる。クロックに対してクロックレイテンシを持たせることも可能である。書き込みではクロックの立ち上がりエッジからのセットアップとホールドの時間ｔＤＳ，ｔＤＨの時間で決まる間入力データを保持すればよい。

さて、データバースト間のモードの関係は四つある。（１）読み出し（Ｒ）バーストが連続するＲ−Ｒモード、（２）書き込み（Ｗ）バーストが連続するＷ−Ｗモード、（３）読み出しバーストに書き込みバーストが続くＲ−Ｗモード、（４）書き込みバーストに読み出しバーストが続くＷ−Ｒモードである。各々について説明する。

Ｒ−Ｒモードは、読み出しの連続シークエンスであり、これらのデータ出力のクロックの跳びは生じない。Ｗ−Ｗモードは、書き込みの連続シークエンスであり、データ入力のクロックに跳びは生じない。

Ｒ−Ｗモードは、読み出しのデータバーストから書き込みのデータバーストに切り替わるシークエンスである。データのクロックエッジに対する規定が読み出しと書き込みとでは異なり、書き込みではデータがクロックエッジに対して先行するので、切り替わりに際してデータとクロックの関係をずらせてやる必要がある。すなわち、図６４に示すように、読み出しデータ転送終了後、次の書き込みデータバーストのデータ入力をｎサイクル（ｎ≧１）後からはじめる。

Ｗ−Ｒモードは、書き込みのデータバーストから読み出しのデータバーストに切り替わるシークエスである。この場合、切り替わりに際してデータとクロックのエッジのタイミングは遅れる方にずれるので特別の配慮をしなくてもデータとクロックの関係に矛盾は生じない。書き込みデータバーストと読み出しデータバーストの間は、格別にギャップを設ける必要はなく、Ｒ−ＲモードやＷ−Ｗモードの場合と同様に、ギャップｎ＝０サイクルでよい。

図６５は、３つのバッファレジスタＡ，Ｂ及びＣにおける、それぞれのレジスタとアレイとの間の一括データ転送のタイミングを示している。読み出し転送より書き込み転送には１０倍ほどの長い時間を要するので、矢印を長短によりそのデータ転送時間の関係を示している。

３系統のバッファレジスタＡ，Ｂ及びＣへのデータ転送を利用してセルへのデータ書き込みの状態を検証する、書き込みベリファイの方法を、図６６を用いて説明する。

ベリファイにバッファレジスタを利用するには、読み出し転送と書き込み転送の順番をバーストサイクルで入れ替え、転送したデータをすぐにレジスタに読み出し、レジスタ間のデータ比較をＮＯＲ回路Ｇでビットごとに（或いは高速に比較を行なうならレジスタの全ビットを多数のＸＯＲ回路で同時に）比較する。その比較結果をレジスタに保持し、全てのレジスタが“０”（書き込み完了）か否か（書き込み未完了）を確認し、書き込み完了なら新たなデータ書き込みサイクルの開始し、“１”データがあれば、レジスタに保持された書き込みデータの書き込み転送から繰り返して、データ比較結果が全て"“０”となるまで書き込みを繰り返す。

すなわち、レジスタＡに書き込みバースト（ａ）でデータを書き込み保持した後、このデータを一括してアレイに書き込み転送し（ｂ）、すぐにこのデータをセルから読み出してレジスタＢに一括読み出し転送する（ｃ）。この書き込みと読み出しの一括データ転送の間は、クロックに同期した個別データのレジスタラッチからのデータの読み出しはない。

レジスタＢに一括読み出し転送が完了すると、レジスタＡとＢから対応ビットごとに（または複数ビットをまとめて）読み出し、それらのデータをＸＯＲ回路Ｇで比較した結果を、レジスタＣの対応するレジスタラッチに格納する（ｄ）。比較結果の転送後、レジスタＣの内容を検索して、全てのレジスタビットが“０”であるかどうかのベリファイ判定（ｅ）を行う。１ビットでも“１”があれば、レジスタＡに保持された書き込みデータの一括書き込み転送を再び行い、そうでなければレジスタＡに新たなデータを書き込みバーストで書き込み、新たなアドレスへと一括書き込み転送を行う。

以上により、書き込みベリファイを含むデータ書き込みが効率的に行われる。

以下に、実施の形態の概要をまとめる。

（１）複数の３Ｄセルアレイブロックが二次元マトリクス状に配列されて、メモリアレイが構成され、各セルアレイブロック内のマットではワード線及びビット線がマットの両端から1本乃至複数本おきに交互に選択駆動され、マット内の１本の選択ワード線に対して２本以上のビット線が選択される。

その際、２本以上のビット線は、マットの中央に対して対称になるように選択される。

（２）メモリセルのアクセスに際し、マット内のワード線は選択ワード線のみが電源に接続され、非選択ワード線はどの電源とも接続されないフローティング状態とする。

メモリセルのアクセスに際し、マット内のビット線は選択ビット線のみが電源に接続され、非選択ビット線はどの電源とも接続されないフローティング状態とする。

（３）ワード線とビット線とをマット間で共用する３Ｄセルアレイブロックにおいて、ひとつのワード線に対してこのワード線を共用するマットのうちの一方のみが一括フォーミングまたは一括セットに供される。

（４）一括フォーミングまたは一括セットに際して、マット内でひとつのビット線の選択に対して複数のワード線の同時選択を行なうように、ワード線選択回路が構成される。

（５）ビット線ごとの一括フォーミングまたは一括セットの際に、同時選択されるワード線のワード線選択スイッチトランジスタはＮチャネルであり、そのゲートレベルがビット線の電位より低く設定される。

（６）セルアレイブロック内の領域を一括フォーミングまたは一括セットする際に、複数の同時選択ワード線は電位固定して、ビット線の選択を順次変えてスキャンする。

（７）セルアレイブロック内の領域を一括フォーミングまたは一括セットする際に、選択されたビット線は電位固定して、複数の同時選択ワード線の選択領域を順次変えてスキャンする。

（８）フォーミングされた一定のビット線のセルを参照セルとし、そのビット線を参照ビット線として、選択ワード線に対して選択ビット線に流れる電流と参照ビット線に流れる電流の十分の一以下の参照電流を作り、その選択ビット線電流を参照電流と比較してデータセンスする。

（９）参照ビット線は、セルアレイブロックの各マットの略中央部に配置される。

（１０）一括フォーミングの手順で、データを書き込む領域と参照セルを含む領域に対して、それらのセルを低抵抗のセット状態に設定する。データ書き込み動作はセルを高抵抗状態にするリセット書き込みに対してのみ書き込みバッファが活性化される。

（１１）選択ビット線のセルへのデータの書き込みの際に、参照ビット線で同時に選択される参照セルにはセルの低抵抗状態であるセット状態を書き込む書き込み動作が行われる。

（１２）セルへの書き込みデータに従って、ビット線選択スイッチトランジスタとワード線選択スイッチトランジスタのゲートにそれぞれ最適レベルを与える。

（１３）複数のセルアレイブロックとメモリ外部とのデータ転送経路に、３系統のバッファレジスタを備え、セルアレイブロックとバッファレジスタとの間でデータの一括転送を順次行い、レジスタとメモリ外部とは外部クロックに同期したバーストデータ転送を行なう。

（１４）レジスタとのクロック同期のデータ転送であるデータバーストの間は、レジスタとの書き込み又は読み出しのモードを維持し、モード切替コマンドの入力タイミングは、新バースト開始の切り替わりタイミングのクロックに対して、時間またはクロック数で規定する。

読み出しバーストから書き込みバーストへの切り替わりの際に、書き込みデータのレジスタの書き込みが新バースト開始のクロックに対して１サイクル以上後のクロックから開始される。

実施の形態の３Ｄセレアレイブロックと下地制御回路を示す図である。 同セルアレイブロックのセルアレイ等価回路を示す図である。 同制御回路の構成を示す図である。 ８セルアレイブロックをまとめた、４Ｂｙｔｅデータバス二つを配置したブロック（Ｂ）表示を示す図である。 ４ブロック毎に１６Ｂｙｔｅデータバス（又は８Ｂｙｔｅデータバス）を配置したブロック配置表示を示す図である。 マット内のワード線とビット線の配置を示す図である。 ８Ｇｂ×ｍのメモリ構成例１を示す図である。 同じく８Ｇｂ×ｍのメモリ構成例２を示す図である。 ワード線デコード部の構成例を示す図である。 セルのフォーミングによる電流パス形成を説明するための図である。 一括フォーミングの手法を説明するための図である。 一括フォーミングのワード線選択の手法を説明するための図である。 同じくマット選択の手法を説明するための図である。 同じくワード線スキャンファーストを説明するための図である。 同じくビット線スキャンファーストを説明するための図である。 同じくマットスキャンの手法を説明するための図である。 同じく６４Ｇｂメモリでのマット内スキャンを説明するための図である。 同じくマットスキャンを説明するための図である。 センスアンプの構成を示す図である。 同センスアンプの動作波形である。 センスアンプ周りの回路構成を示す図である。 動作モードと制御信号レベルを示す図である。 センスアンプ周りの他の回路構成を示す図である。 図２３における書き込みコントロール回路の構成例を示す図である。 動作モードと制御信号レベルを示す図である。 選択ビット線と参照ビット線の関係を示す図である。 非選択ワード線及びビット線をフローティングにした場合の電流パスを説明するための図である。 同じく電流パスの経路を示す図である。 逆バイアスダイオードリーク電流の平衡点を説明するための図である。 同じく逆バイアスダイオードリーク電流の平衡点を説明するための図である。 クロスフェールの影響を説明するための図である。 フローティングアクセス方式（基本）を説明するための図である。 フローティングアクセス方式でのクロスフェールの影響を説明するための図である。 バイナリワード線グループ化を行った場合のフローティングアクセス方式でのクロスフェールの影響を説明するための図である。 ターナリワード線グループ化を行った場合のフローティングアクセス方式でのクロスフェールの影響を説明するための図である。 フローティングアクセス方式での逆バイアスリークの影響を説明するための図である。 バイナリワード線グループ化を行った場合のフローティングアクセス方式での逆バイアスリークの影響を説明するための図である。 ターナリワード線グループ化を行った場合のフローティングアクセス方式での逆バイアスリークの影響を説明するための図である。 ワード線デコード部の他の構成例を示す図である。 ワード線グループとマット番号の関係を示す図である。 ワード線グループ選択信号発生回路を示す図である。 マット番号とアドレスの対応関係を示す図である。 ワード線グループ選択信号とマット番号の関係をターナリワード線グループ化の場合について示す図である。 マット番号計算回路を示す図である。 ５ビットアダー回路の回路記号と回路構成を示す図である。 ５ビット剰余回路の回路記号と回路構成を示す図である。 フルアダーの回路記号と回路構成を示す図である。 ハーフアダーの回路記号と回路構成を示す図である。 グループ選択信号デコード回路を示す図である。 マット上の参照ビット線配置例を示す図である。 ビット線毎一括フォーミングの動作条件を説明するための図である。 同動作条件を説明するための各素子特性を示す図である。 ビット線毎一括フォーミングのワード線及びビット線選択スイッチのゲートレベルを示す図である。 同ワード線選択スイッチトランジスタのゲートレベル発生回路を示す図である。 リセット状態書き込みでの動作条件を説明するため各素子特性を示す図である。 好ましい書き込み動作条件での書き込みバッファ回路構成を示す図である。 同じく書き込みコントロール回路の構成を示す図である。 同じく各動作モードの書き込みバッファの制御信号レベルを示す図である。 実施の形態のメモリの動作手順を説明するための図である。 ２系統レジスタを用いたデータ転送法を説明するための図である。 ２系統レジスタの規模が異なる場合のデータ転送法を説明するための図である。 読み出しと書き込みがバーストシーケンスに混在する場合の破綻を生じるデータ転送法を説明するための図である。 読み出しと書き込みがバーストシーケンスに混在する場合の破綻を生じないデータ転送法を説明するための図である。 バッファレジスタへのデータ転送シーケンスを説明するための図である。 レジスタ−アレイ間の一括転送タイミングを説明するための図である。 書き込みベリファイ時のバッファレジスタへのデータ転送シーケンスを説明するための図である。

符号の説明

１…セルアレイブロック、２…制御回路、２１ａ，２１ｂ…ビット線デコーダ／マルチプレクサ、２２ａ，２２ｂ…データバス、２３…センスアンプ回路、２４ａ，２４ｂ…ワード線デコーダ／ドライバ、９１…ワード線ドライバ、９２…ワード線デコーダ、２１１，２１２…書き込みバッファ、２１０…カレントミラー回路、２１３…書き込みコントロール回路、４４０…マット番号計算回路、４９０…グループ選択信号デコード回路。

Claims (5)

1. 互いに交差するワード線とビット線、及びそれらの交差部に配置された抵抗変化型メモリセルを有するマットが複数層積層され、各マット内に所定の抵抗値状態に設定された参照セルと前記参照セルにつながる参照ビット線とを有するセルアレイと、
   前記セルアレイの各マット内のワード線を選択し、その選択ワード線と交差する一つのビット線と前記参照ビット線とを同時に選択する選択回路と、
   前記選択されたビット線上の選択メモリセルと前記参照ビット線上の前記参照セルとのセル電流比較によりデータセンスを行うセンスアンプと、
   を有することを特徴とする抵抗変化メモリ装置。
2. 前記参照ビット線上のメモリセルは、固定的に低抵抗状態を書き込んで前記参照セルとされ、前記参照ビット線は前記セルアレイの各マット内でその中央部に設定される
   ことを特徴とする請求項１記載の抵抗変化メモリ装置。
3. 前記参照セルのセル電流を前記メモリセルの低抵抗状態と高抵抗状態のセル電流値の間の参照電流値まで引き下げて前記センスアンプの参照入力とするためのカレントミラー回路を更に備えた
   ことを特徴とする請求項２記載の抵抗変化メモリ装置。
4. 前記セルアレイの各マット内のメモリセルは、前記ワード線及びビット線の一方の選択状態を固定して他方をスキャンするフォーミングにより、所定の抵抗状態に初期設定される
   ことを特徴とする請求項１記載の抵抗変化メモリ装置。
5. 互いに交差するワード線とビット線、及びそれらの交差部に配置された抵抗変化型メモリセルを有するマットが複数層積層されたセルアレイと、
   前記セルアレイと外部とのデータ転送経路に設けられた３系統のバッファレジスタとを備え、
   前記セルアレイと前記各バッファレジスタとの間では一括データ転送が行われ、前記各バッファレジスタと外部との間では、クロック同期によるバーストデータ転送が行われる
   ことを特徴とする抵抗変化メモリ装置。

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