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JP2007286582A - 走査駆動回路及びこれを利用した有機発光表示装置 - Google Patents

走査駆動回路及びこれを利用した有機発光表示装置 Download PDF

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Abstract

【課題】クロックが誤動作をする場合が発生しても走査信号の波形の変化を小さくすることが可能な走査駆動回路及びこれを利用した有機発光表示装置を提供する。
【解決手段】順次発生する３個のクロックのうち２個のクロックの伝達を受けて動作して、入力信号を受けて所定の時間遅延して、出力信号を出力し、入力端に以前段のステージの出力端が連結される複数のステージを備え、ステージは、第１クロック端子からの入力に対応して入力端との連結をオンオフするスイッチと、第１クロック端子から入力されるクロックに対応して第１電圧が出力端に伝達され、スイッチのオンオフ動作によって上記入力端からの上記入力信号の伝達を受けて、上記入力信号に対応して第１電圧が出力端に伝達されないようにするスイッチ部と、出力端の電圧を所定の時間維持して、入力信号に対応して第２クロック端子からのクロックの電圧を出力端に伝達する保存部と、を含む。
【選択図】図５

Description

本発明は、走査駆動回路及びこれを利用した有機発光表示装置に関する。
一般に、有機電界発光装置のようなアクティブマトリックス表示装置は、データ線と走査線との交差部にマトリックス形態に配列された画素アレイ（ａｒｒａｙ）を具備する。
ここで、上記走査線は、上記マトリックス画素部の水平ライン（ローライン）を構成して、これは走査駆動回路によって順次所定の信号、すなわち、走査信号を上記マトリックス画素アレイに提供する。
図１は、一般的な走査駆動回路の構成を示すブロック図である。
図１を参照すれば、一般的な走査駆動回路はスタートパルスＳＰ入力ラインに従属的に接続された複数のステージＳＴ１〜ＳＴｎで構成され、上記複数のステージＳＴ１〜ＳＴｎは、スタートパルスＳＰをクロック信号Ｃによって順次シフトさせて出力信号ＳＯ１〜ＳＯｎを発生する。この場合、第２〜第ｎステージＳＴ２〜ＳＴｎそれぞれは、前段出力信号がスタートパルスに入力され、これをシフトさせる。
これによって、上記ステージは上記スタートパルスが順次シフトされる形態の出力信号ＳＯ１〜ＳＯｎを発生してこれを上記マトリックス画素アレイに提供するのである。
図２は、図１に示された走査駆動回路で任意ステージの回路図で、図３は図２に示されたステージの入／出力信号波形図である。
図２及び図３を参照すれば、従来の場合走査駆動回路を構成する各ステージは、マスタスレーブ（Ｍａｓｔｅｒ Ｓｌａｖｅ）形態のフリップフロップ（ｆｌｉｐ／ｆｌｏｐ）を使用する。このようなフリップフロップは、クロックＣＬＫがローレベルである時入力を継続受けて、出力は以前の出力を維持する。
反面、上記クロックＣＬＫがハイレベルの場合には上記クロックＣＬＫがローレベルである時受けた入力ＩＮを維持し、これを出力とし、これ以上の入力を受けない。
このような回路において、上記フリップフロップ内部に具備されるインバータの場合、その入力ｉｎがローレベルである時、静電流（ｓｔａｔｉｃ ｃｕｒｒｅｎｔ）が流れるという問題がある。また、上記フリップフロップ内部でハイレベルの入力ｉｎを受けたインバータとローレベル入力ｉｎを受けるインバータの数が同じなので、上記フリップフロップ内部のインバータの中で半分では上記静電流が発生されて消費電力が大きくなるという短所がある。
そして、図２の回路で出力電圧ＯＵＴのハイレベルは供給電圧ＶＤＤと接地ＧＮＤの間を連結する抵抗の比による電圧値で決定されて、出力電圧ＯＵＴのローレベルは接地ＧＮＤよりトランジスタの閾値電圧ほど高くなる。すなわち、トランジスタの特性偏差によって各ステージごとにハイレベルで受け入れる入力電圧レベルが異なるからこのような回路を採用する場合、出力電圧のハイレベルにも偏差が生じて回路が誤動作することがあるという短所がある。
また、上記出力電圧のローレベル偏差は、図２の回路に具備されたインバータの入力トランジスタＴ１のオン（ｏｎ）抵抗の偏差で反映されて出力電圧のハイレベル偏差を加重させることがあり得る。特に、有機電界発光装置パネルでは特性偏差の大きいトランジスタを使用するので、このような問題がさらに深刻になる。
また、上記インバータは、入力トランジスタＴ１から電流が流れて出力端ｏｕｔを充電し、ロードトランジスタＴ２から電流が流れて出力端ｏｕｔを放電するが、上記出力端を充電する場合、上記ロードトランジスタＴ２のソースゲート電圧がますます減って放電電流が急激に減少して放電効率が落ちるという問題がある。
特開２００５−１６６１３９号公報 特開２００４−１８５６８４号公報
このように、従来の走査駆動回路によれば、消費電力が大きい、誤動作しやすい、ハイレベル、ローレベルに偏差がある、放電効率が落ちるという問題がある。
そこで、本発明は、このような問題に鑑みてなされたもので、その目的は、走査駆動回路に伝達されるクロックが誤動作をする場合が発生しても走査信号の波形の変化が大きくないようにすることにある。
上記課題を解決するために、本発明のある観点によれば、順次発生する３個のクロックのうち２個のクロックの伝達を受けて動作して、入力端から入力された入力信号を所定の時間遅延して、出力端から出力信号として出力し、上記入力端には以前段のステージの出力端が連結される複数のステージを備え、上記ステージは、第１クロック端子から入力されるクロックに対応して上記入力端との連結をオンオフするスイッチと；上記第１クロック端子から入力されるクロックに対応して第１電圧が上記出力端に伝達されるようにして、上記スイッチのオンオフ動作によって上記入力端から上記入力信号の伝達を受け、上記入力信号に対応して上記第１電圧が上記出力端に伝達されないようにするスイッチ部と；上記出力端の電圧を所定時間の間維持して、上記入力信号に対応して第２クロック端子から伝達されるクロックの電圧を上記出力端に伝達する保存部と；を含むことを特徴とする走査駆動回路が提供される。
また、上記保存部は、上記スイッチに連結されて上記入力信号の伝達を受ける第１ノードの電圧に対応して、上記第２クロック端子から入力されるクロックを第２ノードに伝達する第２トランジスタと；上記第１ノードと上記第２ノードの電圧を維持するキャパシタと；を含んでもよい。
また、上記スイッチ部は、上記第１クロック端子から入力されるクロックの電圧に対応して第２電圧を第３ノードに伝達する第３トランジスタと；上記入力信号に対応して上記第１クロック端子から入力されるクロックの電圧を上記第３ノードに伝達する第４トランジスタと；ゲートが上記第３ノードに連結されて上記第３ノードの電圧に対応して上記第１電圧を上記出力端に伝達する第５トランジスタと；を含んでもよい。
また、上記スイッチ部は、ゲートは上記第１クロック端子に連結され、ソースは上記第２電圧に連結され、ドレインは上記第３ノードに連結される第３トランジスタと；ゲートは上記出力端に連結され、ソースは上記第１クロック端子に連結され、ドレインは上記第３ノードに連結される第４トランジスタと；ゲートは上記第３ノードに連結され、ソースは上記第１電圧に連結され、ドレインは出力端に連結される第５トランジスタと；を含んでもよい。
また、上記複数のステージは、順次発生する三つのクロックのうち一番目のクロックに対応して上記入力信号の伝達を受けるフリーチャージ期間と；二番目のクロックに対応した電圧を上記出力端に出力する評価期間と；三番目のクロックが発生する間、上記保存部に保存されている信号を出力する休息期間と；の段階に区分されて動作してもよい。
また、上記複数のステージのうち一つのステージは、以前段のステージから走査信号が出力される時入力期間として動作してもよい。
また、上記第１電圧は、駆動電源の電圧であってもよい。
また、上記第２電圧は、接地電圧であってもよい。
上記課題を解決するために、本発明の別の観点によれば、順次パルス波を形成する３個のクロックのうち２個のクロックの伝達を受けて動作して、入力端から入力された入力信号を所定の時間遅延して、出力端から出力信号として出力し、上記入力端には以前段のステージの出力端が連結される複数のステージを備え、上記ステージは、第１クロック端子から入力されるクロックに対応して上記入力端との連結をオンオフする第１トランジスタと；第１クロック端子から入力されるクロックに対応して第１電圧が印加される端と上記出力端がオンまたはオフ状態になるようにするスイッチ部と；上記出力端の電圧を所定時間の間維持して、上記入力信号に対応して第２クロック端子から入力されるクロックの電圧を上記出力端に伝達する保存部と；を含むことを特徴とする走査駆動回路が提供される。
また、上記保存部は、上記第１トランジスタから上記入力信号の伝達を受ける第１ノードに連結され、上記第１ノードの電圧に対応して上記第２クロックを第２ノードに伝達する第２トランジスタと；上記第１ノードと上記第２ノードの電圧を維持するキャパシタと；を含んでもよい。
また、上記スイッチ部は、ゲートは上記第１クロック端子に連結され、ソースは上記第２電圧に連結され、ドレインは第３ノードに連結される第３トランジスタと；ゲートは上記出力端に連結され、ソースは上記第１クロック端子に連結され、ドレインは上記第３ノードに連結される第４トランジスタと；ゲートは上記第３ノードに連結され、ソースは上記第１電圧に連結され、ドレインは上記出力端に連結される第５トランジスタと；を含んでもよい。
また、上記スイッチ部は、ゲートとソースは上記第１クロック端子に連結され、ドレインは上記第３ノードに連結される第３トランジスタと；ゲートは上記出力端に連結され、ソースは上記第１クロック端子に連結され、ドレインは上記第３ノードに連結される第４トランジスタと；ゲートは上記第３ノードに連結され、ソースは上記第１電圧に連結され、ドレインは上記出力端に連結される第５トランジスタと；を含んでもよい。
また、上記複数のステージは、順次発生する三つのクロックのうち一番目のクロックに対応して上記入力信号の伝達を受けるフリーチャージ期間と；二番目のクロックに対応した電圧を上記出力端に出力する評価期間と；三番目のクロックが発生する間、上記保存部に保存されている信号を出力する休息期間と；の段階に区分されて動作してもよい。
上記複数のステージのうち一つのステージは、以前段のステージから走査信号が出力される時、入力期間として動作してもよい。
また、上記複数のステージのうち一つのステージは、以前段のステージからロー信号が出力される時、入力期間として動作してもよい。
また、上記第１電圧は、駆動電源の電圧であってもよい。
また、上記第２電圧は、接地電圧であってもよい。
上記課題を解決するために、本発明の別の観点によれば、複数の画素によって画像を表現する画素部と；上記画素部に走査信号を伝達する走査駆動回路と、上記画素部にデータ信号を伝達するデータ駆動回路と；を備え、上記走査駆動回路は、順次パルス波を形成する３個のクロックのうち２個のクロックの伝達を受けて動作して、入力端から入力された入力信号を所定の時間遅延して、出力端から出力信号として出力し、上記入力端に以前段のステージの出力端が連結される複数のステージを備え、上記ステージは、第１クロック端子から入力されるクロックに対応して上記入力端との連結をオンオフする第１トランジスタと；上記第１クロック端子から入力されるクロックに対応して第１電圧が上記出力端に伝達されるようにして、上記第１トランジスタのオンオフ動作によって上記入力端から上記入力信号の伝達を受け、上記入力信号に対応して上記第１電圧が上記出力端に伝達されないようにするスイッチ部と；上記出力端の電圧を所定時間の間維持して、上記入力信号に対応して第２クロック端子から伝達されるクロックの電圧を上記出力端に伝達する保存部と；を含むことを特徴とする有機発光表示装置が提供される。
上記複数のステージは、順次発生する三つのクロックのうち一番目のクロックに対応して上記入力信号の伝達を受けるフリーチャージ期間と；二番目のクロックに対応した電圧を上記出力端に出力する評価期間と；三番目クロックが発生する間上記保存部に保存されている信号を出力する休息期間と；の段階に区分されて動作してもよい。
上記課題を解決するために、本発明の別の観点によれば、複数の画素によって画像を表現する画素部と；上記画素部に走査信号を伝達する走査駆動回路と；上記画素部にデータ信号を伝達するデータ駆動部と；を備え、上記走査駆動回路は、順次パルス波を形成する３個のクロックのうち２個のクロックの伝達を受けて動作して、入力端から入力された入力信号の入力を受けて所定の時間遅延して出力端から出力信号として出力し、上記入力端に以前段のステージの出力端が連結される複数のステージを備え、上記ステージは、第１クロック端子から入力されるクロックに対応して上記入力端との連結をオンオフする第１トランジスタと；第１クロック端子から入力されるクロックに対応して第１電圧と上記出力端がオンまたはオフ状態になるようにするスイッチ部と；上記出力端の電圧を所定時間維持して、上記入力信号に対応して第２クロック端子から入力されるクロックの電圧を上記出力端に伝達する保存部と；を含むことを特徴とする有機発光表示装置が提供される。
上記複数のステージは、順次発生する三つのクロックのうち一番目のクロックに対応して上記入力信号の伝達を受けるフリーチャージ期間と；二番目のクロックに対応した電圧を上記出力端に出力する評価期間と；三番目クロックが発生する間、上記保存部に保存されている信号を出力する休息期間と；の段階に区分されて動作してもよい。
また、上記複数のステージのうち一つのステージは、以前段のステージから走査信号が出力される時入力期間として動作されてもよい。

以上説明したように、本発明によれば、走査駆動回路に伝達されるクロックが誤動作をする場合が発生しても走査信号の波形の変化が大きくないようにすることができる。
以下に、添付した図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する発明特定事項については、同一の符号を付することにより重複説明を省略する。
図４は、本発明の第１の実施形態にかかる有機発光表示装置の構造を示す構造図である。図４を参照して説明すれば、有機発光表示装置は走査線Ｓ１〜Ｓｎ及びデータ線Ｄ１〜Ｄｍと接続された複数の画素４０を含む画素部３０と、走査線Ｓ１〜Ｓｎを駆動するための走査駆動回路１０と、データ線Ｄ１〜Ｄｍを駆動するためのデータ駆動回路２０と、走査駆動回路１０及びデータ駆動回路２０を制御するためのタイミング制御部５０を具備する。
タイミング制御部５０は、外部から供給される同期信号に対応してデータ駆動制御信号ＤＣＳ及び走査駆動制御信号ＳＣＳを生成する。タイミング制御部５０から生成されたデータ駆動制御信号ＤＣＳは、データ駆動回路２０に供給されて、走査駆動制御信号ＳＣＳは走査駆動回路１０に供給される。そして、タイミング制御部５０は外部から供給されるデータをデータ駆動回路２０に供給する。
データ駆動回路２０は、タイミング制御部５０からデータ駆動制御信号ＤＣＳの供給を受ける。データ駆動制御信号ＤＣＳの供給を受けたデータ駆動回路２０は、データ信号を生成して、生成されたデータ信号を走査信号と同期されるようにデータ線Ｄ１〜Ｄｍに供給する。
画素部３０は、外部から第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの供給を受けてそれぞれの画素４０に供給する。第１電源ＥＬＶＤＤ及び第２電源ＥＬＶＳＳの供給を受けた画素４０の各々は、データ信号に対応して第１電源ＥＬＶＤＤから発光素子を経由して第２電源ＥＬＶＳＳへ流れる電流を制御することでデータ信号に対応される光を生成する。
また、走査駆動回路１０は、タイミング制御部５０から走査駆動制御信号ＳＣＳの供給を受ける。走査駆動制御信号ＳＣＳの供給を受けた走査駆動回路１０は、走査信号を生成して、生成された走査信号を走査線Ｓ１〜Ｓｎに順次供給する。すなわち、上記走査駆動回路１０は上記複数の画素を駆動するために順次上記走査信号を生成してこれを画素部３０に提供する役目を遂行する。
図５は、本発明の第１実施形態にかかる走査駆動回路の構造を示す構造図である。
図５を参照して説明すれば、走査駆動回路はｍ×ｎ画素アレイ（Ｐｉｘｅｌ Ａｒｒａｙ）を駆動するためにスタートパルス入力ラインに従属接続されたｎ個のステージを具備する。
これらのｎ個のステージの出力ラインは、上記画素アレイに含まれたｎ本のローラインＲＯＷ１〜ＲＯＷｎにそれぞれ接続される。第１ステージにはスタートパルスＳＰが供給されて第１〜第ｎ−１ステージの出力信号はそれぞれ後段のステージにスタートパルスとして供給される。そして、上記各ステージは第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２または第２クロック信号と第３クロック信号ＣＬＫ３または第１クロック信号ＣＬＫ１と第３クロック信号ＣＬＫ３の入力を受けて動作し、各ステージは第１クロック端子ｃｋ１と第２クロック端子ｃｋ２を具備する。
ここで、上記ステージが３ｋ−２番目の場合には示されたように上記第１クロック端子ｃｋ１に第１クロックＣＬＫ１が供給されて、第２クロック端子ｃｋ２に第２クロックＣＬＫ２が供給される。そして、上記ステージが３ｋ−１番目の場合には上記第１クロック端子ｃｋ１には第２クロック信号ＣＬＫ２が供給されて第２クロック端子ｃｋ２には第３クロックＣＬＫ３が供給される。
そして、上記ステージが３ｋ番目の場合には上記第１クロック端子ｃｋ１には第３クロックＣＬＫ３が伝達されて第２クロック端子ｃｋ２には第１クロックＣＬＫ１が伝達される。ここで、ｋは自然数である。すなわち、各ステージは、第１〜第３クロックＣＬＫ１〜ＣＬＫ３のうち二つのクロックの伝達を受けて動作する。各ステージは、残り一つのクロックの伝達を受けない。つまり、残り一つのクロックに対しては動作しないようになっている。
そして、第１ステージが第１クロックと第２クロックによって信号を出力する時、第２ステージは第２クロックと第３クロックの伝達を受けて動作をし、第２ステージが第２クロックと第３クロックによって信号を出力する時第、３ステージは第３クロックと第１クロックの伝達を受けて動作をする。すなわち、第１ステージと第２ステージと第３ステージは順次信号を出力し、有機発光表示装置の画素部をライン別に順次駆動する。このような走査駆動回路における入力信号、すなわちスタートパルスＳＰ、第１〜第３クロックＣＬＫ１〜ＣＬＫ３と、供給電圧ＶＤＤなどは外部制御回路から供給される。
図６は、本発明による走査駆動回路内の任意ステージの第１実施形態を示す回路図であり、図７は図６に示されたステージの入／出力信号波形の第１実施形態を示すタイミング図である。
図６に示されたように本発明の第１実施形態の場合、ステージに含まれたトランジスタがすべてＰＭＯＳトランジスタで構成されており、走査駆動回路から順次ローレベルの出力を送り出す。すなわち、本発明による走査駆動回路では有機電界発光装置のようなアクティブマトリックス表示装置の画素部に、図６に示されたように大部分の時間の間ハイレベルの信号を出力し、多くのステージから順次ローレベルのパルスを出力する。
図６を参照すれば、各ステージは、以前段出力電圧ｓｉまたは最初スタートパルスＳＰの入力ｉｎを受け、第１クロック端子ｃｋ１にゲートが接続されて選択的に以前段出力電圧ｓｉまたは最初スタートパルスＳＰを第１ノードＮ１に伝達する第１ＰＭＯＳトランジスタＭ１と、ゲートが第１ノードＮ１に連結されて第２クロック端子ｃｋ２と第２ノードＮ２の間に接続される第２ＰＭＯＳトランジスタＭ２と、ゲートに第１クロック端子ｃｋ１が連結されて基底電圧源ＶＳＳ（第２電圧）と第３ノードＮ３の間に連結される第３ＰＭＯＳトランジスタＭ３と、ゲートに第１ノードＮ１が連結されて第１クロック端子ｃｋ１と第３ノードＮ３の間に連結される第４ＰＭＯＳトランジスタＭ４と、ゲートが第３ノードＮ３に連結されて電源供給線ＶＤＤ（第１電圧）及び出力ラインＯＵＴの間に接続された第５ＰＭＯＳトランジスタＭ５と、第１ノードＮ１と第２ノードＮ２の間に連結されて所定の電圧を維持するキャパシタＣ１と、を含む。これらの素子を機能的に分類すると、第１トランジスタＭ１はスイッチ、第２トランジスタＭ２は保存部、第３トランジスタＭ３、第４トランジスタＭ４はスイッチ部とすることができる。また、本実施形態における以前段のステージの出力端とは以前段出力電圧ｓｉまたは最初スタートパルスＳＰの入力ｉｎを含む。
上記基底電圧源ＶＳＳには別途の負の電源または接地ＧＮＤされて構成されることも可能である。本実施形態では、上記基底電圧源が接地ＧＮＤに具現されることが示されている。
以下、図６に示されたステージのうち３ｋ−２番目ステージの回路構成からより具体的にステージの動作を説明する。
図７を参照すれば、上記走査駆動回路の各ステージは第１クロックＣＬＫ１、第２クロックＣＬＫ２及び第３クロックＣＬＫ３によって一周期をフリーチャージ期間、入力期間及び休息期間に区分することができる。
フリーチャージ期間において、ステージの第１クロック端子ｃｋ１にロー信号である第１クロックＣＬＫ１が入力されて第２クロック端子ｃｋ２にハイ信号である第２クロックｃｋ２が入力されて、入力端ｉｎからスタートパルスＳＰまたは以前段の走査信号Ｓｉが入力される。この時、第１ＰＭＯＳトランジスタＭ１と第３ＰＭＯＳトランジスタＭ３が第１クロックによってオン状態になって、第１ノードＮ１と第３ノードＮ３はロー状態の電圧を維持する。
第１ノードＮ１がロー状態になれば、第２ＰＭＯＳトランジスタＭ２と第４ＰＭＯＳトランジスタＭ４がオン状態になる。第２ＰＭＯＳトランジスタＭ２がオン状態になれば、キャパシタＣ１には第１ノードＮ１と第２ノードＮ２の電圧の差にあたる電圧が充電される。そして、第４ＰＭＯＳトランジスタＭ４がオン状態になれば第１クロックＣＬＫ１の電圧が第３ノードＮ３に伝達される。したがって、第５ＰＭＯＳトランジスタＭ５がオン状態になって出力端ｏｕｔに駆動電圧が出力される。
そして、入力期間において、第１クロック端子ｃｋ１にハイ信号である第１クロックＣＬＫ１が入力されて第２クロック端子ｃｋ２にロー信号である第２クロックＣＬＫ２が入力される。この時、第１ＰＭＯＳトランジスタＭ１はオフ状態になってフローティング状態になり、キャパシタＣ１によって第１ノードＮ１は以前の電圧を維持する。したがって、第２ＰＭＯＳトランジスタと第４ＰＭＯＳトランジスタＭ４はオン状態を維持する。
まず、第４ＰＭＯＳトランジスタＭ４がオン状態を維持すると、第１クロック端子ｃｋ１に伝達される第１クロックＣＬＫ１はハイ状態を維持し、第５ＰＭＯＳトランジスタＭ５がオフ状態になる。そして、第２ＰＭＯＳトランジスタＭ２がオン状態になれば、第２ノードＮ２の電圧は第２クロックの電圧によって変化するようになり、出力端の電圧は第２クロックＣＬＫ２の波形と同じ波形になる。そして、出力端ｏｕｔの電圧は第５ＰＭＯＳトランジスタＭ５によって電源供給線ＶＤＤから駆動電圧が伝達されなくて第２ノードＮ２の電圧に対応して変化する。
最後に、休息期間は、第３クロックＣＬＫ３がロー信号である期間を示し、第１クロックＣＬＫ１と第２クロックＣＬＫ２はハイ信号がステージに伝達されて、第３クロックＣＬＫ３はステージに伝達されない。この時、出力端ｏｕｔの電圧はハイ状態を維持する。
そして、第２クロックが再度ロー信号になれば第１ノードＮ１はキャパシタによってハイ状態の電圧を持ち、出力端ｏｕｔの電圧はハイ状態の電圧を持つ。そして、入力端からスタートパルスＳＰまたは以前段の走査信号ｓｉが伝達されない状態で再度第１クロックＣＬＫ１と第２クロックＣＬＫ２がロー状態で伝達されれば、第１ノードＮ１の電圧がハイ状態を維持し、第５ＰＭＯＳトランジスタＭ５と第２ＰＭＯＳトランジスタＭ２はオフ状態になる。したがって、出力端ｏｕｔの電圧は第２ノードＮ２の電圧によって決定されて第２ＰＭＯＳトランジスタＭ２がオフ状態になって第２ノードＮ２の電圧は変化がなくてハイ状態を維持する。
したがって、それぞれのステージは入力端ｉｎからロー信号が入力されなければ出力端ｏｕｔはハイ信号を維持し、それぞれのステージは以前段のステージから出力されたロー信号の入力を受けてロー信号を出力し、走査信号を順次出力することができるようになる。
図８は、本発明による走査駆動回路内の任意ステージの第２実施形態を示す回路図である。図８を参照して説明すれば、任意ステージは第１ＰＭＯＳトランジスタＭ１、第２ＰＭＯＳトランジスタＭ２、第３ＰＭＯＳトランジスタＭ３、第４ＰＭＯＳトランジスタＭ４、第５ＰＭＯＳトランジスタＭ５及びキャパシタＣ１を具備する。
第１ＰＭＯＳトランジスタＭ１は、第１クロックＣＬＫ１（第１クロック端子ｃｋ１からの入力）によって入力信号を第１ノードＮ１に伝達して、第２ＰＭＯＳトランジスタＭ２は第１ノードＮ１の電圧に対応して第２クロックＣＬＫ２（第２クロック端子ｃｋ２からの入力）を第２ノードＮ２に伝達する。
第３ＰＭＯＳトランジスタＭ３は第１クロックＣＬＫ１によって接地電圧を第５ＰＭＯＳトランジスタＭ５のゲートに伝達して、第４ＰＭＯＳトランジスタＭ４はゲートが出力端ｏｕｔに連結されて出力端ｏｕｔの電圧に対応して第１クロックＣＬＫ１を第５ＰＭＯＳトランジスタＭ５のゲートに伝達する。そして、第５ＰＭＯＳトランジスタＭ５はゲートの電圧に対応して電源供給線ＶＤＤの電圧を出力端ｏｕｔに伝達する。そして、キャパシタＣ１は第１ノードＮ１と第２ノードＮ２の間に連結されて所定の電圧を維持する。
上記のように構成されたステージは図７に示されたタイミング図のような第１〜第３クロックＣＬＫ１〜ＣＬＫ３の中、第１クロックＣＬＫ１と第２クロックＣＬＫ２の伝達を受けて動作し、第１クロックＣＬＫ１がロー状態である時はフリーチャージ期間として動作し、第２クロックＣＬＫ２がロー状態である時は評価期間として動作して、第３クロックＣＬＫ３がロー状態である時には休息期間として動作する。
図９は、本発明による走査駆動回路内の任意ステージの第３実施形態を示す回路図である。図９を参照して説明すれば、図８に示されたステージと類似な構成をし、差異は第３ＰＭＯＳトランジスタＭ３のソースとゲートが第１クロックＣＬＫ１（第１クロック端子ｃｋ１からの入力）の伝達を受けることである。したがって、第１クロックＣＬＫ１がローレベルである時、第５ＰＭＯＳトランジスタＭ５がオン状態になる。残りの動作は図８に示されたステージと同じ動作をする。
図１０ａは、図６に示されたステージの入／出力信号波形の第２実施形態を、図１０ｂは図６に示されたステージの入／出力信号波形の第３実施形態を示すタイミング図である。図１０ａと図１０ｂの波形は、図８と図９に示されたステージにも適用される。そして、第１クロック、第２クロック及び第３クロックが外部の影響などによって一定部分重なるようになった場合の動作を示し、図１０ａの場合、第１クロックＣＬＫ１、第２クロックＣＬＫ２及び第３クロックＣＬＫ３のうち、第１クロックＣＬＫ１と第２クロックＣＬＫ２が重なることを示し、図１０ｂの場合は第１クロックＣＬＫ１と第２クロックＣＬＫ２及び第２クロックＣＬＫ２と第３クロックＣＬＫ３が重なることを示す。
図１０ａの場合を参照すれば、第２クロックＣＬＫ２の誤動作によって第１クロックＣＬＫ１と第２クロックＣＬＫ２が重なっている場合であり、正常な動作をする第３クロックＣＬＫ３とは重ならない。したがって、一番目ステージから出力される走査信号は第１クロックＣＬＫ１と第２クロックＣＬＫ２が重なるようになって走査信号の開始部分が潰れるようになる。しかし、第２クロックＣＬＫ２と第３クロックＣＬＫ３は重なることなく、二番目ステージから出力される走査信号は潰れなくなる。また、第３クロックＣＬＫ３と二番目第１クロックＣＬＫ１は重ならなくて、三番目ステージから出力される走査信号も潰れなくなる。
そして、図１０ｂの場合を参照すれば、第１クロックＣＬＫ１と第２クロックＣＬＫ２が重なり、第２クロックＣＬＫ２と第３クロックＣＬＫ３が重なっている場合であり、第３クロックＣＬＫ３と二番目に発生した第１クロックＣＬＫ１は重ならなくなっている。したがって、一番目ステージと二番目ステージから出力される走査信号の開始部分が潰れるようになって三番目ステージから出力される走査信号は潰れなくなる。
したがって、周期的に走査信号の波形が再度正常な波形を示すようになり、一番目走査線に入力される走査信号と最後の走査線に入力される走査信号の波形が大きく変化されなくなる。
図１１は、図５に示された走査駆動回路で採用されたステージの第４実施形態を示す回路図で、図１２は図１１に示されたステージのタイミングの第１実施形態を示す図である。
図１１と図１２を参照して説明すれば、ステージはＮＭＯＳトランジスタで構成されており、図６に示されたステージと類似な構成をしており、ステージはフリーチャージ期間、評価期間及び休息期間にわけられて動作するようになる。
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
本発明は、走査駆動回路及びこれを利用した有機発光表示装置に適用可能である。
一般的な走査駆動回路の構造を示す構造図である。 図１に示された走査駆動回路のステージを示す回路図である。 図２に示されたステージのタイミング図である。 本発明の第１の実施形態にかかる有機発光表示装置の構造図である。 同実施形態にかかる走査駆動回路の構造を示す構造図である。 図５に示された走査駆動回路で採用されたステージの第１実施形態を示す回路図である。 図６に示されたステージの入／出力信号波形の第１実施形態を示すタイミング図である。 図５に示された走査駆動回路で採用されたステージの第２実施形態を示す回路図である。 図５に示された走査駆動回路で採用されたステージの第３実施形態を示す回路図である。 図６に示されたステージの入／出力信号波形の第２実施形態を示すタイミング図である。 図６に示されたステージの入／出力信号波形の第３実施形態を示すタイミング図である。 図５に示された走査駆動回路で採用されたステージの第４実施形態を示す回路図である。 図１１に示されたステージのタイミングの第１実施形態を示す図である。
符号の説明
１０ 走査駆動回路
２０ データ駆動回路
３０ 画素部
４０ 画素
５０ タイミング制御部

Claims (22)

  1. 順次発生する３個のクロックのうち２個のクロックの伝達を受けて動作して、入力端から入力された入力信号を所定の時間遅延して、出力端から出力信号として出力し、前記入力端に以前段のステージの出力端が連結される複数のステージを備え、
    前記ステージは、
    第１クロック端子から入力されるクロックに対応して前記入力端との連結をオンオフするスイッチと；
    前記第１クロック端子から入力されるクロックに対応して第１電圧が前記出力端に伝達されるようにして、前記スイッチのオンオフ動作によって前記入力端から前記入力信号の伝達を受け、前記入力信号に対応して前記第１電圧が前記出力端に伝達されないようにするスイッチ部と；
    前記出力端の電圧を所定時間の間維持して、前記入力信号に対応して第２クロック端子から伝達されるクロックの電圧を前記出力端に伝達する保存部と；
    を含むことを特徴とする走査駆動回路。
  2. 前記保存部は、
    前記スイッチに連結されて前記入力信号の伝達を受ける第１ノードの電圧に対応して、前記第２クロック端子から入力されるクロックを第２ノードに伝達する第２トランジスタと；
    前記第１ノードと前記第２ノードの電圧を維持するキャパシタと；
    を含むことを特徴とする、請求項１に記載の走査駆動回路。
  3. 前記スイッチ部は、
    前記第１クロック端子から入力されるクロックの電圧に対応して第２電圧を第３ノードに伝達する第３トランジスタと；
    前記入力信号に対応して前記第１クロック端子から入力されるクロックの電圧を前記第３ノードに伝達する第４トランジスタと；
    ゲートが前記第３ノードに連結され、前記第３ノードの電圧に対応して前記第１電圧を前記出力端に伝達する第５トランジスタと；
    を含むことを特徴とする、請求項１または２に記載の走査駆動回路。
  4. 前記スイッチ部は、
    ゲートは前記第１クロック端子に連結され、ソースは前記第２電圧に連結され、ドレインは前記第３ノードに連結される第３トランジスタと；
    ゲートは前記出力端に連結され、ソースは前記第１クロック端子に連結され、ドレインは前記第３ノードに連結される第４トランジスタと；
    ゲートは前記第３ノードに連結され、ソースは前記第１電圧に連結され、ドレインは出力端に連結される第５トランジスタと；
    を含むことを特徴とする、請求項１または２に記載の走査駆動回路。
  5. 前記複数のステージは、
    順次発生する三つのクロックのうち一番目のクロックに対応して前記入力信号の伝達を受けるフリーチャージ期間と；
    二番目のクロックに対応した電圧を前記出力端に出力する評価期間と；
    三番目のクロックが発生する間、前記保存部に保存されている信号を出力する休息期間と；
    の段階に区分されて動作することを特徴とする、請求項１〜４のいずれかに記載の走査駆動回路。
  6. 前記複数のステージのうち一つのステージは、以前段のステージから走査信号が出力される時、入力期間として動作されることを特徴とする請求項５に記載の走査駆動回路。
  7. 前記第１電圧は、駆動電源の電圧であることを特徴とする、請求項１〜６のいずれかに記載の走査駆動回路。
  8. 前記第２電圧は、接地電圧であることを特徴とする、請求項３〜７のいずれかに記載の走査駆動回路。
  9. 順次パルス波を形成する３個のクロックのうち２個のクロックの伝達を受けて動作して、入力端から入力された入力信号を所定の時間遅延して、出力端から出力信号として出力し、前記入力端に以前段のステージの出力端が連結される複数のステージを備え、
    前記ステージは、
    第１クロック端子から入力されるクロックに対応して前記入力端との連結をオンオフする第１トランジスタと；
    第１クロック端子から入力されるクロックに対応して第１電圧が印加される端と前記出力端がオンまたはオフ状態になるようにするスイッチ部と；
    前記出力端の電圧を所定時間の間維持して、前記入力信号に対応して第２クロック端子から入力されるクロックの電圧を前記出力端に伝達する保存部と；
    を含むことを特徴とする走査駆動回路。
  10. 前記保存部は、
    前記第１トランジスタから前記入力信号の伝達を受ける第１ノードに連結され、前記第１ノードの電圧に対応して前記第２クロックを第２ノードに伝達する第２トランジスタと；
    前記第１ノードと前記第２ノードの電圧を維持するキャパシタと；
    を含むことを特徴とする、請求項９に記載の走査駆動回路。
  11. 前記スイッチ部は、
    ゲートは前記第１クロック端子に連結され、ソースは前記第２電圧に連結され、ドレインは第３ノードに連結される第３トランジスタと；
    ゲートは前記出力端に連結され、ソースは前記第１クロック端子に連結され、ドレインは前記第３ノードに連結される第４トランジスタと；
    ゲートは前記第３ノードに連結され、ソースは前記第１電圧に連結され、ドレインは前記出力端に連結される第５トランジスタと；
    を含むことを特徴とする、請求項９または１０に記載の走査駆動回路。
  12. 前記スイッチ部は、
    ゲートとソースは前記第１クロック端子に連結され、ドレインは前記第３ノードに連結される第３トランジスタと；
    ゲートは前記出力端に連結され、ソースは前記第１クロック端子に連結され、ドレインは前記第３ノードに連結される第４トランジスタと；
    ゲートは前記第３ノードに連結され、ソースは前記第１電圧に連結され、ドレインは前記出力端に連結される第５トランジスタと；
    を含むことを特徴とする、請求項９または１０に記載の走査駆動回路。
  13. 前記複数のステージは、
    順次発生する三つのクロックのうち一番目のクロックに対応して前記入力信号の伝達を受けるフリーチャージ期間と；
    二番目のクロックに対応した電圧を前記出力端に出力する評価期間と；
    三番目のクロックが発生する間、前記保存部に保存されている信号を出力する休息期間と；
    の段階に区分されて動作することを特徴とする、請求項９〜１２のいずれかに記載の走査駆動回路。
  14. 前記複数のステージのうち一つのステージは、
    以前段のステージから走査信号が出力される時、入力期間として動作することを特徴とする、請求項１３に記載の走査駆動回路。
  15. 前記複数のステージのうち一つのステージは、
    以前段のステージからロー信号が出力される時、入力期間として動作することを特徴とする、請求項１２に記載の走査駆動回路。
  16. 前記第１電圧は、駆動電源の電圧であることを特徴とする、請求項９〜１５のいずれかに記載の走査駆動回路。
  17. 前記第２電圧は、接地電圧であることを特徴とする、請求項１１〜１６のいずれかに記載の走査駆動回路。
  18. 複数の画素によって画像を表現する画素部と；
    前記画素部に走査信号を伝達する走査駆動回路と。
    前記画素部にデータ信号を伝達するデータ駆動回路と；を備え、
    前記走査駆動回路は、
    順次パルス波を形成する３個のクロックのうち２個のクロックの伝達を受けて動作して、入力端から入力された入力信号を所定の時間遅延して、出力端から出力信号として出力し、前記入力端に以前段のステージの出力端が連結される複数のステージを備え、
    前記ステージは、
    第１クロック端子から入力されるクロックに対応して前記入力端との連結をオンオフする第１トランジスタと；
    前記第１クロック端子から入力されるクロックに対応して第１電圧が前記出力端に伝達されるようにして、前記第１トランジスタのオンオフ動作によって前記入力端から前記入力信号の伝達を受け、前記入力信号に対応して前記第１電圧が前記出力端に伝達されないようにするスイッチ部と；
    前記出力端の電圧を所定時間の間維持して、前記入力信号に対応して第２クロック端子から伝達されるクロックの電圧を前記出力端に伝達する保存部と；
    を含むことを特徴とする有機発光表示装置。
  19. 前記複数のステージは、
    順次発生する三つのクロックのうち一番目のクロックに対応して前記入力信号の伝達を受けるフリーチャージ期間と；
    二番目のクロックに対応した電圧を前記出力端に出力する評価期間と；
    三番目クロックが発生する間前記保存部に保存されている信号を出力する休息期間と；の段階に区分されて動作することを特徴とする、請求項１８に記載の走査駆動回路。
  20. 複数の画素によって画像を表現する画素部と；
    前記画素部に走査信号を伝達する走査駆動回路と；
    前記画素部にデータ信号を伝達するデータ駆動部と；
    を備え、
    前記走査駆動回路は、
    順次パルス波を形成する３個のクロックのうち２個のクロックの伝達を受けて動作して、入力端から入力された入力信号の入力を受けて所定の時間遅延して出力端から出力信号として出力し、前記入力端に以前段のステージの出力端が連結される複数のステージを備え、
    前記ステージは、
    第１クロック端子から入力されるクロックに対応して前記入力端との連結をオンオフする第１トランジスタと；
    第１クロック端子から入力されるクロックに対応して第１電圧と前記出力端がオンまたはオフ状態になるようにするスイッチ部と；
    前記出力端の電圧を所定時間維持して、前記入力信号に対応して第２クロック端子から入力されるクロックの電圧を前記出力端に伝達する保存部と；
    を含むことを特徴とする有機発光表示装置。
  21. 前記複数のステージは、
    順次発生する三つのクロックのうち一番目のクロックに対応して前記入力信号の伝達を受けるフリーチャージ期間と；
    二番目のクロックに対応した電圧を前記出力端に出力する評価期間と；
    三番目クロックが発生する間、前記保存部に保存されている信号を出力する休息期間と；の段階に区分されて動作することを特徴とする、請求項２０に記載の走査駆動回路。
  22. 前記複数のステージのうち一つのステージは、以前段のステージから走査信号が出力される時入力期間として動作されることを特徴とする、請求項２０または２１に記載の走査駆動回路。
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