JP2005217498A - ヒステリシスコンパレータ回路 - Google Patents

Abstract

【課題】ヒステリシスコンパレータ回路の出力を反転させる入力電圧のしきい値及びヒステリシス幅を独立して容易に設定できるようにする。
【解決手段】入力電圧（Ｖin）はヒステリシスを有しないコンパレータ（Ｑ４）の反転入力端子に印加する。第１の定電圧（Ｖｄ）を抵抗分割して基準電圧（Ｖref）を生成し、該基準電圧を抵抗（Ｒ１３）を介してコンパレータの非反転入力端子に印加する。コンパレータの出力電圧が低レベルの間のみ所定の定電流（Ｉａ）を前記基準電圧の供給点（７）に供給すると同時に同じ大きさの定電流（Ｉａ）をコンパレータの非反転入力端子から吸引する。
【選択図】図１

Description

本発明は、ヒステリシスを有するコンパレータ回路に関し、特にその出力を反転させる入力電圧のしきい値電圧、及びヒステリシス幅を独立して容易に設定できるようにした回路に関する。

コンパレータ回路は、一方の入力端子に印加された入力電圧を他方の入力端子に印加された基準電圧と比較し、比較結果に応じた信号を出力する回路である。このコンパレータ回路では、入力電圧にノイズが混入していると入力電圧が基準電圧に近くなったときにそのノイズのため出力が頻繁に変化してしまう。このような不具合を避けるために、通常のコンパレータ回路では入出力特性にヒステリシス特性を持たせることが多い。

図１３は、ヒステリシスを有しないコンパレータＱ１に抵抗Ｒ１、Ｒ２、Ｒ３、トランジスタＴｒ１を追加してヒステリシス特性を持たせたコンパレータ回路（以下、本明細書においてヒステリシスコンパレータ回路という。）の例である。このヒステリシスコンパレータ回路１において、入力電圧Ｖinを基準電位ＧＮＤに等しい０Ｖから上昇させた場合を考えると、入力電圧Ｖinの値が定電圧Ｖｄを抵抗Ｒ１、Ｒ２で分圧した基準電圧Ｖrefより低い間は、出力電圧Ｖoutは “ Low" レベル（例えば、０Ｖ）のままである。その間、トランジスタＴｒ１はＯＦＦ状態でありコンパレータＱ１の反転入力端子の入力電圧は基準電圧Ｖrefに等しく、その値はＶｄ・Ｒ２／（Ｒ１＋Ｒ２）となっている。

入力電圧Ｖinの値が上昇して上記基準電圧Ｖrefを超えると、出力電圧Ｖoutは“High" レベル（例えば、５Ｖ）に反転する（以下、このように入力電圧Ｖinを上昇させていった時にコンパレータの出力が反転する時の入力電圧の値をＨ側しきい値ＶthＨと呼ぶ。）。ヒステリシスコンパレータ回路１のＨ側しきい値ＶthＨの値は、Ｖｄ・Ｒ２／（Ｒ１＋Ｒ２）である。

トランジスタＴｒ１がＯＮ状態となると基準電圧Ｖrefの値は、トランジスタＴｒ１のＯＮ抵抗が低いと仮定してＶｄ・Ｒ２・Ｒ３／（Ｒ１・Ｒ２＋Ｒ２・Ｒ３＋Ｒ３・Ｒ１）となる。反対に入力電圧Ｖinの値を十分に高い値から下降させた場合には、このトランジスタＴｒ１がＯＮ状態における基準電圧Ｖrefより小さい値となった時にコンパレータＱ１の出力電圧Ｖoutは“ Low" レベルに反転する（以下、このように入力電圧Ｖinを十分に高い電圧から下降させていった時にコンパレータの出力が反転する時の入力電圧の値をＬ側しきい値ＶthＬと呼ぶ。）。ヒステリシスコンパレータ回路１のＬ側しきい値ＶthＬの値は、上述したトランジスタＴｒ１がＯＮ状態における基準電圧Ｖrefに等しく、その値はＨ側しきい値ＶthＨより小さい。以上のことから、ヒステリシスコンパレータ回路１の入出力特性は図１５に示すようになる。出力が反転する時の２つの入力電圧の差（ＶthＨ−ＶthＬ）がヒステリシス幅である。

図１３に示したヒステリシスコンパレータ回路１は上述のような動作をすることから、定電圧Ｖｄの値が予め決まっている場合には抵抗Ｒ１、Ｒ２、Ｒ３の値を調整することでＨ側しきい値ＶthＨとＬ側しきい値ＶthＬ、その差であるヒステリシス幅を希望する値に設定することができる。

ところで、ヒステリシスコンパレータ回路１は、入力電圧Ｖinを基準電圧Ｖrefと比較して２値化したい場合に使用される回路であるが、入力電圧Ｖinを値の異なる２つ以上の基準電圧Ｖref2、Ｖref3、−−と比較してその大きさを判別したい場合がある。そのような場合には図１３に示したヒステリシスコンパレータ回路１を必要な数だけ独立して設け、各回路の基準電圧をＶref2、Ｖref3、−−になるように調整して判別することも可能である。しかし、そうした場合には抵抗Ｒ１、Ｒ２からなる分圧回路を回路の数だけ必要とすることから、定電圧Ｖｄを供給する電圧源の負荷電流が増大する不具合が生じる。それを防ぐため抵抗Ｒ１、Ｒ２の抵抗値を大きくすることも考えられるが、そのようにすると今度はＩＣ化した場合にパターン面積が増加する問題が生じ、更に各抵抗値の精度が悪化するという不都合も加わる。

別の対策として、例えば３値化する場合には図１４に示すように３個の抵抗Ｒ４、Ｒ５、Ｒ６からなる一つの分圧回路で２つの基準電圧Ｖref2、Ｖref3を生成し、これらを基準電圧とする２つのヒステリシスコンパレータ回路２、３を設けて判別することも考えられる。このような構成とすれば、基準電圧の数が更に多く必要とされる場合にも分圧回路は一つで済むために、定電圧Ｖｄを供給する電圧源の負荷電流を増やさなくて済む。

しかし、この図１４に示した２つのヒステリシスコンパレータ回路の場合、入力電圧Ｖinが０Ｖから上昇してヒステリシスコンパレータ回路２のＨ側しきい値ＶthＨである基準電圧Ｖref2を超えると、トランジスタＴｒ２がＯＮ状態となって抵抗Ｒ７に電流が流れる。そうすると基準電圧Ｖref3の値が、抵抗Ｒ４、Ｒ５、Ｒ６による分圧比で決まる値から変化してしまう。このことは、ヒステリシスコンパレータ回路３のＨ側しきい値ＶthＨの値を希望値に設定する場合には、抵抗Ｒ４、Ｒ５、Ｒ６の値を考慮するだけでは不十分で、更に並列に接続したヒステリシスコンパレータ回路２に使用されている抵抗Ｒ７の値も考慮しなければならないことを意味する。同様のことは、ヒステリシスコンパレータ回路３のＬ側しきい値ＶthＬの設定、ヒステリシスコンパレータ回路２のＬ側しきい値ＶthＬの設定についてもいえる。

このように、Ｈ側しきい値ＶthＨ、Ｌ側しきい値ＶthＬの値を設定する場合に、共通の分圧回路に接続されている他のヒステリシスコンパレータ回路中の抵抗の値も考慮しなければならないとすると、分圧抵抗の値の調整が非常に複雑となる。その複雑さは、共通の分圧回路に接続するヒステリシスコンパレータ回路の数が増すにつれ著しく増大する。また、一度分圧回路の抵抗値を決定した後に、何れか一つのヒステリシスコンパレータ回路のしきい値電圧を変更する必要が生じた場合には、全ての分圧抵抗の抵抗値を再調整しなければならなくなるという問題も抱える。
特開２００３−１７９４６８号公報 特開２００３−００８４０８号公報

本発明は、このような従来技術の問題点を解決するためになされたもので、その課題は、入力電圧を多値化するために複数のヒステリシスコンパレータ回路が必要とされる場合においても、一つの分圧回路でそれら複数のヒステリシスコンパレータ回路に必要な複数の基準電圧を生成させることができ、各ヒステリシスコンパレータ回路のＨ側しきい値ＶthＨ、Ｌ側しきい値ＶthＬ、及びその差であるヒステリシス幅を独立して容易に設定することができるヒステリシスコンパレータ回路を提供することにある。

前記課題を達成するための請求項１に記載の発明は、非反転入力端子に印加された電圧が反転入力端子に印加された電圧より大きい時にＨレベルの電圧を、小さい時にＬレベルの電圧を出力するコンパレータ（Ｑ４）と、
電位基準線（５）と該電位基準線の電位を基準として第１の定電圧（Ｖｄ）を供給する第１の電源線（６）との間に該第１の電源線側から順に直列に接続した第１、第２の抵抗（Ｒ１１、Ｒ１２）と、
該第１、第２の抵抗の相互接続点（７）と前記コンパレータ（Ｑ４）の非反転入力端子との間に接続した第３の抵抗（Ｒ１３）と、
前記コンパレータ（Ｑ４）の出力電圧（Ｖout）がＬレベルの間のみ前記相互接続点（７）に所定の定電流を供給する第１の定電流源回路（９）と、
前記コンパレータ（Ｑ４）の出力電圧（Ｖout）がＬレベルの間のみ該コンパレータの非反転入力端子より前記第１の定電流源回路（９）が供給する定電流（Ｉａ）と等しい定電流を吸引する第２の定電流源回路（１０）と、
を備えて構成され、前記コンパレータ（Ｑ４）の反転入力端子に前記電位基準線（５）の電位を基準とする入力電圧（Ｖin）を印加して該コンパレータの出力電圧（Ｖout）を出力信号とすることを特徴とするヒステリシスコンパレータ回路である。

このような構成の回路によれば、第１、第２の抵抗（Ｒ１１、１２）の相互接続点（７）からコンパレータ（Ｑ４）側を見た入力インピーダンスが無限大となる。このため、第１の定電圧（Ｖｄ）の値が予め決まっている場合には第１、第２の抵抗の抵抗値以外の回路定数を考慮することなく、第１、第２の抵抗の抵抗値の調整のみによりＨ側しきい値ＶthＨの値を希望する値に設定することができる。また、ヒステリシス幅は第１、第２の抵抗の抵抗値を考慮することなく、第３の抵抗（Ｒ１３）の抵抗値と第１、第２の定電流源回路（９、１０）の電流値を調整するのみで希望する値に設定することができる。このようにＨ側しきい値ＶthＨとヒステリシス幅、従ってＬ側しきい値ＶthＬの値をも独立して容易に設定できる効果を奏する。

なお、ここでＨ側しきい値ＶthＨとは、入力電圧（Ｖin）を低い電圧から上昇させていった時にコンパレータの出力が反転する時の入力電圧の値を、Ｌ側しきい値ＶthＬとは、入力電圧（Ｖin）を十分に高い電圧から下降させていった時にコンパレータの出力が反転する時の入力電圧の値をいう（以下、本明細書において同じ。）。
また、コンパレータの出力電圧がＨレベルとは、コンパレータに供給される高い側の電源電圧に近い高い電圧が出力されている状態をいい、Ｌレベルとは、電位基準線（５）の電位に近い低い電圧が出力されている状態をいう（以下、本明細書において同じ。）。

また、請求項２に記載の発明は、請求項１に記載のヒステリシスコンパレータ回路において、前記第３の抵抗（Ｒ１３）の一端を前記コンパレータ（Ｑ４）の非反転入力端子から反転入力端子に接続変更し、前記第１の定電流源回路（９）は前記コンパレータ（Ｑ４）の反転入力端子に定電流（Ｉａ）を供給するように接続変更し、前記第２の定電流源回路（１０）は前記第１、第２の抵抗の相互接続点（７）から定電流（Ｉａ）を吸引するように接続変更し、前記入力電圧（Ｖin）は前記コンパレータ（Ｑ４）の非反転入力端子に入力するように接続変更したことを特徴とする。

このような構成の回路によれば、第１、第２の抵抗（Ｒ１１、１２）の相互接続点（７）からコンパレータ（Ｑ４）側を見た入力インピーダンスが無限大となる。このため、第１の定電圧（Ｖｄ）の値が予め決まっている場合には第１、第２の抵抗の抵抗値以外の回路定数を考慮することなく、第１、第２の抵抗の抵抗値の調整のみによりＬ側しきい値ＶthＬの値を希望する値に設定することができる。また、ヒステリシス幅は第１、第２の抵抗の抵抗値を考慮することなく、第３の抵抗（Ｒ１３）の抵抗値と第１、第２の定電流源回路（９、１０）の電流値（Ｉａ）を調整するのみで希望する値に設定することができる。このようにＬ側しきい値ＶthＬとヒステリシス幅、従ってＨ側しきい値ＶthＨの値をも独立して容易に設定できる効果を奏する。

また、請求項３に記載の発明は、請求項１に記載のヒステリシスコンパレータ回路において、前記第１の定電流源回路（９）は、カソードを前記第１、第２の抵抗の相互接続点（７）に接続したダイオード（Ｄ１）と、該ダイオードのアノードに常時所定の定電流（Ｉａ）を供給する第１の定電流源（ＣＳ３）と、前記ダイオード（Ｄ１）のアノードと前記電位基準線（５）との間に接続され前記コンパレータ（Ｑ４）の出力電圧（Ｖout）がＨレベルの間のみ導通するようにされた第１のＮＰＮトランジスタ（Ｔｒ４）と、により構成されており、
前記第２の定電流源回路（１０）は、前記コンパレータ（Ｑ４）の非反転入力端子と前記電位基準線（５）との間に接続された第２のＮＰＮトランジスタ（Ｔｒ５）と、ベースとコレクタが該第２のＮＰＮトランジスタのベースに接続されエミッタが前記電位基準線（５）に接続された第３のＮＰＮトランジスタ（Ｔｒ６）と、該第３のＮＰＮトランジスタのコレクタに前記第１の定電流源（ＣＳ３）の出力する定電流（Ｉａ）と同じ大きさの定電流を常時供給する第２の定電流源（ＣＳ４）と、前記第３のＮＰＮトランジスタ（Ｔｒ６）のコレクタと前記電位基準線（５）との間に接続され前記コンパレータ（Ｑ４）の出力電圧（Ｖout）がＨレベルの間のみ導通するようにされた第４のＮＰＮトランジスタ（Ｔｒ７）と、により構成されていることを特徴とする。

このような構成の回路は、請求項１に記載のヒステリシスコンパレータ回路と同様の動作を行なう。従って、請求項１に記載の発明と同様の効果を奏する。
また、請求項４に記載の発明は、請求項３に記載のヒステリシスコンパレータ回路において、前記ダイオード（Ｄ１）のカソードを前記コンパレータ（Ｑ４）の反転入力端子に接続変更し、前記第２のＮＰＮトランジスタ（Ｔｒ５）は前記第１、第２の抵抗の相互接続点（７）と前記電位基準線（５）との間に接続変更し、前記入力電圧（Ｖin）は前記コンパレータ（Ｑ４）の非反転入力端子に入力するように接続変更したことを特徴とする。

このような構成の回路は、請求項２に記載のヒステリシスコンパレータ回路と同様の動作を行なう。従って、請求項２に記載の発明と同様の効果を奏する。

また、請求項５に記載の発明は、請求項３又は４に記載のヒステリシスコンパレータ回路において、前記第１と第２の定電流源（ＣＳ３、ＣＳ４）は、同一電気特性を有する第１、第２のＰＮＰトランジスタ（Ｔｒ８、Ｔｒ９）と第３のＰＮＰトランジスタ（Ｔｒ１０）と第４の抵抗（Ｒ１６）とを用いたカレントミラー構成の定電流源回路（１２）として構成され、前記第１、第２、第３のＰＮＰトランジスタ（Ｔｒ８、Ｔｒ９、Ｔｒ１０）のエミッタは共に前記電位基準線（５）の電位を基準として第２の定電圧（Ｖdd）を供給する第２の電源線（８）に接続され、ベースは共通に接続した上で第３のＰＮＰトランジスタ（Ｔｒ１０）のコレクタに接続され、第１のＰＮＰトランジスタ（Ｔｒ８）のコレクタは前記ダイオード（Ｄ１）のアノードに接続され、第２のＰＮＰトランジスタ（Ｔｒ９）のコレクタは前記第３のＮＰＮトランジスタ（Ｔｒ６）のコレクタに接続され、前記第４の抵抗（Ｒ１６）は第３のＰＮＰトランジスタ（Ｔｒ１０）のコレクタと前記電位基準線（５）との間に接続されていることを特徴とする。

このような構成の回路は、対応する請求項３又は請求項４に記載のヒステリシスコンパレータ回路と同様の動作を行なう。この場合、ヒステリシス幅は第３、第４の抵抗（Ｒ１３、Ｒ１６）の抵抗値の調整のみで希望する値に設定することができる。従って、対応する請求項に記載の発明と同様の効果を奏する。

また、請求項６に記載の発明は、請求項５に記載のヒステリシスコンパレータ回路において、前記第４の抵抗（Ｒ１６）に代えて、前記第３のＰＮＰトランジスタ（Ｔｒ１０）のコレクタと前記電位基準線（５）との間に第５のＮＰＮトランジスタ（Ｔｒ１１）と第５の抵抗（Ｒ１７）とを該第５の抵抗を電位基準線（５）側にして直列に接続すると共に、該第５のＮＰＮトランジスタ（Ｔｒ１１）のベースと前記第２の電源線（８）との間に第６の抵抗（Ｒ１８）を、同じベースと前記電位基準線（５）との間に第４のＰＮＰトランジスタ（Ｔｒ１２）を接続し、該第４のＰＮＰトランジスタのベースに第３の定電圧（Ｅ）を印加することを特徴とする。

このような構成の回路は、請求項５に記載のヒステリシスコンパレータ回路と同様の動作を行なう。この場合、ヒステリシス幅は第３、第５の抵抗（Ｒ１３、Ｒ１７）の抵抗値と第３の定電圧（Ｅ）の調整のみで希望する値に設定することができる。従って、請求項５に記載の発明と同様の効果を奏する。

また、請求項７に記載の発明は、非反転入力端子に印加された電圧が反転入力端子に印加された電圧より大きい時にＨレベルの電圧を、小さい時にＬレベルの電圧を出力するコンパレータ（Ｑ５）と、
前記電位基準線（５）と前記第１の電源線（６）との間に該第１の電源線側から順に直列に接続した第７、第８の抵抗（Ｒ２１、Ｒ２２）と、
該第７、第８の抵抗の相互接続点（１７）と前記コンパレータ（Ｑ５）の非反転入力端子との間に接続した第９の抵抗（Ｒ２３）と、
前記コンパレータ（Ｑ５）の出力電圧（Ｖout）がＨレベルの間のみ前記非反転入力端子に所定の定電流を供給する第３の定電流源回路（１５）と、
前記コンパレータ（Ｑ５）の出力電圧（Ｖout）がＨレベルの間のみ前記第７、第８の抵抗の相互接続点（１７）より前記第３の定電流源回路（１５）が供給する定電流（Ｉａ）と等しい定電流を吸引する第４の定電流源回路（１６）と、
を備えて構成され、前記コンパレータ（Ｑ５）の反転入力端子に前記電位基準線（５）の電位を基準とする入力電圧（Ｖin）を印加して該コンパレータ（Ｑ５）の出力電圧（Ｖout）を出力信号とすることを特徴とするヒステリシスコンパレータ回路である。

このような構成の回路によれば、第７、第８の抵抗（Ｒ２１、２２）の相互接続点（１７）からコンパレータ（Ｑ５）側を見た入力インピーダンスが無限大となる。このため、第１の定電圧（Ｖｄ）の値が予め決まっている場合には第７、第８の抵抗の抵抗値以外の回路定数を考慮することなく、第７、第８の抵抗の抵抗値の調整のみによりＬ側しきい値ＶthＬの値を希望する値に設定することができる。また、ヒステリシス幅は第７、第８の抵抗の抵抗値を考慮することなく、第９の抵抗（Ｒ２３）の抵抗値と第３、第４の定電流源回路（１５、１６）の電流値を調整するのみで希望する値に設定することができる。このようにＬ側しきい値ＶthＬとヒステリシス幅、従ってＨ側しきい値ＶthＨの値をも独立して容易に設定できる効果を奏する。

また、請求項８に記載の発明は、請求項７に記載のヒステリシスコンパレータ回路において、前記第９の抵抗（Ｒ２３）の一端を前記コンパレータ（Ｑ５）の非反転入力端子から反転入力端子に接続変更し、前記第３の定電流源回路（１５）は前記第７、第８の抵抗の相互接続点（１７）に定電流（Ｉａ）を供給するように接続変更し、前記第４の定電流源回路（１６）は前記反転入力端子から定電流（Ｉａ）を吸引するように接続変更し、前記入力電圧（Ｖin）は前記コンパレータ（Ｑ５）の非反転入力端子に入力するように接続変更したことを特徴とする。

このような構成の回路によれば、第７、第８の抵抗（Ｒ２１、２２）の相互接続点（１７）からコンパレータ（Ｑ５）側を見た入力インピーダンスが無限大となる。このため、第１の定電圧（Ｖｄ）の値が予め決まっている場合には第７、第８の抵抗の抵抗値以外の回路定数を考慮することなく、第７、第８の抵抗の抵抗値の調整のみによりＨ側しきい値ＶthＨの値を希望する値に設定することができる。また、ヒステリシス幅は第７、第８の抵抗の抵抗値を考慮することなく、第９の抵抗（Ｒ２３）の抵抗値と第１、第２の定電流源回路（１５、１６）の電流値（Ｉａ）を調整するのみで希望する値に設定することができる。このようにＨ側しきい値ＶthＨとヒステリシス幅、従ってＬ側しきい値ＶthＬの値をも独立して容易に設定できる効果を奏する。

また、請求項９に記載の発明は、請求項７又は８に記載のヒステリシスコンパレータ回路において、前記第３の定電流源回路（１５）は、エミッタが共に前記第２の電源線（８）に接続され、ベースが共通接続された第５、第６のＰＮＰトランジスタ（Ｔｒ１３、Ｔｒ１４）より成り、第５のＰＮＰトランジスタ（Ｔｒ１３）のコレクタ電流に比例する電流を第６のＰＮＰトランジスタ（Ｔｒ１４）のコレクタから出力するようにされたカレントミラー構成の定電流源回路（１５ａ）であり、
前記第４の定電流源回路（１６）は、前記第６のＰＮＰトランジスタ（Ｔｒ１４）と同一電気特性を有する第７のＰＮＰトランジスタ（Ｔｒ１５）と前記第５のＰＮＰトランジスタ（Ｔｒ１３）とをエミッタ共通、ベース共通に接続して該第５のＰＮＰトランジスタ（Ｔｒ１３）のコレクタ電流に比例する電流を該第７のＰＮＰトランジスタ（Ｔｒ１５）のコレクタから出力するように構成されたカレントミラー回路と、同一電気特性を有する第６、第７のＮＰＮトランジスタ（Ｔｒ１６、Ｔｒ１７）により成り、エミッタは共に前記電位基準線（５）に接続され、ベースは共に第７のＮＰＮトランジスタ（Ｔｒ１７）のコレクタに接続され、第６のＮＰＮトランジスタ（Ｔｒ１６）のコレクタは前記第７、第８の抵抗の相互接続点（１７）に接続され、第７のＮＰＮトランジスタ（Ｔｒ１７）のコレクタは前記第７のＰＮＰトランジスタ（Ｔｒ１５）のコレクタに接続されて第７のＮＰＮトランジスタ（Ｔｒ１７）のコレクタに流入する電流と等しい電流を第６のＮＰＮトランジスタ（Ｔｒ１６）に流すように構成されたカレントミラー回路と、により構成されて、前記第５のＰＮＰトランジスタ（Ｔｒ１３）のコレクタ電流に比例する電流を前記第６のＮＰＮトランジスタ（Ｔｒ１６）より吸引するように構成された定電流源回路（１６ａ）であり、
前記第５のＰＮＰトランジスタ（Ｔｒ１３）のコレクタと前記電位基準線（５）との間には、コレクタ側から順に第１０の抵抗（Ｒ２４）と第８のＮＰＮトランジスタ（Ｔｒ１８）とが直列に接続されて、該第８のＮＰＮトランジスタ（Ｔｒ１８）は前記コンパレータ（Ｑ５）の出力電圧（Ｖout）がＨレベルの間のみ導通するように構成されていることを特徴とする。

このような構成の回路は、対応する請求項７又は請求項８に記載のヒステリシスコンパレータ回路と同様の動作を行なう。この場合、ヒステリシス幅は第９、第１０の抵抗（Ｒ２３、Ｒ２４）の抵抗値の調整のみにより希望する値に設定することができる。従って、対応する請求項に記載の発明と同様の効果を奏する。

（第１の実施形態）
図１に、本発明に係るヒステリシスコンパレータ回路の第１の実施形態の回路構成を示す。本実施形態のヒステリシスコンパレータ回路４は、コンパレータＱ４と、抵抗（第１の抵抗）Ｒ１１、抵抗（第２の抵抗）Ｒ１２、抵抗（第３の抵抗）Ｒ１３、と、第１の定電流源回路９と、第２の定電流源回路１０により構成される。

抵抗Ｒ１１とＲ１２は、基準電位ＧＮＤに接続された電位基準線５と外部からの第１の定電圧Ｖｄを供給する第１の電源線６との間に、抵抗Ｒ１１を第１の電源線６側にして直列に接続されている。抵抗Ｒ１３は、抵抗Ｒ１１とＲ１２の相互接続点７とコンパレータＱ４の非反転入力端子（＋記号入力端子）との間に接続されている。コンパレータＱ４の反転入力端子（−記号入力端子）には、入力電圧Ｖinが印加される。

コンパレータＱ４は、非反転入力端子に印加された電圧が反転入力端子に印加された電圧より大きい時にＨレベルの電圧（例えば、５Ｖ）を出力し、小さい時にＬレベルの電圧（例えば、０Ｖ）を出力する。ヒステリシスは有しておらず、入力インピーダンスの非常に高いコンパレータである。以下の説明では、入力インピーダンスは無限大として扱う。
第１の定電流源回路９は、相互接続点７と第２の定電圧Ｖddを供給する第２の電源線８との間に接続されている。第１の定電流源回路９は定電流源ＣＳ１とアナログスイッチＳＷ１との直列回路で構成されており、アナログスイッチＳＷ１はコンパレータＱ４の出力電圧ＶoutがＬレベルの間のみ導通して、定電流源ＣＳ１が出力する定電流Ｉａを相互接続点７に供給する。

第２の定電流源回路１０は、コンパレータＱ４の非反転入力端子と電位基準線５との間に接続されている。第２の定電流源回路１０は定電流源ＣＳ２とアナログスイッチＳＷ２との直列回路で構成されており、アナログスイッチＳＷ２はコンパレータＱ４の出力電圧ＶoutがＬレベルの間のみ導通して、定電流源ＣＳ２により非反転入力端子から定電流Ｉａを吸引する。定電流源ＣＳ１と定電流源ＣＳ２が供給する定電流は等しい値Ｉａである。

次に、このように構成された図１のヒステリシスコンパレータ回路４の動作について説明する。最初に入力電圧Ｖinの値を基準電位ＧＮＤに等しい０Ｖから上昇させていった場合を説明する。入力電圧Ｖinが十分に低い時は、コンパレータＱ４の出力電圧ＶoutはＨレベルとなる。このときアナログスイッチＳＷ１、ＳＷ２は共にＯＦＦ状態となるため、相互接続点７への電流供給は行なわれず、非反転入力端子からの電流吸引も行なわれない。抵抗Ｒ１３に流れる電流はゼロであり、相互接続点７よりコンパレータＱ４側を見た入力インピーダンスは無限大となっている。

この状態では、コンパレータＱ４の非反転入力端子への入力電圧は相互接続点７の電圧に等しい。その電圧値は、第１の定電圧Ｖｄを抵抗Ｒ１１、Ｒ１２で分圧した値、Ｖｄ・Ｒ１２／（Ｒ１１＋Ｒ１２）で計算される一定値である。この電圧値を基準電圧Ｖrefと呼ぶことにする。以上のような動作状態は、入力電圧Ｖinの値が上昇して基準電圧Ｖrefに到達する直前まで継続する。

入力電圧Ｖinの値が上昇して基準電圧Ｖrefを僅かでも超えると、コンパレータＱ４の出力電圧ＶoutがＬレベルに反転する。するとアナログスイッチＳＷ１、ＳＷ２が共にＯＮ状態となる。相互接続点７には第１の定電流源回路９より定電流Ｉａが供給され、コンパレータＱ４の非反転入力端子からは第２の定電流源回路１０により定電流Ｉａが吸引されるようになる。抵抗Ｒ１３には非反転入力端子側に向けて定電流Ｉａが流れる。

この状態では第１の定電流源回路９から供給された定電流Ｉａは、全て抵抗Ｒ１３を通り全て第２の定電流源回路１０に吸引されてしまうため、抵抗Ｒ１１、Ｒ１２を流れる電流には変化が生じない。従って、相互接続点７の電圧に変化は生じず、その電圧は前記基準電圧Ｖrefのままである。相互接続点７からコンパレータＱ４側を見た入力インピーダンスは無限大のままである。

コンパレータＱ４の出力電圧ＶoutがＬレベル状態にある間は、非反転入力端子への印加電圧は（Ｖref−Ｒ１３・Ｉａ）の一定値である。従って、入力電圧Ｖinの値が基準電圧Ｖrefを一度超えた以降は、入力電圧Ｖinの値がこの一定値（Ｖref−Ｒ１３・Ｉａ）を僅かでも超えている限り出力電圧ＶoutはＬレベルのままとなる。

次に、入力電圧Ｖinを高い電圧から下降させた場合の動作について説明する。入力電圧Ｖinが十分に高い時には、出力電圧ＶoutはＬレベルとなりアナログスイッチＳＷ１、ＳＷ２はＯＮ状態となり非反転入力端子への入力電圧は（Ｖref−Ｒ１３・Ｉａ）となっている。入力電圧Ｖinが下降して（Ｖref−Ｒ１３・Ｉａ）より僅かでも小さくなると、出力電圧ＶoutはＨレベルに反転する。すると、アナログスイッチＳＷ１、ＳＷ２がＯＦＦ状態となり非反転入力端子への入力電圧は基準電圧Ｖrefに戻る。それ以降は入力電圧Ｖinがこの基準電圧Ｖrefを僅かでも下回っている限り出力電圧ＶoutはＨレベルのままとなる。

以上のような動作をまとめると、図１に示したヒステリシスコンパレータ回路４の入力電圧Ｖinと出力電圧Ｖoutとの関係は図１５に示すようになり、ヒステリシスを持つコンパレータとして動作していることが分かる。相互接続点７の電圧は、コンパレータＱ４の出力電圧ＶoutがＨレベルであるかＬレベルであるかに関わらず基準電圧Ｖrefのままである。相互接続点７からコンパレータＱ４側を見た入力インピーダンスは、出力電圧Ｖoutのレベルに無関係に常に無限大となっている。Ｈ側しきい値ＶthＨの値は基準電圧ＶrefであるＶｄ・Ｒ１２／（Ｒ１１＋Ｒ１２）に等しく、Ｌ側しきい値ＶthＬの値は（Ｖref−Ｒ１３・Ｉａ）である。ヒステリシス幅は、Ｒ１３・Ｉａである。

Ｈ側しきい値ＶthＨが基準電圧Ｖrefとなることから、第１の定電圧Ｖｄの値が予め決まっている場合には抵抗Ｒ１１、Ｒ１２以外の回路定数を考慮することなく、抵抗Ｒ１１、Ｒ１２の抵抗値の調整のみによりＨ側しきい値ＶthＨの値を希望する値に設定することができる。ヒステリシス幅はＲ１３・Ｉａで計算されることから、抵抗Ｒ１１、Ｒ１２の抵抗値を考慮することなく、抵抗Ｒ１３の抵抗値と第１、第２の定電流源回路９、１０の電流値Ｉａの調整のみで希望する値に設定することができる。このように本実施形態のヒステリシスコンパレータ回路４は、Ｈ側しきい値ＶthＨとヒステリシス幅、従ってＬ側しきい値ＶthＬの値をも独立して容易に設定できる効果を奏する。

更に、相互接続点７からコンパレータＱ４側を見た入力インピーダンスが常に無限大となるため、「背景技術」の項で説明した図１４のような複数のコンパレータを使用する回路の構成が容易となる。即ち、図１４の基準電圧Ｖref2 、Ｖref3 を与える相互接続点よりコンパレータ側寄りの回路部分に、図１の相互接続点７よりコンパレータＱ４側寄りの回路を使用すれば、基準電圧Ｖref2 、Ｖref3 の値、即ち、各ヒステリシスコンパレータ回路２、３のＨ側しきい値ＶthＨを抵抗Ｒ４、Ｒ５、Ｒ６の調整のみによって希望する値に容易に設定することができる。また、各ヒステリシス幅も、抵抗Ｒ４、Ｒ５、Ｒ６の値を考慮することなく設定できる利点がある。

（第２の実施形態）
図２に、本発明に係るヒステリシスコンパレータ回路の第２の実施形態の回路構成を示す。本実施形態のヒステリシスコンパレータ回路４ａは、図１６に示したような入出力特性を有するヒステリシスコンパレータ回路を実現するものである。なお、本実施形態は第１の実施形態と類似点が多いため、図２中、図１と同一又は相当部分には同一符号を付してその説明を繰り返さない。

図２の回路構成が図１の回路構成と異なる点は次の４点である。１点目として、抵抗（第３の抵抗）Ｒ１３の一端はコンパレータＱ４の非反転入力端子から反転入力端子に接続変更されている。２点目として、入力電圧ＶinはコンパレータＱ４の反転入力端子でなく非反転入力端子に入力される。３点目として、第１の定電流源回路９の供給する定電流Ｉａは、相互接続点７ではなくコンパレータＱ４の反転入力端子に供給される。４点目として、第２の定電流源回路１０は、相互接続点７から定電流Ｉａを吸引するように接続変更されている。定電流源ＣＳ１と定電流源ＣＳ２が出力する定電流の値は等しく、アナログスイッチＳＷ１、ＳＷ２は共にコンパレータＱ４の出力電圧ＶoutがＬレベルの時にＯＮ状態となる点は図１の場合と同じである。

このような構成の下で入力電圧Ｖinの値を基準電位ＧＮＤに等しい０Ｖから上昇させていった場合を説明する。入力電圧Ｖinが十分に低い時は、コンパレータＱ４の出力電圧ＶoutはＬレベルとなりアナログスイッチＳＷ１、ＳＷ２は共にＯＮ状態となる。この状態では、第１の定電流源回路９から供給される定電流Ｉａは、抵抗Ｒ１３を流れた後第２の定電流源回路１０に吸引される。この時のコンパレータＱ４の反転入力端子への入力電圧は（Ｖref＋Ｒ１３・Ｉａ）となっている。また、相互接続点７からコンパレータＱ４側を見た入力インピーダンスは無限大となっている。

入力電圧Ｖinが（Ｖref＋Ｒ１３・Ｉａ）より低い間は、出力電圧ＶoutはＬレベルのままである。入力電圧Ｖinが（Ｖref＋Ｒ１３・Ｉａ）を僅かでも超えると、出力電圧ＶoutがＨレベルに反転する。するとアナログスイッチＳＷ１、ＳＷ２はＯＦＦ状態となり反転入力端子への入力電圧は基準電圧Ｖrefに低下する。それ以降は入力電圧Ｖinが基準電圧Ｖrefを僅かでも超えている限り、出力電圧ＶoutはＨレベルのままである。この状態のときも相互接続点７からコンパレータＱ４側を見た入力インピーダンスは無限大となっている。

出力電圧ＶoutがＨレベルに維持されている状態から入力電圧Ｖinを低下させた場合には、入力電圧Ｖinが基準電圧Ｖrefを僅かに下回った時点で出力電圧ＶoutはＬレベルに反転する。アナログスイッチＳＷ１、ＳＷ２はＯＮ状態に変わり反転入力端子への入力電圧は（Ｖref＋Ｒ１３・Ｉａ）に上昇する。

以上のような動作をまとめると、本実施形態のヒステリシスコンパレータ回路４ａの入出力特性は図１６に示すようになる。相互接続点７の電圧は、コンパレータＱ４の出力電圧ＶoutがＨレベルであるかＬレベルであるかに関わらず基準電圧Ｖrefのままである。相互接続点７からコンパレータＱ４側を見た入力インピーダンスは、出力電圧Ｖoutのレベルに無関係に常に無限大となっている。Ｈ側しきい値ＶthＨの値は（Ｖref＋Ｒ１３・Ｉａ）に等しく、Ｌ側しきい値ＶthＬの値は基準電圧Ｖrefに等しい。ヒステリシス幅は、図１の場合と同じくＲ１３・Ｉａとなる。

このように本実施形態の場合には、Ｌ側しきい値ＶthＬが抵抗Ｒ１１、Ｒ１２、電圧Ｖｄによってのみ決定され、ヒステリシス幅は抵抗Ｒ１３と定電流Ｉａのみによって決定される。従って、それらの値の設定を第１の実施形態の場合と同様に独立して容易に行なうことができる。また、第１の実施形態の回路構成の場合と同様に、「背景技術」の項で説明した図１４のような複数のコンパレータを使用する回路の構成が容易となる効果も奏する。

（第３の実施形態）
図３に、本発明に係るヒステリシスコンパレータ回路の第３の実施形態の回路構成を示す。本実施形態のヒステリシスコンパレータ回路４ｂは、第１の実施形態の回路構成である図１中の第１の定電流源回路９及び第２の定電流源回路１０をそれぞれ図３中に示した定電流源回路９ａ、１０ａに置き換えた回路である。図３中、図１と同一又は相当部分には同一符号を付してその説明を繰り返さない。

定電流源回路９ａは、第１の定電流源ＣＳ３とダイオードＤ１とトランジスタ（第１のＮＰＮトランジスタ）Ｔｒ４により構成される。第１の定電流源ＣＳ３とダイオードＤ１は、第２の電源線８と相互接続点７との間に第１の定電流源ＣＳ３を第２の電源線８側に、ダイオードＤ１のカソードを相互接続点７側にして直列に接続されている。トランジスタＴｒ４は、ダイオードＤ１のアノードと電位基準線５との間に接続されている。

トランジスタＴｒ４のベースとコンパレータＱ４の出力端子との間には、抵抗Ｒ１５が接続されている。コンパレータＱ４の出力電圧ＶoutがＨレベルの間は、抵抗Ｒ１５を通る電流によってトランジスタＴｒ４はＯＮ状態とされ、第１の定電流源ＣＳ３の出力する定電流Ｉａは全てトランジスタＴｒ４を通って電位基準線５に流れる。従って、相互接続点７には電流は供給されない。

コンパレータＱ４の出力電圧ＶoutがＬレベルになると、トランジスタＴｒ４はＯＦＦ状態となるため、第１の定電流源ＣＳ３の出力する定電流ＩａはダイオードＤ１を通って相互接続点７に供給される。即ち、相互接続点７には、コンパレータＱ４の出力電圧ＶoutがＬレベルの間のみ第１の定電流源ＣＳ３により定電流Ｉａが供給される。このようにして定電流源回路９ａは図１における第１の定電流源回路９と同じ動作を行なう。

他方の定電流源回路１０ａは、第２の定電流源ＣＳ４とトランジスタ（第２のＮＰＮトランジスタ）Ｔｒ５、トランジスタ（第３のＮＰＮトランジスタ）Ｔｒ６、トランジスタ（第４のＮＰＮトランジスタ）Ｔｒ７により構成される。第２の定電流源ＣＳ４とトランジスタＴｒ６は、第２の電源線８と電位基準線５との間に第２の定電流源ＣＳ４を第２の電源線８側にして直列に接続されている。トランジスタＴｒ５は、コンパレータＱ４の非反転入力端子と電位基準線５との間に接続されている。

トランジスタＴｒ５、Ｔｒ６のベースは共にトランジスタＴｒ６のコレクタに接続されてカレントミラー回路を構成している。トランジスタＴｒ５、Ｔｒ６の電気特性は同一で、電流増幅率が大きな値となるように形成されている。従って、そのコレクタには等しい電流が流れる。トランジスタＴｒ７はトランジスタＴｒ６に並列に接続され、そのベースとコンパレータＱ４の出力端子との間には抵抗Ｒ１４が接続されている。

コンパレータＱ４の出力電圧ＶoutがＨレベルの間は、抵抗Ｒ１４を通る電流によってトランジスタＴｒ７はＯＮ状態にされる。このとき第２の定電流源ＣＳ４の出力する定電流Ｉａは全てトランジスタＴｒ７を通って電位基準線５に流れる。トランジスタＴｒ６には電流が流れないためトランジスタＴｒ５のコレクタ電流もゼロとなり、コンパレータＱ４の非反転入力端子から電流が吸引されることはない。

コンパレータＱ４の出力電圧ＶoutがＬレベルに変わると、トランジスタＴｒ７はＯＦＦ状態となるため、第２の定電流源ＣＳ４の出力する定電流ＩａはトランジスタＴｒ６を通って電位基準線５に流れる。このときトランジスタＴｒ５にはカレントミラー作用によりトランジスタＴｒ６のコレクタ電流と等しい定電流Ｉａが流れ、コンパレータＱ４の非反転入力端子から定電流Ｉａが吸引される。即ち、コンパレータＱ４の非反転入力端子からはコンパレータＱ４の出力電圧ＶoutがＬレベルの間のみ、第２の定電流源ＣＳ４によって定電流Ｉａが吸引される。このようにして定電流源回路１０ａは図１における第２の定電流源回路１０と同じ動作を行なう。

以上、説明したように図３中の定電流源回路９ａ、１０ａは、それぞれ図１中の第１の定電流源回路９、第２の定電流源回路１０と同じ動作を行なう。従って、図３に示したヒステリシスコンパレータ回路４ｂの動作は図１のヒステリシスコンパレータ回路４の動作と全く同じとなる。その入出力特性は図１５に示したようになり、第１の実施形態について説明した効果と同じ効果を奏する。

（第４の実施形態）
図４に、本発明に係るヒステリシスコンパレータ回路の第４の実施形態の回路構成を示す。本実施形態のヒステリシスコンパレータ回路４ｃは、第２の実施形態である図２中の第１の定電流源回路９及び第２の定電流源回路１０をそれぞれ第３の実施形態の中で説明した図３中の定電流源回路９ａ、１０ａと同じ回路に置き換えた実施形態である。図４中、図３と同一又は相当部分には同一符号付してその説明を繰り返さない。

コンパレータＱ４の出力電圧ＶoutがＨレベルの時にはトランジスタＴｒ４、Ｔｒ７がＯＮ状態となり、第１、第２の定電流源ＣＳ３、ＣＳ４が出力する定電流Ｉａは何れも電位基準線５に流れる。コンパレータＱ４の反転入力端子には電流が供給されず、また相互接続点７から電流が吸引されることもない。
コンパレータＱ４の出力電圧ＶoutがＬレベルに変ると、トランジスタＴｒ４、Ｔｒ７は共にＯＦＦ状態となる。第１の定電流源ＣＳ３が出力する定電流ＩａはダイオードＤ１を通ってコンパレータＱ４の反転入力端子に供給される。一方、第２の定電流源ＣＳ４が出力する定電流ＩａはトランジスタＴｒ６を通って電位基準線５に流れる。このときトランジスタＴｒ５はカレントミラー作用により同じ電流Ｉａを相互接続点７から吸引する。

以上のように動作することから図４に示したヒステリシスコンパレータ回路４ｃの動作は、図２に示したヒステリシスコンパレータ回路４ａの動作と同じになる。その入出力特性は図１６に示したようになり、第２の実施形態で述べた効果と同じ効果を奏する。

（第５の実施形態）
図５に、本発明に係るヒステリシスコンパレータ回路の第５の実施形態の回路構成を示す。本実施形態のヒステリシスコンパレータ回路４ｄは、第３の実施形態である図３中の第１、第２の定電流源ＣＳ３、ＣＳ４を実現する具体的な回路例を組み込んだ実施形態である。なお図５中、図３と同一又は相当部分には同一符号を付してその説明を繰り返さない。

第１、第２の定電流源ＣＳ３、ＣＳ４は、図中に示したカレントミラー回路１２に置き換えられている。カレントミラー回路１２は、トランジスタ（第１のＰＮＰトランジスタ）Ｔｒ８、トランジスタ（第２のＰＮＰトランジスタ）Ｔｒ９、トランジスタ（第３のＰＮＰトランジスタ）Ｔｒ１０と抵抗（第４の抵抗）Ｒ１４とにより構成される。
トランジスタＴｒ８、Ｔｒ９、Ｔｒ１０のエミッタは何れも第２の電源線８に接続され、ベースは共通接続してトランジスタＴｒ１０のコレクタに接続されている。トランジスタＴｒ８のコレクタはダイオードＤ１のアノードに、トランジスタＴｒ９のコレクタはトランジスタＴｒ６のコレクタに、トランジスタＴｒ１０のコレクタは抵抗Ｒ１６を介して電位基準線５に接続されている。

このカレントミラー回路１２において、トランジスタＴｒ８、Ｔｒ９、Ｔｒ１０の電気特性は同一で電流増幅率が大きな値になるように形成されている。従って、各トランジスタのコレクタにはカレントミラー作用により同じ大きさの電流が流れる。トランジスタＴｒ１０のコレクタ電流は、第２の定電圧ＶddからトランジスタＴｒ１０のエミッタ−ベース間電圧を差し引いた値を抵抗Ｒ１６の抵抗値で割った一定値Ｉａとなる。従って、トランジスタＴｒ８、Ｔｒ９のコレクタ電流も定電流Ｉａとなる。

このようにダイオードＤ１のアノード、トランジスタＴｒ６のコレクタには定電流Ｉａが常時供給される。従って、本実施形態の図５に示したヒステリシスコンパレータ回路４ｄの動作は、第３の実施形態の図３のヒステリシスコンパレータ回路３ｄと同じとなる。入出力特性は第３の実施形態と同じく図１５に示したようになり、効果も同じとなる。
なお、本実施形態においてはトランジスタＴｒ８、Ｔｒ９、Ｔｒ１０の電気特性は同一として説明したが、トランジスタＴｒ８とＴｒ９の電気特性が同じであればトランジスタＴｒ１０はそれらのトランジスタとセル面積が異なってもよい。その場合には、各トランジスタのコレクタ電流の比率はセル面積の比率と同じになる。

（第６の実施形態）
図６に、本発明に係るヒステリシスコンパレータ回路の第６の実施形態の回路構成を示す。本実施形態のヒステリシスコンパレータ回路４ｅは、第４の実施形態である図４中の第１、第２の定電流源ＣＳ３、ＣＳ４を第５の実施形態の図５中に示したカレントミラー回路１２と同じカレントミラー回路１２に置き換えた回路である。なお、図６中、図５と同一又は相当部分には同一符号を付してその説明を繰り返さない。

第５の実施形態の中で説明したように、トランジスタＴｒ８、Ｔｒ９のコレクタからは、抵抗Ｒ１６に流れる電流と同じ定電流Ｉａが常時出力される。従って、ダイオードＤ１のアノード、トランジスタＴｒ６のコレクタには定電流Ｉａが常時供給される。このことから、本実施形態の図６に示したヒステリシスコンパレータ回路４ｅの動作は、第４の実施形態の図４のヒステリシスコンパレータ回路４ｃと同じとなって同じ入出力特性を示し、同じ効果を奏する。

（第７の実施形態）
図７に、本発明に係るヒステリシスコンパレータ回路の第７の実施形態の回路構成を示す。本実施形態のヒステリシスコンパレータ回路４ｆは、第５の実施形態である図５中の抵抗（第４の抵抗）Ｒ１６を図７中に示す定電流源回路１３に置き換えた回路である。なお、図７中、図５と同一又は相当部分には同一符号を付してその説明を繰り返さない。

定電流源回路１３は、トランジスタ（第５のＮＰＮトランジスタ）Ｔｒ１１、トランジスタ（第４のＰＮＰトランジスタ）Ｔｒ１２、抵抗（第５の抵抗）Ｒ１７、抵抗（第６の抵抗）Ｒ１８により構成される。トランジスタＴｒ１２のベースには、図示しない定電圧源より第３の定電圧Ｅが印加される。
トランジスタＴｒ１１と抵抗Ｒ１７とは、トランジスタＴｒ１０のコレクタと電位基準線５との間に抵抗Ｒ１７を電位基準線５側にして直列に接続されている。抵抗Ｒ１８は第２の電源線８とトランジスタＴｒ１２のベースとの間に、トランジスタＴｒ１２はトランジスタＴｒ１２のベースと電位基準線５との間に接続されている。

抵抗Ｒ１８を通った電流は、トランジスタＴｒ１１のベース電流とトランジスタＴｒ１２のエミッタ電流を与える。トランジスタＴｒ１１とトランジスタＴｒ１２のベース−エミッタ間電圧とがほぼ等しくなるようにトランジスタを形成してあると、トランジスタＴｒ１１のエミッタ電圧は、トランジスタＴｒ１２のベースに印加された第３の定電圧Ｅに等しくなる。

従って、抵抗Ｒ１７に流れる電流は、第３の定電圧Ｅを抵抗Ｒ１７の抵抗値で割った定電流Ｉｅ（＝Ｅ／Ｒ１７）となる。トランジスタＴｒ１１の電流増幅率が十分に高いとするとそのコレクタにも同じ定電流Ｉｅが流れる。即ち、トランジスタＴｒ１０のコレクタとベースの相互接続点からはＥ／Ｒ１７の定電流Ｉｅが吸引される。トランジスタＴｒ８、Ｔｒ９、Ｔｒ１０の電流増幅率が十分に高い場合には、それらトランジスタのコレクタ電流Ｉａの値は定電流Ｉｅ（＝Ｅ／Ｒ１７）に等しくなる。

このようにトランジスタＴｒ８、Ｔｒ９、Ｔｒ１０のコレクタ電流が一定となることから、本実施形態の図７に示したヒステリシスコンパレータ回路４ｆの動作は、第５の実施形態の図５のヒステリシスコンパレータ回路４ｄと同じとなって同じ入出力特性を示し、同じ効果を奏する。

更に本実施形態の回路構成の場合には次に説明するような利点も得られる。本実施形態のヒステリシス幅は、トランジスタＴｒ１１、Ｔｒ１２のベース−エミッタ間電圧の絶対値をそれぞれＶ11be、Ｖ12beとすると次のように表わされる。
ヒステリシス幅＝Ｉａ・Ｒ１３
＝（Ｅ＋Ｖ12be−Ｖ11be）・Ｒ１３／Ｒ１７ （１）式
この式は、トランジスタＴｒ１１、Ｔｒ１２のベース−エミッタ間電圧の温度係数が等しく、抵抗Ｒ１３とＲ１７の温度係数も等しければ、ヒステリシス幅は温度によって変化しない一定値となることを意味している。

トランジスタＴｒ１１はＮＰＮトランジスタ、トランジスタＴｒ１２はＰＮＰトランジスタと型式が異なるが、それらのベース−エミッタ間電圧の温度係数を殆ど同じに形成することは難しいことではない。また、抵抗Ｒ１３、Ｒ１７も同じＩＣ上に同じプロセスで形成することで同じ温度係数を持たせることができる。加えてこの場合には、形成された抵抗値の誤差比率も殆ど同じとなる。従って、Ｒ１３／Ｒ１７の値は、抵抗値の温度変化にも製作誤差にも影響を受けにくい一定値とすることができる。このような理由から、図７のヒステリシスコンパレータ回路４ｄを同じＩＣ上に形成した場合には、上記（１）式で計算されるヒステリシス幅を一定の値に正確に維持することが容易となる。

同様のことは、相互接続点７の基準電圧Ｖrefについても言える。即ち、基準電圧Ｖrefの値も抵抗Ｒ１１とＲ１２の比率で決まる。従って、抵抗Ｒ１１とＲ１２を同じＩＣ上に同じプロセスで形成することにより、基準電圧Ｖrefの値を抵抗Ｒ１１、Ｒ１２の抵抗値の温度変化にも製作誤差にも影響を受けにくい一定の値に正確に維持することが可能となる。
このようにして本実施形態の図７に示したヒステリシスコンパレータ回路４ｆの場合には、Ｈ側しきい値ＶthＨ、Ｌ側しきい値ＶthＬの値、及びそのヒステリシス幅が温度変化の影響を殆ど受けなくなる上、抵抗の製作誤差の影響も殆ど受けないという効果を奏する。

（第８の実施形態）
図８に、本発明に係るヒステリシスコンパレータ回路の第８の実施形態の回路構成を示す。本実施形態のヒステリシスコンパレータ回路４ｇは、第６の実施形態である図６中の抵抗（第４の抵抗）Ｒ１４を、第７の実施形態の場合と同じように図８中に示す定電流源回路１３に置き換えた回路である。なお、図８中、図７と同一又は相当部分には同一符号を付してその説明を繰り返さない。

定電流源回路１３の動作については第７の実施形態の説明の中で述べた。従って、本実施形態のヒステリシスコンパレータ回路４ｇは、第６の実施形態に係る図６に示したヒステリシスコンパレータ回路４ｅと同じ動作を行なう。その入出力特性と効果は、第７の実施形態の場合と同じである。

（第９の実施形態）
図９に、本発明に係るヒステリシスコンパレータ回路の第９の実施形態の回路構成を示す。本実施形態のヒステリシスコンパレータ回路４ｈは、コンパレータＱ５、第３の定電流源回路１５、第４の定電流源回路１６、抵抗（第７の抵抗）Ｒ２１、抵抗（第８の抵抗）Ｒ２２、抵抗（第９の抵抗）Ｒ２３により構成される。

コンパレータＱ５は非反転入力端子（＋記号入力端子）と反転入力端子（−記号入力端子）とを有し、非反転入力端子に印加された電圧が反転入力端子に印加された電圧より大きい時にＨレベルの電圧（例えば、５Ｖ）を、小さい時にＬレベルの電圧（例えば、０Ｖ）を出力する。ヒステリシスを有しておらず、入力インピーダンスの非常に高いコンパレータである。以下の説明では、入力インピーダンスは無限大として扱う。

抵抗Ｒ２１とＲ２２とは、第１の定電圧Ｖｄを供給する第１の電源線６と電位基準線５との間に抵抗Ｒ２１を第１の電源線６側にして直列に接続されている。抵抗Ｒ２３は、抵抗Ｒ２１とＲ２２の相互接続点１７とコンパレータＱ５の非反転入力端子との間に接続されている。入力電圧ＶinはコンパレータＱ５の反転入力端子に印加される。
第３の定電流源回路１５は、第２の定電圧Ｖddを供給する第２の電源線８とコンパレータＱ５の非反転入力端子との間に接続されている。この第３の定電流源回路１５は、定電流源ＣＳ５とアナログスイッチＳＷ３との直列回路で構成され、アナログスイッチＳＷ３はコンパレータＱ５の出力電圧ＶoutがＨレベルの間のみ導通して、定電流源ＣＳ５が出力する定電流ＩａをコンパレータＱ５の非反転入力端子に供給する。

第４の定電流源回路１６は、相互接続点１７と電位基準線５との間に接続されている。この第４の定電流源回路１６は、定電流源ＣＳ６とアナログスイッチＳＷ４との直列回路で構成され、アナログスイッチＳＷ４はコンパレータＱ６の出力電圧ＶoutがＨレベルの間のみ導通して定電流源ＣＳ６により相互接続点１７から定電流Ｉａを吸引する。定電流源ＣＳ５と定電流源ＣＳ６が流す定電流の値は等しい値Ｉａである。

このような回路構成の下で入力電圧Ｖinの値を０Ｖから上昇させていった場合、入力電圧Ｖinが十分に低い間はコンパレータＱ５の出力電圧ＶoutはＨレベルとなり、アナログスイッチＳＷ３、ＳＷ４は共にＯＮ状態となる。この状態では、コンパレータＱ５の非反転入力端子に定電流Ｉａが供給され、相互接続点１７より同じ定電流Ｉａが吸引される。抵抗Ｒ２３には相互接続点１７に向かって定電流Ｉａが流れるが、その電流は全て第４の定電流源回路１６によって吸引されるため、相互接続点１７より抵抗Ｒ２３側に向かっての電流の出入りは生じない。即ち、相互接続点１７より抵抗Ｒ２３側を見た入力インピーダンスは無限大となっている。

このときの相互接続点１７の電圧は、Ｖｄ・Ｒ２２／（Ｒ２１＋Ｒ２２）となる。この電圧を基準電圧Ｖref1と呼ぶこととする。コンパレータＱ５の非反転入力端子への印加電圧は、（Ｖref1＋Ｉａ・Ｒ２３）となっている。このような状態は入力電圧Ｖinの値が（Ｖref1＋Ｉａ・Ｒ１３）に達する直前まで継続する。
入力電圧Ｖinの値が上昇して（Ｖref1＋Ｉａ・Ｒ２３）を僅かでも超えると、コンパレータＱ５の出力電圧ＶoutがＬレベルに反転する。するとアナログスイッチＳＷ３、ＳＷ４が共にＯＦＦ状態となり、コンパレータＱ５の非反転入力端子への電流供給と相互接続点１７からの電流吸引が停止する。コンパレータＱ５の非反転入力端子への印加電圧は基準電圧Ｖref1に低下する。このような状態は、入力電圧Ｖinの値が基準電圧Ｖrefを超えている限り継続する。

入力電圧Ｖinが高い値から下降する場合には、基準電圧Ｖref1を僅かでも下回った時にコンパレータＱ５の出力電圧ＶoutがＨレベルに反転する。このような動作により本実施形態のヒステリシスコンパレータ回路４ｈの入出力特性は図１５に示すようになる。Ｌ側しきい値ＶthＬは基準電圧Ｖref1であるＶｄ・Ｒ２２／（Ｒ２１＋Ｒ２２）に等しく、Ｈ側しきい値ＶthＨは（Ｖref1＋Ｉａ・Ｒ２３）となり、ヒステリシス幅はＩａ・Ｒ２３となる。

このようにＬ側しきい値ＶthＬは、定電流Ｉａと抵抗Ｒ２３に無関係に第１の定電圧Ｖｄと抵抗Ｒ２１、Ｒ２２の抵抗値のみによって決まる。また、ヒステリシス幅も第１の定電圧Ｖｄ、抵抗Ｒ２１、Ｒ２２に無関係に定電流Ｉａの値と抵抗Ｒ２３の値のみによって決まる。従って、第１の実施形態の場合と同様に、Ｈ側しきい値ＶthＨの値及びヒステリシス幅、従ってＬ側しきい値ＶthＬの設定を、「背景技術」の項で説明した図１３のような従来回路と比べて容易に行なえる効果を奏する。

更に、相互接続点１７からコンパレータＱ５側を見た入力インピーダンスが第１の実施形態の場合と同様に常に無限大となっているため、「背景技術」の項で説明した図１４のような複数のコンパレータを使用する回路の構成も容易となる。

（第１０の実施形態）
図１０に、本発明に係るヒステリシスコンパレータ回路の第１０の実施形態の回路構成を示す。本実施形態のヒステリシスコンパレータ回路４ｉは、図１６に示したような入出力特性を有するヒステリシスコンパレータ回路を実現するものである。なお、本実施形態は第９の実施形態と類似点が多いため、図１０中、図９と同一又は相当部分には同一符号を付してその説明を繰り返さない。

図１０の回路構成が図９の回路構成と異なる点は次の４点である。１点目として、抵抗（第９の抵抗）Ｒ２３の一端はコンパレータＱ５の非反転入力端子から反転入力端子に接続変更されている。２点目として、入力電圧ＶinはコンパレータＱ５の反転入力端子でなく非反転入力端子に入力される。３点目として、第３の定電流源回路１５の出力電流は、コンパレータＱ５の非反転入力端子ではなく相互接続点１７に供給される。４点目として、第４の定電流源回路１６は、コンパレータＱ５の反転入力端子から定電流Ｉａを吸引するように接続変更されている。定電流源ＣＳ５と定電流源ＣＳ６が出力する定電流の値は等しく、アナログスイッチＳＷ３、ＳＷ４は共にコンパレータＱ５の出力電圧ＶoutがＨレベルの時にＯＮ状態となる点は図９の場合と同じである。

このような構成の下で入力電圧Ｖinの値を０Ｖから上昇させていった場合、入力電圧Ｖinが十分に低い間はコンパレータＱ５の出力電圧ＶoutはＬレベルとなりアナログスイッチＳＷ３、ＳＷ４は共にＯＦＦ状態となる。コンパレータＱ５の反転入力端子の電圧は
第９の実施形態の中で述べた基準電圧Ｖref1となっている。
入力電圧Ｖinが基準電圧Ｖref1を僅かでも超えると、出力電圧ＶoutはＨレベルに反転する。アナログスイッチＳＷ３、ＳＷ４はＯＮ状態となり第３の定電流源回路１５から供給された定電流Ｉａは、抵抗Ｒ２３を流れて第４の定電流源回路１６に吸引される。これによりコンパレータＱ５の反転入力端子への入力電圧は、（Ｖref1−Ｒ２３・Ｉａ）に低下する。相互接続点１７から抵抗Ｒ２３側を見た入力インピーダンスは無限大のままである。入力電圧Ｖinが（Ｖref−Ｒ２３・Ｉａ）を超えている間は、出力電圧ＶoutはＨレベルに維持される。

入力電圧Ｖinが高い電圧から下降して（Ｖref1−Ｒ２３・Ｉａ）を僅かでも下回ると、出力電圧ＶoutはＬレベルに反転する。アナログスイッチＳＷ３、ＳＷ４はＯＦＦ状態となり反転入力端子への入力電圧は基準電圧Ｖref1に上昇する。
このような動作により、本実施形態のヒステリシスコンパレータ回路４ｉの入出力特性は図１６に示すようになる。Ｈ側しきい値ＶthＨの値は基準電圧Ｖref1、Ｌ側しきい値ＶthＬの値は（Ｖref1−Ｒ２３・Ｉａ）に等しくなる。ヒステリシス幅は、図９の場合と同じくＲ２３・Ｉａとなる。

このように本実施形態の場合には、Ｈ側しきい値ＶthＬが抵抗Ｒ２１、Ｒ２２、電圧Ｖｄのみに依存して決定される。ヒステリシス幅は抵抗Ｒ２３と定電流Ｉａのみによって決定される。従って、第９の実施形態の場合と同様、Ｈ側しきい値ＶthＨの値及びヒステリシス幅、従ってＬ側しきい値ＶthＬの設定を、「背景技術」の項で説明した図１３のような従来回路と比べて容易に行なうことができる効果を奏する。また、相互接続点１７からコンパレータＱ５側を見た入力インピーダンスが常に無限大となっているため、第９の実施形態と同様に、「背景技術」の項で説明した図１４のような複数のコンパレータを使用する回路の構成が容易となる効果を奏する。

（第１１の実施形態）
図１１に、本発明に係るヒステリシスコンパレータ回路の第１１の実施形態の回路構成を示す。本実施形態のヒステリシスコンパレータ回路４ｊは、第９の実施形態である図９中の第３の定電流源回路１５及び第４の定電流源回路１６を実現する具体的な回路例を組み込んだ実施形態である。なお、図１１中、図９と同一又は相当部分には同一符号を付してその説明を繰り返さない。

図９中の第３の定電流源回路１５は、本実施形態の図１１に示した回路ではトランジスタ（第５のＰＮＰトランジスタ）Ｔｒ１３とトランジスタ（第６のＰＮＰトランジスタ）Ｔｒ１４とにより構成されるカレントミラー回路構成の定電流源回路１５ａで置き換えられている。トランジスタＴｒ１３とトランジスタＴｒ１４のエミッタは共通接続して第２の電源線８に、ベースも共通接続してトランジスタＴｒ１３のコレクタに接続されている。トランジスタＴｒ１４のコレクタは、コンパレータＱ５の非反転入力端子に接続されている。

トランジスタＴｒ１３とトランジスタＴｒ１４とは電気特性が同一で、電流増幅率の値が大きくなるように形成されている。従って、トランジスタＴｒ１４のコレクタからはカレントミラー作用によりトランジスタＴｒ１３のコレクタ電流に等しい電流が流出する。
図９中の第４の定電流源回路１６は、本実施形態の図１１に示した回路ではトランジスタ（第５のＰＮＰトランジスタ）Ｔｒ１３、トランジスタ（第７のＰＮＰトランジスタ）Ｔｒ１５、トランジスタ（第６のＮＰＮトランジスタ）Ｔｒ１６、トランジスタ（第７のＮＰＮトランジスタ）Ｔｒ１７とにより構成される定電流源回路１６ａで置き換えられている。

トランジスタＴｒ１５はトランジスタＴｒ１３とカレントミラー回路を構成している。トランジスタＴｒ１５とトランジスタＴｒ１３のエミッタは共通接続して第２の電源線８に、ベースも共通接続してトランジスタＴｒ１３のコレクタに接続されている。トランジスタＴｒ１５のコレクタは、トランジスタＴｒ１７のコレクタに接続されている。トランジスタＴｒ１５とトランジスタＴｒ１３とは電気特性が同一で、電流増幅率の値が大きくなるように形成されている。従って、トランジスタＴｒ１５のコレクタからはカレントミラー作用によりトランジスタＴｒ１３のコレクタ電流に等しい電流が流出する。

また、トランジスタＴｒ１６とトランジスタＴｒ１７もカレントミラー回路を構成している。トランジスタＴｒ１６とトランジスタＴｒ１７のエミッタは共通接続して電位基準線５に、ベースも共通接続してトランジスタＴｒ１７のコレクタに接続されている。トランジスタＴｒ１６のコレクタは相互接続点１７に接続され、トランジスタＴｒ１７のコレクタはトランジスタＴｒ１５のコレクタに接続されている。トランジスタＴｒ１６とトランジスタＴｒ１７とは電気特性が同一で、電流増幅率が大きな値になるように形成されている。従ってトランジスタＴｒ１６のコレクタからはカレントミラー作用によりトランジスタＴｒ１７のコレクタ電流と等しい電流が流出する。

トランジスタＴｒ１７のコレクタに流入する電流はトランジスタＴｒ１５のコレクタ電流に等しく、その電流はトランジスタＴｒ１３のコレクタ電流に等しい。このことから、トランジスタＴｒ１６のコレクタ電流はトランジスタＴｒ１３のコレクタ電流に等しくなる。
これらのことから、トランジスタＴｒ１４のコレクタからコンパレータＱ５の非反転入力端子に供給される電流と、相互接続点１７からトランジスタＴｒ１６のコレクタによって吸引される電流とは共にトランジスタＴｒ１３のコレクタ電流Ｉａに等しい値となる。

トランジスタＴｒ１３のコレクタ電流Ｉａの値は、トランジスタＴｒ１３のコレクタと電位基準線５との間に直列に接続された抵抗（第１０の抵抗）Ｒ２４とトランジスタ（第８のＮＰＮトランジスタ）Ｔｒ１８により制御される。トランジスタＴｒ１８のエミッタは電位基準線５に接続され、ベースとコンパレータＱ５の出力端子との間には抵抗Ｒ２５が接続されている。

コンパレータＱ５の出力電圧ＶoutがＬレベルの時にはトランジスタＴｒ１８はＯＦＦ状態となって、トランジスタＴｒ１３のコレクタ電流はゼロとなる。このときトランジスタＴｒ１４、Ｔｒ１６のコレクタ電流もゼロとなり、コンパレータＱ５の非反転入力端子には電流が供給されず、相互接続点１７から電流が吸引されることもない。この状態は、第９の実施形態の図９においてコンパレータＱ５の出力電圧ＶoutがＬレベルである状態と一致する。

コンパレータＱ５の出力電圧ＶoutがＨレベルになるとトランジスタＴｒ１８はＯＮ状態となってトランジスタＴｒ１３にコレクタ電流Ｉａが流れる。コレクタ電流Ｉａの値は、第２の定電圧Ｖddの値からトランジスタＴｒ１３のベース−エミッタ間電圧を引いた値を抵抗Ｒ２４の抵抗値で割った一定値Ｉａとなる。このときトランジスタＴｒ１４、Ｔｒ１６のコレクタ電流も同じ定電流Ｉａとなり、コンパレータＱ５の非反転入力端子には電流Ｉａが供給され、相互接続点１７からは電流Ｉａが吸引される。この状態は、第９の実施形態の図９において、コンパレータＱ５の出力電圧ＶoutがＨレベルである状態と一致する。

このように動作することから図１１に示したヒステリシスコンパレータ回路４ｊの動作は、図９に示したヒステリシスコンパレータ回路４ｈの動作と同じとなる。その入出力特性は図１５に示したようになり、第９の実施形態に述べた効果と同じ効果を奏する。
なお、本実施形態においてはトランジスタＴｒ１３、Ｔｒ１４、Ｔｒ１５の電気特性は同一として説明したが、トランジスタＴｒ１４とＴｒ１５とが同一電気特性であればトランジスタＴｒ１３はトランジスタＴｒ１４、Ｔｒ１５とはセル面積が異なってもよい。その場合には、各トランジスタのコレクタ電流の比率はセル面積の比率と同じになる。

（第１２の実施形態）
図１２に、本発明に係るヒステリシスコンパレータ回路の第１２の実施形態の回路構成を示す。本実施形態のヒステリシスコンパレータ回路４ｋは、第１０の実施形態である図１０中の第３の定電流源回路１５と第４の定電流源回路１６を、それぞれ第１１の実施形態の図１１で採用した定電流源回路１５ａと定電流源回路１６ａと同じ回路に置き換えた実施形態である。なお、図１２中、図１１と同一又は相当部分には同一符号を付してその説明を繰り返さない。

コンパレータＱ５の出力電圧ＶoutがＬレベルの時にはトランジスタＴｒ１８はＯＦＦ状態となって、トランジスタＴｒ１３のコレクタ電流はゼロとなる。このときトランジスタＴｒ１４、Ｔｒ１６のコレクタ電流もゼロとなり、相互接続点１７には電流が供給されず、コンパレータＱ５の非反転入力端子から電流が吸引されることもない。この状態は、第１０の実施形態の図１０において、コンパレータＱ５の出力電圧ＶoutがＬレベルである状態と一致する。

コンパレータＱ５の出力電圧ＶoutがＨレベルとなるとトランジスタＴｒ１８はＯＮ状態となってトランジスタＴｒ１３にコレクタ電流Ｉａが流れる。コレクタ電流Ｉａの値は、第２の定電圧Ｖddの値からトランジスタＴｒ１３のベース−エミッタ間電圧を引いた値を抵抗Ｒ２４の抵抗値で割った一定値Ｉａとなる。このときトランジスタＴｒ１４、Ｔｒ１６のコレクタ電流も同じ一定値Ｉａとなり、相互接続点１７には電流Ｉａが供給され、コンパレータＱ５の非反転入力端子からは電流Ｉａが吸引される。この状態は、第１０の実施形態の図１０において、コンパレータＱ５の出力電圧ＶoutがＨレベルである状態と一致する。

このように動作することから図１２に示したヒステリシスコンパレータ回路４ｋの動作は、図１０に示したヒステリシスコンパレータ回路４ｊの動作と同じとなる。その入出力特性は図１６に示したようになり、第１０の実施形態のヒステリシスコンパレータ回路４ｊと同じ効果を奏する。

第１の実施形態に係るヒステリシスコンパレータ回路である。 第２の実施形態に係るヒステリシスコンパレータ回路である。 第３の実施形態に係るヒステリシスコンパレータ回路である。 第４の実施形態に係るヒステリシスコンパレータ回路である。 第５の実施形態に係るヒステリシスコンパレータ回路である。 第６の実施形態に係るヒステリシスコンパレータ回路である。 第７の実施形態に係るヒステリシスコンパレータ回路である。 第８の実施形態に係るヒステリシスコンパレータ回路である。 第９の実施形態に係るヒステリシスコンパレータ回路である。 第１０の実施形態に係るヒステリシスコンパレータ回路である。 第１１の実施形態に係るヒステリシスコンパレータ回路である。 第１２の実施形態に係るヒステリシスコンパレータ回路である。 従来技術に係るヒステリシスコンパレータ回路の例である。 従来技術に係るヒステリシスコンパレータ回路の他の例である。 ヒステリシスコンパレータ回路の入出力特性図である。 ヒステリシスコンパレータ回路の他の入出力特性図である。

符号の説明

図面中、４、４ａ〜４ｋはヒステリシスコンパレータ回路、５は電位基準線、６は第１の電源線、７は相互接続点、８は第２の電源線、９は第１の定電流源回路、１０は第２の定電流源回路、１２は定電流源回路、１５は第３の定電流源回路、１５ａは定電流源回路、１６は第４の定電流源回路、１６ａは定電流源回路、１７は相互接続点、ＣＳ１、ＣＳ２、ＣＳ５、ＣＳ６は定電流源、ＣＳ３は第１の定電流源、ＣＳ４は第２の定電流源、Ｄ１はダイオード、Ｅは第３の定電圧、Ｉａは定電流、Ｑ４、Ｑ５はコンパレータ、Ｒ１１は第１の抵抗、Ｒ１２は第２の抵抗、Ｒ１３は第３の抵抗、Ｒ１６は第４の抵抗、Ｒ１７は第５の抵抗、Ｒ１８は第６の抵抗、Ｒ２１は第７の抵抗、Ｒ２２は第８の抵抗、Ｒ２３は第９の抵抗、Ｒ２４は第１０の抵抗、Ｔｒ４は第１のＮＰＮトランジスタ、Ｔｒ５は第２のＮＰＮトランジスタ、Ｔｒ６は第３のＮＰＮトランジスタ、Ｔｒ７は第４のＮＰＮトランジスタ、Ｔｒ８は第１のＰＮＰトランジスタ、Ｔｒ９は第２のＰＮＰトランジスタ、Ｔｒ１０は第３のＰＮＰトランジスタ、Ｔｒ１１は第５のＮＰＮトランジスタ、Ｔｒ１２は第４のＰＮＰトランジスタ、Ｔｒ１３は第５のＰＮＰトランジスタ、Ｔｒ１４は第６のＰＮＰトランジスタ、Ｔｒ１５は第７のＰＮＰトランジスタ、Ｔｒ１８は第８のＮＰＮトランジスタ、Ｖｄは第１の定電圧、Ｖddは第２の定電圧、Ｖinは入力電圧を示す。

Claims (9)

1. 非反転入力端子に印加された電圧が反転入力端子に印加された電圧より大きい時にＨレベルの電圧を、小さい時にＬレベルの電圧を出力するコンパレータ（Ｑ４）と、
   電位基準線（５）と該電位基準線の電位を基準として第１の定電圧（Ｖｄ）を供給する第１の電源線（６）との間に該第１の電源線側から順に直列に接続した第１、第２の抵抗（Ｒ１１、Ｒ１２）と、
   該第１、第２の抵抗の相互接続点（７）と前記コンパレータ（Ｑ４）の非反転入力端子との間に接続した第３の抵抗（Ｒ１３）と、
   前記コンパレータ（Ｑ４）の出力電圧（Ｖout）がＬレベルの間のみ前記相互接続点（７）に所定の定電流を供給する第１の定電流源回路（９）と、
   前記コンパレータ（Ｑ４）の出力電圧（Ｖout）がＬレベルの間のみ該コンパレータの非反転入力端子より前記第１の定電流源回路（９）が供給する定電流（Ｉａ）と等しい定電流を吸引する第２の定電流源回路（１０）と、
   を備えて構成され、前記コンパレータ（Ｑ４）の反転入力端子に前記電位基準線（５）の電位を基準とする入力電圧（Ｖin）を印加して該コンパレータの出力電圧（Ｖout）を出力信号とすることを特徴とするヒステリシスコンパレータ回路。
2. 請求項１に記載のヒステリシスコンパレータ回路において、前記第３の抵抗（Ｒ１３）の一端を前記コンパレータ（Ｑ４）の非反転入力端子から反転入力端子に接続変更し、前記第１の定電流源回路（９）は前記コンパレータ（Ｑ４）の反転入力端子に定電流（Ｉａ）を供給するように接続変更し、前記第２の定電流源回路（１０）は前記第１、第２の抵抗の相互接続点（７）から定電流（Ｉａ）を吸引するように接続変更し、前記入力電圧（Ｖin）は前記コンパレータ（Ｑ４）の非反転入力端子に入力するように接続変更したことを特徴とするヒステリシスコンパレータ回路。
3. 請求項１に記載のヒステリシスコンパレータ回路において、前記第１の定電流源回路（９）は、カソードを前記第１、第２の抵抗の相互接続点（７）に接続したダイオード（Ｄ１）と、該ダイオードのアノードに常時所定の定電流（Ｉａ）を供給する第１の定電流源（ＣＳ３）と、前記ダイオード（Ｄ１）のアノードと前記電位基準線（５）との間に接続され前記コンパレータ（Ｑ４）の出力電圧（Ｖout）がＨレベルの間のみ導通するようにされた第１のＮＰＮトランジスタ（Ｔｒ４）と、により構成されており、
   前記第２の定電流源回路（１０）は、前記コンパレータ（Ｑ４）の非反転入力端子と前記電位基準線（５）との間に接続された第２のＮＰＮトランジスタ（Ｔｒ５）と、ベースとコレクタが該第２のＮＰＮトランジスタのベースに接続されエミッタが前記電位基準線（５）に接続された第３のＮＰＮトランジスタ（Ｔｒ６）と、該第３のＮＰＮトランジスタのコレクタに前記第１の定電流源（ＣＳ３）の出力する定電流（Ｉａ）と同じ大きさの定電流を常時供給する第２の定電流源（ＣＳ４）と、前記第３のＮＰＮトランジスタ（Ｔｒ６）のコレクタと前記電位基準線（５）との間に接続され前記コンパレータ（Ｑ４）の出力電圧（Ｖout）がＨレベルの間のみ導通するようにされた第４のＮＰＮトランジスタ（Ｔｒ７）と、により構成されていることを特徴とするヒステリシスコンパレータ回路。
4. 請求項３に記載のヒステリシスコンパレータ回路において、前記ダイオード（Ｄ１）のカソードを前記コンパレータ（Ｑ４）の反転入力端子に接続変更し、前記第２のＮＰＮトランジスタ（Ｔｒ５）は前記第１、第２の抵抗の相互接続点（７）と前記電位基準線（５）との間に接続変更し、前記入力電圧（Ｖin）は前記コンパレータ（Ｑ４）の非反転入力端子に入力するように接続変更したことを特徴とするヒステリシスコンパレータ回路。
5. 請求項３又は４に記載のヒステリシスコンパレータ回路において、前記第１と第２の定電流源（ＣＳ３、ＣＳ４）は、同一電気特性を有する第１、第２のＰＮＰトランジスタ（Ｔｒ８、Ｔｒ９）と第３のＰＮＰトランジスタ（Ｔｒ１０）と第４の抵抗（Ｒ１６）とを用いたカレントミラー構成の定電流源回路（１２）として構成され、前記第１、第２、第３のＰＮＰトランジスタ（Ｔｒ８、Ｔｒ９、Ｔｒ１０）のエミッタは共に前記電位基準線（５）の電位を基準として第２の定電圧（Ｖdd）を供給する第２の電源線（８）に接続され、ベースは共通に接続した上で第３のＰＮＰトランジスタ（Ｔｒ１０）のコレクタに接続され、第１のＰＮＰトランジスタ（Ｔｒ８）のコレクタは前記ダイオード（Ｄ１）のアノードに接続され、第２のＰＮＰトランジスタ（Ｔｒ９）のコレクタは前記第３のＮＰＮトランジスタ（Ｔｒ６）のコレクタに接続され、前記第４の抵抗（Ｒ１６）は第３のＰＮＰトランジスタ（Ｔｒ１０）のコレクタと前記電位基準線（５）との間に接続されていることを特徴とするヒステリシスコンパレータ回路。
6. 請求項５に記載のヒステリシスコンパレータ回路において、前記第４の抵抗（Ｒ１６）に代えて、前記第３のＰＮＰトランジスタ（Ｔｒ１０）のコレクタと前記電位基準線（５）との間に第５のＮＰＮトランジスタ（Ｔｒ１１）と第５の抵抗（Ｒ１７）とを該第５の抵抗を電位基準線（５）側にして直列に接続すると共に、該第５のＮＰＮトランジスタ（Ｔｒ１１）のベースと前記第２の電源線（８）との間に第６の抵抗（Ｒ１８）を、同じベースと前記電位基準線（５）との間に第４のＰＮＰトランジスタ（Ｔｒ１２）を接続し、該第４のＰＮＰトランジスタのベースに第３の定電圧（Ｅ）を印加することを特徴とするヒステリシスコンパレータ回路。
7. 非反転入力端子に印加された電圧が反転入力端子に印加された電圧より大きい時にＨレベルの電圧を、小さい時にＬレベルの電圧を出力するコンパレータ（Ｑ５）と、
   前記電位基準線（５）と前記第１の電源線（６）との間に該第１の電源線側から順に直列に接続した第７、第８の抵抗（Ｒ２１、Ｒ２２）と、
   該第７、第８の抵抗の相互接続点（１７）と前記コンパレータ（Ｑ５）の非反転入力端子との間に接続した第９の抵抗（Ｒ２３）と、
   前記コンパレータ（Ｑ５）の出力電圧（Ｖout）がＨレベルの間のみ前記非反転入力端子に所定の定電流を供給する第３の定電流源回路（１５）と、
   前記コンパレータ（Ｑ５）の出力電圧（Ｖout）がＨレベルの間のみ前記第７、第８の抵抗の相互接続点（１７）より前記第３の定電流源回路（１５）が供給する定電流（Ｉａ）と等しい定電流を吸引する第４の定電流源回路（１６）と、
   を備えて構成され、前記コンパレータ（Ｑ５）の反転入力端子に前記電位基準線（５）の電位を基準とする入力電圧（Ｖin）を印加して該コンパレータ（Ｑ５）の出力電圧（Ｖout）を出力信号とすることを特徴とするヒステリシスコンパレータ回路。
8. 請求項７に記載のヒステリシスコンパレータ回路において、前記第９の抵抗（Ｒ２３）の一端を前記コンパレータ（Ｑ５）の非反転入力端子から反転入力端子に接続変更し、前記第３の定電流源回路（１５）は前記第７、第８の抵抗の相互接続点（１７）に定電流（Ｉａ）を供給するように接続変更し、前記第４の定電流源回路（１６）は前記反転入力端子から定電流（Ｉａ）を吸引するように接続変更し、前記入力電圧（Ｖin）は前記コンパレータ（Ｑ５）の非反転入力端子に入力するように接続変更したことを特徴とするヒステリシスコンパレータ回路。
9. 請求項７又は８に記載のヒステリシスコンパレータ回路において、前記第３の定電流源回路（１５）は、エミッタが共に前記第２の電源線（８）に接続され、ベースが共通接続された第５、第６のＰＮＰトランジスタ（Ｔｒ１３、Ｔｒ１４）より成り、第５のＰＮＰトランジスタ（Ｔｒ１３）のコレクタ電流に比例する電流を第６のＰＮＰトランジスタ（Ｔｒ１４）のコレクタから出力するようにされたカレントミラー構成の定電流源回路（１５ａ）であり、
   前記第４の定電流源回路（１６）は、前記第６のＰＮＰトランジスタ（Ｔｒ１４）と同一電気特性を有する第７のＰＮＰトランジスタ（Ｔｒ１５）と前記第５のＰＮＰトランジスタ（Ｔｒ１３）とをエミッタ共通、ベース共通に接続して該第５のＰＮＰトランジスタ（Ｔｒ１３）のコレクタ電流に比例する電流を該第７のＰＮＰトランジスタ（Ｔｒ１５）のコレクタから出力するように構成されたカレントミラー回路と、同一電気特性を有する第６、第７のＮＰＮトランジスタ（Ｔｒ１６、Ｔｒ１７）により成り、エミッタは共に前記電位基準線（５）に接続され、ベースは共に第７のＮＰＮトランジスタ（Ｔｒ１７）のコレクタに接続され、第６のＮＰＮトランジスタ（Ｔｒ１６）のコレクタは前記第７、第８の抵抗の相互接続点（１７）に接続され、第７のＮＰＮトランジスタ（Ｔｒ１７）のコレクタは前記第７のＰＮＰトランジスタ（Ｔｒ１５）のコレクタに接続されて第７のＮＰＮトランジスタ（Ｔｒ１７）のコレクタに流入する電流と等しい電流を第６のＮＰＮトランジスタ（Ｔｒ１６）に流すように構成されたカレントミラー回路と、により構成されて、前記第５のＰＮＰトランジスタ（Ｔｒ１３）のコレクタ電流に比例する電流を前記第６のＮＰＮトランジスタ（Ｔｒ１６）より吸引するように構成された定電流源回路（１６ａ）であり、
   前記第５のＰＮＰトランジスタ（Ｔｒ１３）のコレクタと前記電位基準線（５）との間には、コレクタ側から順に第１０の抵抗（Ｒ２４）と第８のＮＰＮトランジスタ（Ｔｒ１８）とが直列に接続されて、該第８のＮＰＮトランジスタ（Ｔｒ１８）は前記コンパレータ（Ｑ５）の出力電圧（Ｖout）がＨレベルの間のみ導通するように構成されていることを特徴とするヒステリシスコンパレータ回路。
   
   

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