JP2004119563A

JP2004119563A - Receiver and manufacturing method thereof

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Publication number: JP2004119563A
Application number: JP2002278799A
Authority: JP
Inventors: Kazuhiro Ito; 伊藤　和弘; Shigehisa Tanaka; 田中　滋久; Sumiko Fujisaki; 藤崎　寿美子; Takashi Toyonaka; 豊中　隆司; Hiroyuki Kamiyama; 神山　博幸
Original assignee: Opnext Japan Inc
Current assignee: Opnext Japan Inc
Priority date: 2002-09-25
Filing date: 2002-09-25
Publication date: 2004-04-15
Anticipated expiration: 2022-09-25
Also published as: JP4137568B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a receiver having an embedded mesa photo-detector indicating photo-sensitivity characteristics of excellent flatness with multiplication factor (M)=1. <P>SOLUTION: The photo-detector composed of an avalanche photodiode (APD) having an embedded mesa structure is composed of a first embedded layer 110a wherein an embedded layer around a first mesa 109 formed on a substrate 101 is low resistance, and a second embedded layer 110b of high resistance formed on an upper part of the first embedded layer. Thus, since a hot carrier flows within the first embedded layer 110a formed near the first mesa 109 in a low voltage region before starting multiplication, a flat part of M=1 appears in optical current/voltage characteristics, and a leak bus of a current is hardly formed on an interface of a protecting film 113 and the second embedded layer 110b. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、光通信などの分野で使用される受信器およびその製造技術に関し、特に、アバランシェフォトダイオード（ＡＰＤ）などからなる埋込みメサ型の受光素子を有する受信器に適用して有効な技術に関する。
【０００２】
【従来の技術】
アバランシェフォトダイオード（ＡＰＤ）は、光通信用受信器の受光素子として広く使用されている。
【０００３】
アバランシェフォトダイオードを受光素子に用いる利点は、信号光により発生した電流を同一素子内で増幅できるので、増幅機能がないＰＩＮ型フォトダイオードを用いた場合と比較して、受信器の光受信感度が高くなることにある（以下この増幅の大きさを、増倍率（Ｍ）という）。
【０００４】
一般に、アバランシェフォトダイオードを用いた受光素子は、プレーナ型とメサ型とに大別される。このうち、メサ型は、製造工程が簡単である反面、ｐｎ接合の周辺部に電界が集中し易いことや、露出面に形成された表面準位や表面欠陥によってミクロな電流パスができ易いといった理由から暗電流が高く、信頼性が低い欠点があった。他方、プレーナ型は、ｐｎ接合の高電界強度領域が結晶内部に形成され、表面に現れる部分は低電界強度となるように工夫されているので暗電流が低く、信頼性が高い利点がある反面、製造工程が複雑になる欠点があった。
【０００５】
メサ型アバランシェフォトダイオードの上記した欠点を改善する技術として、基板上に形成したｐｎ接合を含むメサの周囲に適当な濃度の不純物を含む半導体結晶からなる埋込み層を形成し、この埋込み層でｐｎ接合を覆うことによって、表面準位や表面欠陥を低減して暗電流を低くする構造（以下、この構造を埋込みメサ型という）が提案されている。この種の埋込みメサ型構造を備えたアバランシェフォトダイオードについては、例えば特開２００１−１７７１４３号公報に記載がある。
【０００６】
【発明が解決しようとする課題】
上記したアバランシェフォトダイオードの光結合の良否を判定したり、増倍率（Ｍ）の制御を行うためには、増幅が開始される前の電圧領域、すなわち増倍率（Ｍ）＝１における光感度を求め、これを基準値とする必要がある。
【０００７】
これは、アバランシェフォトダイオードの主要な特性であるダイナミックレンジ（例えば増倍率Ｍ＝１０で帯域１０ＧＨｚ）などが増倍率（Ｍ）＝１における光感度に基づいて決まるため、製造者にとっては受信器の仕様を決める重要な要素となるからである。また、購入者や使用者にとっては、増倍率（Ｍ）＝１における光感度が受入れ検査を実施する上での基準となるため、購入者や使用者がこの光感度を自ら測定、評価できるようにする必要があるからである。
【０００８】
前述したプレーナ型アバランシェフォトダイオードの場合は、光電流−電圧特性に増倍率（Ｍ）＝１の平坦部が現れるので、増倍率（Ｍ）＝１における光感度が容易に求められる。これに対し、埋込みメサ型アバランシェフォトダイオードの場合、光電流−電圧特性に増倍率（Ｍ）＝１の平坦部が現れるようにするためには、埋込み層を導電性の半導体結晶で構成し、増倍開始前、すなわちメサの内部で増倍が起きる電圧よりも低い電圧領域で光電流（ホットキャリア）が埋込み層内を流れるようにしてやる必要がある。
【０００９】
ところが、メサの周囲の埋込み層をｎ型またはｐ型の導電性結晶で構成すると、埋込み層の表面を覆う絶縁性の保護膜と埋込み層との界面に電流のリークバスが形成されて暗電流が高くなるという問題が生じる。他方、上記リークバスの形成を抑制するために、埋込み層を高抵抗の半絶縁性結晶で構成すると、増倍開始前に埋込み層内を流れる光電流（ホットキャリア）の移動が阻害され、光電流−電圧特性に増倍率（Ｍ）＝１の平坦部が現れ難くなるという問題が生じる。
【００１０】
本発明の目的は、信頼性が高く、増倍率（Ｍ）＝１で平坦性の良い光感度特性（以下、Ｍ＝１光感度特性ともいう）を示す埋込みメサ型受光素子を備えた受信器を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による受信器は、半導体基板上に形成された第１導電型半導体結晶層と、前記第１導電型半導体結晶層の上部に形成された第２導電型半導体結晶層とによってｐｎ接合が形成され、前記第２導電型半導体結晶層には、その底部が前記ｐｎ接合に達しない第１メサが形成され、前記第１メサの周囲には、前記第１メサを取り囲む半導体結晶からなる埋込み層を含み、その底部が少なくとも前記ｐｎ接合に達する第２メサが形成された半導体受光素子を有し、前記埋込み層は、半絶縁性結晶層と前記半絶縁性結晶層よりも低抵抗の導電性結晶層とを含む複数の半導体結晶層で構成されているものである。
【００１４】
また、本発明による受信器の製造方法は、
（ａ）半導体基板上に第１導電型化合物半導体結晶層を成長させ、前記第１導電型化合物半導体結晶層の上部に、前記第１導電型と反対導電型の第２導電型化合物半導体結晶層を成長させる工程と、
（ｂ）前記第２導電型化合物半導体結晶層の上部に所定形状の第１マスクを形成し、前記第１マスクで覆われていない領域の前記第２導電型化合物半導体結晶層を、前記第１導電型化合物半導体結晶層との界面に達しない程度の深さにエッチングすることによって第１メサを形成する工程と、
（ｃ）前記第１メサの周囲に、半絶縁性結晶層と前記半絶縁性結晶層よりも低抵抗の導電性結晶層とを含む複数の半導体結晶層からなる埋込み層を成長させる工程と、
（ｄ）前記第１メサとその周囲の前記埋込み層のそれぞれの上部に第２マスクを形成し、前記第２マスクで覆われていない領域の前記埋込み層およびその下部の前記第２導電型化合物半導体結晶層を、少なくとも前記第１導電型化合物半導体結晶層との界面に達する程度の深さにエッチングすることによって、前記第１メサの周囲に第２メサを形成する工程とを含んでいる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本実施の形態の受信器に使用する受光素子の製造方法を図１〜図８を用いて工程順に説明する。
【００１７】
まず、図１に示すように、ｎ型ＩｎＰ結晶からなる基板（不純物濃度：１×１０^１８／ｃｍ^３）１０１を用意し、その主面上にｎ型ＩｎＡｌＡｓ結晶からなるバッファ層（不純物濃度：１×１０^１８／ｃｍ^３、膜厚：０．５μｍ）１０２、ｎ型ＩｎＡｌＡｓ結晶からなる増倍層（不純物濃度：１×１０^１４／ｃｍ^３、膜厚：０．３μｍ）１０３、ｐ型ＩｎＡｌＡｓ結晶とｐ型ＩｎＧａＡｓ結晶の積層体からなる電界調整層（不純物濃度：８×１０^１７／ｃｍ^３、膜厚：０．０４μｍ）１０４、ｐ型ＩｎＧａＡｓ結晶からなる光吸収層（不純物濃度：１×１０^１５／ｃｍ^３、膜厚：１．３μｍ）１０５、ｐ型ＩｎＡｌＡｓ結晶からなるキャップ層（不純物濃度：３×１０^１８／ｃｍ^３、膜厚：０．７μｍ）１０６およびｐ型ＩｎＧａＡｓ結晶からなるコンタクト層（不純物濃度：５×１０^１８／ｃｍ^３、膜厚：０．１μｍ）１０７をＭＢＥ（分子線エピタキシー）法で順次成長させた後、コンタクト層１０７の上部にＣＶＤ法で酸化シリコン膜１０８を堆積する。
【００１８】
次に、図２に示すように、酸化シリコン膜１０８をフォトリソグラフィ技術でパターニングすることによって、コンタクト層１０７の上部に酸化シリコン膜１０８からなるハードマスク１０８ａを形成する。このハードマスク１０８ａは、円形の平面パターンを有しており、その直径は３０μｍである。
【００１９】
次に、図３に示すように、上記ハードマスク１０８ａをマスクにしてコンタクト層１０７、キャップ層１０６、光吸収層１０５および電界調整層１０４をリン酸系のエッチング液でエッチングする。このとき、電界調整層１０４の途中でエッチングを停止し、ｐｎ接合面（電界調整層１０４とその下層の増倍層１０３との界面）が露出しないようにする。ここまでの工程により、基板１０１上に第１メサ１０９が形成される。
【００２０】
次に、図４に示すように、ＭＯＶＰＥ（有機金属気相成長）法を用いて第１メサ１０９の周囲の基板１０１上にｐ型ＩｎＰ結晶からなる第１埋込み層１１０ａを選択成長させ、続いて第１埋込み層１１０ａの上部にＩｎＰ結晶からなる第２埋込み層１１０ｂを選択成長させる。第１埋込み層１１０ａを構成するｐ型ＩｎＰ結晶の不純物濃度は１×１０^１５／ｃｍ^３であり、その膜厚は０．５μｍである。また、第２埋込み層１１０ｂは、第１埋込み層１１０ａよりも高抵抗の半絶縁性結晶で構成し、その膜厚は１．５μｍである。
【００２１】
次に、ハードマスク１０８ａを除去した後、図５に示すように、コンタクト層１０７および第２埋込み層１１０ｂの上部に第１メサ１０９よりも径の大きい、直径４０μｍ程度の円形の平面パターンを有するフォトレジスト膜１１１を形成し、このフォトレジスト膜１１１をマスクにして第２埋込み層１１０ｂ、第１埋込み層１１０ａ、電界調整層１０４、増倍層１０３、バッファ層１０２および基板１０１の表面をＢｒ（臭素）系のエッチング液でエッチングする。
【００２２】
ここまでの工程により、第１メサ１０９の周囲の基板１０１上に第２メサ１１２が形成される。この第２メサ１１２は、第１メサ１０９に対して同心円状の平面パターンを有し、その側壁の一部には、ｐｎ接合面（電界調整層１０４とその下層の増倍層１０３との界面）が露出する。
【００２３】
次に、フォトレジスト膜１１１を除去した後、図６に示すように、基板１０１の表面全体を絶縁性の保護膜１１３で被覆する。保護膜１１３は、例えば基板１０１上にＣＶＤ法で膜厚０．３μｍの酸化シリコン膜と膜厚０．２μｍの窒化シリコン膜とを堆積することによって形成する。
【００２４】
次に、図７に示すように、保護膜１１３をフォトリソグラフィ技術で加工することにより、コンタクト層１０７および基板１０１のそれぞれの一部を露出させ、そこに電極１１４、１１５を形成する。電極１１４、１１５は、基板１０１上に蒸着法で堆積した膜厚０．５μｍのＴｉ膜／Ｐｔ膜／Ａｕ膜をフォトリソグラフィ技術でパターニングすることによって形成する。
【００２５】
次に、図８に示すように、基板１０１の裏面側に膜厚０．１２μｍの窒化シリコン膜からなる反射防止膜１１６を形成することにより、アバランシェフォトダイオード（ＡＰＤ）のチップが得られる。その後、配線基板（図示せず）の電極上にＡｕ／Ｓｎ半田を介して上記電極１１４、１１５をボンディングすることにより、受光素子が完成する。
【００２６】
配線基板の電極を通じて上記受光素子に逆バイアスを印加したところ、降伏電圧は３０Ｖであり、暗電流は２７Ｖで２０ｎＡと良好であった。また、波長１．５５μｍ、１μＷの光を照射した時の電流（光電流）は８〜１３Ｖにおいて０．９μＡで一定であった。さらに、高温逆バイアス通電試験（２００℃、１００μＡ：一定）の１０００時間前後で、降伏電圧、暗電流、増倍率とも変化がなく、良好であった。
【００２７】
このように、本実施の形態の受光素子は、第１メサ１０９の周囲の埋込み層を低抵抗の第１埋込み層１１０ａとその上部に形成した高抵抗の第２埋込み層１１０ｂとで構成する。
【００２８】
これにより、増倍開始前の低電圧領域において、第１メサ１０９の近傍に形成された低抵抗の第１埋込み層１１０ａ内をホットキャリアが流れるので、光電流−電圧特性に増倍率（Ｍ）＝１の平坦部が現れるようになり、増倍率（Ｍ）＝１における光感度を容易に測定することが可能になる。また、受光素子の表面を覆う保護膜１１３と接する埋込み層は、大部分が高抵抗の第２埋込み層１１０ｂであるために、保護膜１１３と埋込み層との界面に電流のリークバスが形成され難くなり、暗電流が低い受光素子を実現することができる。
【００２９】
図９は、受光素子の電流−電圧特性を示すグラフであり、図中の曲線［Ａ］は、本実施の形態の受光素子、曲線［Ｂ］は、埋込み層を高抵抗の半絶縁性ＩｎＰ結晶（不純物濃度：１×１０^１５／ｃｍ^３、膜厚：２μｍ）のみで構成した比較例を示している。図に示すように、本実施の形態の受光素子は、増倍率（Ｍ）＝１の平坦部が明瞭に現れたのに対し、比較例の受光素子は、増倍率（Ｍ）＝１の平坦部が僅かしか現れなかった。
【００３０】
また、本実施の形態の受光素子は、バイアス電圧１３Ｖ以上でアバランシェ増倍による電流増加が起き、最大の増倍率は９０であった。これに対し、埋込み層を低抵抗のｐ型ＩｎＰ結晶（不純物濃度：１×１０^１５／ｃｍ^３、膜厚：２μｍ）のみで構成した比較例の場合、初期状態での電圧−電流特性は同じであったが、高温逆バイアス通電試験の５０時間において降伏電圧は２Ｖ低下し、２０Ｖの暗電流は３μＡに増加、増倍率は１０となる劣化を示した。
【００３１】
上記の結果から、本実施の形態の受光素子は、従来技術に比べて信頼性が向上することが分かった。
【００３２】
図１０は、本実施の形態のアバランシェフォトダイオードを使用した受信器のブロック図である。
【００３３】
受信器８９は、アバランシェフォトダイオード８１とプリアンプ８２とで構成されたフロントエンドモジュール８３と、その後段に設けられたＡＣＧアンプ８４、位相制御ル−プ８５、分離回路８６、クロック発生器８７および調整回路８８からなる。
【００３４】
上記受信器８９のアバランシェフォトダイオード８１に光ファイバから光信号８０を入れて電気信号９０を取り出し、最小受信感度を測定した。最小受信感度の製造バラツキは、−２７±０．５ｄＢｍ（ビットエラーレート＝１×１０^−１２）であった。また、通電試験の結果、受信器８９の信頼性は２０年以上を確保していることが分かった。
【００３５】
比較のため、上記アバランシェフォトダイオード８１を従来構造の埋込みメサ型アバランシェフォトダイオードに置き換えた受信器の場合、最小受信感度の製造バラツキは−２６±１ｄＢｍであった。これは、上記受信器８９に使用されているアバランシェフォトダイオード８１が、従来のものに比べてＭ＝１光感度を有しており、高精度の測定が容易にできるためである。
【００３６】
（実施の形態２）
本実施の形態による受光素子の製造方法を図１１〜図１５を用いて工程順に説明する。本実施の形態の受光素子は、基板および各半導体結晶層の導電型を前記実施の形態１の受光素子と逆にしたことに特徴がある。
【００３７】
まず、図１１に示すように、ｐ型ＩｎＰ結晶からなる基板（不純物濃度：１×１０^１８／ｃｍ^３）４０１の主面上にｐ型ＩｎＡｌＡｓ結晶からなるバッファ層（不純物濃度：１×１０^１８／ｃｍ^３、膜厚：０．５μｍ）４０２、ｐ型ＩｎＡｌＡｓ結晶からなる増倍層（不純物濃度：１×１０^１４／ｃｍ^３、膜厚：０．３μｍ）４０３、ｎ型ＩｎＡｌＡｓ結晶とｎ型ＩｎＧａＡｓ結晶の積層体からなる電界調整層（不純物濃度：８×１０^１７／ｃｍ^３、膜厚：０．０４μｍ）４０４、ｎ型ＩｎＧａＡｓ結晶からなる光吸収層（不純物濃度：１×１０^１５／ｃｍ^３、膜厚：１．４μｍ）４０５、ｎ型ＩｎＡｌＡｓ結晶からなるキャップ層（不純物濃度：３×１０^１８／ｃｍ^３、膜厚：０．７μｍ）４０６およびｎ型ＩｎＧａＡｓ結晶からなるコンタクト層（不純物濃度：５×１０^１８／ｃｍ^３、膜厚：０．１μｍ）４０７をＭＢＥ法で順次成長させた後、コンタクト層４０７の上部に形成した酸化シリコンからなるハードマスク４０８ａをマスクにしてコンタクト層４０７、キャップ層４０６、光吸収層４０５および電界調整層４０４をエッチングすることにより、基板４０１上に第１メサ４０９を形成する。ここまでの工程は、前記実施の形態１の図１〜図３に示す工程と同じである。
【００３８】
次に、図１２に示すように、ＭＯＶＰＥ法を用いて第１メサ４０９の周囲の基板４０１上にｎ型ＩｎＰ結晶からなる第１埋込み層４１０ａを選択成長させ、続いて第１埋込み層４１０ａの上部にＩｎＰ結晶からなる第２埋込み層４１０ｂを選択成長させる。第１埋込み層４１０ａを構成するｎ型ＩｎＰ結晶の不純物濃度は１×１０^１５／ｃｍ^３であり、膜厚は約０．１μｍである。また、第２埋込み層４１０ｂは、第１埋込み層４１０ａよりも高抵抗の半絶縁性結晶で構成し、膜厚は約１．９μｍである。
【００３９】
次に、ハードマスク４０８ａを除去した後、図１３に示すように、コンタクト層４０７および第２埋込み層４１０ｂの上部に、第１メサ４０９に対して同心円状の平面パターンを有する外径２４μｍ、内径１８μｍのハードマスク４０８ｂを形成し、このハードマスク４０８ｂをマスクにして第１メサ４０９の周囲の第２埋込み層４１０ｂを塩酸系のエッチング液でエッチングすることにより、深さ約１μｍ、幅約２μｍの凹状部４２０を形成する。ハードマスク４０８ｂは、基板４０１上にＣＶＤ法で堆積した酸化シリコン膜をフォトリソグラフィ技術で加工することによって形成する。
【００４０】
次に、ハードマスク４０８ｂを除去した後、図１４に示すように、コンタクト層４０７および第２埋込み層４１０ｂの上部に第１メサ４０９よりも径の大きい、直径４０μｍ程度の円形の平面パターンを有するフォトレジスト膜４１１を形成し、このフォトレジスト膜４１１をマスクにして第２埋込み層４１０ｂ、第１埋込み層４１０ａ、電界調整層４０４、増倍層４０３、バッファ層４０２および基板４０１の表面をＢｒ系のエッチング液でエッチングすることにより、第１メサ４０９の周囲の基板４０１上に、第１メサ４０９に対して同心円状の平面パターンを有する第２メサ４１２を形成する。
【００４１】
次に、フォトレジスト膜４１１を除去した後、図１５に示すように、前記実施の形態１の図６〜図８に示す工程に従って保護膜４１３、電極４１４、４１５および反射防止膜１１６を形成することにより、アバランシェフォトダイオード（ＡＰＤ）のチップが得られる。その後、配線基板（図示せず）の電極上にＡｕ／Ｓｎ半田を介して上記電極４１４、４１５をボンディングすることにより、受光素子が完成する。
【００４２】
配線基板の電極を通じて上記受光素子に波長１．５５μｍの光を１μＷ入射しながら逆バイアスを印加したところ、電圧８〜１４Ｖの範囲で光感度が一定となるＭ＝１感度特性が得られた。また、降伏電圧は３０Ｖ、暗電流は２７Ｖで１０ｎＡと高温逆バイアス通電前後で変化がなく、良好であった。
【００４３】
（実施の形態３）
本実施の形態による受光素子の製造方法を図１６〜図１８を用いて工程順に説明する。前記実施の形態１、２の受光素子は、第１メサの周囲に２層の埋込み層（第１埋込み層および第２埋込み層）を設けたが、本実施の形態の受光素子は、第１メサの周囲に３層の埋込み層（第１、第２、第３埋込み層）を設けたことに特徴がある。
【００４４】
まず、図１６に示すように、前記実施の形態１の図１〜図３に示す工程に従い、ｎ型ＩｎＰ結晶からなる基板５０１の主面上にｎ型ＩｎＡｌＡｓ結晶からなるバッファ層５０２、ｎ型ＩｎＡｌＡｓ結晶からなる増倍層５０３、ｎ型ＩｎＡｌＡｓ結晶とｎ型ＩｎＧａＡｓ結晶の積層体からなる電界調整層５０４、ｎ型ＩｎＧａＡｓ結晶からなる光吸収層５０５、ｎ型ＩｎＡｌＡｓ結晶からなるキャップ層５０６およびｎ型ＩｎＧａＡｓ結晶からなるコンタクト層５０７をＭＢＥ法で順次成長させた後、コンタクト層５０７の上部に形成した酸化シリコンからなるハードマスク５０８ａをマスクにしてコンタクト層５０７、キャップ層５０６、光吸収層５０５および電界調整層５０４をエッチングすることにより、基板５０１上に第１メサ５０９を形成する。なお、基板５０１および各半導体結晶層（５０２〜５０７）の導電型は、上記と逆であってもよい。
【００４５】
次に、図１７に示すように、ＭＯＶＰＥ法を用いて第１メサ５０９の周囲の基板５０１上にｐ型ＩｎＰ結晶からなる第１埋込み層５１０ａ、ｐ型ＩｎＰ結晶からなる第２埋込み層５１０ｂおよびＩｎＰ結晶からなる第３埋込み層５１０ｃを選択成長させる。第１埋込み層５１０ａを構成するｐ型ＩｎＰ結晶の不純物濃度は５×１０^１５／ｃｍ^３であり、膜厚は約０．１μｍである。また、第２埋込み層５１０ｂを構成するｐ型ＩｎＰ結晶の不純物濃度は１×１０^１５／ｃｍ^３であり、膜厚は約０．９μｍである。第３埋込み層５１０ｃは、高抵抗の半絶縁性ＩｎＰ結晶で構成し、膜厚は約１μｍである。
【００４６】
次に、図１８に示すように、前記実施の形態１の図５〜図８に示す工程に従って第２メサ５１２、保護膜５１３、電極５１４、５１５および反射防止膜５１６を形成することにより、アバランシェフォトダイオード（ＡＰＤ）のチップが得られる。その後、配線基板（図示せず）の電極上にＡｕ／Ｓｎ半田を介して上記電極５１４、５１５をボンディングすることにより、受光素子が完成する。
【００４７】
配線基板の電極を通じて上記受光素子に電圧を印加したところ、５〜１４ＶでＭ＝１光感度が観察された。また、降伏電圧は３０Ｖ、暗電流は２７Ｖで１ｎＡであり、電圧−電流特性、増倍率などは高温逆バイアス通電試験の前後で変化がなく、良好であった。
【００４８】
（実施の形態４）
本実施の形態による受光素子の製造方法を図１９〜図２４を用いて工程順に説明する。本実施の形態の受光素子は、前記実施の形態１、２の受光素子と同じく、第１メサの周囲に２層の埋込み層（第１埋込み層および第２埋込み層）を設けるが、第１埋込み層が第２メサの側壁に露出していないことに特徴がある。
【００４９】
まず、図１９に示すように、前記実施の形態１または前記実施の形態２に示す工程に従い、ＩｎＰ結晶からなる基板６０１の主面上にＩｎＡｌＡｓ結晶からなるバッファ層６０２、ＩｎＡｌＡｓ結晶からなる増倍層６０３、ＩｎＡｌＡｓ結晶とＩｎＧａＡｓ結晶の積層体からなる電界調整層６０４、ＩｎＧａＡｓ結晶からなる光吸収層６０５、ＩｎＡｌＡｓ結晶からなるキャップ層６０６およびＩｎＧａＡｓ結晶からなるコンタクト層６０７をＭＢＥ法で順次成長させた後、コンタクト層６０７の上部に形成した酸化シリコンからなるハードマスク６０８ａをマスクにしてコンタクト層６０７、キャップ層６０６、光吸収層６０５および電界調整層６０４をエッチングすることにより、基板６０１上に第１メサ６０９を形成する。なお、基板６０１および各半導体結晶層（６０２〜６０７）の導電型は、前記実施の形態１と同一であってもよく、あるいは前記実施の形態２と同一であってもよい。
【００５０】
次に、図２０に示すように、ＭＯＶＰＥ法を用いて第１メサ６０９の周囲の基板６０１上にＩｎＰ結晶からなる第１埋込み層６１０ａを選択成長させる。第１埋込み層６１０ａを構成するＩｎＰ結晶の導電型はｐ型、ｎ型のいずれでもよく、不純物濃度は１×１０^１５／ｃｍ^３、膜厚は１μｍである。
【００５１】
次に、ハードマスク６０８ａを除去した後、図２１に示すように、コンタクト層６０７の上部と、第１メサ６０９の近傍の第１埋込み層６１０ａの上部を覆う直径４０μｍのハードマスク６０８ｂを形成し、このハードマスク６０８ｂをマスクにして第１埋込み層６１０ａを塩酸系のエッチング液でエッチングする。ハードマスク６０８ｂは、基板６０１上にＣＶＤ法で堆積した酸化シリコン膜をフォトリソグラフィ技術で加工することによって形成する。
【００５２】
次に、ハードマスク６０８ｂを除去した後、図２２に示すように、コンタクト層６０７の上部をハードマスク６０８ｃで覆い、基板６０１上に半絶縁性ＩｎＰ結晶からなる膜厚０．７μｍの第２埋込み層６１０ｂを選択成長させる。
【００５３】
次に、ハードマスク６０８ｃを除去した後、図２３に示すように、コンタクト層６０７および第２埋込み層６１０ｂの上部に第１メサ６０９よりも径の大きい、直径４０μｍ程度の円形の平面パターンを有するフォトレジスト膜６１１を形成し、このフォトレジスト膜６１１をマスクにして第２埋込み層６１０ｂ、電界調整層６０４、増倍層６０３、バッファ層６０２および基板６０１の表面をＢｒ系のエッチング液でエッチングすることにより、第１メサ６０９の周囲の基板６０１上に、第１メサ６０９に対して同心円状の平面パターンを有する第２メサ６１２を形成する。
【００５４】
次に、フォトレジスト膜６１１を除去した後、図２４に示すように、前記実施の形態１の図６〜図８に示す工程に従って保護膜６１３、電極６１４、６１５および反射防止膜６１６を形成することにより、アバランシェフォトダイオード（ＡＰＤ）のチップが得られる。その後、配線基板（図示せず）の電極上にＡｕ／Ｓｎ半田を介して上記電極６１４、６１５をボンディングすることにより、受光素子が完成する。
【００５５】
本実施の形態の受光素子は、低抵抗の第１埋込み層６１０ａと保護膜６１３とが完全に分離されているので、保護膜６１３と埋込み層との界面に形成される電流のリークバスをより低減することができる。
【００５６】
配線基板の電極を通じて上記受光素子に逆バイアスを印加したところ、電圧５〜１４ＶでＭ＝１光感度が観察された。また、降伏電圧は３０Ｖ、暗電流は２７Ｖで２５ｎＡであり、高温逆バイアス通電試験前後で特性に変化がなく、良好であった。
【００５７】
（実施の形態５）
本実施の形態による受光素子の製造方法を図２５〜図２７を用いて工程順に説明する。本実施の形態の受光素子は、第１メサの近傍の埋込層に凹状部を設けた以外は、前記実施の形態１の受光素子と同一の構造を有している。
【００５８】
本実施の形態の受光素子を製造するには、まず、図２５に示すように、前記実施の形態１の図１〜図３に示す工程に従い、ｎ型ＩｎＰ結晶からなる基板７０１の主面上にｎ型ＩｎＡｌＡｓ結晶からなるバッファ層７０２、ｎ型ＩｎＡｌＡｓ結晶からなる増倍層７０３、ｎ型ＩｎＡｌＡｓ結晶とｎ型ＩｎＧａＡｓ結晶の積層体からなる電界調整層７０４、ｎ型ＩｎＧａＡｓ結晶からなる光吸収層７０５、ｎ型ＩｎＡｌＡｓ結晶からなるキャップ層７０６およびｎ型ＩｎＧａＡｓ結晶からなるコンタクト層７０７をＭＢＥ法で順次成長させた後、コンタクト層７０７の上部に形成した酸化シリコンからなるハードマスク７０８ａをマスクにしてコンタクト層７０７、キャップ層７０６、光吸収層７０５および電界調整層７０４をエッチングすることにより、基板７０１上に第１メサ７０９を形成する。
【００５９】
次に、図２６に示すように、ＭＯＶＰＥ法を用いて第１メサ７０９の周囲の基板７０１上にｐ型ＩｎＰ結晶からなる第１埋込み層７１０ａを選択成長させ、続いて第１埋込み層７１０ａの上部に半絶縁性ＩｎＰ結晶からなる第２埋込み層７１０ｂを選択成長させる。このとき、ハードマスク７０８ａの下部領域で結晶の成長が抑制される現象を利用し、第１メサ７０９の近傍の第２埋込み層７１０ｂに深さ１μｍ程度の凹状部７２０を形成する。
【００６０】
次に、図２７に示すように、前記実施の形態１の図５〜図８に示す工程に従って第２メサ７１２、保護膜７１３、電極７１４、７１５および反射防止膜７１６を形成することにより、アバランシェフォトダイオード（ＡＰＤ）のチップが得られる。その後、配線基板（図示せず）の電極上にＡｕ／Ｓｎ半田を介して上記電極７１４、７１５をボンディングすることにより、受光素子が完成する。
【００６１】
配線基板の電極を通じて上記受光素子に逆バイアスを印加したところ、降伏電圧は３０Ｖであり、１５Ｖ、２７Ｖにおける暗電流はそれぞれ０．１ｎＡ、２０ｎＡと良好であった。また、波長１．５５μｍ、１μＷの光照射において、７〜１３Ｖの電流は０．９μＡで一定となるＭ＝１光感度特性を示した。１３Ｖ以上でアバランシェ増倍による電流増加が起き、最大の増倍率は９０であった。高温逆バイアス通電試験前後で、降伏電圧、暗電流、増倍率とも変化がなく、良好であった。
【００６２】
上記の結果から、第１メサ７０９の近傍の第２埋込み層７１０ｂに凹状部７１１を設けることにより、暗電流が少なく、かつＭ＝１光感度も良好な受光素子を実現できることが分かった。
【００６３】
（実施の形態６）
本実施の形態の受光素子は、第１メサおよび第２メサの平面形状を矩形にした以外は、前記実施の形態１の受光素子と同一の構造を有している。この受光素子の製造方法は、前記図２に示すハードマスク１０８ａを矩形の平面パターン（幅７μｍ、長さ３０μｍ）で構成し、前記図５に示すフォトレジスト膜１１１を矩形の平面パターン（幅１２μｍ、長さ２６μｍ）で構成する以外は、前記実施の形態１の製造方法と同一である。
【００６４】
配線基板の電極を通じて上記受光素子に逆バイアスを印加したところ、降伏電圧は３０Ｖであり、１５Ｖ、２７Ｖにおける暗電流はそれぞれ２ｎＡ、３０ｎＡであった。また、波長１．５５μｍ、１μＷの光照射において、７〜１３Ｖの電流は０．９μＡで一定となるＭ＝１光感度特性を示した。さらに、高温逆バイアス通電試験（２００℃、１００μＡ：一定）の１０００時間前後で、降伏電圧、暗電流、増倍率とも変化がなく、良好であった。
【００６５】
上記の結果から、メサの平面形状を円形以外の形状で構成した場合でも、良好な受光素子を実現できることが分かった。
【００６６】
（実施の形態７）
本実施の形態の受光素子は、前記実施の形態３の受光素子と同じく、第１メサの周囲に３層の埋込み層（第１、第２、第３埋込み層）を設けたものであるが、第２埋込み層を構成するｐ型ＩｎＰ結晶中の不純物濃度プロファイルが前記実施の形態３と異なっている。
【００６７】
すなわち、本実施の形態の受光素子は、前記図１８に示す第１埋込み層５１０ａが不純物濃度＝５×１０^１５／ｃｍ^３のｐ型ＩｎＰ結晶で構成され、第３埋込み層５１０ｃが半絶縁性結晶ＩｎＰ結晶で構成されている。これに対し、第２埋込み層５１０ｂを構成するｐ型ＩｎＰ結晶の不純物濃度は、第１埋込み層５１０ａとの界面近傍で最も高く、第３埋込み層５１０ｃに近づくにつれて次第に低くなり、第３埋込み層５１０ｃとの界面近傍で半絶縁性となっている。
【００６８】
不純物濃度が連続的に変化する上記第２埋込み層５１０ｂは、第１埋込み層５１０ａの上部にＭＯＶＰＥ法を用いてＩｎＰ結晶を選択成長させる際、不純物ソースの濃度を徐々に減らすことによって形成する。
【００６９】
配線基板の電極を通じて上記受光素子に電圧を印加したところ、５〜１４ＶでＭ＝１光感度が観察された。また、降伏電圧は３０Ｖ、暗電流は２７Ｖで１ｎＡであった。さらに、高温逆バイアス通電試験の前後で、降伏電圧、暗電流、増倍率は変化がなく、良好であった。
【００７０】
上記の結果から、埋込み層の不純物濃度を連続的に変化させた場合でも、良好な受光素子を実現できることが分かった。
【００７１】
（実施の形態８）
本実施の形態の受光素子は、前記実施の形態３の受光素子と同じく、第１メサの周囲に３層の埋込み層（第１、第２、第３埋込み層）を設けたものであるが、第１埋込み層を半絶縁性結晶で構成した点が前記実施の形態３と異なっている。
【００７２】
すなわち、本実施の形態の受光素子は、前記図１８に示す第１埋込み層（膜厚：０．１μｍ）５１０ａおよび第３埋込み層（膜厚：１．８μｍ）５１０ｃが半絶縁性ＩｎＰ結晶で構成され、第２埋込み層（膜厚：０．１μｍ）５１０ａが不純物濃度＝１×１０^１５／ｃｍ^３のｐ型ＩｎＰ結晶で構成されている。
【００７３】
配線基板の電極を通じて上記受光素子に電圧を印加したところ、６〜１５ＶでＭ＝１光感度が観察された。また、降伏電圧は３０Ｖであり、暗電流は２７Ｖで１ｎＡであった。さらに、高温逆バイアス通電試験の前後で、電圧−電流特性、増倍率等は変化がなく、良好であった。
【００７４】
本実施の形態の受光素子は、第１メサ１０９に接する第１埋込み層５１０ａが高抵抗の半絶縁性結晶で構成されているにもかかわらず、Ｍ＝１光感度が発生している。これは、第１埋込み層５１０ａの膜厚が充分に薄く、ホットキャリアが移動できる範囲内にあるためである。従って、第１埋込み層５１０ａの膜厚が厚い場合は、ホットキャリアの移動が困難になるので、好ましくない。第１埋込み層５１０ａの膜厚を変えて素子を作製したところ、膜厚が１μｍ以内であればＭ＝１光感度が生じることが分かった。
【００７５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７６】
前記実施の形態では、埋込み層を２層または３層で構成したが、これに限定されるものではなく、４層以上であってもよい。また、埋込み層の層間の型の遷移は、前記実施の形態のように、ステップ状の他、連続的に変化していても実質的に２層以上と考えられ、本発明を逸脱するものではない。各半導体結晶層の不純物濃度、組成、導電型も自由に変更できる。
【００７７】
例えば、増倍層と光吸収層との間の電界調整層は、省略してもよい。また、メサを構成する半導体材料は、ＩｎＧａＡｓやＩｎＡｌＡｓ以外にもＩｎＰ、ＧａＡｓなどの２元系半導体やＩｎＧａＡｓＰ、ＩｎＡｌＧａＡｓなどの４元系半導体あるいは５元系以上の多元系半導体を使用してよい。埋込層材料は、ＩｎＰ以外にもＧａＡｓ、ＩｎＡｌＡｓ、ＧａＡｌＡｓ、ＩｎＡｌＧａＡｓ、ＩｎＧａＡｓＰなどが使用できる。さらに、受光素子の形態は、光信号が素子の表面、裏面、横側から入射する構造であってもよい。
【００７８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００７９】
従来の埋込みメサ型受光素子では不可能であったＭ＝１光感度の平坦性を保有し、かつ高信頼性の受光装置を簡単、かつ安価に提供できる効果があり、工業上重要である。
【図面の簡単な説明】
【図１】本発明の一実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図２】本発明の一実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図３】本発明の一実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図４】本発明の一実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図５】本発明の一実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図６】本発明の一実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図７】本発明の一実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図８】本発明の一実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図９】本発明の一実施の形態である受光素子および比較例の電流−電圧特性を示すグラフである。
【図１０】本発明の一実施の形態である受光素子を使用した受信器のブロック図である。
【図１１】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図１２】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図１３】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図１４】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図１５】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図１６】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図１７】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図１８】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図１９】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図２０】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図２１】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図２２】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図２３】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図２４】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図２５】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図２６】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【図２７】本発明の他の実施の形態である受光素子の製造方法を示す基板の要部断面図である。
【符号の説明】
８０　光信号
８１　アバランシェホトダイオード
８２　プリアンプ
８３　フロントエンドモジュール
８４　ＡＣＧアンプ
８５　位相制御ル−プ
８６　分離回路
８７　クロック発生器
８８　調整回路
８９　受信器
９０　電流信号
１０１、４０１、５０１、６０１、７０１　基板
１０２、４０２、５０２、６０２、７０２　バッファ層
１０３、４０３、５０３、６０３、７０３　増倍層
１０４、４０４、５０４、６０４、７０４　電界調整層
１０５、４０５、５０５、６０５、７０５　光吸収層
１０６、４０６、５０６、６０６、７０６　キャップ層
１０７、４０７、５０７、６０７、７０７　コンタクト層
１０８　酸化シリコン膜
１０８ａ、４０８ａ、６０８ａ、７０８ａ　ハードマスク
１０８ｂ、４０８ｂ、６０８ｂ　ハードマスク
６０８ｃ　ハードマスク
１０９、４０９、５０９、６０９、７０９　第１メサ
１１０ａ、４１０ａ、５１０ａ、６１０ａ、７１０ａ　第１埋込み層
１１０ｂ、４１０ｂ、５１０ｂ、６１０ｂ、７１０ｂ　第２埋込み層
５１０ｃ　第３埋込み層
１１１、４１１、６１１　フォトレジスト膜
１１２、４１２、５１２、６１２、７１２　第２メサ
１１３、４１３、５１３、６１３、７１３　保護膜
１１４、１１５、４１４、４１５、５１４、５１５、６１４、６１５、７１４、７１５　電極
１１６、４１６、５１６、６１６、７１６　反射防止膜
４２０、７２０　凹状部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a receiver used in the field of optical communication and the like and a manufacturing technique thereof, and particularly to a technique effective when applied to a receiver having an embedded mesa light receiving element such as an avalanche photodiode (APD). .
[0002]
[Prior art]
Avalanche photodiodes (APDs) are widely used as light receiving elements in optical communication receivers.
[0003]
The advantage of using an avalanche photodiode for the light receiving element is that the current generated by the signal light can be amplified in the same element, so that the light receiving sensitivity of the receiver is lower than when using a PIN photodiode without amplification function. (Hereinafter, the magnitude of this amplification is referred to as a multiplication factor (M)).
[0004]
Generally, light receiving elements using an avalanche photodiode are roughly classified into a planar type and a mesa type. Of these, the mesa type has a simple manufacturing process, but tends to concentrate an electric field on the periphery of a pn junction, and a micro-current path is easily formed due to surface levels or surface defects formed on an exposed surface. For this reason, dark current is high and reliability is low. On the other hand, the planar type has the advantage that the dark current is low and the reliability is high because the high electric field strength region of the pn junction is formed inside the crystal and the portion that appears on the surface is devised to have low electric field strength. However, there is a disadvantage that the manufacturing process becomes complicated.
[0005]
As a technique for improving the above-mentioned drawbacks of the mesa-type avalanche photodiode, a buried layer made of a semiconductor crystal containing an appropriate concentration of impurities is formed around a mesa including a pn junction formed on a substrate, and the buried layer is used as a pn layer. A structure has been proposed in which the junctions are covered to reduce surface states and surface defects to reduce dark current (hereinafter, this structure is referred to as a buried mesa type). An avalanche photodiode having such a buried mesa structure is described in, for example, JP-A-2001-177143.
[0006]
[Problems to be solved by the invention]
In order to determine the quality of the optical coupling of the avalanche photodiode and to control the multiplication factor (M), the light sensitivity in the voltage region before the amplification is started, that is, the multiplication factor (M) = 1 is determined. It is necessary to obtain this as a reference value.
[0007]
This is because a dynamic range (for example, a band of 10 GHz with a multiplication factor M = 10), which is a main characteristic of an avalanche photodiode, is determined based on light sensitivity at a multiplication factor (M) = 1. This is an important factor in determining the specifications. In addition, for the purchaser or the user, the light sensitivity at the multiplication factor (M) = 1 is a criterion for performing the acceptance inspection, so that the purchaser or the user can measure and evaluate the light sensitivity by himself. Because it is necessary to
[0008]
In the case of the above-mentioned planar avalanche photodiode, since a flat portion with a multiplication factor (M) = 1 appears in the photocurrent-voltage characteristics, the photosensitivity at the multiplication factor (M) = 1 can be easily obtained. On the other hand, in the case of a buried mesa-type avalanche photodiode, the buried layer is made of a conductive semiconductor crystal so that a flat portion with a multiplication factor (M) = 1 appears in the photocurrent-voltage characteristics. It is necessary to allow photocurrent (hot carrier) to flow through the buried layer before the start of multiplication, that is, in a voltage region lower than the voltage at which multiplication occurs inside the mesa.
[0009]
However, if the buried layer around the mesa is made of an n-type or p-type conductive crystal, a current leak bus is formed at the interface between the buried layer and the insulating protective film covering the surface of the buried layer, and dark current is generated. This raises the problem of becoming expensive. On the other hand, if the buried layer is made of a high-resistance semi-insulating crystal to suppress the formation of the leak bus, the movement of the photocurrent (hot carrier) flowing in the buried layer before the start of multiplication is hindered, -A problem arises in that a flat portion with a multiplication factor (M) of 1 becomes difficult to appear in the voltage characteristics.
[0010]
SUMMARY OF THE INVENTION An object of the present invention is to provide a receiver having an embedded mesa light receiving element which is highly reliable and exhibits light sensitivity characteristics with good multiplication factor (M) = 1 and good flatness (hereinafter, also referred to as M = 1 light sensitivity characteristics). Is to provide.
[0011]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0012]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0013]
In the receiver according to the present invention, a pn junction is formed by the first conductivity type semiconductor crystal layer formed on the semiconductor substrate and the second conductivity type semiconductor crystal layer formed on the first conductivity type semiconductor crystal layer. A first mesa whose bottom does not reach the pn junction is formed in the second conductivity type semiconductor crystal layer, and a buried layer made of a semiconductor crystal surrounding the first mesa is formed around the first mesa. Wherein the buried layer has a semi-insulating crystal layer and a conductive material having a lower resistance than the semi-insulating crystal layer. And a plurality of semiconductor crystal layers including a crystal layer.
[0014]
Further, the method for manufacturing a receiver according to the present invention includes:
(A) A first conductivity type compound semiconductor crystal layer is grown on a semiconductor substrate, and a second conductivity type compound semiconductor crystal layer of a conductivity type opposite to the first conductivity type is formed on the first conductivity type compound semiconductor crystal layer. A step of growing
(B) forming a first mask having a predetermined shape on the second conductivity type compound semiconductor crystal layer, and forming the second conductivity type compound semiconductor crystal layer in a region not covered by the first mask with the first mask; Forming a first mesa by etching to a depth that does not reach the interface with the conductive type compound semiconductor crystal layer;
(C) growing a buried layer composed of a plurality of semiconductor crystal layers including a semi-insulating crystal layer and a conductive crystal layer having a lower resistance than the semi-insulating crystal layer around the first mesa;
(D) a second mask is formed on each of the first mesa and the buried layer around the first mesa, and the buried layer in a region not covered by the second mask and the second conductivity type compound thereunder; Forming a second mesa around the first mesa by etching the semiconductor crystal layer to a depth at least reaching an interface with the first conductivity type compound semiconductor crystal layer.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for describing the embodiments, the same members are denoted by the same reference numerals, and the repeated description thereof will be omitted.
[0016]
(Embodiment 1)
A method for manufacturing a light receiving element used in the receiver according to the present embodiment will be described in the order of steps with reference to FIGS.
[0017]
First, as shown in FIG. 1, a substrate (impurity concentration: 1 × 10 ¹⁸ / Cm ³ ) 101 is prepared, and a buffer layer (impurity concentration: 1 × 10 4) made of n-type InAlAs crystal is prepared on its main surface. ¹⁸ / Cm ³ , A multiplication layer made of n-type InAlAs crystal (impurity concentration: 1 × 10 ¹⁴ / Cm ³ , A film thickness: 0.3 μm) 103, an electric field adjustment layer (impurity concentration: 8 × 10 ¹⁷ / Cm ³ 104, a light absorbing layer made of p-type InGaAs crystal (impurity concentration: 1 × 10 ^Fifteen / Cm ³ 105, a cap layer made of p-type InAlAs crystal (impurity concentration: 3 × 10 ¹⁸ / Cm ³ And a contact layer (impurity concentration: 5 × 10 6) made of 106 and a p-type InGaAs crystal. ¹⁸ / Cm ³ (Thickness: 0.1 μm) 107 are sequentially grown by MBE (Molecular Beam Epitaxy), and then a silicon oxide film 108 is deposited on the contact layer 107 by CVD.
[0018]
Next, as shown in FIG. 2, a hard mask 108a made of the silicon oxide film 108 is formed on the contact layer 107 by patterning the silicon oxide film 108 by a photolithography technique. This hard mask 108a has a circular planar pattern, and its diameter is 30 μm.
[0019]
Next, as shown in FIG. 3, using the hard mask 108a as a mask, the contact layer 107, the cap layer 106, the light absorption layer 105, and the electric field adjustment layer 104 are etched with a phosphoric acid-based etchant. At this time, the etching is stopped in the middle of the electric field adjustment layer 104 so that the pn junction surface (the interface between the electric field adjustment layer 104 and the underlying multiplication layer 103) is not exposed. Through the steps so far, the first mesa 109 is formed on the substrate 101.
[0020]
Next, as shown in FIG. 4, a first buried layer 110a made of a p-type InP crystal is selectively grown on the substrate 101 around the first mesa 109 by MOVPE (metal organic chemical vapor deposition). Then, a second buried layer 110b made of InP crystal is selectively grown on the first buried layer 110a. The impurity concentration of the p-type InP crystal forming first buried layer 110a is 1 × 10 ^Fifteen / Cm ³ And the film thickness is 0.5 μm. The second buried layer 110b is made of a semi-insulating crystal having higher resistance than the first buried layer 110a, and has a thickness of 1.5 μm.
[0021]
Next, after the hard mask 108a is removed, as shown in FIG. 5, a circular planar pattern having a diameter larger than that of the first mesa 109 and having a diameter of about 40 μm is formed above the contact layer 107 and the second buried layer 110b. A photoresist film 111 is formed, and using the photoresist film 111 as a mask, the surfaces of the second buried layer 110b, the first buried layer 110a, the electric field adjustment layer 104, the multiplication layer 103, the buffer layer 102, and the substrate 101 are Br ( Etch with a bromine-based etchant.
[0022]
Through the steps so far, the second mesa 112 is formed on the substrate 101 around the first mesa 109. The second mesa 112 has a concentric plane pattern with respect to the first mesa 109, and has a pn junction surface (an interface between the electric field adjustment layer 104 and the underlying multiplication layer 103) on a part of the side wall. ) Is exposed.
[0023]
Next, after removing the photoresist film 111, as shown in FIG. 6, the entire surface of the substrate 101 is covered with an insulating protective film 113. The protective film 113 is formed, for example, by depositing a 0.3 μm-thick silicon oxide film and a 0.2 μm-thick silicon nitride film on the substrate 101 by a CVD method.
[0024]
Next, as shown in FIG. 7, by processing the protective film 113 by photolithography, a part of each of the contact layer 107 and the substrate 101 is exposed, and electrodes 114 and 115 are formed thereon. The electrodes 114 and 115 are formed by patterning a 0.5 μm-thick Ti film / Pt film / Au film deposited on the substrate 101 by an evaporation method using a photolithography technique.
[0025]
Next, as shown in FIG. 8, an avalanche photodiode (APD) chip is obtained by forming an antireflection film 116 made of a silicon nitride film with a thickness of 0.12 μm on the back surface side of the substrate 101. Thereafter, the electrodes 114 and 115 are bonded to the electrodes of a wiring board (not shown) via Au / Sn solder, thereby completing the light receiving element.
[0026]
When a reverse bias was applied to the light receiving element through an electrode of the wiring board, the breakdown voltage was 30 V, and the dark current was as good as 20 nA at 27 V. The current (photocurrent) upon irradiation with light having a wavelength of 1.55 μm and 1 μW was constant at 0.9 μA at 8 to 13 V. Further, the breakdown voltage, dark current, and multiplication factor did not change about 1000 hours after the high-temperature reverse bias energization test (200 ° C., 100 μA: constant), which was favorable.
[0027]
As described above, in the light receiving element of the present embodiment, the buried layer around the first mesa 109 includes the first buried layer 110a having a low resistance and the second buried layer 110b having a high resistance formed thereon.
[0028]
As a result, in the low voltage region before the start of the multiplication, hot carriers flow in the low-resistance first buried layer 110a formed near the first mesa 109, so that the multiplication factor (M) increases in the photocurrent-voltage characteristics. = 1 appears, and the light sensitivity at the multiplication factor (M) = 1 can be easily measured. In addition, since most of the buried layer in contact with the protective film 113 covering the surface of the light receiving element is the second buried layer 110b having high resistance, a current leak bus is hardly formed at the interface between the protective film 113 and the buried layer. Thus, a light receiving element with low dark current can be realized.
[0029]
FIG. 9 is a graph showing the current-voltage characteristics of the light receiving element. In FIG. 9, a curve [A] is a light receiving element of the present embodiment, and a curve [B] is a high resistance semi-insulating InP Crystal (impurity concentration: 1 × 10 ^Fifteen / Cm ³ (Thickness: 2 μm). As shown in the figure, the light receiving element of the present embodiment clearly shows a flat portion with a multiplication factor (M) = 1, whereas the light receiving element of the comparative example has a flat portion with a multiplication factor (M) = 1. Only a few parts appeared.
[0030]
Further, in the light receiving element of the present embodiment, the current increase due to the avalanche multiplication occurred at the bias voltage of 13 V or more, and the maximum multiplication factor was 90. On the other hand, the buried layer is made of a low-resistance p-type InP crystal (impurity concentration: 1 × 10 ^Fifteen / Cm ³ In the case of the comparative example composed only of the film thickness of 2 μm), the voltage-current characteristics in the initial state were the same, but the breakdown voltage decreased by 2 V in 50 hours of the high-temperature reverse bias current test, and the dark current of 20 V Showed a deterioration of 3 μA and a multiplication factor of 10.
[0031]
From the above results, it was found that the light receiving element of the present embodiment has higher reliability than the conventional art.
[0032]
FIG. 10 is a block diagram of a receiver using the avalanche photodiode of the present embodiment.
[0033]
The receiver 89 includes a front-end module 83 including an avalanche photodiode 81 and a preamplifier 82, an ACG amplifier 84 provided at a subsequent stage, a phase control loop 85, a separation circuit 86, a clock generator 87, and an adjustment unit. It comprises a circuit 88.
[0034]
An optical signal 80 was input from an optical fiber into an avalanche photodiode 81 of the receiver 89, an electric signal 90 was taken out, and the minimum receiving sensitivity was measured. The manufacturing variation of the minimum receiving sensitivity is -27 ± 0.5 dBm (bit error rate = 1 × 10 ^-12 )Met. In addition, as a result of the energization test, it was found that the reliability of the receiver 89 was secured for 20 years or more.
[0035]
For comparison, in the case of the receiver in which the avalanche photodiode 81 was replaced with a buried mesa-type avalanche photodiode having a conventional structure, the manufacturing variation of the minimum receiving sensitivity was -26 ± 1 dBm. This is because the avalanche photodiode 81 used in the receiver 89 has M = 1 light sensitivity as compared with the conventional avalanche photodiode and can easily perform high-accuracy measurement.
[0036]
(Embodiment 2)
The method for manufacturing the light receiving element according to the present embodiment will be described in the order of steps with reference to FIGS. The light receiving element of the present embodiment is characterized in that the conductivity types of the substrate and each semiconductor crystal layer are reversed from those of the light receiving element of the first embodiment.
[0037]
First, as shown in FIG. 11, a substrate made of p-type InP crystal (impurity concentration: 1 × 10 ¹⁸ / Cm ³ ) A buffer layer made of p-type InAlAs crystal (impurity concentration: 1 × 10 ¹⁸ / Cm ³ , A multiplication layer made of p-type InAlAs crystal (impurity concentration: 1 × 10 4) ¹⁴ / Cm ³ 403, an electric field adjusting layer (impurity concentration: 8 × 10 4) composed of a stacked body of an n-type InAlAs crystal and an n-type InGaAs crystal. ¹⁷ / Cm ³ 404, light absorbing layer made of n-type InGaAs crystal (impurity concentration: 1 × 10 ^Fifteen / Cm ³ 405, a cap layer made of n-type InAlAs crystal (impurity concentration: 3 × 10 ¹⁸ / Cm ³ 406 and a contact layer made of n-type InGaAs crystal (impurity concentration: 5 × 10 ¹⁸ / Cm ³ (Thickness: 0.1 μm) 407 is sequentially grown by MBE, and then the contact layer 407, the cap layer 406, and the light absorption layer 405 are formed by using the hard mask 408 a made of silicon oxide formed on the contact layer 407 as a mask. Then, the first mesa 409 is formed on the substrate 401 by etching the electric field adjustment layer 404. The steps so far are the same as the steps shown in FIGS. 1 to 3 of the first embodiment.
[0038]
Next, as shown in FIG. 12, a first buried layer 410a made of an n-type InP crystal is selectively grown on the substrate 401 around the first mesa 409 by using the MOVPE method. A second buried layer 410b made of InP crystal is selectively grown thereon. The impurity concentration of the n-type InP crystal forming first buried layer 410a is 1 × 10 ^Fifteen / Cm ³ And the film thickness is about 0.1 μm. The second buried layer 410b is made of a semi-insulating crystal having higher resistance than the first buried layer 410a, and has a thickness of about 1.9 μm.
[0039]
Next, after the hard mask 408a is removed, as shown in FIG. 13, an outer diameter of 24 μm and an inner diameter of a concentric plane pattern with respect to the first mesa 409 are formed on the contact layer 407 and the second buried layer 410b. A hard mask 408b having a thickness of 18 μm is formed, and the second buried layer 410b around the first mesa 409 is etched with a hydrochloric acid-based etchant using the hard mask 408b as a mask. A recess 420 is formed. The hard mask 408b is formed by processing a silicon oxide film deposited over the substrate 401 by a CVD method using a photolithography technique.
[0040]
Next, after removing the hard mask 408b, as shown in FIG. 14, a circular planar pattern having a diameter larger than that of the first mesa 409 and having a diameter of about 40 μm is formed above the contact layer 407 and the second buried layer 410b. A photoresist film 411 is formed, and the surface of the second buried layer 410b, the first buried layer 410a, the electric field adjustment layer 404, the multiplication layer 403, the buffer layer 402, and the surface of the substrate 401 are formed using the photoresist film 411 as a mask. Then, a second mesa 412 having a concentric planar pattern with respect to the first mesa 409 is formed on the substrate 401 around the first mesa 409 by etching with the etching solution.
[0041]
Next, after removing the photoresist film 411, as shown in FIG. 15, a protective film 413, electrodes 414 and 415, and an anti-reflection film 116 are formed according to the steps shown in FIGS. Thereby, an avalanche photodiode (APD) chip is obtained. Thereafter, the electrodes 414 and 415 are bonded to the electrodes of a wiring board (not shown) via Au / Sn solder, thereby completing the light receiving element.
[0042]
When a reverse bias was applied to the light receiving element through the electrode of the wiring substrate while receiving light of 1.55 μm wavelength of 1 μW and applying 1 μW, M = 1 sensitivity characteristics in which the light sensitivity was constant in the voltage range of 8 to 14 V was obtained. Further, the breakdown voltage was 30 V, the dark current was 27 V, and the current was 10 nA.
[0043]
(Embodiment 3)
The method for manufacturing the light receiving element according to the present embodiment will be described in the order of steps with reference to FIGS. In the light receiving elements of the first and second embodiments, the two buried layers (the first buried layer and the second buried layer) are provided around the first mesa. It is characterized in that three buried layers (first, second, and third buried layers) are provided around the mesa.
[0044]
First, as shown in FIG. 16, a buffer layer 502 made of an n-type InAlAs crystal and a buffer layer 502 made of an n-type InAlAs crystal are formed on a main surface of a substrate 501 made of an n-type InP crystal according to the steps shown in FIGS. Multiplier layer 503 made of InAlAs crystal, electric field adjustment layer 504 made of a stacked body of n-type InAlAs crystal and n-type InGaAs crystal, light absorption layer 505 made of n-type InGaAs crystal, cap layer 506 made of n-type InAlAs crystal, and n After a contact layer 507 made of a type InGaAs crystal is sequentially grown by MBE, the contact layer 507, the cap layer 506, the light absorbing layer 505 and the hard mask 508a made of silicon oxide formed on the contact layer 507 are used as a mask. The first mesa 509 is formed on the substrate 501 by etching the electric field adjusting layer 504. Formation to. The conductivity types of the substrate 501 and the semiconductor crystal layers (502 to 507) may be opposite to those described above.
[0045]
Next, as shown in FIG. 17, a first buried layer 510a made of a p-type InP crystal, a second buried layer 510b made of a p-type InP crystal, and a second buried layer 510b made of a p-type InP crystal are formed on the substrate 501 around the first mesa 509 by MOVPE. A third buried layer 510c made of InP crystal is selectively grown. The impurity concentration of the p-type InP crystal forming first buried layer 510a is 5 × 10 ^Fifteen / Cm ³ And the film thickness is about 0.1 μm. Further, the impurity concentration of the p-type InP crystal forming second buried layer 510b is 1 × 10 ^Fifteen / Cm ³ And the film thickness is about 0.9 μm. The third embedded layer 510c is made of a high-resistance semi-insulating InP crystal and has a thickness of about 1 μm.
[0046]
Next, as shown in FIG. 18, the second mesa 512, the protective film 513, the electrodes 514, 515, and the antireflection film 516 are formed according to the steps shown in FIGS. A photodiode (APD) chip is obtained. Thereafter, the electrodes 514 and 515 are bonded on electrodes of a wiring board (not shown) via Au / Sn solder, thereby completing a light receiving element.
[0047]
When a voltage was applied to the light receiving element through an electrode of the wiring board, M = 1 photosensitivity was observed at 5 to 14 V. Further, the breakdown voltage was 30 V, the dark current was 1 V at 27 V, and the voltage-current characteristics, the multiplication factor, and the like did not change before and after the high-temperature reverse bias current test, and were good.
[0048]
(Embodiment 4)
The method for manufacturing the light receiving element according to the present embodiment will be described in the order of steps with reference to FIGS. In the light receiving element of the present embodiment, like the light receiving elements of the first and second embodiments, two embedded layers (a first embedded layer and a second embedded layer) are provided around the first mesa. It is characterized in that the buried layer is not exposed on the side wall of the second mesa.
[0049]
First, as shown in FIG. 19, a buffer layer 602 made of an InAlAs crystal and a multiplication made of an InAlAs crystal are formed on the main surface of a substrate 601 made of an InP crystal in accordance with the steps shown in the first embodiment or the second embodiment. A layer 603, an electric field adjustment layer 604 made of a stacked body of InAlAs crystal and InGaAs crystal, a light absorption layer 605 made of InGaAs crystal, a cap layer 606 made of InAlAs crystal, and a contact layer 607 made of InGaAs crystal were sequentially grown by MBE. Thereafter, the contact layer 607, the cap layer 606, the light absorption layer 605, and the electric field adjustment layer 604 are etched using the hard mask 608a made of silicon oxide formed on the contact layer 607 as a mask, so that the first layer is formed on the substrate 601. A mesa 609 is formed. Note that the conductivity type of the substrate 601 and each of the semiconductor crystal layers (602 to 607) may be the same as that of the first embodiment, or may be the same as that of the second embodiment.
[0050]
Next, as shown in FIG. 20, a first buried layer 610a made of InP crystal is selectively grown on the substrate 601 around the first mesa 609 by using the MOVPE method. The conductivity type of the InP crystal forming the first embedded layer 610a may be either p-type or n-type, and the impurity concentration is 1 × 10 ^Fifteen / Cm ³ , And the film thickness is 1 μm.
[0051]
Next, after removing the hard mask 608a, as shown in FIG. 21, a hard mask 608b having a diameter of 40 μm is formed to cover the upper part of the contact layer 607 and the upper part of the first buried layer 610a near the first mesa 609. Using the hard mask 608b as a mask, the first embedded layer 610a is etched with a hydrochloric acid-based etchant. The hard mask 608b is formed by processing a silicon oxide film deposited over the substrate 601 by a CVD method using a photolithography technique.
[0052]
Next, after removing the hard mask 608b, as shown in FIG. 22, the upper part of the contact layer 607 is covered with a hard mask 608c, and a second burying layer of 0.7 μm thick made of semi-insulating InP crystal is formed on the substrate 601. The layer 610b is selectively grown.
[0053]
Next, after the hard mask 608c is removed, as shown in FIG. 23, a circular planar pattern having a diameter larger than that of the first mesa 609 and having a diameter of about 40 μm is formed above the contact layer 607 and the second buried layer 610b. A photoresist film 611 is formed, and using this photoresist film 611 as a mask, the surfaces of the second buried layer 610b, the electric field adjustment layer 604, the multiplication layer 603, the buffer layer 602, and the substrate 601 are etched with a Br-based etchant. Accordingly, a second mesa 612 having a plane pattern concentric with the first mesa 609 is formed on the substrate 601 around the first mesa 609.
[0054]
Next, after removing the photoresist film 611, as shown in FIG. 24, a protective film 613, electrodes 614 and 615, and an anti-reflection film 616 are formed according to the steps shown in FIGS. Thereby, an avalanche photodiode (APD) chip is obtained. Thereafter, the electrodes 614 and 615 are bonded on the electrodes of a wiring board (not shown) via Au / Sn solder, thereby completing the light receiving element.
[0055]
In the light receiving element of this embodiment, since the low resistance first buried layer 610a and the protective film 613 are completely separated from each other, the leakage bus of the current formed at the interface between the protective film 613 and the buried layer is further reduced. can do.
[0056]
When a reverse bias was applied to the light receiving element through an electrode of the wiring board, M = 1 photosensitivity was observed at a voltage of 5 to 14 V. The breakdown voltage was 30 V, the dark current was 25 nA at 27 V, and there was no change in the characteristics before and after the high-temperature reverse bias energization test, which was favorable.
[0057]
(Embodiment 5)
The method for manufacturing the light receiving element according to the present embodiment will be described in the order of steps with reference to FIGS. The light receiving element of the present embodiment has the same structure as the light receiving element of the first embodiment, except that a concave portion is provided in the buried layer near the first mesa.
[0058]
In order to manufacture the light receiving element of the present embodiment, first, as shown in FIG. 25, according to the steps shown in FIGS. 1 to 3 of the first embodiment, the main surface of the substrate 701 made of n-type InP crystal is A buffer layer 702 made of an n-type InAlAs crystal, a multiplication layer 703 made of an n-type InAlAs crystal, an electric field adjustment layer 704 made of a laminate of an n-type InAlAs crystal and an n-type InGaAs crystal, and a light absorption layer made of an n-type InGaAs crystal. 705, a cap layer 706 made of n-type InAlAs crystal and a contact layer 707 made of n-type InGaAs crystal are sequentially grown by MBE, and then a hard mask 708a made of silicon oxide formed on the contact layer 707 is used as a mask. The contact layer 707, the cap layer 706, the light absorption layer 705, and the electric field adjustment layer 704 are etched. This forms a first mesa 709 on the substrate 701.
[0059]
Next, as shown in FIG. 26, a first buried layer 710a made of a p-type InP crystal is selectively grown on the substrate 701 around the first mesa 709 by MOVPE, and then the first buried layer 710a is formed. A second buried layer 710b made of semi-insulating InP crystal is selectively grown on the upper portion. At this time, a concave portion 720 having a depth of about 1 μm is formed in the second buried layer 710b near the first mesa 709 by utilizing a phenomenon that crystal growth is suppressed in a region below the hard mask 708a.
[0060]
Next, as shown in FIG. 27, by forming the second mesa 712, the protective film 713, the electrodes 714 and 715, and the antireflection film 716 according to the steps shown in FIGS. A photodiode (APD) chip is obtained. Thereafter, the electrodes 714 and 715 are bonded to the electrodes of a wiring board (not shown) via Au / Sn solder, thereby completing the light receiving element.
[0061]
When a reverse bias was applied to the light receiving element via an electrode of the wiring board, the breakdown voltage was 30 V, and the dark currents at 15 V and 27 V were as good as 0.1 nA and 20 nA, respectively. In addition, when irradiated with light having a wavelength of 1.55 μm and 1 μW, the current of 7 to 13 V exhibited a photosensitivity characteristic of M = 1, which was constant at 0.9 μA. At 13 V or more, the current increased due to avalanche multiplication, and the maximum multiplication factor was 90. Before and after the high-temperature reverse bias current test, there was no change in the breakdown voltage, the dark current, and the multiplication factor, which was favorable.
[0062]
From the above results, it was found that by providing the concave portion 711 in the second buried layer 710b near the first mesa 709, a light receiving element having a small dark current and a good M = 1 photosensitivity can be realized.
[0063]
(Embodiment 6)
The light receiving element of the present embodiment has the same structure as the light receiving element of the first embodiment, except that the planar shapes of the first mesa and the second mesa are rectangular. In the method of manufacturing the light receiving element, the hard mask 108a shown in FIG. 2 is formed of a rectangular plane pattern (7 μm in width and 30 μm in length), and the photoresist film 111 shown in FIG. 5 is formed in a rectangular plane pattern (12 μm in width). , Length 26 μm), except that it is the same as the manufacturing method of the first embodiment.
[0064]
When a reverse bias was applied to the light receiving element through an electrode of the wiring board, the breakdown voltage was 30 V, and the dark currents at 15 V and 27 V were 2 nA and 30 nA, respectively. In addition, when irradiated with light having a wavelength of 1.55 μm and 1 μW, the current of 7 to 13 V exhibited a photosensitivity characteristic of M = 1, which was constant at 0.9 μA. Further, the breakdown voltage, dark current, and multiplication factor did not change about 1000 hours after the high-temperature reverse bias energization test (200 ° C., 100 μA: constant), which was favorable.
[0065]
From the above results, it has been found that a good light receiving element can be realized even when the planar shape of the mesa is formed in a shape other than a circle.
[0066]
(Embodiment 7)
The light receiving element of the present embodiment has three embedded layers (first, second, and third embedded layers) provided around the first mesa, similarly to the light receiving element of the third embodiment. The impurity concentration profile in the p-type InP crystal constituting the second buried layer is different from that of the third embodiment.
[0067]
That is, in the light receiving element of the present embodiment, the first buried layer 510a shown in FIG. ^Fifteen / Cm ³ And the third burying layer 510c is made of a semi-insulating crystalline InP crystal. On the other hand, the impurity concentration of the p-type InP crystal forming the second buried layer 510b is highest near the interface with the first buried layer 510a, and gradually decreases as approaching the third buried layer 510c. It is semi-insulating near the interface with 510c.
[0068]
The second buried layer 510b in which the impurity concentration continuously changes is formed by gradually reducing the concentration of the impurity source when the InP crystal is selectively grown on the first buried layer 510a by using the MOVPE method.
[0069]
When a voltage was applied to the light receiving element through an electrode of the wiring board, M = 1 photosensitivity was observed at 5 to 14 V. The breakdown voltage was 30 V, the dark current was 27 V, and 1 nA. Further, the breakdown voltage, the dark current and the multiplication factor before and after the high-temperature reverse bias energization test did not change and were good.
[0070]
From the above results, it was found that a good light receiving element can be realized even when the impurity concentration of the buried layer is continuously changed.
[0071]
(Embodiment 8)
The light receiving element of the present embodiment has three embedded layers (first, second, and third embedded layers) provided around the first mesa, similarly to the light receiving element of the third embodiment. The third embodiment differs from the third embodiment in that the first buried layer is made of a semi-insulating crystal.
[0072]
That is, in the light receiving element of the present embodiment, the first buried layer (thickness: 0.1 μm) 510a and the third buried layer (thickness: 1.8 μm) 510c shown in FIG. 18 are semi-insulating InP crystals. And the second buried layer (film thickness: 0.1 μm) 510a has an impurity concentration of 1 × 10 ^Fifteen / Cm ³ Of p-type InP crystal.
[0073]
When a voltage was applied to the light receiving element through an electrode of the wiring board, M = 1 photosensitivity was observed at 6 to 15 V. The breakdown voltage was 30 V, and the dark current was 1 nA at 27 V. Further, before and after the high-temperature reverse bias energization test, the voltage-current characteristics, the multiplication factor and the like did not change and were good.
[0074]
In the light receiving element of the present embodiment, M = 1 photosensitivity occurs even though the first buried layer 510a in contact with the first mesa 109 is made of a high-resistance semi-insulating crystal. This is because the thickness of the first burying layer 510a is sufficiently thin and within a range in which hot carriers can move. Therefore, when the thickness of the first embedded layer 510a is large, it is difficult to move hot carriers, which is not preferable. When the device was manufactured by changing the thickness of the first burying layer 510a, it was found that M = 1 photosensitivity occurred when the thickness was within 1 μm.
[0075]
As described above, the invention made by the inventor has been specifically described based on the embodiment of the invention. However, the invention is not limited to the embodiment, and can be variously modified without departing from the gist of the invention. Needless to say, there is.
[0076]
In the above embodiment, the buried layer is composed of two or three layers, but is not limited to this, and may be four or more layers. Also, the type transition between the layers of the buried layer is considered to be substantially two or more even if it changes continuously, in addition to the step shape, as in the above-described embodiment. Absent. The impurity concentration, composition, and conductivity type of each semiconductor crystal layer can be freely changed.
[0077]
For example, the electric field adjustment layer between the multiplication layer and the light absorption layer may be omitted. Further, as a semiconductor material constituting the mesa, a binary semiconductor such as InP or GaAs, a quaternary semiconductor such as InGaAsP or InAlGaAs, or a quaternary semiconductor having a quinary or more may be used in addition to InGaAs and InAlAs. As the buried layer material, GaAs, InAlAs, GaAlAs, InAlGaAs, InGaAsP, etc. can be used other than InP. Furthermore, the form of the light receiving element may be a structure in which an optical signal is incident from the front surface, the back surface, or the side of the element.
[0078]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
[0079]
There is an effect that it is possible to provide a simple and inexpensive light-receiving device having flatness of M = 1 light sensitivity, which is impossible with a conventional embedded mesa light-receiving element, and is industrially important.
[Brief description of the drawings]
FIG. 1 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a light receiving element according to an embodiment of the present invention.
FIG. 2 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the light receiving element according to one embodiment of the present invention;
FIG. 3 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the light receiving element according to one embodiment of the present invention;
FIG. 4 is a fragmentary cross-sectional view of the substrate showing the method for manufacturing the light receiving element according to one embodiment of the present invention;
FIG. 5 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the light receiving element according to one embodiment of the present invention.
FIG. 6 is a fragmentary cross-sectional view of the substrate showing the method for manufacturing the light receiving element according to one embodiment of the present invention;
FIG. 7 is a fragmentary cross-sectional view of the substrate, illustrating the method for manufacturing the light receiving element according to one embodiment of the present invention.
FIG. 8 is a fragmentary cross-sectional view of the substrate showing the method for manufacturing the light receiving element according to one embodiment of the present invention;
FIG. 9 is a graph showing current-voltage characteristics of a light receiving element according to an embodiment of the present invention and a comparative example.
FIG. 10 is a block diagram of a receiver using a light receiving element according to an embodiment of the present invention.
FIG. 11 is a cross-sectional view of a main part of a substrate, illustrating a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 12 is a fragmentary cross-sectional view of a substrate showing a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 13 is a fragmentary cross-sectional view of a substrate showing a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 14 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 15 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 16 is a fragmentary cross-sectional view of a substrate showing a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 17 is a cross-sectional view of a main part of a substrate, illustrating a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 18 is a cross-sectional view of a main part of a substrate, illustrating a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 19 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 20 is a cross-sectional view of a main part of a substrate, illustrating a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 21 is a cross-sectional view of a main part of a substrate, illustrating a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 22 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 23 is a cross-sectional view of a main part of a substrate, illustrating a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 24 is a fragmentary cross-sectional view of a substrate showing a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 25 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a light receiving element according to another embodiment of the present invention.
FIG. 26 is a cross-sectional view of a main part of a substrate, illustrating a method for manufacturing a light-receiving element according to another embodiment of the present invention.
FIG. 27 is a cross-sectional view of a main part of a substrate, illustrating a method for manufacturing a light-receiving element according to another embodiment of the present invention.
[Explanation of symbols]
80 optical signal
81 Avalanche Photodiode
82 preamplifier
83 Front-end module
84 ACG amplifier
85 Phase control loop
86 Separation circuit
87 clock generator
88 Adjustment circuit
89 receiver
90 current signal
101, 401, 501, 601, 701 Substrate
102, 402, 502, 602, 702 Buffer layer
103, 403, 503, 603, 703 Multiplication layer
104, 404, 504, 604, 704 Electric field adjustment layer
105, 405, 505, 605, 705 Light absorbing layer
106, 406, 506, 606, 706 Cap layer
107, 407, 507, 607, 707 Contact layer
108 Silicon oxide film
108a, 408a, 608a, 708a Hard mask
108b, 408b, 608b Hard mask
608c hard mask
109, 409, 509, 609, 709 First mesa
110a, 410a, 510a, 610a, 710a First buried layer
110b, 410b, 510b, 610b, 710b Second buried layer
510c Third embedded layer
111, 411, 611 photoresist film
112, 412, 512, 612, 712 Second mesa
113, 413, 513, 613, 713 Protective film
114, 115, 414, 415, 514, 515, 614, 615, 714, 715
116, 416, 516, 616, 716 Antireflection film
420, 720 concave part

Claims

A pn junction is formed by the first conductivity type semiconductor crystal layer formed on the semiconductor substrate and the second conductivity type semiconductor crystal layer formed on the first conductivity type semiconductor crystal layer;
A first mesa whose bottom does not reach the pn junction is formed in the second conductivity type semiconductor crystal layer;
A receiver including a buried layer made of a semiconductor crystal surrounding the first mesa around the first mesa, the semiconductor light receiving element having a second mesa whose bottom reaches at least the pn junction; ,
The receiver, wherein the buried layer includes a plurality of semiconductor crystal layers including a semi-insulating crystal layer and a conductive crystal layer having a lower resistance than the semi-insulating crystal layer.

The buried layer includes a first buried layer made of a conductive crystal layer in contact with the first mesa, and a semi-insulating crystal layer formed on the first buried layer directly or via another buried layer. The receiver of claim 1, including a second buried layer.

The buried layer includes a first buried layer made of a semi-insulating crystal layer in contact with the first mesa, a second buried layer made of a conductive crystal layer formed on the first buried layer, The receiver according to claim 1, further comprising a third buried layer made of a semi-insulating crystal layer formed on the buried layer directly or via another buried layer.

4. The receiver according to claim 1, wherein the buried layer has a concave portion near a region in contact with the first mesa. 5.

A method for manufacturing a receiver having a light-receiving element having an embedded mesa structure, wherein the step of manufacturing the light-receiving element includes:
(A) A first conductivity type compound semiconductor crystal layer is grown on a semiconductor substrate, and a second conductivity type compound semiconductor crystal layer of a conductivity type opposite to the first conductivity type is formed on the first conductivity type compound semiconductor crystal layer. A step of growing
(B) forming a first mask having a predetermined shape on the second conductivity type compound semiconductor crystal layer, and forming the second conductivity type compound semiconductor crystal layer in a region not covered by the first mask with the first mask; Forming a first mesa by etching to a depth that does not reach the interface with the conductive type compound semiconductor crystal layer;
(C) growing a buried layer composed of a plurality of semiconductor crystal layers including a semi-insulating crystal layer and a conductive crystal layer having a lower resistance than the semi-insulating crystal layer around the first mesa;
(D) a second mask is formed on each of the first mesa and the buried layer around the first mesa, and the buried layer in a region not covered by the second mask and the second conductivity type compound thereunder; Forming a second mesa around the first mesa by etching the semiconductor crystal layer to a depth at least reaching an interface with the first conductivity type compound semiconductor crystal layer. Manufacturing method of a receiver.