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JP2003258196A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JP2003258196A
JP2003258196A JP2002051929A JP2002051929A JP2003258196A JP 2003258196 A JP2003258196 A JP 2003258196A JP 2002051929 A JP2002051929 A JP 2002051929A JP 2002051929 A JP2002051929 A JP 2002051929A JP 2003258196 A JP2003258196 A JP 2003258196A
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JP
Japan
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semiconductor chip
semiconductor
manufacturing
conductive film
semiconductor device
Prior art date
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Pending
Application number
JP2002051929A
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English (en)
Inventor
Masamitsu Ikumo
雅光 生雲
Hirohisa Matsuki
浩久 松木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Priority to TW091117220A priority patent/TW554443B/zh
Priority to US10/207,815 priority patent/US6734042B2/en
Priority to EP02255356A priority patent/EP1341232A3/en
Priority to CN02127290A priority patent/CN1441494A/zh
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Abstract

(57)【要約】 【課題】 半導体チップを積層してなる半導体装置にお
いて、製造工程を簡素化し、工程時間を短縮させてコス
トの低減を図るとともに、配線の断線を防止し、伝送特
性の向上を容易且つ確実に実現することを可能とする。 【解決手段】 第１の半導体チップ１８と第２の半導体
チップ１２とを接合するとともに、及び第１の半導体チ
ップ１８上に延在してなる配線群１６を連続した一工程
で単一のメッキ膜からメッキ形成し、第１の半導体チッ
プ１８上に第２の半導体チップ１２が搭載されてなる半
導体パッケージを製造する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップ上に
他の半導体チップが接続されて積層構造を形成してなる
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、実装密度を高めるために半導体チ
ップを積層して用いるパッケージ構造の半導体装置が案
出されており、また最近では、ウェーハ状態で半導体チ
ップを積層する技術も開発されている。この場合、先ず
ウェーハ上の素子に、積層するチップとの電気接続を確
保するための配線を形成し、その後、ウェーハ上に半導
体チップを積層し接続する。搭載される半導体チップと
ウェーハ上に形成された配線との接続には金ワイヤを用
いる技術や、ハンダバンプを用いる技術、金バンプを用
いる技術等がある。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た積層方法では、ウェーハ上の半導体チップに配線を形
成する工程と、他の半導体チップをウェーハ上の半導体
チップに積層し実装する工程とが別工程とされており、
製造工程の煩雑化や工程所要時間の増大化、製造コスト
の増加等の不都合を招くことになる。更には、両半導体
チップの接合時に高温の下で圧力を印加することを要す
るため、端子下部にある配線や回路にも圧力がかかり、
配線の断線、歪みによる伝送特性の劣化が惹起される。
このような不都合は、今後使用が拡大すると期待される
発泡性絶縁材料を半導体素子内配線の層間絶縁膜に使用
する場合、特に顕著に現れると考えられる。
【０００４】そこで本発明は、上記の課題に鑑みてなさ
れたものであり、半導体チップを積層してなる半導体装
置において、製造工程を簡素化し、工程時間を短縮させ
てコストの低減を図るとともに、配線の断線を防止し、
伝送特性の向上を容易且つ確実に実現することを可能と
する信頼性の高い半導体装置及びその製造方法を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】本発明者は、鋭意検討の
結果、以下に示す発明の諸態様に想到した。
【０００６】本発明は、第１の半導体チップ上に第２の
半導体チップが搭載されてなる複合構造を有する半導体
装置を対象とする。
【０００７】本発明の半導体装置は、前記第１の半導体
チップと前記第２の半導体チップとを電気的に接続する
とともに、前記第１の半導体チップの素子形成面上で延
在する形状の単一の導電膜を含む。
【０００８】本発明の半導体装置の製造方法は、前記第
１の半導体チップの素子形成面と、前記第２の半導体チ
ップの素子形成面とを対向させて仮固定する工程と、前
記第１の半導体チップと前記第２の半導体チップとを電
気的に接続するとともに、前記第１の半導体チップの前
記素子形成面上で延在する形状の単一の導電膜を形成す
る工程とを含む。
【０００９】このとき、例えばメッキ法を用いて、前記
第１の半導体チップと前記第２の半導体チップとの間に
圧力を印加することなく、前記仮固定により規制された
状態で前記導電膜を形成することが好適である。
【００１０】
【発明の実施の形態】以下、本発明を適用した好適な実
施形態について図面を参照しながら詳細に説明する。
【００１１】本実施形態では、半導体チップ上に他の半
導体チップが搭載されてなる半導体装置（半導体パッケ
ージ）の構成及びその製造方法を開示する。ここでは便
宜上、半導体パッケージの構成をその製造工程と共に説
明する。
【００１２】図１〜図９は、本実施形態による半導体パ
ッケージの製造方法を工程順に示す模式図であり、それ
ぞれ（ａ）が平面図、（ｂ）が断面図である。先ず、図
１に示すように、シリコン半導体基板１上にポリイミド
等からなる絶縁膜２を形成する。
【００１３】続いて、半導体基板１上の各第１の半導体
チップの素子形成部位１１ごとに、絶縁膜２をフォトリ
ソグラフィー及びそれに続くドライエッチングにより加
工して各溝４を形成し、これら溝４を埋め込むように導
電材料を形成し、例えばＣＭＰ法により研磨して平坦化
し、溝４を充填する複数のパッド電極３を形成する。
【００１４】続いて、絶縁膜２の、各パッド電極３で囲
まれてなる第２の半導体チップが搭載される部位に、フ
ォトリソグラフィー及びそれに続くドライエッチングに
より開口部５を形成する。
【００１５】続いて、図２に示すように、半導体基板１
上に、後述する電解メッキ時の給電用の電極となる導電
層６を蒸着法又はスパッタ法、金属箔をラミネートする
等の手法により形成する。ラミネート法による場合、ラ
ミネートに用いる接着剤が絶縁材料として機能する。ま
たこのとき、高周波（ＲＦ）処理等を行う必要がないた
め、素子形成部位１１の後述する第２の半導体チップを
搭載する部位の絶縁膜２を除去することを要しない。
【００１６】ここで、導電層６の形成方法としてスパッ
タ法を用いる場合には、絶縁膜との密着性の優れた金属
膜と電気的特性の優れた金属膜とを重ねた多層構造に形
成することが好ましい。絶縁膜２にポリイミドを用いる
場合には、密着性の優れた金属としてはＣｒやＴｉ等、
電気的特性の優れた金属としてはＣｕ等が挙げられる。
【００１７】続いて、各第１の半導体チップの素子形成
部位１１ごとに第２の半導体チップを搭載するととも
に、導電層６上の各第１の半導体チップの素子形成部位
１１ごとに各配線をパターン形成する。
【００１８】具体的には、先ず図３に示すように、導電
層６上にフォトレジスト７を塗布形成する。続いて、図
４に示すように、フォトリソグラフィーによりフォトレ
ジスト７を加工して、導電層６の表面を配線形状に露出
する開口８ａを有するレジストパターン８を形成する。
【００１９】続いて、各第１の半導体チップの素子形成
部位１１ごとに、第２の半導体チップ１２を接続する。
図５に示すように、第２の半導体チップ１２には所定の
半導体素子が形成されており、第１の半導体チップとの
接続用のパッド電極１３及び仮固定用の接着用樹脂１４
が設けされている。このパッド電極１３には、高さ３０
μｍ程度のバンプ１５を予め形成しておく。
【００２０】この第２の半導体チップ１２を、各第１の
半導体チップの素子形成部位１１と絶縁膜２の開口部５
と整合する位置で対向させ、素子形成部位１１上のレジ
ストパターン８に接着用樹脂１４を接着することによ
り、第１の半導体チップの素子形成部位１１に第２の半
導体チップ１２を仮固定する。
【００２１】続いて、第１の半導体チップの素子形成部
位１１に設けられた導電層６を給電用の電極として例え
ば５０℃〜８０℃の温度条件で電解メッキ処理を行う。
このとき形成するメッキ膜としては、電気的特性を考慮
したＣｕ層、バリアメタルとしてのＮｉ層、外部実装端
子との接着性に優れたＡｕ層等で構成される。導電層６
のみで電気的特性の確保が担保されるのであれば、メッ
キ膜をＣｕ層を省いた構造としても良い。
【００２２】当該電解メッキ処理により、図６に示すよ
うに、レジストパターン８の開口を埋め込むとともに、
第２の半導体チップ１２のパッド電極１３に設けられた
バンプ１５を覆うメッキ膜を形成する。このメッキ膜に
より、レジストパターン８の開口形状に倣い、パッド電
極３と接続されてなる引き出し配線２１と、更に第２の
半導体チップ１２の近傍ではバンプ１５を覆って第２の
半導体チップ１２を第１の半導体チップの素子形成部位
１１に電気的に接続してなる引き出し配線２２を含む、
単一のメッキ膜からなる配線群１６が構成される。
【００２３】そして、図７に示すように、灰化処理等に
よりレジストパターン８を除去する。このとき、レジス
トパターン８と接着していた接着用樹脂１４は例えば第
２の半導体チップ１２上に残存する。
【００２４】続いて、図８に示すように、レジストパタ
ーン８下に存する導電膜６を除去する。ここでは、第２
の半導体チップ１２下に相当する部位の導電膜６も除去
する必要があるため、ウェットエッチングを用いて導電
膜６を除去する。
【００２５】続いて、図９に示すように、各引き出し配
線２１，２２の端子形成部位２１ａ，２２ａに例えばハ
ンダボールを設け、外部接続端子１７を形成する。そし
て、半導体基板１からパッケージごとの切り出し等を行
い、絶縁膜２上に外部接続端子１７を有する配線群１６
が形成され、引き出し配線２２により第２の半導体チッ
プ１２が第１の半導体チップ１８上に接合し搭載されて
なるかたちの半導体パッケージを完成させる。
【００２６】なお、本実施形態では前記メッキ膜の形成
に電解メッキ法を用いたが、無電解メッキ法を適用して
も良い。この場合、給電電極となる導電膜６は不要であ
る。無電解メッキ法で前記メッキ膜を形成する場合。配
線群１６を形成した際に各引き出し配線２１，２２の周
縁に不要な側壁が形成されるため、第２の半導体チップ
１２を第１の半導体チップの素子形成部位１１に接合し
た後に、当該側壁を除去する。
【００２７】以上説明したように、本実施形態によれ
ば、第１の半導体チップ１８と第２の半導体チップ１２
とを接合するとともに、及び第１の半導体チップ１８上
に延在してなる配線群１６を連続した一工程で単一のメ
ッキ膜からメッキ形成するため、比較的低温の条件で圧
力を印加することなく第１の半導体チップ１８に第２の
半導体チップ１２を搭載することができる。従って、製
造工程を簡素化し、工程時間を短縮させてコストの低減
を図るとともに、引き出し配線２１，２２等の微細構造
の損壊（断線等）を防止し、絶縁膜２へのダメージを抑
え、伝送特性の向上を容易且つ確実に実現する半導体パ
ッケージを提供することが可能となる。
【００２８】−変形例− ここで、本実施形態の変形例について説明する。この変
形例では、本実施形態と同様に半導体チップ上に他の半
導体チップが搭載されてなる半導体パッケージを開示す
るが、両半導体チップの接合形態が若干異なる点で相違
する。
【００２９】図１０は、本実施形態の変形例による半導
体パッケージの製造方法のうち、主要工程のみを示す概
略断面図である。先ず、本実施形態の図１〜図４とほぼ
同様の工程を行う。ここで本実施形態とは異なり、図１
０（ａ）に示すように、半導体基板１における電解メッ
キ時の給電用の電極となる導電層６上に接続用のパッド
電極３１が形成されており、少なくともパッド電極３１
を露出させるように開口する形状のレジストパターン３
２を形成する。
【００３０】そして、各第１の半導体チップの素子形成
部位１１ごとに、第２の半導体チップ１２を接続する。
第２の半導体チップ１２には所定の半導体素子が形成さ
れており、第１の半導体チップとの接続用のパッド電極
１３及び仮固定用の接着用樹脂１４が設けされている。
このパッド電極１３には、パッド電極１３を覆うように
バンプ３３を予め形成しておく。
【００３１】この第２の半導体チップ１２を、各第１の
半導体チップの素子形成部位１１との整合位置で対向さ
せ、素子形成部位１１上のレジストパターン３２に接着
用樹脂１４を接着することにより、第１の半導体チップ
の素子形成部位１１に第２の半導体チップ１２を仮固定
する。
【００３２】続いて、第１の半導体チップの素子形成部
位１１に設けられた導電層６を給電用の電極として例え
ば５０℃〜８０℃の温度条件で電解メッキ処理を行う。
このとき形成するメッキ膜としては、電気的特性を考慮
したＣｕ層、バリアメタルとしてのＮｉ層、外部実装端
子との接着性に優れたＡｕ層等で構成される。導電層６
のみで電気的特性の確保が担保されるのであれば、メッ
キ膜をＣｕ層を省いた構造としても良い。
【００３３】当該電解メッキ処理により、図１０（ｂ）
に示すように、レジストパターン３２の開口を埋め込
み、上下の各バンプ１３，３１を覆う単一のメッキ膜か
らなる配線３４を形成する。
【００３４】そして、図１０（ｃ）に示すように、灰化
処理等によりレジストパターン３２を除去する。このと
き、レジストパターン３２と接着していた接着用樹脂１
４は例えば第２の半導体チップ１２上に残存する。
【００３５】しかる後、不要な導電膜６の除去、ハンダ
ボールを用いた外部接続端子の形成等を経て、半導体パ
ッケージを完成させる。
【００３６】以上説明したように、本変形例によれば、
第１の半導体チップ１８と第２の半導体チップ１２とを
接合する配線３４を連続した一工程で単一のメッキ膜か
らメッキ形成するため、比較的低温の条件で圧力を印加
することなく第１の半導体チップ１８に第２の半導体チ
ップ１２を搭載することができる。従って、製造工程を
簡素化し、工程時間を短縮させてコストの低減を図ると
ともに、微細構造の損壊（断線等）を防止し、絶縁膜２
へのダメージを抑え、伝送特性の向上を容易且つ確実に
実現する半導体パッケージを提供することが可能とな
る。
【００３７】以下、本発明の諸態様を付記としてまとめ
て記載する。
【００３８】（付記１）第１の半導体チップと、前記第
１の半導体チップ上に搭載されてなる第２の半導体チッ
プと、前記第１の半導体チップと前記第２の半導体チッ
プとを電気的に接続するとともに、前記第１の半導体チ
ップの素子形成面上で延在する形状の単一の導電膜とを
含むことを特徴とする半導体装置。
【００３９】（付記２）前記導電膜はメッキ膜であるこ
とを特徴とする付記１に記載の半導体装置。
【００４０】（付記３）前記導電膜は、前記第１の半導
体チップの引き出し配線を兼ねていることを特徴とする
付記１又は２に記載の半導体装置。
【００４１】（付記４）前記第２の半導体チップの前記
第１の半導体チップとの対向面に、前記両半導体チップ
を仮固定した際に用いられた接着用樹脂が残存すること
を特徴とする付記１〜３のいずれか１項に記載の半導体
装置の製造方法。
【００４２】（付記５）第１の半導体チップ上に第２の
半導体チップが搭載されてなる半導体装置の製造方法で
あって、前記第１の半導体チップの素子形成面と、前記
第２の半導体チップの素子形成面とを対向させて仮固定
する工程と、前記第１の半導体チップと前記第２の半導
体チップとを電気的に接続するとともに、前記第１の半
導体チップの前記素子形成面上で延在する形状の単一の
導電膜を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
【００４３】（付記６）前記導電膜を、前記第１の半導
体チップの引き出し配線と、前記第２の半導体チップへ
の接続部とを含む形状に一体形成することを特徴とする
付記５に記載の半導体装置の製造方法。
【００４４】（付記７）前記第１の半導体チップと前記
第２の半導体チップとの間に圧力を印加することなく、
前記仮固定により規制された状態で前記導電膜を形成す
ることを特徴とする付記５又は６に記載の半導体装置の
製造方法。
【００４５】（付記８）前記導電膜をメッキ法により形
成することを特徴とする付記５〜７のいずれか１項に記
載の半導体装置の製造方法。
【００４６】（付記９）前記導電膜をするに際して、前
記第１の半導体チップ上に前記引き出し配線形状に開口
したマスクを形成し、前記マスクの前記開口を埋め込み
前記第２の半導体チップと接続するように前記導電膜を
メッキ形成することを特徴とする付記８に記載の半導体
装置の製造方法。
【００４７】（付記１０）前記メッキ法が電解メッキ法
又は無電解メッキ法であることを特徴とする付記８又は
９に記載の半導体装置の製造方法。
【００４８】（付記１１）前記仮固定を接着用樹脂を用
いて行うことを特徴とする付記５〜１０のいずれか１項
に記載の半導体装置の製造方法。
【００４９】（付記１２）複数の前記第１の半導体チッ
プが半導体基板に形成された状態で、前記各第２の半導
体チップを搭載することを特徴とする付記５〜１１のい
ずれか１項に記載の半導体装置の製造方法。
【００５０】
【発明の効果】本発明によれば、半導体チップを積層し
てなる半導体装置において、製造工程を簡素化し、工程
時間を短縮させてコストの低減を図るとともに、配線の
断線を防止し、伝送特性の向上を容易且つ確実に実現す
ることを可能とする信頼性の高い半導体装置が実現す
る。
【図面の簡単な説明】
【図１】本実施形態による半導体パッケージの製造方法
を工程順に示す模式図である。
【図２】図１に引き続き、本実施形態による半導体パッ
ケージの製造方法を工程順に示す模式図である。
【図３】図２に引き続き、本実施形態による半導体パッ
ケージの製造方法を工程順に示す模式図である。
【図４】図３に引き続き、本実施形態による半導体パッ
ケージの製造方法を工程順に示す模式図である。
【図５】図４に引き続き、本実施形態による半導体パッ
ケージの製造方法を工程順に示す模式図である。
【図６】図５に引き続き、本実施形態による半導体パッ
ケージの製造方法を工程順に示す模式図である。
【図７】図６に引き続き、本実施形態による半導体パッ
ケージの製造方法を工程順に示す模式図である。
【図８】図７に引き続き、本実施形態による半導体パッ
ケージの製造方法を工程順に示す模式図である。
【図９】図８に引き続き、本実施形態による半導体パッ
ケージの製造方法を工程順に示す模式図である。
【図１０】本実施形態の変形例による半導体パッケージ
の製造方法のうち、主要工程のみを示す概略断面図であ
る。
【符号の説明】
１ 半導体基板 ２ 絶縁膜 ３，１３，３１ パッド電極 ４ 溝 ５ 開口部 ６ 導電層 ７ フォトレジスト ８，３２ レジストパターン １１ 素子形成部位 １２ 第２の半導体チップ １４ 接着用樹脂 １５，３３ バンプ １６ 配線群 １７ 外部接続端子 １８ 第１の半導体チップ ２１，２２ 引き出し配線 ２１ａ，２２ａ 端子形成部位 ３４ 配線

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１の半導体チップと、 前記第１の半導体チップ上に搭載されてなる第２の半導
    体チップと、 前記第１の半導体チップと前記第２の半導体チップとを
    電気的に接続するとともに、前記第１の半導体チップの
    素子形成面上で延在する形状の単一の導電膜とを含むこ
    とを特徴とする半導体装置。
  2. 【請求項２】 前記導電膜はメッキ膜であることを特徴
    とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記導電膜は、前記第１の半導体チップ
    の引き出し配線を兼ねていることを特徴とする請求項１
    又は２に記載の半導体装置。
  4. 【請求項４】 第１の半導体チップ上に第２の半導体チ
    ップが搭載されてなる半導体装置の製造方法であって、 前記第１の半導体チップの素子形成面と、前記第２の半
    導体チップの素子形成面とを対向させて仮固定する工程
    と、 前記第１の半導体チップと前記第２の半導体チップとを
    電気的に接続するとともに、前記第１の半導体チップの
    前記素子形成面上で延在する形状の単一の導電膜を形成
    する工程とを含むことを特徴とする半導体装置の製造方
    法。
  5. 【請求項５】 前記導電膜を、前記第１の半導体チップ
    の引き出し配線と、前記第２の半導体チップへの接続部
    とを含む形状に一体形成することを特徴とする請求項４
    に記載の半導体装置の製造方法。
  6. 【請求項６】 前記第１の半導体チップと前記第２の半
    導体チップとの間に圧力を印加することなく、前記仮固
    定により規制された状態で前記導電膜を形成することを
    特徴とする請求項５又は６に記載の半導体装置の製造方
    法。
  7. 【請求項７】 前記導電膜をメッキ法により形成するこ
    とを特徴とする請求項４〜６のいずれか１項に記載の半
    導体装置の製造方法。
  8. 【請求項８】 前記導電膜をするに際して、前記第１の
    半導体チップ上に前記引き出し配線形状に開口したマス
    クを形成し、前記マスクの前記開口を埋め込み前記第２
    の半導体チップと接続するように前記導電膜をメッキ形
    成することを特徴とする請求項７に記載の半導体装置の
    製造方法。
  9. 【請求項９】 前記仮固定を接着用樹脂を用いて行うこ
    とを特徴とする請求項４〜８のいずれか１項に記載の半
    導体装置の製造方法。
  10. 【請求項１０】 複数の前記第１の半導体チップが半導
    体基板に形成された状態で、前記各第２の半導体チップ
    を搭載することを特徴とする請求項４〜９のいずれか１
    項に記載の半導体装置の製造方法。
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