FR2856193A1 - Tranche soi et procede de preparation - Google Patents
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Abstract
L'invention concerne une tranche SOI, comprenant un support en silicium, une couche isolante électrique présentant une conductibilité thermique d'au moins 1,6 W/(Km) et une couche de silicium monocristallin d'une épaisseur de 10 nm à 10 m avec un écart standard d'au maximum 5 % de l'épaisseur moyenne de couche et une densité 0,5 défauts HF/cm2.L'invention concerne aussi un procédé pour la préparation d'une telle tranche SOI, où une tranche de support en silicium est reliée à une tranche donneuse par l'intermédiaire d'une couche de la matière isolante électrique déposée auparavant. La tranche donneuse porte une couche donatrice de silicium monocristallin présentant une concentration en lacunes d'au maximum 1012/cm3 et en agglomérats de lacunes d'au maximum 105/cm3. Après avoir relié les tranches, on réduit l'épaisseur de la tranche donneuse de façon telle qu'il se forme à partir de la couche donatrice une couche de silicium monocristallin ayant les propriétés conformes à l'invention, qui est reliée à la tranche de support par l'intermédiaire de la couche en matière isolante électrique.
Description
L'objet de l'invention est une tranche SOI,
comprenant un support en silicium, une couche isolante électrique présentant une conductibilité thermique élevée et une couche de silicium présentant une faible 5 densité de défauts et une homogénéité élevée dans l'épaisseur de couche, ainsi qu'un procédé pour la préparation de la tranche SOI.
Les tranches SOI ("Silicon on Insulator") sont constituées en règle générale par trois couches: une 10 tranche de silicium présente sur le côté face, qui représente la couche la plus basse, d'abord une couche isolante électrique, par exemple en dioxyde de silicium. Sur cette couche se trouve une couche mince de silicium monocristallin, dans laquelle sont 15 préparés ultérieurement les composants électriques.
Mais on connaît aussi des tranches SOI constitués par deux couches seulement. Ceux-ci sont constitués par un support isolant électrique, par exemple de verre ou de saphir, et une couche mince de silicium. Pour la 20 préparation des composants dans les largeurs des masques à prévoir, en particulier pour la technologie "fully-depleted" (dans ce contexte, la zone de dépletion des transistors est égale à l'épaisseur de la couche de silicium monocristallin), la couche de 25 silicium monocristallin doit être très mince, c'est-àdire présenter une épaisseur de 0,1 pm ou moins.
La couche isolante usuellement employée de dioxyde de silicium comporte l'inconvénient d'une basse conductibilité thermique, seulement d'environ 30 1,40 W/(Km). Ainsi, la chaleur dégagée au cours de la commutation des composants ne peut être évacuée vers le bas dans une mesure suffisante, de sorte qu'il se forme des sites avec des températures localement élevées (en anglais "hot spots"), qui réduisent la 35 capacité de rendement des composants, leur cadence du processeur maximale possible, ainsi que leur stabilité à long terme (en anglais "reliability").
Par conséquent, de nombreux efforts ont été déployés en vue de rendre utilisables dans la technologie SOI des matériaux isolants électriques présentant une conductibilité thermique plus élevée. 5 Par exemple, on peut employer le saphir (oxyde d'aluminium, A1203) comme matériau de support pour la couche mince de silicium ("silicon on sapphire", SOS).
La conductibilité thermique d'a-oxyde d'aluminium de 30 W/(Km) est nettement supérieure à celle du dioxyde 10 de silicium. Les inconvénients de cette structure sont, en dehors de la préparation coûteuse, les constantes de réseau du silicium et du saphir qui présentent une différence d'environ 10 %, ainsi que la différence dans les coefficients de dilatation 15 thermique (Si: 3,8-10-8/K; A1203: 9,2-10-8/K). Cela conduit, par exemple dans le procédé d'hétéroépitaxie, au côté des défauts de contamination et des défauts d'autodopage par l'aluminium, à des défauts cristallographiques (dislocations, formation de structures doubles, défauts d'empilement), que l'on ne peut éliminer que partiellement dans le procédé de réparation ultérieur par traitement thermique. Des non-homogénéités verticales du film et des contraintes latérales dans l'interface de silicium-oxyde 25 d'aluminium conduisent à la dégradation de la mobilité des porteurs de charge. Pour cette raison, on n'utilise pas SOS dans la micro-électronique ultrarapide, mais plutôt dans les applications résistantes au rayonnement. Un autre inconvénient 30 réside dans le fait que la couche de silicium ne peut pas être électriquement influencée par le bas, car le support est constitué dans toute son épaisseur par l'oxyde d'aluminium isolant électrique.
Ce dernier inconvénient n'est pas représenté par 35 les tranches SOI constituées par trois couches qui présentent un support en une matière semi-conductrice, une couche isolante électrique et une couche de matière semi-conductrice qui se trouve par dessus la couche isolante électrique.
Le fascicule de brevet JP01-315129 décrit une tranche SOI qui est constituée par un support en 5 silicium, une couche isolante d'oxyde d'aluminium et une couche mince de silicium. Les fascicules de brevets JP03-069144 et JP03-069145 décrivent la préparation d'une couche isolante d'oxyde de magnésium-aluminium (spinelle, MgAl204) sur un support 10 en silicium. Le fascicule de brevet JP09-162088 divulgue que l'a- et le yoxyde d'aluminium (A1203), l'oxyde de magnésium-aluminium (MgAl204), l'oxyde de cérium (CeO) et le fluorure de calcium (CaF) peuvent servir de couche isolante entre un support en silicium 15 et une couche mince de silicium. On prépare la couche isolante par déposition en phase gazeuse sous pression réduite (en anglais "low pressure chemical vapour deposition", LPCVD) ou par épitaxie par faisceau moléculaire (en anglais "molecular beam epitaxy", MBE) 20 sur un support en silicium. Ensuite on dépose par épitaxie une couche de silicium sur la couche isolante. Alternativement, on peut aussi préparer la couche de silicium de façon telle qu'une autre tranche de silicium soit reliée à la couche isolante et 25 ensuite on ajuste l'épaisseur de couche voulue par ponçage et polissage.
Selon les publications citées, les tranches SOI ne sont cependant appropriées que sous certaines conditions pour la préparation de composants 30 électroniques tels que des microprocesseurs, des composants de stockage pour ordinateurs portables ou puces pour des applications de télécommunications, car leurs rendements dans la préparation de composants électroniques sont faibles.
Il existe donc le problème de préparer une tranche SOI qui présente une couche isolante électrique présentant une conductibilité thermique élevée et qui garantit un rendement plus élevé dans la préparation ultérieure de composants électroniques.
Ce problème a été résolu à l'aide d'une tranche SOI comprenant un support en silicium, sur au moins 5 une surface du support au moins une couche isolante électrique présentant une conductibilité thermique d'au moins 1, 6 W/(Km) dans au moins un sens de direction dans l'espace et sur la couche isolante électrique une couche de silicium monocristallin d'une 10 épaisseur dans le domaine de 10 nm à 10 pm avec un écart standard d'au maximum 5 % de l'épaisseur de couche moyenne et d'une densité de 0,5 défauts HF/cm2.
On peut utiliser en tant que matières pour la couche isolante électrique tous les composés, qui 15 agissent à la fois comme isolant électrique et présentent une conductibilité thermique d'au moins 1,6 W/(Km) dans au moins un sens de direction dans l'espace. Les matières isotropes présentent dans tous les sens de direction dans l'espace la même 20 conductibilité thermique, les matières anisotropes peuvent présenter dans les sens de direction dans l'espace différents des valeurs de conductibilité thermique différentes. Conformément à l'invention, il est suffisant que la valeur minimale indiquée soit 25 atteinte ou dépassée dans un sens de direction dans l'espace. Des matières appropriées sont, par exemple, le silicate de zirconium (Zr[SiO4]), le titanate de baryum (BaTiO3) et l'oxyde de zirconium (ZrO3). On préfère des matières présentant des conductibilités 30 thermiques d'au moins 9 W/(Km), comme par exemple l'oxyde d'aluminium (A1203), l'oxyde de magnésium (MgO), l'oxyde de magnésium-aluminium (MgAl2O4) , l'oxyde de thorium (ThO2), le nitrure de bore (BN), le carbure de bore (BCx) et le titanate de strontium 35 (SrTiO3). On préfère en particulier des matières présentant des conductibilités thermiques d'au moins 100 W/(Km), comme par exemple le diamant, le nitrure d'aluminium (AlN) et l'oxyde de beryllium (BeO). On peut aussi utiliser d'autres oxydes binaires et ternaires de formule générale AXByOn, A et B pouvant être des métaux, des amphotères ou métalloïdes, O 5 signifie l'oxygène, x, y et n sont des entiers positifs, y compris zéro dans le cas de x et y. Plus la conductibilité thermique de la couche isolante électrique est élevée, plus favorablement peut-on réduire les effets sur les composants, car on peut 10 réduire les dits "hot spots". Mais la condition de la propriété isolante électrique doit être garantie en permanence.
En plus de la conductibilité thermique élevée, les isolants électriques doivent satisfaire à la 15 condition de rester intacts à des températures de procédé nécessaires pour la préparation de composants électroniques. Ils doivent résister à des températures d'au moins 1000 C sans qu'ils subissent une dégradation, un changement de leur structure 20 cristalline ou une perte de leurs propriétés de conductibilité thermique ou d'isolant électrique. Ces conditions sont remplies, par exemple, par les matières explicitement citées ci-dessus. De cette façon les tranches SOI conformes à l'invention sont 25 appropriées pour le procédé CMOS ("complementary metal-oxide-semiconductor") qui requiert des températures jusqu'à 1000 C.
Les matières précitées pour la couche isolante n'exercent pas d'influence significative sur les 30 propriétés électriques de la couche de silicium déposé par-dessus. Elles sont inertes contre l'effet réducteur du silicium, c'est-à-dire ne forment pas de silicides et ne sont pas réduites non plus jusqu'au stade de métal pur.
L'épaisseur de la couche isolante électrique se trouve dans le domaine de 1 nm à 1 pm, en préférant des épaisseurs comprises entre 1 nm et 100 nm et en préférant en particulier les épaisseurs comprises entre 2 nm et 80 nm.
Les défauts dans la couche de silicium supérieure sont usuellement caractérisés par décapage 5 des défauts. Pour déterminer les défauts dits HF, on expose la tranche pendant 15 minutes à un mélange de HF/H20 (1:1). Pour déterminer les tranches dites Secco, on expose la tranche à un mélange K2Cr207/HF/H20 dans un rapport 44 g/1 kg/5 kg pendant une durée telle que 10 75 % de la couche mince de silicium soit décapés. Le taux de décapage Secco est connu et va de 2 à 2,5 nm/s, de sorte qu'on peut aisément adapter la durée de décapage à l'épaisseur de la couche de silicium. Après le décapage, on analyse les défauts sous microscope 15 Normarski et on les compte. La tranche SOI conforme à l'invention présente une densité d'au maximum 0,5 défauts HF/cm2. On préfère une tranche SOI, qui présente en même temps une densité d'au maximum 1,104 défauts Secco/cm2.
La tranche SOI conforme à l'invention porte pardessus la couche isolante électrique une mince couche de silicium monocristallin d'une épaisseur dans le domaine 10 nm à 10 pm avec un écart standard d'au maximum 5 % de l'épaisseur de couche moyenne.
La faible densité de défauts dans la couche de silicium conduit dans la préparation de composants à un rendement élevé en éléments aptes à fonctionner. Le faible écart standard de l'épaisseur de couche provoque de toute évidence une distribution étroite 30 des courbes caractéristiques du transistor, ce qui améliore à son tour le rendement en composants utilisables ainsi que leurs performances. Pour ces raisons, la tranche SOI conforme à l'invention est parfaitement appropriée pour la préparation de 35 composants électroniques de la dernière génération.
L'invention concerne aussi un procédé de préparation d'une tranche SOI, comprenant les étapes suivantes: - fourniture d'une tranche de support en silicium, - fourniture d'une tranche donneuse portant une couche donatrice superficielle de silicium mono5 cristallin dont l'épaisseur correspond à au moins l'épaisseur finale de la couche de silicium à préparer à partir de celle-ci, et qui présente une concentration en lacunes d'au maximum 1012/cm3 et en agglomérats de lacunes 10 d'au maximum 105/cm3, application d'une couche d'une matière isolante électrique présentant une conductibilité thermique d'au moins 1,6 W/(Km) dans au moins un sens de direction dans l'espace sur un côté de 15 la tranche de support et/ou sur le côté de la tranche donneuse qui porte la couche donatrice, ensuite liaison de la tranche de support et de la tranche donneuse de façon telle, que la face de 20 la tranche donneuse, qui porte la couche donatrice, soit reliée à la tranche de support par l'intermédiaire de la couche isolante électrique, et ensuite - réduction de l'épaisseur de la tranche donneuse de sorte qu'il se forme à partir de la couche donatrice une couche de silicium monocristallin présentant une épaisseur finale dans le domaine de 10 nm à 10 pm avec un écart standard d'au maximum 5 % de l'épaisseur de couche moyenne et 30 une densité d'au maximum 0,5 défauts HF/cm2, qui est relié à la tranche de support par l'intermédiaire de la couche en matière isolante électrique.
Le point de départ du procédé conforme à 35 l'invention est deux tranches, une tranche dite donneuse (en anglais "donor wafer") et une tranche dite de support (en anglais "handle wafer").
On peut utiliser en tant que tranche de support toute tranche de silicium de diamètres quelconques (par exemple 3", 4", 5", 6", 8", 12" ou plus), qui sont polycristallins ou, de préférence, monocristallins. La tranche de support peut être dopée, par exemple par un ou plusieurs éléments électriquement actifs comme le bore, l'aluminium, le gallium, le phosphore, l'arsenic ou l'antimoine. Il peut être aussi dopé par d'autres éléments 10 supplémentaires, comme le germanium, l'azote ou le carbone, afin de créer une adaptation du réseau cristallin entre la tranche de support et la couche isolante électrique. Par ailleurs, on peut augmenter la résistance mécanique de la couche de support contre 15 les dislocations et les déplacements l'aide d'un codopage (par exemple par l'azote en une concentration dans le domaine de 1.1014/cm3 à 1-1016 /cm3). On utilise de manière particulièrement préférée des tranches de silicium hautement dopées par le carbone, l'azote ou 20 le bore.
Conformément à l'invention, on utilise en tant que tranche donneuse une tranche munie d'une couche donatrice superficielle de silicium monocristallin, l'épaisseur de la couche donatrice correspond au moins 25 à l'épaisseur finale de la couche de silicium à obtenir à partir de celleci. La couche donatrice est essentiellement exempte de lacunes et d'agglomérats de lacunes (dits COP). Cela signifie dans le sens de l'invention que la concentration en lacunes est d'au 30 maximum 1012/cm3 et la concentration en agglomérats de lacunes d'au maximum 105/cm3. La couche donatrice se trouve sur la surface de la tranche donneuse qui est reliée à la tranche de support par l'intermédiaire de la couche isolante électrique. On peut utiliser en 35 tant que tranche donneuse, par exemple, une tranche dont la couche donatrice est une couche de silicium épitaxiale. La couche épitaxiale ne présente pas de lacunes ou d'agglomérats de lacunes en raison de la faible vitesse de déposition au cours du processus d'épitaxie. De même, on peut utiliser aussi une tranche de silicium, que l'on débarrasse de lacunes et 5 d'agglomérats de lacunes par un traitement thermique soit sur la surface soit dans la totalité de son volume comme décrit par exemple par le fascicule de brevet EP829559A1. On peut aussi utiliser une tranche de silicium comme tranche donneuse que l'on prépare à 10 partir d'un monocristal exempt de lacunes. On peut préparer de tels monocristaux de silicium à l'aide d'un procédé de tirage au creuset de Czochralski, les conditions exactement définies telles que décrites, par exemple, par les fascicules de brevets DE4414947A1 15 et EP866150A1, devant être respectées au cours du tirage du cristal. La condition essentielle de la préparation de monocristaux de silicium exempts de lacunes est la satisfaction à l'inéquation v/G < 1/34- 10-3 cm2/(minK), v étant la vitesse de croissance 20 et G le gradient de température axial à l'interface des phases liquide/solide.
On peut utiliser en tant que tranche donneuse n'importe quelle tranche de diamètre quelconque (par exemple 3", 4", 5", 6", 8", 12" ou supérieurs, le 25 diamètre étant de préférence identique à celui de la tranche de support), qui porte une couche donatrice de silicium monocristallin exempt de lacunes et d'agglomérats de lacunes. La tranche donneuse peut être, par exemple, une tranche de silicium 30 monocristallin. Mais elle peut aussi présenter plusieurs couches, o au moins la couche donatrice est constituée par du silicium monocristallin. La tranche de silicium ou au moins la couche donatrice peuvent être dopées, par exemple d'un ou plusieurs éléments 35 électriquement actifs comme le bore, l'aluminium, la gallium, le phosphore, l'arsenic ou l'antimoine, y compris également le silicium hautement dopé. Il peut être dopé par d'autres éléments également comme le germanium, l'azote ou le carbone, afin de créer une adaptation du réseau entre la couche donatrice et la couche isolante électrique.
Conformément à l'invention, on produit d'abord à la surface de la tranche donneuse, qui porte la couche donatrice, ou au moins sur une face de la tranche de support, une couche d'une matière isolant électrique, par exemple au moyen de la technique de déposition en 10 phase vapeur connue dans l'état de la technique, par exemple en utilisant un canon à électrons dit "Telefocus-Gun". La description de l'appareil et du mode opératoire se trouvent dans le "Handbook of deposition technologies for films and coatings", 15 Bunshah, R. F., Noyes Publications, New Jersey (1994), 2nd ed., pages 184ss, 134ss. L'épaisseur de couche de la matière isolante électrique se trouve dans le domaine de 1 nm à 1 pm, les épaisseurs de couche comprises entre 1 nm et 100 nm étant préférées et de 20 manière particulièrement préférés entre 2 nm et 80 nm.
Par ailleurs, on peut aussi employer n'importe quel autre procédé de déposition comme, par exemple APCVD (atmospheric pressure chemical vapour deposition), LPCVD (low pressure chemical vapour 25 deposition), MBE (molecular beam epitaxy) ou ALD (atomic layer deposition). Le procédé optimal pour la déposition dépend des propriétés de la matière isolante électrique et il est choisi de façon adéquate. Le manuel précité "Handbook of deposition 30 technologies for films and coatings" donne quels sont les procédés à appliquer de préférence à quelles substances. Pour AlN, par exemple, on peut appliquer le procédé LPCVD ou aussi le procédé PECVD (plasma enhanced chemical vapour deposition).
On peut modifier le procédé conforme à l'invention de façon telle qu'on produise d'abord sur une des tranches de silicium ou sur les deux, par 1l oxydation thermique, une très mince couche de dioxyde de silicium d'une épaisseur inférieure à 5 nm. La matière isolante électrique est soit déposée sur le dioxyde de silicium, soit sur la tranche non munie 5 d'une couche de dioxyde de silicium. D'autres variantes résultent d'une combinaison de plusieurs couches, dont cependant au moins une doit être une couche isolante électrique.
Ensuite on relie la tranche de support à la tranche donneuse ("bonding") de façon telle que la tranche donneuse soit reliée par le côté exempt de lacunes et d'agglomérats de lacunes à la tranche de support au moyen de la couche isolante électrique. Si l'on ne pourvoit qu'un seul côté de la tranche de 15 support d'une couche isolante électrique, celle-ci est reliée au côté exempt de lacunes et d'agglomérats de lacunes de la tranche donneuse. Si les deux tranches sont pourvues d'une couche isolante électrique, on relie les deux tranches l'une à l'autre au moyen de la 20 couche isolante électrique. La liaison des deux tranches est réalisée de préférence à l'aide d'un bonder disponible dans le commerce.
Dans la dernière étape, on réduit l'épaisseur de la tranche donneuse de façon telle, qu'il se forme à 25 partir de la tranche donneuse une couche de silicium présentant une épaisseur finale dans le domaine de 10 nm à 10 pm avec un écart standard d'au maximum 5 % de l'épaisseur moyenne de couche et présentant une densité de 0,5 défauts HF/cm2. En tant que dernière 30 étape, on effectue de préférence un polissage comme décrit, par exemple par le fascicule de brevet EP905767A1.
De préférence on soumet la tranche après la liaison à la tranche de support et à la tranche 35 donneuse à un traitement thermique ("BondAnneal") à une température comprise entre 1000 C et 1200 C, afin d'améliorer les propriétés de l'interface entre les deux tranches reliées. Ce traitement à haute température conduit aussi à un frittage partiel de la couche isolante électrique, de sorte que ses propriétés s'améliorent. On peut mettre en oeuvre le 5 "Bond-Anneal" soit avant soit après l'étape dans laquelle l'épaisseur finale de la tranche donneuse est réduite à l'épaisseur voulue de la couche de silicium.
On préfère en particulier réduire l'épaisseur de la tranche donneuse par séparation le long d'une 10 couche de séparation préparée dans la tranche donneuse.
On peut préparer la couche de séparation, par exemple, par implantation d'ions, par exemple d'ions hydrogène, comme décrit par le fascicule de brevet 15 EP533551A1. On peut appliquer la couche isolante électrique soit avant soit après l'implantation à la tranche donneuse ou, indépendamment, à la tranche de support. On met en ouvre la séparation le long de la couche de séparation après la liaison des deux 20 tranches, par exemple par un traitement thermique (dit "Split-Anneal") à une température de 300 à 500 C.
Mais on peut aussi préparer la couche de séparation comme décrit par le fascicule de brevet DE10131249A1 de façon telle qu'une tranche de silicium 25 présentant des creux réalisés à la surface de façon appropriée soit soumis à un traitement thermique qui conduit à une fermeture de la surface et à la formation de vides sous la surface. La couche de séparation est définie dans ce cas par une couche de 30 vides. La tranche donneuse doit être dans ce procédé également exempt de lacunes et d'agglomérats de lacunes dans le sens de l'invention. Dans ce procédé, on dépose la couche isolante électrique de préférence à la tranche de support. Après la liaison des deux 35 tranches de silicium, on effectue le clivage sur la couche de séparation définie par les vides, par exemple à l'aide d'un traitement thermique, mécanique ou chimique. Des procédés appropriés sont décrits par le fascicule de brevet DE10131249A1.
Dans la mise en oeuvre du procédé conforme à l'invention, l'effet suivant est apparu de manière 5 tout à fait surprenante et inattendue: si l'on emploie une tranche donneuse, qui ne présente ni de lacunes ni d'agglomérats de lacunes (COP) au moins dans la couche donatrice de silicium monocristallin, et l'on relie à une tranche de support par 10 l'intermédiaire d'une couche isolante électrique présentant une conductibilité thermique élevée, ensuite on peut réduire les tranches reliées par polissage ou autres procédés de lissage à une épaisseur de couche très homogène. De toute évidence, 15 l'effet d'équilibrage de la température de la couche d'isolation conjointement avec l'absence de lacunes de la couche de silicium conduit à une configuration qui provoque aussi bien dans le "Split-Anneal" qu'une abrasion très homogène dans le polissage. En tant que 20 résultat, on obtient une tranche SOI, dont la couche isolante électrique possède une très bonne conductibilité thermique et dont la mince couche de silicium présente en même temps une faible densité de défauts et une homogénéité de l'épaisseur de couche 25 élevée. La densité des défauts HF est inférieure à 0,5/cm2 et la densité des défauts Secco est inférieure à 1.104/cm2. L'écart standard de l'épaisseur de couche moyenne s'élève à maximum 5 %.
Un mode de réalisation préféré de l'invention 30 est expliqué ci-après sur l'exemple de l'oxyde de béryllium en tant que matière isolante électrique, le procédé général n'étant pas limité à l'oxyde de béryllium: On utilise en tant que tranche donneuse une 35 tranche de silicium qui est obtenu à partir d'un monocristal exempt de lacunes. On prépare le monocristal exempt de lacunes par un procédé de tirage au creuset de Czochralski, l'inéquation v/G < 1,34-10-3 cm2/(minK) devant être satisfaite au cours du tirage du cristal.
On dépose sur la tranche donneuse par 5 vaporisation une couche d'oxyde de béryllium (BeO). On choisit pour la vaporisation à l'aide du canon à électrons "Telefocus-Gun" en tant que température de vaporisation une température de 2400 C à 2700 C. En tant que matière de creuset, on utilise le tungstène, 10 qui est résistant aussi bien contre le BeO, que contre la fusion. On produit une couche de BeO d'une épaisseur de 50 nm.
Par la suite, on implante de l'hydrogène dans la tranche comme décrit par le fascicule de brevet 15 EP533551A1 et on le relie à une seconde tranche de silicium, la tranche de support. Ensuite on applique un traitement thermique ("Split-Anneal") à 450 C. Ce faisant, la tranche donneuse est clivée sur la couche de séparation définie par l'implantation d'hydrogène 20 de sorte que la tranche de support porte une couche de matière isolante électrique conductrice de chaleur et par dessus celle-ci, une couche de silicium. Le reste de la tranche donneuse est enlevée par clivage par "Split-Anneal".
Ensuite la tranche est soumise à un autre traitement thermique ("BondAnneal") à 1100 C, en vue d'améliorer les propriétés de l'interface entre la couche de silicium et la couche d'isolation électrique. Ce traitement thermique à haute 30 température conduit aussi à un frittage partiel de la couche de BeO, de sorte que ses propriétés seront améliorées.
Ensuite on effectue un polissage du côté de la tranche qui porte la couche mince de silicium selon le 35 procédé décrit par le fascicule de brevet EP905767A1.
La tranche SOI ainsi préparée présente une densité de défauts HF de 0,3 /cm2 et de défauts Secco de O,7,104/cm2 L'écart standard de l'épaisseur de couche moyenne est de 4 %.
Claims (10)
1. Tranche SOI, comprenant un support en silicium, par-dessus au moins une surface du support au moins une couche isolante électrique 5 présentant une conductibilité thermique d'au moins 1,6 W/(Km) dans au moins un sens de direction dans l'espace et par-dessus la couche isolante électrique une couche de silicium monocristallin présentant une épaisseur dans le domaine de 10 nm à 10 lm avec un 10 écart standard d'au maximum 5 % de l'épaisseur moyenne de couche et une densité d'au maximum 0,5 défauts HF/cm2.
2. Tranche SOI selon la revendication 1, caractérisée par une densité d'au 15 maximum 1.104 défauts Secco/cm2.
3. Tranche SOI selon l'une des revendications 1 ou 2, caractérisée en ce que la couche isolante électrique présente une conductibilité thermique d'au moins 9 W/(Km).
4. Tranche SOI selon la revendication 3, caractérisée en ce que la couche isolante électrique présente une conductibilité thermique d'au moins 100 W/(Km).
5. Tranche SOI selon l'une des 25 revendications 1 à 4, caractérisée en ce que la couche isolante électrique est constituée par au moins deux couches de matières isolantes électriques différentes.
6. Procédé pour la préparation d'un tranche SOI comprenant les étapes suivantes: - fourniture d'une tranche de support en silicium, - fourniture d'une tranche donneuse portant une couche donatrice superficielle de silicium monocristallin, dont l'épaisseur correspond à au moins l'épaisseur finale de la couche de 35 silicium à préparer à partir de celle-ci et qui présente une concentration en lacunes d'au maximum 1012/cm3 et en agglomérats de lacunes d'au maximum 105/cm3, - déposition d'une couche d'une matière isolante électrique présentant une conductibilité thermique d'au moins 1,6 W/(Km) dans au moins un sens de direction dans l'espace sur un côté de la tranche de support et/ou sur le côté de la tranche donneuse qui porte la couche donatrice, ensuite liaison de la tranche de support et de la tranche donneuse de façon telle, que la face de la tranche donneuse, qui porte la couche donatrice, soit reliée à la tranche de support par l'intermédiaire de la couche isolante 15 électrique, et ensuite - réduction de l'épaisseur de la tranche donneuse de sorte qu'il se forme à partir de la couche donatrice une couche de silicium monocristallin d'une épaisseur finale dans le domaine de 10 nm 20 à 10 pm avec un écart standard d'au maximum 5 % de l'épaisseur de couche moyenne et une densité de 0,5 défauts HF/cm2, qui est relié à la tranche de support au moyen de la couche de matière isolante électrique.
7. Procédé selon la revendication 6, caractérisé en ce que l'étape de réduction de l'épaisseur de la couche donatrice comprend une étape de polissage.
8. Procédé selon l'une des revendications 6 ou 7, caractérisé en ce qu'on prépare avant la liaison de la tranche donneuse et de la tranche de support une couche de séparation et que l'étape de réduction de l'épaisseur de la tranche donneuse comprend une étape, dans laquelle la tranche 35 donneuse est clivée le long de la couche de séparation.
9. Procédé selon la revendication 8, caractérisé en ce que la couche de séparation est produite par implantation d'hydrogène dans la couche donatrice.
10. Procédé selon l'une des revendications 8 ou 9, caractérisé en ce que le clivage est mis en ouvre au moyen d'un traitement thermique à une température dans le domaine de 300 à 500 C.
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