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CN1941063A - 移位寄存器以及具有该移位寄存器的显示装置 - Google Patents

移位寄存器以及具有该移位寄存器的显示装置 Download PDF

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CN1941063A
CN1941063A CNA2006101525943A CN200610152594A CN1941063A CN 1941063 A CN1941063 A CN 1941063A CN A2006101525943 A CNA2006101525943 A CN A2006101525943A CN 200610152594 A CN200610152594 A CN 200610152594A CN 1941063 A CN1941063 A CN 1941063A
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Abstract

本发明公开了一种移位寄存器，其包括多个级，彼此连接以顺序生成输出信号。每一个级均具有多个输出端，并且每一个输出端均连接到至少两条栅极线并将第一输出电压交替输出到至少两条栅极线，以导通薄膜晶体管。

Description

移位寄存器以及具有该移位寄存器的显示装置
本发明要求于2005年9月27日在韩国知识产权局提交的韩国专利申请第10-2005-0089827号中的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种移位寄存器以及具有该移位寄存器的显示装置。
背景技术
现在，广泛使用液晶显示器，作为各种平板显示器之一。液晶显示器具有包括场产生电极(例如，像素电极和共电极)的两个面板以及介于面板之间的液晶层。液晶显示器向场产生电极施加电压，以在液晶层中产生电场，从而确定液晶层中液晶分子的方向，该液晶分子的方向又依次确定入射光的偏振，从而显示图像。
液晶显示器装置还包括连接到像素电极的开关元件以及控制开关元件的多条信号线(例如，栅极线和数据线)，该信号线向像素电极施加电压。
信号线从单独设置的驱动装置接收信号，并通过开关元件将信号施加到像素。因此，为了驱动显示装置，驱动装置需要连接到显示装置，或者设置在显示装置上。然而，驱动装置相当大地增加了显示装置的制造成本。
发明内容
根据本发明的示例性实施例的移位寄存器包括多个级(stage)，其彼此连接并顺序生成输出信号。每一个级均具有第一和第二输出端，以交替输出第一输出电压。
根据本发明的示例性实施例的显示装置包括：基板；多条栅极线，形成在基板上；多条数据线，与栅极线交叉；多个薄膜晶体管，连接到栅极线和数据线；多个像素电极，连接到薄膜晶体管并呈矩阵排列，每一个像素电极均具有与栅极线平行的第一边以及短于第一边的与第一边相邻设置且平行于数据线的第二边；以及栅极驱动器，连接到栅极线。栅极驱动器包括多个级，其彼此连接，用于顺序生成输出信号，并且每一个级均包括多个输出端。每一个输出端均连接到至少两条栅极线，用于将第一输出电压交替地输出到至少两条栅极线，以使薄膜晶体管导通。
每一个级均包括输出电压发生器，用于响应于前级之一的输出起始信号或输出信号，生成第一输出电压，并且用于响应于后级之一的第一输出电压，生成不同于或者小于第一输出电压的第二输出电压。
每一个级均还可以包括输出转换单元，以将第一输出电压和第二输出电压交替输出到第一输出端和第二输出端。
输出转换单元可包括：第一晶体管，用于根据第一转换信号转换输出电压发生器的输出；以及第二晶体管，用于根据第二转换信号转换输出电压发生器的输出。
第一转换信号和第二转换信号可具有相反的相位。
输出转换单元还可以包括：第三晶体管，根据第二转换信号，将第二输出电压传输到第一输出端或将其与第一输出端截断；以及第四晶体管，根据第一转换信号，将第二输出电压传输到第二输出端或将其与第二输出端截断。
可以每1H为周期反转第一和第二转换信号。
可将在一列中的两个相邻像素电极连接到不同的数据线。
栅极驱动器可包括连接到不同栅极线的第一和第二移位寄存器，并且第一和第二移位寄存器的每一个均可以分别包括多个级中的第一和第二级。
附图说明
下面，描述的附图示出本发明的示例性实施例，并且与详细的描述一起用于解释本发明的原理，其中：
图1是根据本发明示例性实施例的液晶显示器的框图；
图2是在根据本发明示例性实施例的液晶显示器中的一个像素的等效电路示意图；
图3是示出图1中所示的栅极驱动器的实例的框图；以及
图4是示出图3中所示的一个级的实例的电路示意图。
具体实施方式
现在，将在下文中参照附图更全面的描述本发明，在附图中示出本发明的示例性实施例。然而，本发明可以多种不同的方式来实现而不局限于在此描述的实施例。相反地，所提供的这些示例性实施例，对本领域的技术人员来说，使得本发明充分公开并且完全覆盖本发明的范围。通篇中，相同的标号表示相同的元件。
应当理解，当提到元件“位于”另一个元件上时，是指其直接位于另一个元件上，或者也可能存在介于其间的元件。相反，当某个元件被提到“直接位于”另一个元件上时，意味着不存在介于其间的元件。如在文中使用的，术语“和/或”包括一个或多个关联的列出的项目的任一和全部组合。
应当理解，尽管在此可能使用术语第一、第二、第三等来描述不同的元件、部件、区域、层、和/或部分，但是这些元件、部件、区域、层、和/或部分并不局限于这些术语。这些术语仅用于将一个元件、部件、区域、层、或部分与另一个元件、部件、区域、层、或部分相区分。因此，在不背离本发明宗旨的情况下，下文所述的第一元件、组件、区域、层、或部分可以称为第二元件、部件、区域、层、或部分。
在此使用的术语仅用于描述特定实施例而不是限制本发明。正如在此使用的，单数形式的“一个”、“这个”也包括复数形式，除非文中有其它明确指示。应当进一步理解，当在本申请文件中使用术语“包含”和/或“包含”或者“包括”和/或“包括”时，是指存在所声称的特征、区域、整数、步骤、操作、元件、和/或部件，但是并不排除还存在或附加一个或多个其它的特征、区域、整数、步骤、操作、元件、部件、和/或其组合。
此外，在此可能使用诸如“下面的”、或“底部的”以及“上面的”、或“顶部的”的相关术语，以描述如图中所示的一个元件与另一元件的关系。应当理解，除图中所示的方位之外，相关术语将包括装置的不同方位。例如，如果翻转一个附图中的装置，则被描述为在其它元件“下部”面上的元件将被定位为在其它元件的“上部”面。因此，根据附图的特定方位，示例性术语“下面”包括在上面和在下面的方位。相似地，如果翻转一个附图中的装置，则被描述为在其它元件“下面”或“之下”的元件将被定位为在其它元件的“之上”。因此，示例性术语“下面”或“在...之下”可包括在上方和在下方的方位。
除非特别限定，在此所采用的所有的术语(包括技术和科技术语)具有与本发明所属领域的普通技术人员通常所理解的意思相同的解释。而该术语的进一步理解，例如，字典中通常采用的限定意思应该被解释为与相关技术上下文中的意思相一致，并且除非在此进行特别限定，其不应被解释为理想的或者过于正式的解释。
在此，参考作为本发明的理想实施例的示意图的横截示意图描述本发明的实施例。同样，可以预料诸如制造技术和/或公差可以导致示意图的变化。因此，本发明的实施例不应该被理解为局限于在此示出的特定形状，而且包括例如由于制造而导致的形状的偏差。例如，被显示或描述为平坦的区域，典型地可能具有粗糙和/或非线性特性。此外，所示的锐角可以为圆角。因此，在图中示出的区域实际上是示意性的，并且形状并不用于描述区域的准确形状，并且不用于限定本发明的范围。
现在，将参照图1和图2，描述根据本发明的示例性实施例的液晶显示器，作为显示装置的实例。
图1是根据本发明的示例性实施例的液晶显示器的框图。图2是在根据本发明示例性实施例的液晶显示器中的一个像素的等效电路示意图。
参照图1和图2，根据本发明示例性实施例的液晶显示器包括液晶面板组件300、一对栅极驱动器400L和400R、数据驱动器500、灰度电压发生器800、和信号控制器600。
在等效电路中，液晶面板组件300包括多条显示信号线以及多个像素PX，该像素连接到显示信号线并基本上呈矩阵状布置。在图2所示的结构中，液晶面板组件300包括下部面板100；上部面板200，与下部面板100相对；以及液晶层3，介于面板100和200之间。
信号线G1至G2n和D1至Dm包括多条栅极线G1至G2n，其传输选通信号(也称为“扫描信号”)；以及多条数据线D1至Dm，其传输数据信号。栅极线G1至G2n基本在行方向上延伸并基本上彼此平行，以及数据线D1至Dm基本在列方向上延伸并基本上彼此平行。
每一个像素PX(例如，连接到第i(其中，i＝1，2，...，和2n)条栅极线Gi和第j(其中，j＝1，2，...，和m)条数据线Dj的像素PX)均包括开关元件Q，连接到信号线Gi和Dj；以及液晶电容器Clc和存储电容器Cst，其连接到开关元件Q。参照图1，如图所示，可将一行中的两个相邻像素PX连接到不同的数据线D1至Dm。
开关元件Q是设置于下部面板100的三端子元件，例如，薄膜晶体管。开关元件Q具有连接到栅极线Gi的控制端、连接到数据线Dj的输入端、以及连接到液晶电容Clc和存储电容Cst的输出端。
液晶电容Clc具有两个端子，其包括下部面板100的像素电极191和上部电极200的共电极270。液晶层3介于两个电极191和270之间，作为电介质。将像素电极191连接到开关元件Q，并且与如图1所示的像素PX相同，在行方向上的像素电极191的长度比在列方向上的像素电极191的长度更长。例如，在行方向上的像素电极191的长度是在列方向上的像素电极191的长度的大约三倍(与图2所示的不同)。在上部面板200的整个表面上形成共电极270，并将共电压Vcom施加到共电极270。与图2不同，共电极270可设置在下部面板100上。在这种情况下，能够以线状或条状形成两个电极191和270中的至少一个。
通过将设置在下部面板100的像素电极191和单独信号线(未示出)与介于像素电极和信号线之间的绝缘体重叠，来形成辅助液晶电容器Clc的存储电容器Cst。诸如共电压Vcom的预定的电压被施加到单独信号线。可选地，可由通过绝缘体使像素电极191和前一栅极线Gi-1重叠，来形成存储电容器Cst。如果需要，可省略存储电容器Cst。
为了实现彩色显示，每一个像素PX唯一地表示原色之一(即，空间分割)，或者每一个像素PX顺序地轮流表示原色(即，时间分割)，从而将原色的空间或时间之和识别为期望的颜色。例如，原色可以是红色、绿色、和蓝色。
图2示出空间分割的实例。在该实例中，每一个像素PX均具有滤色器230，该滤色器在对应于像素电极191的上部面板200的区域中表示原色之一。与图2不同，滤色器230可形成在下部面板100的像素电极191之上或之下。再次参照图1，滤色器230可与像素电极191一样，在行方向上延伸。在一行像素中的滤色器230可表示相同的原色，并彼此连接以形成条纹。在列方向上，轮流排列表示不同原色的滤色器230。在这种情况下，在列方向上相邻的三个像素PX可形成作为图像的基本单元的点。
在液晶面板组件300上设置至少一个偏振器(未示出)。
再次参照图1，灰度电压发生器800生成两组与像素PX的透射率相关的(参考)灰度电压。两组(参考)灰度电压之一相对于共电压Vcom具有正值，另一组相对于共电压Vcom具有负值。
栅极驱动器400L和400R可分别靠近液晶(“LC”)面板组件300的左边和右边设置。左侧栅极驱动器400L可连接到奇数条栅极线G1、G3、...、G2n-1，右侧栅极驱动器400R可连接到偶数条栅极线G2、G4、...、G2n。栅极驱动器400L和400R可将作为栅极导通电压Von和栅极截止电压Voff组合的选通信号施加给栅极线G1至G2n。栅极驱动器400L和400R可与开关元件Q及信号线G1至G2n和D1至Dm一起集成到LC面板组件300上。然而，栅极驱动器400L和400R可包括设置在LC面板组件300上或者带载封装(“TCP”)类型的柔性印刷电路(“FPC”)膜上的至少一个集成电路(“IC”)芯片，该栅极驱动器附着到LC面板组件300。
数据驱动器500连接到LC面板组件300的数据线D1至Dm。数据驱动器500选取来自灰度电压发生器800的灰度电压，并将选取的灰度电压作为数据信号施加到数据线D1至Dm。数据驱动器500可包括设置在LC面板组件300上或者TCP类型的FPC膜(未示出)上的多个IC芯片，该数据驱动器附着到LC面板组件300。然而，当灰度电压发生器800提供有限数量的灰度电压，而不是全部灰度电压时，数据驱动器500划分灰度电压，以生成数据信号。
信号控制器600控制栅极驱动器400L和400R、数据驱动器500、和其他类似部件。
如上所述，因为排列像素PX使得它们的长边与行方向平行，所以与像素PX的长边与列方向平行的情况相比，减少了数据线D1至Dm的数量。因此，能够减少数据驱动IC芯片的数量。即使可增加栅极线G1至G2n的数量，栅极驱动器400L和400R能够集成到LC面板组件300中，因此能够降低生产成本。此外，即使当栅极驱动器400L和400R作为IC芯片被实现时，栅极驱动IC芯片不会比数据驱动IC芯片更贵，因此也能够降低生产成本。
现在，下面将进一步描述液晶显示器的操作。
信号控制器600从外部图像控制器(未示出)接收输入图像信号R、G、和B以及用于控制其显示的输入控制信号。输入图像信号R、G、和B包括关于像素PX的亮度信息。亮度具有预定数量的灰度等级，例如，1024(＝210)、256(＝28)、或64(＝26)灰度等级。例如，输入控制信号可以是垂直同步信号Vsync、水平同步信号Hsync、主时钟信号MCLK、和数据使能信号DE等。
根据输入控制信号和输入图像信号R、G、和B，信号控制器600处理输入图像信号R、G、和B，其适于LC面板组件300的操作条件，并生成栅极控制信号CONT1和数据控制信号CONT2。信号控制器600将栅极控制信号CONT1发送到栅极驱动器400L和400R，并将数据控制信号CONT2和处理过的图像信号DAT发送到数据驱动器500。信号控制器600的图像信号处理包括根据图1所示的像素PX的排列，重新排列输入图像信号R、G、和B。
栅极控制信号CONT1包括一对扫描起始信号，其提供开始扫描的指令；两对(例如，第一到第四)时钟信号，其控制栅极导通电压Von的输出周期；以及一对输出转换信号，其转换栅极导通电压Von的输出。栅极控制信号CONT1还可以包括输出使能信号OE，其限定栅极导通电压Von的持续时间。
数据控制信号CONT2包括水平同步起始信号STH，其通知开始向像素PX行传输数字图像信号DAT；加载信号LOAD，其指示将模拟图像信号施加到数据线D1至Dm；以及数据时钟信号HCLK。数据控制信号CONT2还可以包括反转信号RVS，其反转模拟数据信号的电压极性(例如，相对于共电压Vcom)。
响应于来自信号控制器600的数据控制信号CONT2，数据驱动器500从信号控制器600接收对于一行像素PX的数字图像信号DAT的数据包，将数字图像信号DAT转换成从灰度电压选取的模拟数据信号，并将模拟数据信号施加到数据线D1至Dm。
栅极驱动器400L和400R响应于来自信号控制器600的栅极控制信号CONT1，将栅极导通电压Von施加到栅极线G1至G2n，以导通连接到栅极线G1至G2n的开关元件Q。然后，通过导通的开关元件Q，将施加到数据线D1至Dm的数据信号施加给像素PX。
施加到像素PX的数据信号的电压和共电压之间的差被表示为像素PX的液晶电容器Clc两端的电压，被称为像素电压。根据像素电压的值来定向液晶电容器Clc中的液晶分子，并且分子的方向确定了穿过液晶层3的光的偏振。偏振器将光的偏振转换为光的透射，使得像素PX具有由图像信号DAT的灰度表示的亮度。
在每一个水平周期重复执行该过程，该水平周期也被称为“1H”并等于水平同步信号Hsync和数据使能信号DE的一个周期。以这种方式，栅极导通信号Von被顺序地施加到全部栅极线G1至G2n，并且数据信号被施加到全部像素PX，以显示一帧的图像。
如果一帧结束，则下一帧开始。控制施加到数据驱动器500的反转信号RVS，以反转对于每一个像素PX的数据信号极性(被称为“帧反转”)。也可以控制反转信号RVS，从而可周期地反转流入一条数据线的数据信号极性(例如，行反转或点反转)，或者可反转数据包中的数据信号极性(例如，列反转或点反转)。
如上所述，将在每一个像素列中的两个相邻像素PX连接到相对的数据线D1-Dm。此时，如果数据驱动器500执行列反转，则在列方向上的两个相邻像素PX和在行方向上的像素PX具有相反极性的像素电压。即，在LC面板组件300上显示的明显反转(apparentinversion)类型是点反转。
现在，将参照图3和图4，进一步地描述根据本发明示例性实施例的栅极驱动器。
图3是示出图1中所示的栅极驱动器的示例性实施例的框图。图4是示出图3中所示的示例性栅极驱动器的一个级的实例的电路示意图。
参照图3和图4，栅极驱动器400L和400R的每一个(例如，左侧栅极驱动器400L)包括多个级ST1、ST2、...，它们以级联的方式彼此连接，并顺序输出选通信号。级ST1、ST2、...中的每一个均接收栅极截止电压Voff、第一和第二时钟信号LCK1和LCK2、第一和第二转换信号VH1和VH2、以及初始化信号INT。全部级ST1、ST2、...均分别连接到栅极线。然而，可将未连接到任一栅极线的虚拟级(dummy stage)(未示出)添加到级联的级的布置的末端。
级ST1、ST2、...中的每一个均具有第一时钟端CK1、第二时钟端CK2、设置端S、复位端R、栅极电压端GV、帧复位端FR、第一转换端V1、第二转换端V2、第一和第二栅极输出端OUT1和OUT2、以及进位输出端OUT3。
在每一级中，例如，在第j级STj中，设置端S接收前级STj-1的进位输出，其被称为前级进位输出Cout(j-1)，并且复位端R接收后级STj+1的进位输出，其被称为后级进位输出Cout(j+1)。第一和第二时钟端CK1和CK2接收时钟信号LCK1和LCK2，栅极电压端GV接收栅极截止电压Voff，并且帧复位端FR接收初始化信号INT。第一和第二转换端V1和V2分别接收第一和第二转换信号VH1和VH2。第一和第二栅极输出端OUT1和OUT2分别输出第一和第二栅极输出Gout(4j-3)和Gout(4j-1)，并且进位输出端OUT3输出进位输出Cout(j)。最后一级的进位输出可提供给其他级中的每一个，作为初始化信号INT。
然而，在移位寄存器400L和400R的每一个中，第一级ST1在设置端S接收扫描起始信号LSTV，而不是前级的进位输出，并且最后一级可在复位端R接收扫描起始信号LSTV，而不是后级的栅极输出。当第j级STj的第一时钟端CK1接收第二时钟信号LCK2且第j级STj的第二时钟端CK2接收第一时钟信号LCK1时，与第j级STj相邻的第j-1和第j+1级STj-1和STj+1的每一个的第一时钟端CK1接收第一时钟信号LCK1，并且其第二时钟端CK2接收第二时钟信号LCK2。
第一和第二时钟信号LCK1和LCK2可具有等于栅极导通电压Von的高电平电压、或者等于栅极截止电压Voff的低电平电压，以分别驱动像素PX的开关元件(或晶体管)Q。第一和第二时钟信号LCK1和LCK2均可具有50％的占空比和180°的相位差。
此外，第一和第二转换信号VH1和VH2可具有等于栅极导通电压Von的高电平电压、或者等于栅极截止电压Voff的低电平电压，以分别驱动像素PX的晶体管Q。第一和第二转换信号VH1和VH2均可具有50％的占空比和180°的相位差。第一和第二转换信号VH1和VH2每一个的周期均为一帧。
参照图4，根据本发明示例性实施例的栅极驱动器400L和400R中的每一个的每一级(例如，第j级)均包括电压发生器，该电压发生器包括输入单元420、上拉驱动器430、下拉驱动器440、输出单元450、以及连接到输出单元450的输出转换单元460。单元中的每一个均包括至少一个N型场效应晶体管(“FET”)T1至T14，并且上拉驱动器430和输出单元450还包括电容器C1至C3。然而，在可选的示例性实施例中，可使用P型FET来代替N型FET。电容器C1至C3可实际地表示晶体管T1-T14的栅极和漏极/源极之间的寄生电容。电压发生器可具有不同于图4所示的示例性实施例的结构。
输入单元420包括设置端S和栅极电压端GV之间顺序地串联连接的三个晶体管T11、T10、和T5。晶体管T11和T5的栅极连接到第二时钟端CK2，并且晶体管T10的栅极连接到第一时钟端CK1。晶体管T11和晶体管T10之间的接点(junction)连接到接点J1，晶体管T10和晶体管T5之间的接点连接到接点J2。
上拉驱动器430包括三个晶体管T4、T12、和T7以及两个电容器C1和C2。晶体管T4连接在设置端S和接点J1之间。晶体管T12连接在第一时钟端CK1和接点J3之间。晶体管T7连接在第一时钟端CK1和接点J4之间。晶体管T4的栅极和漏极共同连接到设置端S，并且其源极连接到接点J1。晶体管T12的栅极和漏极共同连接到第一时钟端CK1，并且其源极连接到接点J3。晶体管T7的栅极连接到接点J3，并通过电容器C1连接到第一时钟端CK1，其漏极连接至第一时钟端CK1，并且其源极连接到接点J4。电容器C2连接在接点J3和接点J4之间。
下拉驱动器440包括多个晶体管T6、T9、T13、T8、T3、和T2，它们全部通过其源极接收栅极截止电压Voff，并通过其漏极将栅极截止电压Voff输出到接点J1、J2、J3、和J4。晶体管T9的栅极连接到复位端R，其漏极连接到接点J1。晶体管T13和T8的栅极共同连接到接点J2，其漏极分别连接到接点J3和J4。晶体管T3的栅极连接到接点J4，晶体管T2的栅极连接到复位端R。两个晶体管T3和T2具有连接到接点J2的漏极。晶体管T6的栅极连接到帧复位端FR，其漏极连接到接点J1，并且其源极连接到栅极截止电压端GV。
输出单元450包括一对晶体管T1和T14及电容器C3。晶体管T1的漏极和源极连接在第一时钟端CK1和接点J2之间，晶体管T14的漏极和源极连接在第一时钟端CK1和输出端OUT3之间。晶体管T1和T3的栅极连接到接点J1。输出单元450还具有连接在晶体管T1的栅极和源极之间(即，接点J1和接点J2之间)的电容器C3。晶体管T1的源极还连接到接点J2。
输出转换单元460包括两对传输和截断(pass and cutoff)晶体管T16至T19，其分别相对于第一和第二转换信号VH1和VH2，在第一转换端V1和第二转换端V2对称连接。传输晶体管T16/T18具有接收第一/第二转换信号VH1/VH2的控制端、接收输出单元450的输出的输入端、及连接到级STj的第一/第二输出端OUT1/OUT2的输出端。截断晶体管T17/T19具有接收第二/第一转换信号VH2/VH1的控制端、接收第一/第二转换信号VH1/VH2的输入端、及连接到级STj的第一/第二输出端OUT1/OUT2的输出端。
现在，将在下面进一步描述级的操作。
我们假设对于第一和第二时钟信号LCK1和LCK2与第一和第二转换信号VH1和VH2的低电平电压均等于栅极截止电压Voff。
首先，当第二时钟信号LCK2和前级的进位输出Cout(j-1)变为高时，导通晶体管T11和T5及晶体管T4。两个晶体管T11和T4将高电平电压传输到接点J1，以及晶体管T5将低电平电压传输到接点J2。然后，导通晶体管T1和T14，以将第一时钟信号LCK1输出到输出端OUT3。此时，因为接点J2和第一时钟信号LCK1均具有低电平电压，所以输出单元450的输出是低电平电压。同时，电容器C3充有与高电平电压和低电平电压之间的差相对应的电压。
这里，第一时钟信号LCK1和后级进位输出Cout(j+1)为低，接点J2的电压也为低。因此，栅极连接到接点J2的全部晶体管T10、T9、T12、T13、T8、和T2为截止状态。
接下来，第二时钟信号LCK2变为低，以截止晶体管T11和T5。此时，因为第一时钟信号LCK1变为高，所以晶体管T1的输出电压和接点J2的电压变为高。尽管晶体管T10的栅极被提供有高电平电压，因为其连接到接点J2的源极也为高，所以晶体管T10的栅极和源极之间的电压差消失，以使晶体管T10保持截止状态。从而，接点J1变为浮接状态，并通过电容器C3的高电平电压量提高接点J1的电压。
同时，第一时钟信号LCK1和接点J2均具有高电平电压，以导通晶体管T12、T13、和T8。在这种状态下，晶体管T12和晶体管T13在高电平电压和低电平电压之间串联连接，因此将晶体管T12和T13用作电阻器。因此，接点J3的电压具有由两个晶体管T12和T13的导通电阻确定的值。
如果晶体管T13的导通电阻非常高(例如，大约是晶体管T12的导通电阻的10000倍)，则接点J3的电压几乎等于高电平电压。因此，晶体管T7导通，以与晶体管T8串联连接，因此接点J4的电压具有由两个晶体管T7和T8的导通电阻确定的值。此时，当两个晶体管T7和T8的电阻几乎相同时，接点J4的电压在高电平电压和低电平电压之间。因此，晶体管T3保持其截止状态。
此时，因为后级进位输出Cout(j+1)仍然为低，所以晶体管T9和T2仍然保持它们的截止状态。因此，输出单元450的输出只连接到第一时钟信号LCK1，而与低电压电平断开，使得输出单元450输出高电平电压。
同时，电容器C1和电容器C2存储它们两端的电压。接点J3的电压低于接点J5的电压。
接下来，后级进位输出Cout(j+1)和第二时钟信号LCK2变为高，并且第一时钟信号LCK1变为低，晶体管T9和T2导通，以将低电平电压传输到接点J1和J2。此时，由于电容器C3放电，接点J1的电压掉落到低电平电压。
因为电容器C3要花费些时间完全放电，所以接点J1的电压也要花费些时间以达到低电平电压。因此，在后级进位输出Cout(j+1)变为高之后，两个晶体管T1和T14暂时保持导通状态。因此，输出单元450的输出连接到第一时钟信号LCK1，以输出低电平电压。当电容器C3完全放电，以使接点J1的电压等于低电平电压时，晶体管T14截止，以将输出端OUT3与第一时钟信号LCK1断开。进位输出Cout(j)处于浮接状态并保持低电平电压。
同时，因为即使晶体管T1截止，输出端OUT1仍通过晶体管T2连接到低电平电压，所以输出单元450的其他输出(即，提供到输出转换单元460的输出)保持输出低电平电压。
同时，因为晶体管T12和T13截止，所以接点J3变为浮接状态。接点J5的电压变为低于接点J4的电压。因为接点J3通过电容器C1保持低于接点J5的电压，所以晶体管T7截止。同时，因为晶体管T8截止，接点J4的电压掉落很多，并且晶体管T3也保持截止状态。晶体管T10的栅极连接到第一时钟信号LCK1的低电平电压，并且接点J2的电压为低，使得晶体管T10保持截止状态。
接着，第一时钟信号LCK1变为高，使得晶体管T12和T7导通，并提升接点J4的电压。晶体管T3导通，以将低电平电压传输到接点J2，使得输出单元450保持低电平电压的输出。因此，即使后级进位输出Cout(j+1)为低，接点J2的电压电平可能为低。
同时，因为晶体管T10的栅极连接到第一时钟信号LCK1的高电平电压，并且接点J2的电压为低，所以晶体管T10导通，以将接点J2的低电平电压传输到接点J1。因为第一时钟端CK1连接到两个晶体管T1和T14的漏极，所以持续向其施加第一时钟信号LCK1。具体地，晶体管T1比其他晶体管更大，因此其栅极和漏极之间的寄生电容相对较大。因此，在晶体管T1的漏极电压中的电荷可干扰其栅极电压。因此，当第一时钟信号LCK1变为高时，由于寄生电容，晶体管T1的栅极电压可升高，以导通晶体管T1。因此，通过将接点J2的低电平电压传输到接点J1，晶体管T1的栅极电压保持低电平电压，以防止晶体管T1导通。
其后，接点J1保持低电平电压，直至前级进位输出Cout(j-1)变为高。当第一时钟信号LCK1为高，且第二时钟信号LCK2为低时，接点J2的电压通过晶体管T3变为低。另外，接点J2通过晶体管T5保持低电平电压。
当输出单元450的输出是高电平电压时，在第一转换信号VH1为高，第二转换信号VH2为低时，输出转换单元460的晶体管T16输出输出单元450的输出，并且晶体管T17截止。相反地，晶体管T18截止且晶体管T19导通，以输出第二转换信号VH2的值，即低电平电压。因此，第一输出端OUT1的输出变为高电平电压，并且第二输出端OUT2的输出变为低电平电压。类似地，当第一转换信号VH1为低，第二转换信号VH2为高时，第一输出端OUT1的输出变为低电平电压，并且第二输出端OUT2的输出变为高电平电压。
同时，晶体管T6接收来自最后的虚拟级的进位输出Cout(n+1)的初始化信号INT，将栅极截止电压Voff传输到接点J1，并将接点J1的电压再次设置为低电平电压。
以这种方式，级STj基于后级进位信号Cout(j-1)和前级进位信号Cout(j+1)与第一和第二时钟信号LCK1和LCK2同步生成进位信号Cout(j)以及选通信号Gout(4j-3)和Gout(4j-1)。同样，第一和第二转换信号VH1和VH2控制级STj的两个输出，以将其交替地输出。
因此，只添加四个晶体管(例如，T16至T19)和两条信号线(例如，VH1和VH2)就可将栅极导通电压施加到两条栅极线，因此减小了移位寄存器的面积。
在该示例性实施例中，一个级STj生成对于两条栅极线的栅极导通电压。然而，可通过增加更多的晶体管和信号线(例如，VH3、VH4、...)来更改级STj，以生成对于三条或更多条栅极线的栅极导通电压。
在该示例性实施例中，可向栅极线顺序地提供栅极导通电压Von。即，供以栅极导通电压Von的栅极线的顺序是第一栅极线、第二栅极线、第三栅极线、和第四栅极线等。
同时，当第一和第二时钟信号LCK1和LCK2的周期为一帧时，前半帧具有与后半帧不同的值。因此，每一个级均通过第一输出端对前半帧产生输出，并通过第二输出端对后半帧产生输出。因此，供以栅极导通电压Von的栅极线的顺序是第一栅极线、第二栅极线、第五栅极线、第六栅极线、...、和第三栅极线、第四栅极线、第七栅极线、第八栅极线等。
根据本发明的示例性实施例，可减少数据线的数量，也可以减少数据驱动器的数量，从而降低了生产成本。
虽然参考实际的示例性实施例描述了本发明，但应当理解，本发明并不限于公开的实施例，相反地，其覆盖了包括在所附权利要求的精神和范围之内的各种更改和等同替换。

Claims (24)

1.一种移位寄存器，其包括：
多个级，彼此连接并用于顺序生成输出信号，
其中，所述多个级中的每一个所述级均具有用于交替输出第一输出电压的第一和第二输出端。
2.根据权利要求1所述的移位寄存器，其中，所述级中的每一个均包括输出电压发生器，用于响应于前级之一的输出起始信号或所述输出信号，生成所述第一输出电压和第二输出电压，并且所述第二输出电压与所述第一输出电压不同。
3.根据权利要求2所述的移位寄存器，其中，所述级中的每一个还包括输出转换单元，用于将所述第一输出电压和所述第二输出电压交替输出到所述第一输出端和所述第二输出端。
4.根据权利要求3所述的移位寄存器，其中，所述输出转换单元包括：
第一晶体管，用于根据第一转换信号来转换所述输出电压发生器的所述输出，以及
第二晶体管，用于根据第二转换信号来转换所述输出电压发生器的所述输出。
5.根据权利要求4所述的移位寄存器，其中，所述第一转换信号和所述第二转换信号具有相反的相位。
6.根据权利要求5所述的移位寄存器，其中，所述输出转换单元还包括：
第三晶体管，用于根据所述第二转换信号，将所述第二输出电压传输到所述第一输出端或将其与所述第一输出端截断；以及
第四晶体管，用于根据所述第一转换信号，将所述第二输出电压传输到所述第二输出端或将其与所述第二输出端截断。
7.根据权利要求4所述的移位寄存器，其中，所述第一和第二转换信号每1H周期进行反转。
8.一种显示装置，其包括：
基板；
多条栅极线，形成在所述基板上；
多条数据线，与所述栅极线交叉；
多个薄膜晶体管，连接到所述栅极线和所述数据线；
多个像素电极，连接到所述薄膜晶体管，并呈矩阵布置，每一个像素电极均具有平行于所述栅极线的第一边以及短于所述第一边并与所述第一边相邻设置且平行于所述数据线的第二边；以及
栅极驱动器，连接到所述栅极线，
其中，所述栅极驱动器包括多个级，其彼此连接并用于顺序生成输出信号，并且
所述多个级的每一个所述级均包括多个输出端，每一个所述输出端均连接到至少两条栅极线，以将第一输出电压交替地输出到所述至少两条栅极线，以使所述薄膜晶体管导通。
9.根据权利要求8所述的显示装置，其中，所述级的每一个均包括输出电压发生器，用于响应于所述前级之一的输出起始信号或所述输出信号，生成所述第一输出电压和第二输出电压，并且所述第二输出电压不同于所述第一输出电压。
10.根据权利要求9所述的显示装置，其中，所述级的每一个还包括输出转换单元，用于将所述第一输出电压和所述第二输出电压交替输出到所述第一输出端和所述第二输出端。
11.根据权利要求10所述的显示装置，其中，所述输出转换单元还包括：
第一晶体管，用于根据第一转换信号，转换所述输出电压发生器的所述输出，以及
第二晶体管，用于根据第二转换信号，转换所述输出电压发生器的所述输出。
12.根据权利要求11所述的显示装置，其中，所述第一转换信号和所述第二转换信号具有相反的相位。
13.根据权利要求12所述的显示装置，其中，所述输出转换单元还包括：
第三晶体管，用于根据所述第二转换信号，将所述第二输出电压传输到所述第一输出端或将其与所述第一输出端截断；以及
第四晶体管，用于根据所述第一转换信号，将所述第二输出电压传输到所述第二输出端或将其与所述第二输出端截断。
14.根据权利要求11所述的显示装置，其中，所述第一和第二转换信号每1H周期进行反转。
15.根据权利要求8所述的显示装置，其中，在一列中的两个相邻像素电极连接到不同的数据线。
16.根据权利要求15所述的显示装置，其中，所述栅极驱动器包括连接到不同栅极线的第一和第二移位寄存器，并且所述第一和第二移位寄存器的每一个均包括所述多个级中的第一和第二级。
17.一种显示装置，其包括：
基板；
多条栅极线，形成在所述基板上；
多条数据线，与所述栅极线交叉；
多个薄膜晶体管，连接到所述栅极线和所述数据线；
多个像素电极，连接到所述薄膜晶体管，并呈矩阵布置，每一个像素电极均具有平行于所述栅极线的第一边以及短于所述第一边并与所述第一边相邻设置且平行于所述数据线的第二边；以及
栅极驱动器，连接到所述栅极线，
所述栅极驱动器分别靠近所述显示装置的左边和右边设置，
其中，所述栅极驱动器包括多个级，其彼此连接并用于分别顺序地生成输出信号，以及
所述多个级的每一个所述级均包括多个输出端，每一个所述输出端均连接到至少两条栅极线，以将第一输出电压交替地输出到所述至少两条栅极线，以使所述薄膜晶体管导通。
18.根据权利要求17所述的显示装置，其中，每一个所述级均包括输出电压发生器，用于响应于所述前级之一的输出起始信号或所述输出信号，生成所述第一输出电压和第二输出电压，以及所述第二输出电压不同于所述第一输出电压。
19.根据权利要求18所述的显示装置，其中，每一个所述级还包括输出转换单元，用于将所述第一输出电压和所述第二输出电压交替输出到所述第一输出端和所述第二输出端。
20.根据权利要求19所述的显示装置，其中，所述输出转换单元包括：
第一晶体管，用于根据第一转换信号，转换所述输出电压发生器的所述输出，以及
第二晶体管，用于根据第二转换信号，转换所述输出电压发生器的所述输出。
21.根据权利要求20所述的显示装置，其中，所述第一转换信号和所述第二转换信号具有相反的相位。
22.根据权利要求21所述的显示装置，其中，所述输出转换单元还包括：
第三晶体管，用于根据所述第二转换信号，将所述第二输出电压传输到所述第一输出端或将其与所述第一输出端截断；以及
第四晶体管，用于根据所述第一转换信号，将所述第二输出电压传输到所述第二输出端或将其与所述第二输出端截断。
23.根据权利要求22所述的显示装置，其中，所述第一和第二转换信号每1H周期进行反转。
24.根据权利要求17所述的显示装置，其中，在一列中的两个相邻像素电极连接到不同的数据线。
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