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CN113410224B - 半导体装置 - Google Patents

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CN113410224B
CN113410224B CN202010893564.8A CN202010893564A CN113410224B CN 113410224 B CN113410224 B CN 113410224B CN 202010893564 A CN202010893564 A CN 202010893564A CN 113410224 B CN113410224 B CN 113410224B
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semiconductor
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Abstract

半导体装置具备：第1导电型的第1部；第2导电型的第2部，设置在第1部上，与第1部接触；第2导电型的第3部，设置在第1部上，第2导电型的杂质浓度比第2部低；第1导电型的第4部，设置在第3部上，与第3部接触；第1导电型的第5部，设置在第1部上；第2导电型的第6部，设置在第5部上，与第5部接触；第2导电型的第7部，设置在第6部上，第2导电型的杂质浓度比第6部高；第2导电型的第8部，设置在第1部与第3部之间，与第1部接触，第2导电型的杂质浓度比第2部低；第1电极，与第1部接触；以及第2电极，与第4部及第7部接触。

Description

半导体装置
本申请基于日本专利申请第2020－46038号(申请日：2020年3月17日)主张优先权，这里通过引用而包含其全部内容。
技术领域
本发明涉及半导体装置。
背景技术
对于产品电容例如低于1pF那样的电容小的ESD(Electro Static Discharge，静电放电)保护二极管，通常构成将两个开关二极管与1个齐纳二极管组合的消弧(crowbar)型电路。对于这样的构造的产品，通过调整齐纳二极管的击穿电压来决定产品的耐压。通常，二极管击穿电压越高则击穿后的功率越大，所以ESD耐受量会下降。另一方面，由于应该保护的IC(Integrated Circuit，集成电路)的微缩化，ESD保护二极管的钳位电压的降低的要求变高。快速恢复(snap back)动作对于钳位电压的降低是有效的，但由于快速恢复开始电压比击穿电压大，所以在快速恢复刚开始后在齐纳二极管作用较大的电压。即，如果产品的高耐压化与快速恢复动作结合，则在快速恢复开始时，在齐纳二极管作用更大的电压，即使是快速恢复后的小的电流，每单位面积的功率也变大，担心会导致破坏。
发明内容
本发明的目的是提供一种能够抑制快速恢复开始时的电流集中的半导体装置。
根据技术方案，半导体装置具备：第1导电型的第1半导体部；第2导电型的第2半导体部，设置在上述第1半导体部上，与上述第1半导体部接触；第2导电型的第3半导体部，设置在上述第1半导体部上，第2导电型的杂质浓度比上述第2半导体部低；第1导电型的第4半导体部，设置在上述第3半导体部上，与上述第3半导体部接触；第1导电型的第5半导体部，设置在上述第1半导体部上；第2导电型的第6半导体部，设置在上述第5半导体部上，与上述第5半导体部接触；第2导电型的第7半导体部，设置在上述第6半导体部上，第2导电型的杂质浓度比上述第6半导体部高；第2导电型的第8半导体部，设置在上述第1半导体部与上述第3半导体部之间，与上述第1半导体部接触，第2导电型的杂质浓度比上述第2半导体部低；第1电极，与上述第1半导体部接触；以及第2电极，与上述第4半导体部及上述第7半导体部接触。
附图说明
图1(a)是实施方式的半导体装置的示意剖面图，图1(b)是图1(a)中的第2半导体部、第4半导体部及第8半导体部的示意俯视图。
图2(a)是实施方式的半导体装置的等价电路图，图2(b)是第3二极管D3的电流电压特性图。
图3是其他实施方式的半导体装置的示意剖面图。
图4是另一其他实施方式的半导体装置的示意剖面图。
图5是比较例的半导体装置的示意剖面图。
具体实施方式
以下，参照附图对实施方式进行说明。另外，在各图中，对于相同的要素赋予相同的标号。
在以下的实施方式中，设第1导电型为N型，设第2导电型为P型而进行说明，但也可以设第1导电型为P型，设第2导电型为N型。此外，在以下的实施方式中假设半导体材料为硅，但半导体材料并不限于硅，例如也可以是碳化硅、氮化镓等。
图1(a)是实施方式的半导体装置1的示意剖面图。图1(b)是图1(a)中的第2半导体部12、第4半导体部14及第8半导体部18的示意俯视图。
半导体装置1具有半导体层10、第1电极21、第2电极22、绝缘膜41和保护膜42。
半导体层10具有半导体层30、第1半导体部11、第2半导体部12、第3半导体部13、第4半导体部14、第5半导体部15、第6半导体部16、第7半导体部17、第8半导体部18、第9半导体部19和第10半导体部20。
在N型的第1半导体部11上，设置有P型的半导体层30。例如，第1半导体部11是半导体基板，半导体层30在第1半导体部11上外延成长。半导体层30包括第3半导体部13、第8半导体部18及第6半导体部16。
P型的第2半导体部12设置在第1半导体部11上。第2半导体部12的底部与第1半导体部11接触，第2半导体部12和第1半导体部11形成PN结。
作为半导体层30的一部分的P型的第3半导体部13设置在第1半导体部11上。第3半导体部13的P型杂质浓度比第2半导体部12的P型杂质浓度低。
N型的第4半导体部14设置在第3半导体部13上，与第3半导体部13接触。第3半导体部13和第4半导体部14形成PN结。
N型的第5半导体部15设置在第1半导体部11上。第5半导体部15的N型杂质浓度比第1半导体部11的N型杂质浓度低。第5半导体部15位于与第2半导体部12大致相同的深度。
作为半导体层30的一部分的P型的第6半导体部16设置在第5半导体部15上。第6半导体部16与第5半导体部15相接，第6半导体部16和第5半导体部15形成PN结。
P型的第7半导体部17设置在第6半导体部16上。第7半导体部17的P型杂质浓度比第6半导体部16的P型杂质浓度高。
作为半导体层30的一部分的P型的第8半导体部18设置在第1半导体部11与第3半导体部13之间。第8半导体部18的P型杂质浓度比第2半导体部12的P型杂质浓度低。第8半导体部18与第1半导体部11接触，第8半导体部18和第1半导体部11形成PN结。
第3半导体部13及第8半导体部18设置在第4半导体部14之下。第3半导体部13设置在第4半导体部14与第8半导体部18之间，第8半导体部18设置在第3半导体部13与第1半导体部11之间。第8半导体部18在半导体层30的厚度方向上处于与第4半导体部14重叠的位置。
P型的第9半导体部19设置在第2半导体部12上。第9半导体部19将第3半导体部13的周围及第4半导体部14的周围包围，将第3半导体部13及第4半导体部14从半导体层30的其他区域分离。第9半导体部19的P型杂质浓度比第3半导体部13的P型杂质浓度及第8半导体部18的P型杂质浓度高。
N型的第10半导体部20设置在第5半导体部15上。第10半导体部20将第6半导体部16的周围及第7半导体部17的周围包围，将第6半导体部16及第7半导体部17从半导体层30的其他区域分离。
在第1半导体部11的下表面设置有第1电极21。第1电极21与第1半导体部11的下表面接触，与第1半导体部11电连接。
在半导体层30的上表面设置有绝缘膜41。在绝缘膜41上设置有第2电极22。第2电极22经由形成在绝缘膜41上的开口部与第4半导体部14及第7半导体部17接触。第2电极22与第4半导体部14及第7半导体部17电连接。
第2电极22的一部分被保护膜42覆盖，另一部分从保护膜42露出。保护膜42是绝缘膜。在第2电极22处从保护膜42露出的部分经由导电性的连接部件(例如导线)与外部电路电连接。
如图1(b)所示，第8半导体部18的周围被第2半导体部12包围。在第1半导体部11上形成半导体层30之后，例如通过离子注入法形成第2半导体部12。此时，通过不向作为第8半导体部18的区域打入P型杂质，在半导体层30的与第1半导体部11的接合部的一部分残留P型杂质浓度比第2半导体部12低的部分，它成为第8半导体部18。
半导体装置1包括第1二极管D1、第2二极管D2和第3二极管D3。第1二极管D1包括P型的第6半导体部16与N型的第5半导体部15的PN结。第2二极管D2包括P型的第3半导体部13与N型的第4半导体部14的PN结。第3二极管D3包括P型的第2半导体部12与N型的第1半导体部11的PN结。
第8半导体部18位于第2二极管D2的正下方。第8半导体部18与第1半导体部11接触的面积(PN结的面积)比第2半导体部12与第1半导体部11接触的面积(第3二极管D3的PN结的面积)小。
图2(a)是实施方式的半导体装置的等价电路图。
第1二极管D1及第2二极管D2是开关二极管，第3二极管D3是齐纳二极管。第2二极管D2和第3二极管D3串联连接在第1电极21与第2电极22之间。在第1电极21与第2电极22之间，并联连接着由第2二极管D2及第3二极管D3构成的二极管的组和第1二极管D1。第1二极管D1的阳极与第2电极22连接，第1二极管D1的阴极与第1电极21连接。第2二极管D2的阴极与第2电极22连接。第3二极管D3的阴极与第1电极21连接。第2二极管D2的阳极与第3二极管D3的阳极相互连接。
第3二极管D3的尺寸比第1二极管D1的尺寸及第2二极管D2的尺寸大。例如，第3二极管D3的PN结面积(第2半导体部12与第1半导体部11的接合面积)比第1二极管D1的PN结面积(第6半导体部16与第5半导体部15的接合面积)及第2二极管D2的PN结面积(第3半导体部13与第4半导体部14的接合面积)大。第3二极管D3的电容比第1二极管D1的电容及第2二极管D2的电容大。第3二极管D3的ESD耐受量比第1二极管D1的ESD耐受量及第2二极管D2的ESD耐受量大。
由于第3二极管D3的电容与第2二极管D2的电容相比充分大，所以第3二极管D3的电容可以忽视。因而，图2(a)所示的消弧型电路的端子间电容由电容小的第1二极管D1的电容与电容小的第2二极管D2的电容的和表示。由此，在消弧型电路中，能够在保持正方向和反方向的双方向的对于ESD的耐受量的同时实现低电容化。
假设第1电极21的电位是地电位。例如，在第2电极22被施加了负的过渡电压的情况下，第2二极管D2在正方向上、第3二极管D3在反方向上、第1二极管D1在反方向上分别偏压。通过将第3二极管D3的击穿电压设定为比第1二极管D1的击穿电压低，在第1二极管D1中不流过反方向电流，在第3二极管D3中流过反方向电流。由此，过渡电流(浪涌电流)如在图2(a)中用箭头A表示那样，从第1电极21经由第3二极管D3及第2二极管D2向第2电极22流动。
另一方面，在第2电极22被施加了正的过渡电压的情况下，第2二极管D2在反方向上、第3二极管D3在正方向上、第1二极管D1在正方向上分别偏压。通过将第1二极管D1的正方向电压设定为比第2二极管D2的击穿电压低，如在图2(a)中用箭头B表示那样，过渡电流从第2电极22通过第1二极管D1向第1电极21流动。
通常，二极管的正方向的ESD耐受量比反方向的ESD耐受量大。在消弧型电路中，在ESD耐受量小的第1二极管D1及第2二极管D2仅在正方向上流过ESD，在ESD耐受量大的第3二极管D3在反方向上流过ESD。由此，保持了对于正方向的ESD和反方向的ESD的两者的ESD耐受量。
半导体装置1内置有寄生NPN晶体管，其N型的第4半导体部14作为发射极发挥功能，P型的第3半导体部13及P型的第2半导体部12作为基极发挥功能，N型的第1半导体部11作为集电极发挥功能。
在该寄生NPN晶体管，如果在发射极与基极之间施加电压，电子从发射极向基极注入，则有时在第3二极管D3击穿之前流过基极电流，NPN晶体管接通。即，如图2(b)所示的第3二极管D3的电流电压特性那样，在第3二极管D3击穿之前，发生电压暂时下降、电流增大的快速恢复(snap back)。在图2(b)中，横轴的VBR表示击穿电压，VSB表示快速恢复开始电压。
由于近年来的IC的微缩化，在施加ESD时要求低的钳位电压。对于半导体装置1，在快速恢复开始时寄生NPN晶体管动作，半导体层内的载流子增加，能够使钳位电压即作用在后段的IC的电压降低。
在这里，图5是比较例的半导体装置100的示意剖面图。比较例的半导体装置100在第2二极管D2的正下方没有第8半导体部18，第3二极管D3的PN结(第2半导体部12与第1半导体部11的接合)位于第2二极管D2的正下方，这一点与实施方式的半导体装置1不同。
对于该比较例的半导体装置100，在寄生NPN晶体管的NPN间的距离最近的第2二极管D2的正下方的部分A，快速恢复动作最早开始。即，在快速恢复刚开始后，有可能在部分A电流点集中而产生损害，以此为起点而产生泄漏破坏。
根据图1(a)及图1(b)所示的本实施方式的半导体装置1，在寄生NPN晶体管中的NPN间的距离最近的第2二极管D2的正下方不形成第3二极管D3，设置有P型杂质浓度比第3二极管D3的第2半导体部12低的第8半导体部18。
由此，能够避免快速恢复刚开始后的电流的点集中。快速恢复开始时的电流不会点集中，而在第2半导体部12与第1半导体部11的接合部在将第8半导体部18包围的部分A以线状分散，每单位面积的功率不变大，能够防止ESD破坏。
第3二极管D3的面积(第2半导体部12与第1半导体部11的接合面积)减小形成了第8半导体部18的区域所对应的量，但第8半导体部18与第1半导体部11的接合面积相对于第3二极管D3的面积的比例较小，所以对于半导体装置1的ESD耐受量几乎没有影响。
第2半导体部12的P型杂质浓度例如是1×1017以上1×1019(atoms/cm3(即，原子个数每立方厘米))以下。相对于该第2半导体部12的P型杂质浓度，第8半导体部18的P型杂质浓度优选的是5×1013以上1×1015(atoms/cm3)以下。
图3是其他实施方式的半导体装置2的示意剖面图。
半导体装置2代替半导体装置1的第8半导体部18而具有第8半导体部28。P型的第8半导体部28设置在第1半导体部11与第3半导体部13之间。第8半导体部28的P型杂质浓度比第2半导体部12的P型杂质浓度低。此外，第8半导体部28的P型杂质浓度比第3半导体部13的P型杂质浓度高。第8半导体部28与第1半导体部11接触，第8半导体部28和第1半导体部11形成PN结。第8半导体部28在半导体层30的厚度方向上处于与第4半导体部14重叠的位置。
对于半导体装置2，在寄生NPN晶体管的NPN间的距离最近的第2二极管D2的正下方也不形成第3二极管D3，而设置有P型杂质浓度比第3二极管D3的第2半导体部12低的第8半导体部28。
由此，快速恢复开始时的电流不会点集中，而在第2半导体部12与第1半导体部11的接合部在将第8半导体部28包围的部分A以线状分散，每单位面积的功率不变大，能够防止ESD破坏。
图4是另一其他实施方式的半导体装置3的示意剖面图。
第1半导体部11具有在第4半导体部14的下方与第2半导体部12接触的第1部分11a、和在与第1部分11a相邻的区域中与第2半导体部12接触的第2部分11b。第1部分11a的N型杂质浓度比第2部分11b的N型杂质浓度低。
根据半导体装置3，使寄生NPN晶体管的NPN间的距离最近的第2二极管D2的正下方的第3二极管D3的PN结的杂质浓度降低。
由此，快速恢复开始时的电流不会点集中，而在第2半导体部12与第1半导体部11的接合部在将第1部分11a包围的部分A以线状分散，每单位面积的功率不变大，能够防止ESD破坏。
说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。

Claims (13)

1.一种半导体装置，其具备：
第1导电型的第1半导体部；
第2导电型的第2半导体部，设置在所述第1半导体部上，与所述第1半导体部接触；
第2导电型的第3半导体部，设置在所述第1半导体部上，第2导电型的杂质浓度比所述第2半导体部低；
第1导电型的第4半导体部，设置在所述第3半导体部上，与所述第3半导体部接触；
第1导电型的第5半导体部，设置在所述第1半导体部上；
第2导电型的第6半导体部，设置在所述第5半导体部上，与所述第5半导体部接触；
第2导电型的第7半导体部，设置在所述第6半导体部上，第2导电型的杂质浓度比所述第6半导体部高；
第2导电型的第8半导体部，在以最短距离连结所述第1半导体部和所述第4半导体部的方向上设置在所述第1半导体部与所述第3半导体部之间，与所述第1半导体部接触，第2导电型的杂质浓度比所述第2半导体部低；
第1电极，与所述第1半导体部接触；
第2电极，与所述第4半导体部及所述第7半导体部接触；
第2导电型的第9半导体部，设置在所述第2半导体部上，将所述第3半导体部的周围及所述第4半导体部的周围包围，第2导电型的杂质浓度比所述第3半导体部高；以及
第1导电型的第10半导体部，设置在所述第5半导体部上，将所述第6半导体部的周围及所述第7半导体部的周围包围。
2.如权利要求1所述的半导体装置，其中，
所述第8半导体部的第2导电型的杂质浓度比所述第3半导体部的第2导电型的杂质浓度高。
3.如权利要求1所述的半导体装置，其中，
所述第8半导体部的周围被所述第2半导体部包围。
4.如权利要求1所述的半导体装置，其中，
所述第8半导体部与所述第1半导体部接触的面积比所述第2半导体部与所述第1半导体部接触的面积小。
5.如权利要求1所述的半导体装置，其中，
包括第1二极管、第2二极管和第3二极管；
所述第2二极管和所述第3二极管串联连接在所述第1电极与所述第2电极之间；
在所述第1电极与所述第2电极之间，由所述第2二极管及所述第3二极管构成的二极管的组和所述第1二极管并联连接；
所述第1二极管包括所述第5半导体部与所述第6半导体部的PN结；
所述第2二极管包括所述第3半导体部与所述第4半导体部的PN结；
所述第3二极管包括所述第1二极管与所述第2二极管的PN结。
6.如权利要求5所述的半导体装置，其中，
所述第3二极管是齐纳二极管。
7.如权利要求5所述的半导体装置，其中，
所述第3二极管的PN结面积比所述第1二极管的PN结面积及所述第2二极管的PN结面积大。
8.如权利要求1所述的半导体装置，其中，
所述第2半导体部的第2导电型的杂质浓度是1×1017原子个数每立方厘米以上1×1019原子个数每立方厘米以下，所述第8半导体部的第2导电型的杂质浓度是5×1013原子个数每立方厘米以上1×1015原子个数每立方厘米以下。
9.一种半导体装置，其具备：
第1导电型的第1半导体部；
第2导电型的第2半导体部，设置在所述第1半导体部上，与所述第1半导体部接触；
第2导电型的第3半导体部，设置在所述第1半导体部上，第2导电型的杂质浓度比所述第2半导体部低；
第1导电型的第4半导体部，设置在所述第3半导体部上，与所述第3半导体部接触；
第1导电型的第5半导体部，设置在所述第1半导体部上；
第2导电型的第6半导体部，设置在所述第5半导体部上，与所述第5半导体部接触；
第2导电型的第7半导体部，设置在所述第6半导体部上，第2导电型的杂质浓度比所述第6半导体部高；
第1电极，与所述第1半导体部接触；以及
第2电极，与所述第4半导体部及所述第7半导体部接触；
所述第1半导体部具有在所述第4半导体部的下方与所述第2半导体部接触的第1部分和在与所述第1部分相邻的区域中与所述第2半导体部接触的第2部分；
所述第1部分的第1导电型的杂质浓度比所述第2部分的第1导电型的杂质浓度低，
所述半导体装置还具备：
第2导电型的第9半导体部，设置在所述第2半导体部上，将所述第3半导体部的周围及所述第4半导体部的周围包围，第2导电型的杂质浓度比所述第3半导体部高；以及
第1导电型的第10半导体部，设置在所述第5半导体部上，将所述第6半导体部的周围及所述第7半导体部的周围包围。
10.如权利要求9所述的半导体装置，其中，
包括第1二极管、第2二极管和第3二极管；
所述第2二极管和所述第3二极管串联连接在所述第1电极与所述第2电极之间；
在所述第1电极与所述第2电极之间，由所述第2二极管及所述第3二极管构成的二极管的组和所述第1二极管并联连接；
所述第1二极管包括所述第5半导体部与所述第6半导体部的PN结；
所述第2二极管包括所述第3半导体部与所述第4半导体部的PN结；
所述第3二极管包括所述第1二极管与所述第2二极管的PN结。
11.如权利要求10所述的半导体装置，其中，
所述第3二极管是齐纳二极管。
12.如权利要求10所述的半导体装置，其中，
所述第3二极管的PN结面积比所述第1二极管的PN结面积及所述第2二极管的PN结面积大。
13.如权利要求9所述的半导体装置，其中，
所述第2半导体部的第2导电型的杂质浓度是1×1017原子个数每立方厘米以上1×1019原子个数每立方厘米以下，所述第8半导体部的第2导电型的杂质浓度是5×1013原子个数每立方厘米以上1×1015原子个数每立方厘米以下。
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