[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN112335055A - 绝缘体上半导体(soi)技术中的高压(hv)金属氧化物半导体场效应晶体管(mosfet) - Google Patents

绝缘体上半导体(soi)技术中的高压(hv)金属氧化物半导体场效应晶体管(mosfet) Download PDF

Info

Publication number
CN112335055A
CN112335055A CN201980042695.0A CN201980042695A CN112335055A CN 112335055 A CN112335055 A CN 112335055A CN 201980042695 A CN201980042695 A CN 201980042695A CN 112335055 A CN112335055 A CN 112335055A
Authority
CN
China
Prior art keywords
mosfet
integrated circuit
drain region
gate
insulator layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980042695.0A
Other languages
English (en)
Inventor
梁晴晴
R·P·K·维杜拉
S·库玛拉萨米
G·P·埃姆图尔恩
S·格科特佩里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN112335055A publication Critical patent/CN112335055A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/023—Manufacture or treatment of FETs having insulated gates [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/657—Lateral DMOS [LDMOS] FETs having substrates comprising insulating layers, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/154—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/158—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/159—Shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

描述了一种集成电路。该集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。MOSFET位于集成电路的绝缘体层的第一表面上。该MOSFET包括源极区、漏极区和前栅极。MOSFET还包括延伸漏极区，其位于漏极区与靠近前栅极的阱之间。该集成电路还包括背栅极，其位于绝缘体层的第二表面上，该第二表面与第一表面相对。背栅极与延伸漏极区重叠。

Description

绝缘体上半导体(SOI)技术中的高压(HV)金属氧化物半导体 场效应晶体管(MOSFET)
相关申请的交叉引用
本申请要求于2018年10月10日提交的题为“绝缘体上半导体(SOI)技术中的高压(HV)金属氧化物半导体场效应晶体管(MOSFET)”的美国专利申请号16/156,729的权益，其要求于2018年6月26日提交的题为“绝缘体上半导体(SOI)技术中的高压(HV)金属氧化物半导体场效应晶体管(MOSFET)”的美国临时专利申请号62/690,136的权益，其公开内容通过引用明确被并入本文。
技术领域
本公开一般涉及集成电路(IC)。更具体地，本公开涉及绝缘体上半导体(SOI)技术中的高压(HV)金属氧化物半导体场效应晶体管(MOSFET)。
背景技术
移动射频(RF)芯片(例如，移动RF收发器)的设计复杂性由于增加的用于支持通信增强的电路功能而变得复杂。设计移动RF收发器可以包括使用绝缘体上半导体技术。绝缘体上半导体(SOI)技术用分层半导体-绝缘体-半导体衬底替换传统半导体(例如，硅)衬底(例如，晶片)，用于减小寄生设备电容并且提高性能。
因为硅结位于电绝缘体(通常为掩埋氧化物(BOX)层)上方，所以基于SOI的装置与传统硅构建装置不同。然而，减小的BOX层的厚度不会充分减小由半导体层上的有源装置和支撑BOX层的半导体衬底的接近而引起的寄生电容。SOI层上的有源装置可以包括互补金属氧化物半导体(CMOS)晶体管。
高压功率放大器(例如，核心设备)和高压开关(例如，输入/输出(IO)设备)可以使用被称为侧向扩散金属氧化物半导体(LDMOS)晶体管的一种CMOS晶体管来实现。LDMOS晶体管表示一种非对称功率金属氧化物半导体场效应晶体管(MOSFET)。LDMOS晶体管通常被设计为实现低导通电阻和高阻断电压。这些特征可以通过在低掺杂N型漏极区域中产生扩散P型沟道区域来支持。然而，在SOI衬底上制造的LDMOS晶体管存在可靠性问题，其无法实现SOI技术所提供的完全性能潜力。
发明内容
描述了一种集成电路。该集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。MOSFET位于集成电路的绝缘体层的第一表面上。MOSFET包括源极区、漏极区、以及前栅极。MOSFET还包括延伸漏极区，其位于漏极区与靠近前栅极的阱之间。该集成电路还包括背栅极，其位于绝缘体层的第二表面上，该第二表面与第一表面相对。背栅极与延伸漏极区重叠。
描述了一种构造集成电路的方法。该方法包括：制造金属氧化物半导体场效应晶体管(MOSFET)。MOSFET在牺牲衬底所支撑的绝缘体层的第一表面上包括延伸漏极区。该方法还包括：在MOSFET上沉积前侧电介质层。该方法还包括：将处理衬底键合到前侧电介质层。该方法还包括：移除牺牲衬底。该方法还包括：在绝缘体层的第二表面上制造背栅极，该第二表面与第一表面相对。
描述了一种集成电路。该集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。MOSFET位于集成电路的绝缘体层的第一表面上。MOSFET包括源极区、漏极区、以及前栅极。MOSFET还包括延伸漏极区，其位于漏极区与靠近前栅极的阱之间。该集成电路还包括用于增加MOSFET的电压容限的部件。用于增加电压容限的部件位于绝缘体层的第二表面上并且与延伸漏极区重叠，该第二表面与第一表面相对。
这已经相当广泛地概述了本公开的特征和技术优点，以便可以更好地理解以下的具体实施方式。下文对本公开的附加特征和优点进行描述。本领域技术人员应当领会，本公开可以容易用作修改或设计用于实现本公开的相同目的的其他结构的基础。本领域技术人员还应当认识到，这样的等同构造没有背离如所附权利要求书中所阐述的本公开的教导。当结合附图考虑时，根据以下描述更好地理解就其组织和操作方法而言被认为是本公开的特征的新颖特征以及其他目的和优点。然而，要清楚理解，提供附图中的每个附图仅出于说明和描述的目的，并不旨在作为对本公开的限制的定义。
附图说明
为了更完整地理解本公开，现在结合附图参考以下描述。
图1是具有用于芯片组的无线局域网模块和射频(RF)前端模块的无线设备的示意图。
图2A至图2D示出了根据本公开的各个方面的层转移工艺期间的射频(RF)集成电路的横截面视图。
图3是使用层转移工艺制造的射频(RF)集成电路的横截面视图。
图4是根据本公开的各个方面的使用层转移工艺制造的具有双背栅极的绝缘体上半导体(SOI)层上的N型高电压(HV)金属氧化物半导体(MOS)场效应晶体管(FET)装置的横截面视图。
图5是根据本公开的各个方面的使用层转移工艺制造的具有双背栅极的绝缘体上半导体(SOI)层上的P型高电压(HV)金属氧化物半导体(MOS)场效应晶体管(FET)装置的横截面视图。
图6是图示了根据本发明一个方面的在具有双背栅极的绝缘体上半导体(SOI)层上制造高压(HV)金属氧化物半导体场效应晶体管(MOSFET)装置的方法的工艺流程图。
图7是示出了其中可以有利地采用本公开的一个方面的示例性无线通信系统的框图。
图8是图示了用于诸如上文所公开的RF设备之类的半导体部件的电路、布局和逻辑设计的设计工作站的框图。
具体实施方式
下文结合附图所阐述的具体实施方式旨在作为对各种配置的描述，并不旨在表示可以实践本文中所描述的概念的唯一配置。为了提供对各种概念的透彻理解，具体实施方式包括特定细节。然而，对于本领域技术人员而言，显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，以框图形式示出了公知结构和部件，以免使这些概念晦涩难懂。
如本文中所描述的，术语“和/或”的使用旨在表示“包括性或”，术语“或”的使用旨在表示“排除性或”。如本文中所描述的，在整个说明书中使用的术语“示例性”是指“用作示例、实例或说明”，并不必一定被解释为比其他示例性配置优选或有利。如本文中所描述的，在整个说明书中使用的术语“耦合”意指“无论是直接还通过居间连接(例如，开关)间接、电气、机械或其他方式连接”，并且不一定限于物理连接。附加地，连接可以使得对象被永久地连接或可释放地连接。可以通过开关进行连接。如本文中所描述的，在整个说明书中使用的术语“接近”意指“相邻、非常接近、紧邻或靠近”。如本文中所描述的，在整个说明书中使用的术语“在......上”在一些配置中意指“直接在......上”，而在其他配置中意指“间接在......上”。
设计移动射频(RF)芯片(例如，移动RF收发器)由于添加电路功能用于支持新通信增强而变得很复杂。绝缘体上半导体技术可以用于设计移动RF收发器。绝缘体上半导体(SOI)技术使用分层半导体-绝缘体-半导体衬底替换了传统硅衬底。SOI衬底有利地减小了寄生装置电容，同时提高了移动RF收发器性能。
基于SOI的装置与传统硅构建装置不同。例如，在基于SOI的装置中，硅结位于电绝缘体(通常为掩埋氧化物(BOX)层)上方。在操作中，BOX层的厚度确定SOI衬底中的有源装置之间的距离。有源装置与SOI衬底之间的足够距离对于提高有源装置性能很重要。然而，减小用于满足未来工艺节点规格的设备占用空间会减小BOX层的厚度以及有源装置与SOI衬底之间的距离。在未来工艺节点中减小BOX层的厚度可能会显著降低装置性能。也就是说，在未来工艺节点中，通过增加有源装置与SOI衬底的接近度，装置性能被降低。
移动RF收发器可以包括用于放大通信信号的电路。放大器电路可以包括具有驱动器级和放大器输出级的放大器级。放大器级中的每个放大器级包括一个或多个晶体管，其以各种方式被配置为放大通信信号。存在用于制造晶体管的各种选项，该晶体管用于放大移动RF收发器所传输和接收的通信信号。这些晶体管可以作为互补金属氧化物半导体(CMOS)晶体管而被制造在SOI衬底上。同样，目前使用SOI衬底制造高性能CMOS RF开关技术。遗憾的是，使用SOI技术成功制造CMOS晶体管由于寄生电容而变得复杂。
高压功率放大器(例如，核心设备)和高压开关应用(例如，输入/输出(IO)设备)可以使用称为侧向扩散金属氧化物半导体(LDMOS)晶体管的一种互补氧化物半导体(CMOS)晶体管来实现。LDMOS晶体管表示一种非对称功率金属氧化物半导体场效应晶体管(MOSFET)。LDMOS晶体管通常被设计为实现低导通电阻和高阻断电压。这些特征可以通过在低掺杂N型漏极区中形成扩散P型沟道区来支持。然而，在SOI衬底上制造的LDMOS晶体管存在可靠性问题，其无法实现SOI技术所提供的完全性能潜力。
虽然核心设备(例如，高压功率放大器)和IO设备(例如，开关应用)的可持续电压按比例减小，但是高压设备在先进CMOS技术中变得越来越重要。传统上讲，通过使用STI(浅沟槽隔离)、反向阱掺杂或虚拟栅极来减少漏极区(例如，LDMOS晶体管)中的电场(E)，可以实现对能够在高偏置漏极-源极电压(Vds)下存活的设备的设计。遗憾的是，这些方法不适用于SOI技术或降低SOI技术中的RF性能。
本公开的各个方面提供了用于在具有双背侧栅极的绝缘体上半导体(SOI)层上制造高压(HV)MOSFET装置的技术。用于HV MOSFET装置的半导体制造的工艺流程可以包括前端制程线(FEOL)工艺、中间制程线(MOL)工艺和后端制程线(BEOL)工艺。应当理解，术语“层”包括膜，并且除非另有说明，否则不应解释为指示垂直厚度或水平厚度。如本文中所描述的，术语“衬底”可以是指经切片的晶片的衬底或可以是指未经切片的晶片的衬底。同样，术语“芯片”和“管芯”可以互换使用。
MOSFET通常被配置为三端子装置，其中端子通常被标识为栅极、源极区和漏极区。例如，栅极电压可以控制从MOSFET的漏极流到源极区的电流。在操作中，栅极在源极区与漏极区之间感生场增强耗尽区，用于产生“沟道”。MOSFET沟道主要由栅极结构的物理尺寸以及植入和扩散区域限定。源极区和漏极区通常位于栅极区的侧向相对侧上。
层转移技术提供了用于解决在SOI晶片上制造高压MOSFET装置时招致的可靠性问题中的一些可靠性问题的独特机会。使用层转移技术使得高压MOSFET装置能够实现SOI技术的完全性能潜力。根据本公开的各个方面，层转移技术用于形成与高压MOSFET装置的延伸漏极区域重叠的双背侧栅极。
根据本公开的各个方面，当通过在绝缘体(例如，BOX)层的背面上沉积薄背侧氧化物而形成背侧结构时，背侧结构可以用作第一背侧栅极和第二背侧栅极。当前侧栅极被关断时，第一背侧栅极和第二背侧栅极也处于相同电压，用于抑制电荷载流子移动到延伸漏极区。抑制电荷载流子移动到延伸漏极区中有利地导致高压MOSFET装置的击穿电压更高。
本公开的各个方面涉及一种SOI技术中的高级高压(HV)MOSFET结构，其包括与延伸漏极区重叠的多个背栅极。通过在N型MOS(NMOS)的背栅极上施加强正偏压的组合，漏极区的前表面被耗尽，并且HV MOSFET装置中的最大电场被大大地减小。在操作中，包括HVMOSFET结构的装置可以承受更高的漏极-源极电压(Vds)，而RF性能的下降最小。与单背栅极HV MOSFET装置相比，这种多背栅极技术的仿真显著提高了性能(例如，在承受较高电压时)。
图1是包括具有双背栅极的HV MOSFET装置的无线设备100(例如，蜂窝电话或智能电话)的示意图。无线设备100具有无线局域网(WLAN)(例如，WiFi)模块150以及用于芯片组110的RF前端模块170。WiFi模块150包括第一双工器160，其将天线162通信地耦合到无线局域网模块(例如，WLAN模块152)。RF前端模块170包括第二双工器190，其通过双工器180(DUP)将天线192通信地耦合到无线收发器120(WTR)。无线收发器120和WiFi模块150的WLAN模块152耦合到调制解调器(MSM，例如，基带调制解调器)130，该调制解调器130由电源102通过功率管理集成电路(PMIC)140供电。芯片组110还包括电容器112和114以及一个或多个电感器116，以提供信号完整性。PMIC 140、调制解调器130、无线收发器120和WLAN模块152各自都包括电容器(例如，142、132、122和154)，并且根据时钟118进行操作。芯片组110中的各种电感器和电容器部件的几何形状和布置可以减少部件之间的电磁耦合。
无线装置100的无线收发器120通常包括移动RF收发器，以传输和接收用于双向通信的数据。移动RF收发器可以包括用于数据传输的传输段和用于数据接收的接收段。对于数据传输，传输段可以使用数据对RF载波信号进行调制，以获得经调制的RF信号，使用功率放大器(PA)放大经调制的RF信号以获得具有适当输出功率等级的经放大的RF信号，然后经由天线192将经放大的RF信号传输到基站。对于数据接收，接收段可以经由天线192获得接收的RF信号，并且可以使用低噪声放大器(LNA)放大接收的RF信号，并且对接收的RF信号进行处理，以恢复基站在通信信号中发送的数据。
无线收发器120可以包括用于放大这些通信信号的一个或多个电路。放大器电路(例如，LNA/PA)可以包括一个或多个放大器级，其可以具有一个或多个驱动器级和一个或多个放大器输出级。放大器级中的每个放大器级包括一个或多个晶体管，其以各种方式被配置为放大通信信号。存在用于制造被配置为放大无线收发器120所传输和接收的通信信号的晶体管的各种选项。
在图1中，无线收发器120和RF前端模块170可以使用用于制造无线收发器120和RF前端模块170的晶体管的绝缘体上半导体(SOI)技术来实现，该SOI技术帮助减少RF前端模块170中的高次谐波。SOI技术使用分层半导体-绝缘体-半导体衬底替换传统半导体衬底，用于减少寄生装置电容并且提高性能。因为硅结位于电绝缘体(通常为掩埋氧化物(BOX)层)上方，所以基于SOI的装置与传统硅构建装置不同。然而，减小BOX层在亚微米工艺节点中的厚度可能不足以减小半导体层的有源装置和支撑BOX层的半导体衬底上的接近所引起的寄生电容。结果，如图2A至图2D所示，引入了层转移工艺以将有源装置与衬底进一步分开。
图2A至图2D示出了根据本公开的各个方面的在层转移工艺期间的射频(RF)集成电路200的横截面视图。如图2A所示，RF绝缘体上硅(SOI)装置包括在牺牲衬底201(例如，体晶片)所支撑的掩埋氧化物(BOX)层220上的有源装置210。RF SOI装置还包括互连250，其耦合到第一电介质层206内的有源装置210。如图2B所示，处理衬底202键合到RF SOI装置的与BOX层220相对的第一电介质层206。另外，牺牲衬底201被移除。使用层转移工艺移除牺牲衬底201使得通过增加电介质厚度来实现高性能低寄生RF装置。也就是说，RF SOI装置的寄生电容与电介质厚度成正比，而电介质厚度决定了有源装置210与处理衬底202之间的距离。
如图2C所示，一旦操作衬底202被稳固并且牺牲衬底201被移除，RF SOI装置就被翻转。如图2D所示，使用例如常规互补金属氧化物半导体(CMOS)工艺来执行后层转移金属化工艺。
在图2A至图2D所示的层转移工艺中，BOX层220上的有源装置210可以为互补金属氧化物半导体(CMOS)晶体管。根据本公开的各个方面，图1的无线收发器120可以包括RF功率放大器和高压开关应用，该高压开关应用使用图2A至图2D所示的层转移工艺制造的高压MOSFET双背栅极结构。
图3是使用层转移工艺制造的RF集成电路300的横截面视图。代表性地，RF集成电路300包括有源装置310，该有源装置310具有栅极、本体、以及形成在绝缘体层320上的源极/漏极(S/D)区。在SOI实现方式中，绝缘体层320为掩埋氧化物(BOX)层，并且本体和源极区/漏极区由SOI层(例如，硅)形成，该SOI层包括绝缘体层320所支撑的浅沟槽隔离(STI)区。体接触可以系接到有源装置310的源极区。可替代地，根据源极中本体(body-in-source)(BIS)配置，有源装置310可以被配置为四端子装置。
RF集成电路300还包括耦合到有源装置310的源极区/漏极区的中间制程线(MOL)/后端制程线(BEOL)互连。如本文中所描述的，MOL/BEOL层称为前侧层。相比之下，支撑绝缘体层320的层在本文中可以被称为背侧层。根据该命名法，前侧金属化350耦合到有源装置310的源极/漏极区并且布置在前侧电介质层304中。另外，处理衬底302耦合到前侧电介质层304。在该示例中，背侧电介质层340与绝缘体层320相邻并且可能支撑绝缘体层320。背侧金属化330耦合到前侧金属化350。前侧金属化350可以为前侧后端制程线(BEOL)互连，而背侧金属化330可以是背侧后端制程线(BEOL)互连。根据本公开的各个方面，例如，如图4和图5所示，有源装置310可以使用高压双背栅极MOSFET结构来制造。
图4是根据本公开的各个方面的集成电路的横截面视图，该集成电路包括绝缘体上半导体(SOI)层上的N型MOSFET装置，该N型MOSFET装置具有使用层转移工艺制造的多个背栅极。层转移技术为解决在SOI晶片上制造高压MOSFET装置时招致的可靠性问题中的一些可靠性问题提供了独特机会。层转移技术使得高压MOSFET装置能够实现SOI技术的完全性能潜力。
代表性地，RF集成电路400包括有源装置410，该有源装置410具有前栅极402、P型(P-)阱(P阱)416、以及P阱416与前栅极402之间的栅极氧化物404。有源装置410还包括N型源极区412(N+)、以及绝缘体层408上形成的N型漏极区414(N+)。在SOI实现方式中，绝缘体层408为掩埋氧化物(BOX)层，并且P阱416、N型源极区412和N型漏极区414由绝缘体层408所支撑的SOI层(例如，硅层)形成。在该配置中，有源装置410使用高压MOSFET结构实现，该高压MOSFET结构在有源装置410的P阱416和N型漏极区414之间具有N型(N-)延伸漏极区420。在N型场效应晶体管(NFET)配置中示出了高压MOSFET结构，尽管其他配置也是可能的。
图2A至图2D所示的层转移为解决在SOI晶片上制造高压MOSFET装置时招致的可靠性问题中的一些可靠性问题提供了独特机会。根据本公开的各个方面，层转移技术用于在高压MOSFET结构上形成多个背栅极。如本文中所描述的，术语“背栅极”可以是指独立于前侧栅极(例如，前栅极402)和源极区两者而偏置的背侧栅极。如果背栅极连接到前栅极，则它实际上充当场板，但因为该背栅极没有接近漏极金属，所以栅极到漏极电容大大降低。
例如，如图4所示，第一背栅极430和第二背栅极432形成在与绝缘体层408的第一表面相对的第二表面上。第一背栅极430和第二背栅极432可以通过在绝缘体层408的第二表面上沉积半导体材料(例如，多晶硅)或导电材料(例如，铜)的层来形成。在绝缘体层408的第二表面上以及第一背栅极430和第二背栅极432上沉积背侧电介质406。第一背栅极430和第二背栅极432的长度范围可以为0.5微米至1.5微米，并且第一背栅极430和第二背栅极432的厚度可以为大约270纳米。
根据本公开的各个方面，当通过在绝缘体层的第二表面上沉积薄背侧氧化物而形成第一背栅极430和第二背栅极432时，可以将第一背栅极430和第二背栅极432用作有源装置410的第二栅极和第三栅极408。当前栅极402被关断时，第一背栅极430和第二背栅极432可以处于同一截止电压，用于抑制电荷载流子移动进入延伸漏极区420。抑制电荷载流子移动进入延伸漏极区420有利地导致有源装置410的击穿电压更高。更进一步地，当有源装置410被导通时，与第一背栅极430和第二背栅极432结合在延伸漏极区420中执行倒退植入可以产生导通沟道440。
在一个配置中，第一背栅极430和第二背栅极432被定位为用于将电荷的移动引导到第一背栅极430、第二背栅极432和绝缘体层408之间的背侧界面。例如，第一背栅极430和第二背栅极432可以被正偏置以用于调整有源装置410的延伸漏极区420中的电场。也就是说，第一背栅极430和第二背栅极432可以通过调整第一背栅极430和第二背栅极432中的偏压来控制电子分布。控制电荷移动会减少将栅极氧化物暴露于热载流子注入，从而防止栅极氧化物损坏。如果第一背栅极430和第二背栅极432与其他电极分开偏置，则可以使用更高电压来增强期望效果。这些期望效果可以包括较低的导通电阻以及有源装置410的更高的截止击穿电压。
第一背栅极430和第二背栅极432可以有效地用于N型场效应晶体管或P型场效应晶体管(FET)。用于与前栅极402重叠的第一背栅极430的左边缘的放置可以选择性的是变化的，以提高导通电阻和/或减小寄生电容。第二背栅极432的右边缘朝向漏极侧的放置也可以选择性的是变化的，以提高击穿电压和/或减小寄生电容。延伸漏极区420的长度也可以是变化的。延伸漏极区420中的掺杂浓度可以是变化的。前栅极402、第一背栅极430和第二背栅极432的栅极长度也可以是变化的。半导体(例如，硅)层厚度也可以是变化的。用于从本体(例如，P阱)移除过量电荷的本体带可能有益于操作有源装置410。背侧氧化物厚度、栅极氧化物厚度和/或沟道掺杂也可以是变化的。
图5是根据本公开的各个方面的集成电路的横截面视图，该集成电路包括使用层转移工艺制造的具有多个背栅极的绝缘体上半导体(SOI)层上的P型MOSFET装置。在该配置中，RF集成电路500包括有源装置510，该有源装置510具有前栅极502、N阱516(N-)、以及N阱516与前栅极502之间的栅极氧化物504。有源装置510包括绝缘体层508上形成的P型源极区512(P+)和P型漏极区514(P+)。
与图4所示的配置相对比，在图5中，有源装置510的有源区以及可选的前栅极502的掺杂被切换到相反极性，以形成有源装置510作为具有多个背栅极的P型高压MOSFET。在一个配置中，有源装置510包括P型(P-)延伸漏极区520，该P型(P-)延伸漏极区520位于有源装置510的N阱516和P型漏极区514之间。在该配置中，当有源装置510被导通时，延伸漏极区520与第一背栅极530和第二背栅极532结合可以形成导电沟道540。
在该配置中，第一背栅极530和第二背栅极532也形成在与绝缘体层508的第一表面相对的第二表面上。第一背栅极530和第二背栅极532也可以通过在绝缘体层508的第二表面上沉积半导体材料(例如，多晶硅)或导电材料(例如，铜)的层来形成。在绝缘体层508的第二表面上以及在第一背栅极530和第二背栅极532上沉积背侧电介质506。第一背栅极530和第二背栅极532的长度范围可以为0.5微米至1.5微米，并且第一背栅极530和第二背栅极的厚度还可以为大约270纳米。
根据本公开的各个方面，当通过在绝缘体层508的第二表面上沉积薄背侧氧化物而形成第一背栅极530和第二背栅极532时，可以将第一背栅极530和第二背栅极532用作有源装置510的第二栅极和第三栅极。当前栅极502被关断时，第一背栅极530和第二背栅极532可以处于同一截止电压，以禁止电荷载流子移动进入延伸漏极区520。抑制电荷载流子移动进入延伸漏极区520有利地导致有源装置510的击穿电压更高。第一背栅极530和第二背栅极532可以被定位以用于将电荷的移动引导到第一背栅极530、第二背栅极532和绝缘体层508之间的背侧界面，如参考图4所描述的。
与图4所示的配置相对比，延伸漏极区520的掺杂被切换到相反的极性，以在延伸漏极区520(P-)与N阱516之间形成PN结。延伸漏极区520不包括接触(例如，硅化物接触)，该接触用于互连到延伸漏极区520，该接触可以被称为非硅化物区。
图4和图5所示的多个背栅极配置使得有源装置(例如，410/510)能够承受较高的击穿电压，同时维持相同的驱动电流和电路性能。可替代地，相对于不包括多个背栅极的MOSFET配置，多个背栅极配置使得能够维持击穿电压，以实现显著(例如，20％)更高的驱动电流和电路性能。更进一步地，因为多个背栅极的最佳偏置电压易于被调整以适应不同的掺杂分布，所以图4和图5所示的多个背栅极配置使得能够相对于有源区的掺杂分布具有灵活性。
尽管描述了两个背栅极，但是可以提供附加背栅极。例如，依据延伸漏极区的尺寸，可以提供三个、四个或更多个背栅极。而且，每个背栅极的偏置点不必相同。偏置点可以为固定偏置点或动态偏置点。由于多个背栅极，对传入晶片问题和工艺问题的敏感性被降低。例如，可以基于掺杂分布来调整背栅极的偏置电压。
图6是图示了根据本公开的一个方面的使用层转移工艺来构造具有多个背栅极的高压MOSFET装置的方法的工艺流程图。方法600开始于框602，在该框602处，在绝缘体层的第一表面上制造具有延伸漏极区的金属氧化物半导体场效应晶体管(MOSFET)。绝缘体层由牺牲衬底支撑。例如，如图2A所示，在掩埋氧化物(BOX)层220上制造有源装置210。在框604中，在MOSFET上沉积前侧电介质层。例如，如图3所示，前侧电介质层304沉积在有源装置310上。
再次参考图6，在框606中，处理衬底键合到前侧电介质层。例如，如图3所示，将处理衬底302键合到前侧电介质层304。在图6的框608中，牺牲衬底被移除。如图2B中所示，层转移工艺包括移除牺牲衬底201。在框610中，在与绝缘体层的第一表面相对的第二表面上制造背栅极。例如，如图4所示，在绝缘体层408的第二表面上沉积多晶硅材料/导电材料的第一部分和第二部分，以形成第一背栅极430和第二背栅极432。该工艺可以包括：在与绝缘体层408的第一表面相对的第二表面上沉积多晶硅元件的第一部分，以形成第一背栅极430以与MOSFET的前栅极402和延伸漏极区420至少部分重叠。
本公开的各个方面涉及一种SOI技术中的高级高压MOSFET结构，其包括与延伸漏极区重叠的多个背栅极。通过在N型MOS(NMOS)的背栅极上施加强正偏压的组合，漏极区的前表面被耗尽，并且HV MOSFET装置中的最大电场(E)被大大减小。在操作中，包括HVMOSFET结构的装置可以承受更高的漏极-源极电压(Vds)，而RF性能的下降最小。与单背栅极HV MOSFET装置相比较，实现了显著的性能提升(例如，在承受更高的电压时)。在一些情况下，前侧/前面将被称为第一侧。在其他情况下，背侧/背面将被称为第一侧。应当设想，多背栅极MOSFET可以结合在RF功率放大器以及RF开关中。
根据本公开的另一方面，一种集成电路包括绝缘体层的第一表面上的多背栅极HVMOSFET。该集成电路包括用于增加电压容限的部件。该增加部件可以为图4所示的第一背栅极430和第二背栅极432。在另一方面中，前述部件可以为任何层、模块、或被配置为执行前述部件所叙述的功能的任何装置。
图7是示出了其中可以有利地采用本公开的一个方面的示例性无线通信系统700的框图。为了说明的目的，图7示出了三个远程单元720、730和750以及两个基站740。应当认识到，无线通信系统可以具有更多个远程单元和基站。远程单元720、730和750包括IC设备725A、725C和725B，其包括所公开的HV多栅极MOSFET。应当认识到，其他设备还可以包括所公开的HV多栅极MOSFET，诸如基站、开关设备和网络设备。图7示出了从基站740到远程单元720、730和750的前向链路信号780以及从远程单元720、730和750到基站740的反向链路信号790。
在图7中，远程单元720被示为移动电话，远程单元730被示为便携式计算机，并且远程单元750被示为无线本地环路系统中的固定位置远程单元。例如，远程单元可以为移动电话、手持式个人通信系统(PCS)单元、诸如个人数字助理(PDA)之类的便携式数据单元、支持GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如抄表设备)、或存储或取回数据或计算机指令的其他通信设备、或其组合。尽管图7图示了根据本公开的各个方面的远程单元，但是本公开不限于这些示例性图示单元。本公开的各个方面可以适当地用于包括所公开的HV多栅极MOSFET的许多设备。
图8是图示了用于诸如上文所公开的HV多栅极MOSFET之类的半导体部件的电路、布局和逻辑设计的设计工作站的框图。设计工作站800包括硬盘801，该硬盘801包含操作系统软件、支持文件、以及诸如Cadence或OrCAD之类的设计软件。设计工作站800还包括显示器802，以便于具有HV多栅极MOSFET的电路设计810或IC 812。提供了存储介质804，用于有形存储电路设计810或IC 812。电路设计810或IC 812可以以诸如GDSII或GERBER之类的文件格式存储在存储介质804上。存储介质804可以为CD-ROM、DVD、硬盘、闪存、或其他适当设备。更进一步地，设计工作站800包括用于从存储介质804接受输入或将输出写入存储介质804的驱动装置803。
存储介质804上记录的数据可以指定逻辑电路配置、用于光刻掩模的图案数据、或用于诸如电子束光刻之类的串行写入工具的掩模图案数据。该数据还可以包括逻辑验证数据，诸如时序图或与逻辑仿真相关联的网络电路。通过减少用于设计半导体晶片的工艺的数目，在存储介质804上提供数据有助于对电路设计810或IC 812的设计。
对于固件和/或软件实现方式，该方法可以使用执行本文中所描述的功能的模块(例如，过程、功能等)来实现。有形体现指令的机器可读介质可以用于实现本文中所描述的方法。例如，软件代码可以存储在存储器中并并且由处理器单元执行。存储器可以在处理器单元内或在处理器单元外部实现。如本文中所使用的，术语“存储器”是指长期、短期、易失性、非易失性或其他存储器类型，并且不限于特定类型的存储器或其他数目的存储器，或其上存储有存储器的介质类型。
如果以固件和/或软件实现，则功能可以作为一个或多个指令或代码存储在计算机可读介质上。示例包括使用数据结构编码的计算机可读介质以及使用计算机程序编码的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以为可以由计算机访问的可用介质。作为示例而非限制，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁性存储设备、或可以用于存储形式为指令或数据结构的期望程序代码并且可以由计算机访问的其他介质；如本文中所使用的，盘和碟包括压缩盘(CD)、激光盘、光盘、数字多功能盘(DVD)、软盘和蓝光光盘，其中碟通常磁性再现数据，而盘使用激光光学再现数据。上述的组合也应当包括在计算机可读介质的范围内。
除了存储在计算机可读介质上之外，指令和/或数据可以作为信号提供在通信装置中包括的传输介质上。例如，通信装置可以包括具有指示指令和数据的信号的收发器。指令和数据被配置为使得一个或多个处理器实现权利要求中概述的功能。
尽管已经对本公开及其优点进行了详细描述，但是应当理解，在没有背离如由所附权利要求限定的本公开的技术的情况下，可以在本文中进行各种改变、替换和变更。例如，相对于衬底或电子设备使用诸如“上方”和“下方”之类的关系术语。当然，如果衬底或电子设备被倒置，则上方变为下方，反之亦然。附加地，如果侧面定向，则上方和下方可以是指衬底或电子设备的侧面。附加地，本申请的范围不旨在限于说明书中所描述的过程、机器、制造、物质成分、方式、方法和步骤的特定配置。根据本公开，本领域的普通技术人员应当容易领会，根据本公开可以利用目前存在或将要开发的执行与本文中所描述的对应配置基本相同的功能或实现与其基本相同的功能的过程、机器、制造、物质成分、方式、方法或步骤。因而，所附权利要求旨在将这样的过程、机器、制造、物质成分、方式、方法或步骤包括在它们的范围之内。

Claims (20)

1.一种集成电路，包括：
金属氧化物半导体场效应晶体管(MOSFET)，位于绝缘体层的第一表面上，所述MOSFET包括源极区、漏极区、前栅极、以及延伸漏极区，所述延伸漏极区位于所述漏极区与靠近所述前栅极的阱之间；以及
多个背栅极，位于所述绝缘体层的第二表面上并且与所述延伸漏极区重叠，所述第二表面与所述第一表面相对。
2.根据权利要求1所述的集成电路，其中所述多个栅极包括第一背栅极和第二背栅极，所述第一背栅极和所述第二背栅极位于所述绝缘体层的所述第二表面上。
3.根据权利要求2所述的集成电路，其中所述第一背栅极与所述前栅极至少部分重叠。
4.根据权利要求2所述的集成电路，其中所述第二背栅极与所述漏极区之间的重叠是变化的。
5.根据权利要求1所述的集成电路，其中所述MOSFET为高压功率放大器的组件。
6.根据权利要求1所述的集成电路，其中所述MOSFET为高压开关的组件。
7.根据权利要求1所述的集成电路，其中所述多个背栅极独立于所述前栅极而被偏置。
8.根据权利要求1所述的集成电路，被集成到RF前端模块中，所述RF前端模块被包含到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话、以及便携式计算机中的至少一项。
9.一种构造集成电路的方法，包括：
在牺牲衬底所支撑的绝缘体层的第一表面上，制造具有延伸漏极区的金属氧化物半导体场效应晶体管(MOSFET)；
在所述MOSFET上沉积前侧电介质层；
将处理衬底键合到所述前侧电介质层；
移除所述牺牲衬底；以及
在所述绝缘体层的第二表面上制造多个背栅极，所述第二表面与所述第一表面相对。
10.根据权利要求9所述的方法，还包括：独立于所述MOSFET的前栅极而偏置所述多个背栅极。
11.根据权利要求9所述的方法，其中制造所述MOSFET还包括：在与所述绝缘体层的所述第一表面相对的所述第二表面上，沉积多晶硅元件的第一部分以形成第一背栅极，以与所述MOSFET的前栅极和所述延伸漏极区至少部分地重叠。
12.根据权利要求11所述的方法，其中制造所述MOSFET还包括：在所述第二表面上沉积所述多晶硅元件的第二部分，以在所述MOSFET的漏极区附近形成第二背栅极。
13.根据权利要求9所述的方法，还包括：将所述集成电路集成到射频(RF)前端模块中，所述RF前端模块被包含到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话、以及便携式计算机中的至少一项。
14.一种集成电路，包括：
金属氧化物半导体场效应晶体管(MOSFET)，位于绝缘体层的第一表面上，所述MOSFET包括源极区、漏极区、前栅极、以及延伸漏极区，所述延伸漏极区位于所述漏极区与靠近所述前栅极的阱之间；以及
用于增大所述MOSFET的电压容限的部件，用于增大电压容限的所述部件位于所述绝缘体层的第二表面上并且与所述延伸漏极区重叠，所述第二表面与所述第一表面相对。
15.根据权利要求14所述的集成电路，其中用于增大所述电压容限的所述部件与所述前栅极至少部分地重叠。
16.根据权利要求14所述的集成电路，其中用于增大所述电压容限的所述部件与所述漏极区之间的重叠是变化的。
17.根据权利要求14所述的集成电路，其中所述MOSFET为高压功率放大器的组件。
18.根据权利要求14所述的集成电路，其中所述MOSFET为高压开关的组件。
19.根据权利要求14所述的集成电路，其中用于增大所述电压容限的所述部件独立于所述前栅极而被偏置。
20.根据权利要求14所述的集成电路，被集成到RF前端模块中，所述RF前端模块被包含到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、移动电话、以及便携式计算机中的至少一项。
CN201980042695.0A 2018-06-26 2019-05-06 绝缘体上半导体(soi)技术中的高压(hv)金属氧化物半导体场效应晶体管(mosfet) Pending CN112335055A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201862690136P 2018-06-26 2018-06-26
US62/690,136 2018-06-26
US16/156,729 US10600910B2 (en) 2018-06-26 2018-10-10 High voltage (HV) metal oxide semiconductor field effect transistor (MOSFET) in semiconductor on insulator (SOI) technology
US16/156,729 2018-10-10
PCT/US2019/030938 WO2020005388A1 (en) 2018-06-26 2019-05-06 High voltage (hv) metal oxide semiconductor field effect transistor (mosfet) in semiconductor on insulator (soi) technology

Publications (1)

Publication Number Publication Date
CN112335055A true CN112335055A (zh) 2021-02-05

Family

ID=68980779

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980042695.0A Pending CN112335055A (zh) 2018-06-26 2019-05-06 绝缘体上半导体(soi)技术中的高压(hv)金属氧化物半导体场效应晶体管(mosfet)

Country Status (4)

Country Link
US (2) US10600910B2 (zh)
EP (1) EP3815147A1 (zh)
CN (1) CN112335055A (zh)
WO (1) WO2020005388A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108461538B (zh) * 2018-03-29 2020-03-10 京东方科技集团股份有限公司 薄膜晶体管及其制备方法和控制方法、显示面板和装置
US10600910B2 (en) 2018-06-26 2020-03-24 Qualcomm Incorporated High voltage (HV) metal oxide semiconductor field effect transistor (MOSFET) in semiconductor on insulator (SOI) technology
US11935918B2 (en) * 2021-06-21 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with boosted breakdown voltage
US20240068879A1 (en) * 2022-08-26 2024-02-29 Globalfoundries U.S. Inc. Built-in temperature sensors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664598B1 (en) * 2002-09-05 2003-12-16 International Business Machines Corporation Polysilicon back-gated SOI MOSFET for dynamic threshold voltage control
US20130256800A1 (en) * 2010-12-17 2013-10-03 University Of Electronic Science And Technology Of China Soi devices for plasma display panel driver chip
US20150116029A1 (en) * 2013-10-28 2015-04-30 Stmicroelectronics Sa Extended-drain mos transistor in a thin film on insulator
US9761525B1 (en) * 2016-04-29 2017-09-12 Globalfoundries Inc. Multiple back gate transistor
US20170373026A1 (en) * 2016-06-22 2017-12-28 Qualcomm Incorporated Method and apparatus for back-biased switch transistors

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08241985A (ja) 1995-03-06 1996-09-17 Nippon Motorola Ltd Ｌｄ−ｍｏｓトランジスタ
US7314794B2 (en) * 2005-08-08 2008-01-01 International Business Machines Corporation Low-cost high-performance planar back-gate CMOS
US8030145B2 (en) * 2010-01-08 2011-10-04 International Business Machines Corporation Back-gated fully depleted SOI transistor
US8610211B2 (en) * 2010-07-23 2013-12-17 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure with selectively placed sub-insulator layer void(s) and method of forming the SOI structure
US8748258B2 (en) * 2011-12-12 2014-06-10 International Business Machines Corporation Method and structure for forming on-chip high quality capacitors with ETSOI transistors
US20150001623A1 (en) * 2013-06-26 2015-01-01 Tsinghua University Field effect transistor and method for forming the same
US9997606B2 (en) * 2016-09-30 2018-06-12 International Business Machines Corporation Fully depleted SOI device for reducing parasitic back gate capacitance
US10043826B1 (en) * 2017-07-26 2018-08-07 Qualcomm Incorporated Fully depleted silicon on insulator integration
US10600910B2 (en) 2018-06-26 2020-03-24 Qualcomm Incorporated High voltage (HV) metal oxide semiconductor field effect transistor (MOSFET) in semiconductor on insulator (SOI) technology

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664598B1 (en) * 2002-09-05 2003-12-16 International Business Machines Corporation Polysilicon back-gated SOI MOSFET for dynamic threshold voltage control
US20130256800A1 (en) * 2010-12-17 2013-10-03 University Of Electronic Science And Technology Of China Soi devices for plasma display panel driver chip
US20150116029A1 (en) * 2013-10-28 2015-04-30 Stmicroelectronics Sa Extended-drain mos transistor in a thin film on insulator
US9761525B1 (en) * 2016-04-29 2017-09-12 Globalfoundries Inc. Multiple back gate transistor
US20170373026A1 (en) * 2016-06-22 2017-12-28 Qualcomm Incorporated Method and apparatus for back-biased switch transistors

Also Published As

Publication number Publication date
EP3815147A1 (en) 2021-05-05
WO2020005388A1 (en) 2020-01-02
US20200185522A1 (en) 2020-06-11
US20190393340A1 (en) 2019-12-26
US10600910B2 (en) 2020-03-24
US11081582B2 (en) 2021-08-03

Similar Documents

Publication Publication Date Title
US9812580B1 (en) Deep trench active device with backside body contact
US11081582B2 (en) High voltage (HV) metal oxide semiconductor field effect transistor (MOSFET) in semiconductor on insulator (SOI) technology
US20190371891A1 (en) Bulk layer transfer based switch with backside silicidation
JP2016129267A (ja) ダイオード、それを使用する回路、および製造方法
US10637411B2 (en) Transistor layout for improved harmonic performance
US10748934B2 (en) Silicon on insulator with multiple semiconductor thicknesses using layer transfer
CN111164763B (zh) 体电流旁路电阻器
CN113228253A (zh) 双侧接触开关中的电容平衡
US10903357B2 (en) Laterally diffused metal oxide semiconductor (LDMOS) transistor on a semiconductor on insulator (SOI) layer with a backside device
US12155381B2 (en) Dynamic body biasing for radio frequency (RF) switch
US12206400B2 (en) Dynamic body biasing for radio frequency (RF) switch
US10326028B1 (en) Complementary metal-oxide-semiconductor (CMOS) voltage-controlled resistor
US20250113606A1 (en) Body tied to source standard cell implementations in semiconductor-on-insulator (soi) technology
US20250072059A1 (en) Enhanced body tied to source low noise amplifier device
US10748891B1 (en) Electrostatic discharge (ESD) robust transistor
US10483392B2 (en) Capacitive tuning using backside gate
TW202448125A (zh) 用於射頻（ｒｆ）開關的動態基體偏壓

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210205