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CN111316448A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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CN111316448A
CN111316448A CN201880072450.8A CN201880072450A CN111316448A CN 111316448 A CN111316448 A CN 111316448A CN 201880072450 A CN201880072450 A CN 201880072450A CN 111316448 A CN111316448 A CN 111316448A
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CN
China
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oxide
insulator
conductor
transistor
oxygen
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CN201880072450.8A
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山崎舜平
平松智记
野中裕介
石原典隆
三本菅正太
山根靖正
远藤佑太
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Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Abstract

提供一种高可靠性半导体装置。该半导体装置包括：第一绝缘体；第一绝缘体上的第一氧化物；第一氧化物上的第二氧化物；第二氧化物上的彼此分离的第一导电体及第二导电体；第二氧化物、第一导电体及第二导电体上的第三氧化物；第三氧化物上的第二绝缘膜；以及隔着第三氧化物及第二绝缘膜位于第二氧化物上的第三导电体，并且第三氧化物包含金属元素及氮，该金属元素与氮键合。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明的一个方式涉及一种半导体装置及半导体装置的制造方法。此外，本发明的一个方式涉及一种半导体晶片、模块以及电子设备。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置及电子设备等有时包括半导体装置。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式涉及一种物体、方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。
背景技术
近年来，已对半导体装置进行开发，主要研发LSI、如CPU、GPU等处理器、存储器。处理器是包括从半导体晶片分开的半导体集成电路(至少包括晶体管及存储器)且形成有作为连接端子的电极的半导体元件的集合体。
LSI、如CPU、GPU等处理器、存储器等的半导体电路(IC芯片)安装在如印刷线路板等电路板上，并用作各种电子设备的构件之一。
此外，通过使用形成在具有绝缘表面的衬底上的半导体薄膜构成晶体管的技术受到关注。该晶体管被广泛地应用于集成电路(IC)、图像显示装置(简单地记载为显示装置)等电子设备。作为可以应用于晶体管的半导体薄膜，硅类半导体材料被广泛地周知。此外，作为其他材料，氧化物半导体受到关注。
已知使用氧化物半导体的晶体管的非导通状态下的泄漏电流极小。例如，应用了使用氧化物半导体的晶体管的泄漏电流小的特性的低功耗CPU等已被公开(参照专利文献1)。
近年来，随着电子设备的小型化和轻量化，对高密度地集成有晶体管等的集成电路的需求提高。此外，有提高包含集成电路的半导体装置的生产率的需求。
[先行技术文献]
[专利文献]
[专利文献1]日本专利申请公开第2012-257187号公报
发明内容
发明所要解决的技术问题
本发明的一个方式的目的之一是提供一种能够抑制功耗的半导体装置。本发明的一个方式的目的之一是提供一种高可靠性半导体装置。本发明的一个方式的目的之一是提供一种电特性优良的半导体装置。本发明的一个方式的目的之一是提供一种能够长期保持数据的半导体装置。
本发明的一个方式的目的之一是提供一种信息写入速度快的半导体装置。本发明的一个方式的目的之一是提供一种设计自由度高的半导体装置。本发明的一个方式的目的之一是提供一种能够实现微型化或高集成化的半导体装置。本发明的一个方式的目的之一是提供一种新颖的半导体装置。本发明的一个方式的目的之一是提供一种生产率高的半导体装置。
注意，上述目的的记载不妨碍其他目的的存在。此外，本发明的一个方式并不需要实现所有上述目的。此外，这些目的之外的目的根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，该半导体装置包括含有沟道形成区的半导体层及接触于半导体层的储存固定电荷的层。半导体装置的阈值被储存固定电荷的层控制。
此外，半导体层优选包含氧化物。
本发明的一个方式是一种半导体装置，该半导体装置包括：第一绝缘体；第一绝缘体上的第一氧化物；第一氧化物上的第二氧化物；第二氧化物上的彼此分离的第一导电体及第二导电体；第二氧化物、第一导电体及第二导电体上的第三氧化物；第三氧化物上的第二绝缘膜；以及隔着第三氧化物及第二绝缘膜位于第二氧化物上的第三导电体，其中，第三氧化物包含金属元素及氮，该金属元素与氮键合。
在上述半导体装置中，第三氧化物优选为储存固定电荷的层。
在上述半导体装置中，第三氧化物中的氮的原子个数比优选小于0.1atomic％。
本发明的一个方式是一种半导体装置，该半导体装置包括：第一绝缘体；第一绝缘体上的第一氧化物；第一氧化物上的第二氧化物；第二氧化物上的彼此分离的第一导电体及第二导电体；第二氧化物、第一导电体及第二导电体上的第三氧化物；第三氧化物上的第二绝缘膜；以及隔着第三氧化物及第二绝缘膜位于第二氧化物上的第三导电体，其中，第一氧化物包括第一层及第二层，该第二层包含金属元素及氮，该金属元素与氮键合。
在上述半导体装置中，第二层优选为储存固定电荷的层。
在上述半导体装置中，第二层中的氮的原子个数比优选小于0.1atomic％。
在上述半导体装置中，第一层的氧浓度优选高于第二层，第二层的氮浓度优选高于第一层。
在上述半导体装置中，第一氧化物、第二氧化物及第三氧化物优选包含In、元素M(M为Al、Ga、Y或Sn)和Zn。
在上述半导体装置中，金属元素优选为选自In、元素M(M为Al、Ga、Y或Sn)和Zn中的一个。
在上述半导体装置中，第一导电体及第二导电体优选包含钌。
发明效果
根据本发明的一个方式，可以提供一种能够抑制功耗的半导体装置。根据本发明的一个方式，可以提供一种高可靠性半导体装置。根据本发明的一个方式，可以提供一种电特性优良的半导体装置。根据本发明的一个方式，可以提供一种能够长期保持数据的半导体装置。
根据本发明的一个方式，可以提供一种信息写入速度快的半导体装置。根据本发明的一个方式，可以提供一种设计自由度高的半导体装置。根据本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。根据本发明的一个方式，可以提供一种新颖的半导体装置。根据本发明的一个方式，可以提供一种生产率高的半导体装置。
注意，上述效果的记载不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。此外，这些效果之外的效果根据说明书、附图、权利要求书等的记载来看是自然明了的，可以从说明书、附图、权利要求书等的记载得出上述以外的效果。
附图简要说明
图1A至图1D是本发明的一个方式的半导体装置的俯视图及截面图。
图2A至图2D是本发明的一个方式的半导体装置的俯视图及截面图。
图3A至图3D是本发明的一个方式的半导体装置的俯视图及截面图。
图4A至图4D是本发明的一个方式的半导体装置的俯视图及截面图。
图5A至图5D是本发明的一个方式的半导体装置的截面图。
图6A至图6D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图7A至图7D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图8A至图8D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图9A至图9D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图10A至图10D是示出本发明的一个方式的半导体装置的制造方法的俯视图及截面图。
图11A及图11B是示出本发明的一个方式的存储装置的结构的截面图。
图12A及图12B是示出本发明的一个方式的存储装置的结构实例的方框图。
图13A至图13H是示出本发明的一个方式的存储装置的结构实例的电路图。
图14A及图14B是示出本发明的一个方式的半导体装置的图。
图15A至15E是本发明的一个方式的存储装置的示意图。
图16A至图16D、图16E1、图16E2及图16F是本发明的一个方式的电子设备的图。
图17A及图17B是本发明的实施例的半导体装置的截面图。
图18A及图18B是示出本发明的实施例的计算结果的图。
图19是本发明的实施例的半导体装置的截面图。
图20是示出本发明的实施例的计算结果的图。
实施发明的方式
下面，参照附图对实施方式进行说明。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面所示的实施方式所记载的内容中。
在附图中，为显而易见，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，在实际的制造工序中，有时由于蚀刻等处理而层或抗蚀剂掩模等被非意图性地蚀刻，但是为了便于理解有时不反映于附图中。此外，在附图中，有时在不同的附图之间共同使用相同的符号来表示相同的部分或具有相同功能的部分，而省略其重复说明。此外，当表示具有相同功能的部分时有时使用相同的阴影线，而不特别附加符号。
此外，尤其在俯视图(也称为平面图)或立体图等中，为了容易理解发明，有时省略部分构成要素的记载。此外，有时省略部分隐藏线等的记载。
此外，在本说明书等中，为了方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等中所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
在本说明书等中，为方便起见，使用了“上”、“下”等表示配置的词句，以参照附图说明构成要素的位置关系。此外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书中所说明的词句，根据情况可以适当地换词句。
例如，在本说明书等中，当明确地记载为“X与Y连接”时，意味着如下情况：X与Y电连接；X与Y在功能上连接；X与Y直接连接。因此，不局限于附图或文中所示的连接关系等规定的连接关系，附图或文中所示的连接关系以外的连接关系也在附图或文中公开了。
在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
在本说明书中，当表示构成氧化物、金属氧化物、化合物等的元素的原子个数比时，除特别情况外，有时都包括该原子个数比的近似值。在此，作为原子个数比的近似值，包括表示各原子个数的值的50％以上且150％以下的值。例如，在原子个数比为[A]:[B]＝2:1的情况下，作为[A]的近似值，包括1以上且3以下，并且作为[B]的近似值，包括0.5以上且1.5以下。此外，作为原子个数比的近似值，包括表示各原子个数的值的80％以上且120％以下的值。例如，在原子个数比为[A]:[B]＝2:1的情况下，作为[A]的近似值，包括1.6以上且2.4以下，并且作为[B]的近似值，包括0.8以上且1.2以下。此外，作为原子个数比的近似值，包括表示各原子个数的值的90％以上且110％以下的值。例如，在原子个数比为[A]:[B]＝2:1的情况下，作为[A]的近似值，包括1.8以上且2.2以下，并且作为[B]的近似值，包括0.9以上且1.1以下。
此外，在使用极性不同的晶体管的情况或电路工作中的电流方向变化的情况等下，源极及漏极的功能有时互相调换。因此，在本说明书等中，有时源极和漏极可以相互调换。
在本说明书等中，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(以下，也称为“实效沟道宽度”)和晶体管的俯视图所示的沟道宽度(以下，也称为“外观上的沟道宽度”)不同。例如，在栅电极覆盖半导体的侧面时，有时因为实效的沟道宽度大于外观上的沟道宽度，所以不能忽略其影响。例如，在栅电极覆盖半导体的侧面的微型晶体管中，有时形成在半导体的侧面上的沟道形成区的比例增高。在此情况下，实效的沟道宽度大于外观上的沟道宽度。
在上述情况下，有时难以通过实测估计实效沟道宽度。例如，为了根据设计值估计实效沟道宽度，需要一个假设，即已知半导体的形状。因此，当半导体的形状不确定时，难以准确地测量实效沟道宽度。
在本说明书中，在简单地描述为“沟道宽度”时，有时是指外观上的沟道宽度。或者，在本说明书中，在简单地描述为“沟道宽度”时，有时是指实效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、实效沟道宽度、外观上的沟道宽度等的值。
注意，半导体的杂质例如是指构成半导体的主要成分之外的成分。例如，浓度小于0.1atomic％的元素可以说是杂质。半导体包含杂质时，例如有时发生半导体的DOS(Density of States：缺陷态密度)的提高或者结晶性的降低等。半导体是氧化物半导体时，作为改变半导体的特性的杂质，例如有第1族元素、第2族元素、第13族元素、第14族元素、第15族元素以及除氧化物半导体的主要成分外的过渡金属等，例如有氢、锂、钠、硅、硼、磷、碳、氮等。此外，半导体是氧化物半导体时，有时水也用作杂质。此外，半导体是氧化物半导体时，例如在杂质混入时，有时形成氧空位。此外，半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
注意，在本说明书等中，氧氮化硅是指氧含量大于氮含量的物质。此外，氮氧化硅是指氮含量大于氧含量的物质。
在本说明书等中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。此外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
注意，在本说明书中，阻挡膜是指具有抑制氢等杂质及氧的透过的功能的膜，在该阻挡膜具有导电性的情况下，有时被称为导电阻挡膜。
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体(OxideSemiconductor，也可以简称为OS)等。例如，在将金属氧化物用于晶体管的半导体层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在记为OS FET或OS晶体管的情况下，这意味着包含氧化物或氧化物半导体的晶体管。
注意，在本说明书等中，常关闭是指：在不对栅极施加电位或者对栅极施加接地电位时流过晶体管的每沟道宽度1μm的电流在室温下为1×10-20A以下，在85℃下为1×10-18A以下或在125℃下为1×10-16A以下。
(实施方式1)
下面说明包括本发明的一个方式的晶体管200的半导体装置的一个例子。
<半导体装置的结构实例>
图1A至图1D是本发明的一个方式的晶体管200及晶体管200的周围的俯视图及截面图。
图1A是包括晶体管200的半导体装置的俯视图。图1B至图1D是该半导体装置的截面图。在此，图1B是沿着图1A中的点划线A1-A2的部分的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。此外，图1C是沿着图1A中的点划线A3-A4的部分的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。此外，图1D是沿着图1A中的点划线A5-A6的部分的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。为了容易理解，在图1A的俯视图中省略了部分构成要素。
本发明的一个方式的半导体装置包括晶体管200、用作层间膜的绝缘体210、绝缘体212及绝缘体281。此外，该半导体装置还包括与晶体管200电连接并用作布线的导电体203、导电体256及用作插头的导电体240(导电体240a、导电体240b及导电体240c)。
此外，导电体203与绝缘体212的开口的内壁接触。在此，导电体203的顶面的高度与绝缘体212的顶面的高度可以大致相同。此外，在晶体管200中，导电体203具有单层结构，但是本发明不局限于此。例如，导电体203也可以具有两层以上的叠层结构。在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区別。
此外，在导电体240中，导电体240的第一导电体与绝缘体273、绝缘体280、绝缘体282及绝缘体281的开口的内壁、绝缘体274、绝缘体280、绝缘体282及绝缘体281的开口的内侧接触，其更内侧形成有导电体240的第二导电体。在此，导电体240的顶面的高度与绝缘体281的顶面的高度可以大致相同。此外，在晶体管200中，具有导电体240的第一导电体及导电体240的第二导电体的叠层结构，但是本发明不局限于此。例如，导电体240也可以具有单层结构或者三层以上的叠层结构。在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区別。此外，优选在绝缘体280、绝缘体282及绝缘体281的开口的内壁与导电体240之间设置有抑制如氢、水等杂质或氧等的透过的绝缘阻挡物或导电阻挡物。在本实施方式中，作为绝缘阻挡物，设置有绝缘体276。绝缘体276至少设置在绝缘体280的侧面及绝缘体282的侧面的一部分即可，优选抑制包含在绝缘体280中的如氢、水等杂质或氧等扩散到导电体240。
在晶体管200中，导电体256具有单层结构，但是本发明不局限于此。例如，导电体256也可以具有两层以上的叠层结构。在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区別。
[晶体管200]
如图1A至图1D所示，晶体管200包括：配置在衬底(未图示)上的绝缘体222；配置在绝缘体222上的绝缘体224；配置在绝缘体224上的氧化物230(氧化物230a1及氧化物230a2)及氧化物230b；在氧化物230b上彼此分离的导电体242a及导电体242b；分别配置在导电体242a及导电体242b上的绝缘体273a及绝缘体273b；配置在氧化物230、导电体242a、导电体242b、绝缘体273a及绝缘体273b上的氧化物230c；配置在氧化物230c上的绝缘体250；配置在绝缘体250上且至少其一部分重叠于导电体242a与导电体242b之间处的导电体260；配置在绝缘体250上且覆盖导电体260的绝缘体274；配置在绝缘体274上的绝缘体280；以及配置在绝缘体280上的绝缘体282。
在此，绝缘体222、绝缘体273及绝缘体274优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体222、绝缘体273及绝缘体274的氧透过性优选比绝缘体224或绝缘体280低。
此外，氧化物230a1、氧化物230a2、氧化物230b及氧化物230c中的至少一个优选为包含氮的氧化物。例如，与氧化物230b接触的氧化物230a2和氧化物230c中的一个或两个优选为包含氮的氧化物。
此外，在使用包含氮的氧化物作为氧化物230a2的情况下，氧化物230a1优选为不包含氮的氧化物、氮含量少于氧化物230a2的氧化物或者氧含量多于氧化物230a2的氧化物。氧化物230a1优选能够在其形成时或形成之后将氧供应到绝缘体224。例如，通过在包含氧的气氛中形成氧化物230a1，可以在形成氧化物230a1时将氧供应到绝缘体224或者形成氧含量多的氧化物。此外，当使用氧含量多的氧化物作为氧化物230a1时，可以通过加热处理将氧释放到绝缘体224。
在晶体管200中，在形成沟道的区域(以下，也称为沟道形成区)及其附近层叠有氧化物230a、氧化物230b及氧化物230c的三层，但是本发明不局限于此。例如，可以设置氧化物230b的单层、氧化物230b及氧化物230a的两层结构、氧化物230b及氧化物230c的两层结构或者四层以上的叠层结构。此外，虽然示出氧化物230a具有氧化物230a1及氧化物230a2的两层的例子，但是本发明不局限于此。例如，氧化物230a也可以具有单层结构或三层以上的叠层结构。此外，在晶体管200中，导电体260具有两层的叠层结构，但是本发明不局限于此。例如，导电体260也可以具有单层结构或三层以上的叠层结构。
包含氮的氧化物用作储存固定电荷的层。包含氮的氧化物因在其形成时或形成之后包含在氧化物中的氧的一部分被氮取代或者氮进入氧化物中的氧空位(有时称为Vo)而形成。第一原理计算的结果表明该结构在中间带隙及其附近形成状态。由于在中间带隙及其附近形成状态，所以包含氮的氧化物中同时存在负电荷，该电荷固定于包含氮的氧化物中。也就是说，包含氮的氧化物储存负固定电荷。
与没有设置包含氮的氧化物的晶体管相比，储存负固定电荷的包含氮的氧化物接触于含有沟道形成区的氧化物的晶体管的阈值漂移到正一侧。这是因为由固定电荷导致的电场影响到沟道形成区的缘故。
此外，氮(N)进入氧化物中的氧空位(Vo)有时被称为形成VoN。
在包含氮的氧化物中，随着VoN增加，负固定电荷增加。也就是说，随着包含氮的氧化物中的VoN密度增加，固定电荷密度增加。包含氮的氧化物中的固定电荷密度优选为2.0×10+17atoms/cm3以上且1.0×10+19atoms/cm3以下，更优选为1.0×10+18atoms/cm3以上且1.0×10+19atoms/cm3以下。随着包含氮的氧化物中的负固定电荷密度增加，该晶体管的阈值漂移到正一侧。
此外，也可以通过将电位施加到用作背栅极的第二栅极控制晶体管的阈值。另一方面，因为对第二栅极施加电位以将该晶体管的阈值控制为所希望的值，所以具有该晶体管的半导体装置或电子设备的功耗增加。如本实施方式所示，优选设置与含有沟道形成区的氧化物接触的包含氮的氧化物，由此可以减少施加到第二栅极的电位的绝对值。此外，在通过设置与含有沟道形成区的氧化物接触的包含氮的氧化物得到具有所希望的阈值的晶体管的情况下，不需要对第二栅极施加电位或者不需要第二栅极本身，所以这是优选的。由此，可以功耗降低的晶体管、半导体装置及电子设备。
此外，在有对第二栅极施加电位导致晶体管劣化的忧虑的情况下，优选设置与含有沟道形成区的氧化物接触的包含氮的氧化物以降低施加到第二栅极的电位，由此可以抑制晶体管的劣化或者减少晶体管的劣化程度。由此，可以得到高可靠性晶体管、半导体装置及电子设备。
在此，导电体260被用作晶体管的栅电极，导电体242a及导电体242b被用作源电极或漏电极。导电体260优选具有隔着绝缘体250与导电体242a重叠的区域及隔着绝缘体250与导电体242b重叠的区域。导电体260因具有这种形状而具有位置对准的余地，因此可以确保氧化物230的导电体242a与导电体242b之间的区域与导电体260的重叠。
此外，如图1A至图1D所示，导电体260优选具有导电体260a及配置在导电体260a上的导电体260b。在本说明书中，有时将导电体242a及导电体242b总称为导电体242。
此外，晶体管200优选还包括配置在衬底(未图示)上的绝缘体214；配置在绝缘体214上的绝缘体216；嵌入绝缘体214及绝缘体216的导电体205；以及配置在绝缘体216及导电体205上的绝缘体220。此外，优选在绝缘体220上配置有绝缘体222。
此外，优选在晶体管200中将用作氧化物半导体的金属氧化物(以下，有时称为氧化物半导体)用于包含沟道形成区的氧化物230(氧化物230a、氧化物230b及氧化物230c)。
由于将氧化物半导体用于沟道形成区的晶体管200在非导通状态下的泄漏电流极小，所以可以提供功耗低的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以应用于构成高集成型半导体装置的晶体管200。
例如，氧化物230优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。尤其是，元素M特别优选使用铝、镓、钇或锡。此外，氧化物230也可以使用In-Ga氧化物、In-Zn氧化物。此外，氧化物230可以使用包含氮的金属氧化物。通过使用包含氮的金属氧化物作为氧化物230的一部分，可以使晶体管的阈值漂移到正一侧，由此抑制晶体管特性的常开启化。
在氧化物230包含氮的情况下，氮浓度优选为2.0×10+17atoms/cm3以上且1×1022atoms/cm3以下。更优选为1×1018atoms/cm3以上且4×1021atoms/cm3以下。进一步优选为1×1019atoms/cm3以上且2×1021atoms/cm3以下。还进一步优选为2×1019atoms/cm3以上且低于1×1020atoms/cm3。
此外，氧化物230中的氮的原子个数比优选为0.001atomic％以上且10atomic％以下。更优选为0.005atomic％以上且5atomic％以下。进一步优选为0.01atomic％以上且3atomic％以下。还进一步优选为0.02atomic％以上且小于0.1atomic％。在本说明书等中，氮的原子个数比(atomic％)表示相对于铟、元素M、锌、氧及氮的每一个原子个数的总和的氮的原子个数比。此外，在本说明书中，氮的原子个数比有时被称为氮浓度。
根据氮浓度(atoms/cm3)、金属氧化物层的组成及密度(g/cm3)，可以计算出氮的原子个数比(atomic％)。金属氧化物层的密度可以利用X射线反射率法(XRR：X-rayReflectivity)评测。
通过将氧化物230中的氮浓度或氮的原子个数比设定于上述范围内，可以将氧化物230用作储存固定电荷的层，得到具有常关闭的电特性且通态电流(on-state current)高的晶体管。由此，可以得到低功耗的晶体管、半导体装置及电子设备。
在本说明书等中，例如，A的氮浓度高于B是指A的氮浓度(atoms/cm3)或氮的原子个数比(atomic％)高于B。
在此，在氧化物230中存在氢、氮或金属元素等杂质的情况下，有时载流子密度增大，使得电阻降低。此外，在氧化物230的含氧浓度降低的情况下，有时载流子密度增大，使得电阻降低。
在与氧化物230的顶面接触的用作源电极或漏电极的导电体242(导电体242a及导电体242b)具有吸收氧化物230的氧的功能或对氧化物230供应氢、氮或金属元素等杂质的功能的情况下，有时在氧化物230中部分地形成低电阻区。
在此，如图1B所示，设置有与氧化物230b的顶面接触的导电体242，且在氧化物230b的与导电体242的界面及其附近形成有作为低电阻区的区域243(区域243a及区域243b)。区域243a用作源区或漏区中的一个，区域243b用作源区或漏区中的另一个。在区域243a和区域243b之间设置有用作沟道形成区的区域234。
用作源区或漏区的区域243的氧浓度低或者包含氢、氮或金属元素等杂质，由此该区域是载流子浓度增加且电阻降低的区域。换言之，区域243是与区域234相比载流子密度高且电阻低的区域。此外，用作沟道形成区的区域234是与区域243相比氧浓度高或者杂质浓度低的区域，所以该区域是载流子密度低的高电阻区。
在此，在使用氧化物半导体的晶体管中，如果氧化物半导体中的形成沟道的区域中存在杂质及氧空位，电特性则容易变动，有时降低可靠性。此外，在氧化物半导体中的形成沟道的区域包含氧空位的情况下，晶体管易于具有常开启特性。因此，优选尽可能降低形成沟道的区域234中的氧空位。
为了抑制晶体管的常开启化，设置与氧化物230接触的具有包含因加热而脱离的氧的区域的绝缘体，使得该绝缘体所包含的氧通过加热处理扩散到氧化物230即可。例如，可以对绝缘体280添加氧并使该绝缘体280所包含的氧通过加热处理扩散。由此，氧化物230被供应氧，该氧减少氧化物230的氧空位，可以抑制晶体管的常开启化。
此外，在作为低电阻区的区域243包含金属元素的情况下，区域243优选除了包含氧化物230之外还包含铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等金属元素中的一个或多个。
此外，在图1B中，区域243的厚度与氧化物230b的厚度大致相同，但是不局限于此。例如，如图5A所示，区域243既可形成在氧化物230b的厚度方向上的氧化物230b与导电体242的界面附近又可还形成在氧化物230a中。此外，图5B示出导电体242具有叠层结构的例子。导电体242具有与氧化物230b接触的导电体242-1及该导电体242-1上的导电体242-2。由于导电体242-1吸收包含在氧化物230b中的氧，所以在氧化物230b中形成用作低电阻区的区域243。此外，区域243有时被称为接合层或N型接合层。
在氧化物230中，有时难以明确地观察各区域的边界。在各区域中检测出的金属元素、如氢及氮等杂质元素的浓度不一定需要按每个区域分阶段地变化，也可以在各区域中连续地变化(也称为渐变(gradation))。也就是说，越接近沟道形成区，金属元素、如氢及氮等杂质元素的浓度越小即可。
为了选择性地降低氧化物230的电阻，导电体242例如优选使用包含铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等提高导电性的金属元素和杂质中的至少一个的材料。或者，使用在形成导电体242时对氧化物230注入形成氧空位的元素或者被氧空位俘获的元素等杂质的材料或成膜方法等即可。例如，作为该元素，可以举出氢、硼、碳、氮、氟、磷、硫、氯和稀有气体等。此外，作为稀有气体的典型例子，可以举出氦、氖、氩、氪及氙等。
例如，导电体242-1可以使用包含铝、钛、硅、钽、钨及包含它们的化合物中的至少一个的材料，导电体242-2可以使用钌、包含铝的钌。
此外，由于氧化物半导体可以利用溅射法等形成，所以可以应用于构成高集成型半导体装置的晶体管。由于将氧化物半导体用于沟道形成区的晶体管在非导通状态下的泄漏电流(关态电流)极小，所以可以提供功耗低的半导体装置。
如上所述，可以提供包括通态电流大的晶体管的半导体装置。此外，可以提供包括关态电流小的晶体管的半导体装置。此外，可以提供抑制电特性变动来实现稳定的电特性及高可靠性的半导体装置。
下面，说明包括本发明的一个方式的晶体管200的半导体装置的详细结构。
如图1A及图1C所示，导电体203在沟道宽度方向上延伸，被用作对导电体205施加电位的布线。此外，导电体203优选嵌入绝缘体212中。
导电体205以与氧化物230及导电体260重叠的方式配置。此外，优选导电体205以与导电体203的顶面接触的方式设置。此外，导电体205优选嵌入绝缘体214及绝缘体216中。
在此，导电体260有时被用作第一栅(也称为顶栅极)电极。导电体205有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体205的电位而不使其与供应到导电体260的电位联动，可以控制晶体管200的Vth。尤其是，通过对导电体205供应负电位，可以使晶体管200的Vth大于0V且可以减小关态电流。因此，与不对导电体205施加负电位时相比，在对导电体205施加负电位的情况下，可以减小对导电体260供应的电位为0V时的漏极电流。
此外，通过在导电体203上设置导电体205，可以适当地设定被用作第一栅电极及布线的导电体260与导电体203之间的距离。就是说，当在导电体203和导电体260之间设置绝缘体214及绝缘体216等时，可以降低导电体203和导电体260之间的寄生电容，可以提高导电体203和导电体260之间的绝缘耐压。
通过降低导电体203和导电体260之间的寄生电容，可以提高晶体管200的开关速度，而可以实现具有高频率特性的晶体管。此外，通过提高导电体203和导电体260之间的绝缘耐压，可以提高晶体管200的可靠性。因此，绝缘体214及绝缘体216的厚度优选大。此外，导电体203的延伸方向不局限于此，例如也可以在晶体管200的沟道长度方向上延伸。
如图1A所示，导电体205与氧化物230及导电体260重叠。此外，导电体205优选比氧化物230中的区域234大。尤其是，如图1C所示，导电体205优选延伸到与沟道宽度方向上的氧化物230b中的区域234交叉的端部的外侧的区域。就是说，优选在氧化物230b的沟道宽度方向的侧面的外侧，导电体205和导电体260隔着绝缘体重叠。
当具有上述结构时，在对导电体260及导电体205供应电位的情况下，从导电体260产生的电场和从导电体205产生的电场连接，可以覆盖形成在氧化物230中的沟道形成区。
就是说，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕区域234的沟道形成区。在本说明书中，将由第一栅电极的电场和第二栅电极的电场电围绕沟道形成区的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。
在导电体205中，以与绝缘体214及绝缘体216的开口的内壁接触的方式形成有导电体205a，其内侧形成有导电体205b。在此，导电体205a及导电体205b的顶面的高度与绝缘体216的顶面的高度可以大致相同。注意，在晶体管200中层叠有导电体205a和导电体205b，但是本发明不局限于此。例如，导电体205可以具有单层结构，也可以具有三层以上的叠层结构。在结构体具有叠层结构的情况下，有时按形成顺序赋予序数以进行区別。
在此，作为导电体205a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，“抑制杂质或氧的扩散的功能”是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
通过使导电体205a具有抑制氧的扩散的功能，可以防止因导电体205b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如优选使用钽、氮化钽、钌或氧化钌等。因此，导电体205a可以为上述导电材料的单层或叠层。由此，可以抑制氢、水等杂质经过导电体205扩散到晶体管200一侧。
作为导电体205b，优选使用以钨、铜或铝为主要成分的导电材料。在附图中，导电体205b具有单层结构，但是也可以具有叠层结构，例如，可以采用钛、氮化钛和上述导电材料的叠层结构。
导电体203因为被用作布线所以优选使用具有比导电体205b高的导电性的导电体。例如，可以使用以铜或铝为主要成分的导电材料。导电体203也可以具有叠层结构，例如，可以采用钽、氮化钽、钛、氮化钛和上述导电材料的叠层结构。
尤其是，作为导电体203优选使用铜。因为铜的电阻低，所以优选用于布线等。另一方面，铜容易扩散，因此有时铜扩散到氧化物230而导致晶体管200的电特性降低。于是，例如，作为绝缘体214使用铜透过性低的氮化硅、氧化铝或氧化铪等材料，可以抑制铜扩散。
不需要必须设置导电体205、绝缘体214及绝缘体216。在此情况下，导电体203的一部分可以被用作第二栅电极。
绝缘体210及绝缘体214优选被用作抑制水或氢等杂质从衬底一侧进入晶体管200的阻挡绝缘膜。因此，作为绝缘体210及绝缘体214优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的绝缘材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的绝缘材料。
例如，优选的是，作为绝缘体210使用氧化铝等，作为绝缘体214使用氮化硅等。由此，可以抑制氢、水等杂质从与绝缘体210及绝缘体214相比更靠近衬底一侧扩散到晶体管200一侧。或者，可以抑制绝缘体224等中的氧扩散到与绝缘体210及绝缘体214相比更靠近衬底一侧。
此外，通过在导电体203上层叠导电体205，可以在导电体203与导电体205之间设置绝缘体214。在此，即使作为导电体203的第二导电体使用铜等容易扩散的金属，也可以通过作为绝缘体214设置氮化硅等抑制该金属扩散到绝缘体214上方的层。
被用作层间膜的绝缘体212、绝缘体216、绝缘体280及绝缘体281的介电常数优选比绝缘体210或绝缘体214低。通过将介电常数较低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
作为绝缘体212、绝缘体216、绝缘体280及绝缘体281，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba,Sr)TiO3(BST)等绝缘体的单层或叠层。或者，例如也可以对这些绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对这些绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
绝缘体220、绝缘体222、绝缘体224及绝缘体250被用作栅极绝缘体。
绝缘体222优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体222的氧透过性优选比绝缘体224低。
当绝缘体222具有抑制氧或杂质的扩散的功能时，氧化物230所包含的氧不扩散到绝缘体220一侧，所以是优选的。此外，可以抑制导电体205与绝缘体224或氧化物230所包含的氧起反应。
尤其是，优选使用作为具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体222时，绝缘体222被用作抑制氧从氧化物230释放或氢等杂质从晶体管200的周围部进入氧化物230的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
作为绝缘体222，例如也可以使用包含氧化铝、氧化铪、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba,Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
绝缘体220优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。此外，通过high-k材料的绝缘体与氧化硅或氧氮化硅组合，可以形成具有热稳定性且相对介电常数高的叠层结构的绝缘体220。
绝缘体220、绝缘体222及绝缘体224也可以具有两层以上的叠层结构。此时，不局限于使用相同材料构成的叠层结构，也可以是使用不同材料形成的叠层结构。此外，也可以采用不设置绝缘体220而只设置绝缘体222及绝缘体224的结构。
氧化物230包括氧化物230a、氧化物230a上的氧化物230b及氧化物230b上的氧化物230c。此外，氧化物230a具有氧化物230a1及氧化物230a2的叠层结构。当在氧化物230b之下设置有氧化物230a时，可以防止杂质从形成在氧化物230a下的结构物扩散到氧化物230b。当在氧化物230b之上设置有氧化物230c时，可以防止杂质从形成在氧化物230c的上方的结构物扩散到氧化物230b。
氧化物230可以使用能够由In-M-Zn氧化物(元素M为选自铝、镓、钇、锡、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)表示的金属氧化物、In-Ga氧化物、In-Zn氧化物等。
在使用In-M-Zn氧化物作为氧化物230的情况下，氧化物230优选具有由各金属原子的原子个数比互不相同的氧化物构成的叠层结构。具体而言，用于氧化物230a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物230b的金属氧化物的构成元素中的元素M的原子个数比。此外，用于氧化物230a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物230b的金属氧化物中的相对于In的元素M的原子个数比。此外，用于氧化物230b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物230a的金属氧化物中的相对于元素M的In的原子个数比。此外，氧化物230c可以使用可用于氧化物230a或氧化物230b的金属氧化物。
此外，如果氧化物230中存在较弱的Zn-O键，则晶体管的稳定性有时降低，将在后面说明其详细内容。因此，氧化物230，尤其是氧化物230b所包含的Zn越少越好。例如，将氧化物230b所包含的Zn的原子个数比设定为小于氧化物230b所包含的In的原子个数比，即可。
此外，氧化物230b优选具有结晶性。例如，优选使用后面说明的CAAC-OS(c-axisaligned crystalline oxide semiconductor)。CAAC-OS等具有结晶性的氧化物的杂质及缺陷(氧空位等)少、结晶性高而具有致密的结构。因此，可以抑制氧被源电极或漏电极从氧化物230b中抽出。因此，即使进行加热处理也可以减少氧被从氧化物230b中抽出，所以晶体管200对制造工序中的热履历(所谓热积存：thermal budget)也很稳定。
此外，在氧化物230的至少一部分包含氮的情况下，有时在氧化物230形成时或形成之后，氮进入因从氧化物230抽出氧而产生的氧空位(有时称为Vo)来形成VoN，以填补氧空位。金属氧化物中的氧被氮取代，使得金属氧化物具有金属(M)和氮(N)的键(有时称为MN键)。在此，M优选为In、Ga或Zn。金属氧化物中的VoN及MN键极为稳定。因此，可以抑制如Zn、Ga、In等金属元素从氧化物230脱离。使用这种金属氧化物的半导体装置在具有稳定的电特性的同时得到高可靠性。
此外，氧化物230a1、氧化物230a2、氧化物230b及氧化物230c中的任一个或多个优选使用包含氮的金属氧化物，由此该氧化物可以储存负固定电荷，使得晶体管200的阈值漂移到正一侧。
优选的是，使氧化物230a及氧化物230c的导带底的能量高于氧化物230b的导带底的能量。换言之，氧化物230a及氧化物230c的电子亲和势优选小于氧化物230b的电子亲和势。
在此，在氧化物230a、氧化物230b及氧化物230c的接合部中，导带底的能级平缓地变化。换言之，也可以说氧化物230a、氧化物230b及氧化物230c的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物230a与氧化物230b的界面以及氧化物230b与氧化物230c的界面的混合层的缺陷态密度。
具体而言，通过使氧化物230a与氧化物230b、以及氧化物230b与氧化物230c除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物230b为In-Ga-Zn氧化物的情况下，作为氧化物230a及氧化物230c优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
氧化物230a可以使用具有[In]:[Ga]:[Zn]＝1:3:4或近似的原子个数比的金属氧化物、具有[In]:[Ga]:[Zn]＝1:3:2或近似的原子个数比的金属氧化物、具有[In]:[Ga]:[Zn]＝1:1:0.5或近似的原子个数比的金属氧化物及包含氮的上述金属氧化物等。在此，在本说明书中，近似的原子个数比是指表示各原子个数的值的50％以上且150％以下，优选为80％以上且120％以下，更优选为90％以上且110％以下。此外，在氧化物230a具有包含氧化物230a1及氧化物230a2的叠层结构的情况下，氧化物230a1含有的金属元素的原子个数比与氧化物230a2含有的金属元素的原子个数比既可相同又可不同。此外，氧化物230a1和氧化物230a2中的一个或两个优选包含氮。此外，在氧化物230a1和氧化物230a2中的两个包含氮的情况下，氧化物230a1的氮浓度与氧化物230a2的氮浓度既可相同又可不同。例如，氧化物230a1及氧化物230a2使用具有[In]:[Ga]:[Zn]＝1:3:4的原子个数比的金属氧化物，氧化物230a1的氧浓度优选高于氧化物230a2，氧化物230a2的氮浓度优选高于氧化物230a1。
氧化物230b可以使用具有[In]:[Ga]:[Zn]＝4:2:3或近似的原子个数比的金属氧化物、具有[In]:[Ga]:[Zn]＝1:1:0.5或近似的原子个数比的金属氧化物、具有[In]:[Ga]:[Zn]＝5:1:7或近似的原子个数比的金属氧化物、具有[In]:[Ga]:[Zn]＝1:1:1或近似的原子个数比的金属氧化物及包含氮的上述金属氧化物等。
氧化物230c可以使用具有[In]:[Ga]:[Zn]＝4:2:3或近似的原子个数比的金属氧化物、具有[In]:[Ga]:[Zn]＝1:1:0.5或近似的原子个数比的金属氧化物、具有[In]:[Ga]:[Zn]＝5:1:7或近似的原子个数比的金属氧化物、具有[In]:[Ga]:[Zn]＝1:1:1或近似的原子个数比的金属氧化物及包含氮的上述金属氧化物等。此外，氧化物230c可以使用包含硅的铟锡氧化物。
此时，载流子的主要路径为氧化物230b。通过使氧化物230a及氧化物230c具有上述结构，可以降低氧化物230a与氧化物230b的界面及氧化物230b与氧化物230c的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，可以提高晶体管200的通态电流。另一方面，有时氧化物230a或氧化物230c成为载流子的主要路径
氧化物230包括区域243及区域234。优选的是，区域243的至少一部分与导电体242接触。
当晶体管200成为导通状态时，区域243a或区域243b被用作源区或漏区。另一方面，区域234被用作沟道形成区。此外，也可以在区域243与区域234之间包括被用作接合区域的区域。
此外，氧化物230a1、氧化物230a2、氧化物230b及氧化物230c中的至少一个优选为储存固定电荷的层，该储存固定电荷的层优选为包含氮的氧化物。
因此，通过适当地选择各区域的范围，可以根据电路设计容易提供具有符合要求的电特性的晶体管。
作为氧化物230优选使用被用作氧化物半导体的金属氧化物。例如，作为成为区域234的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
由于使用氧化物半导体的晶体管在非导通状态下的泄漏电流极小，所以可以提供一种功耗低的半导体装置。此外，由于氧化物半导体可以利用溅射法等形成，所以可以用于构成高集成型半导体装置的晶体管。
在氧化物230b上设置有被用作源电极及漏电极的导电体242(导电体242a及导电体242b)。作为导电体242，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用包含铝的钌合金、氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，包含铝的钌合金、氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。
通过以与氧化物230接触的方式形成上述导电体242，区域243的氧浓度有时降低。此外，在区域243中有时形成包括包含在导电体242中的金属及氧化物230的成分的金属化合物层。在此情况下，区域243的载流子密度增加，区域243的电阻降低。
此外，导电体242也可以具有叠层结构。例如，如图5B所示，作为导电体242，可以层叠有吸收包含在氧化物230中的氧的导电体242-1及与导电体242-1相比不容易吸收氧的导电体242-2。通过采用这种结构，包含在氧化物230中的氧有时被导电体242-1吸收，由于氧浓度降低导致电阻降低的区域243形成在氧化物230中的导电体242-1附近。
例如，导电体242-1可以使用包含铝、钛、硅、钽、钨及包含它们的化合物中的至少一个的材料，导电体242-2可以使用钌、包含铝的钌。
优选在导电体242a及导电体242b上分别设置绝缘体273a及绝缘体273b(绝缘体273)。
绝缘体273优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体273可以使用与绝缘体222同样的材料。作为绝缘体273，例如可以形成包含铝及铪中的一方或双方的氧化物的绝缘体。此外，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。
绝缘体273优选利用高覆盖率的ALD法形成。
通过使用上述绝缘体273，可以抑制导电体242的氧化，由此可以得到导电体242与氧化物230的良好接触。
绝缘体250被用作栅极绝缘体。绝缘体250优选与氧化物230c的顶面接触地配置。绝缘体250可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
与绝缘体224同样，优选降低绝缘体250中的水或氢等杂质的浓度。绝缘体250的厚度优选为1nm以上且20nm以下。
此外，也可以在绝缘体250与导电体260之间设置金属氧化物。该金属氧化物优选抑制氧从绝缘体250扩散到导电体260。通过设置抑制氧的扩散的金属氧化物，可以抑制氧从绝缘体250扩散到导电体260。就是说，可以抑制因绝缘体250中的氧所导致的导电体260的氧化。
此外，该金属氧化物有时被用作栅极绝缘体的一部分。因此，在将氧化硅或氧氮化硅等用于绝缘体250的情况下，作为该金属氧化物优选使用作为相对介电常数高的high-k材料的金属氧化物。通过使栅极绝缘体具有绝缘体250与该金属氧化物的叠层结构，可以形成具有热稳定性且相对介电常数高的叠层结构。因此，可以在保持栅极绝缘体的物理厚度的同时降低在晶体管工作时施加的栅极电位。此外，可以减少被用作栅极绝缘体的绝缘体的等效氧化物厚度(EOT)。
具体而言，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。此外，不需要必须设置该金属氧化物。根据所需要的晶体管特性，适当地设计即可。
在图1A至图1D中，被用作第一栅电极的导电体260具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
在与导电体205a同样，作为导电体260a优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。
当导电体260a具有抑制氧的扩散的功能时，可以抑制绝缘体250所包含的氧使导电体260b氧化而导致导电率的下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。
此外，作为导电体260b优选使用以钨、铜或铝为主要成分的导电材料。此外，由于导电体260还被用作布线，所以优选使用导电性高的导电体。例如，可以使用以钨、铜或铝为主要成分的导电材料。此外，导电体260b可以具有叠层结构，例如可以具有钛、氮化钛与上述导电材料的叠层结构。
如图1C所示，当导电体205延伸到与沟道宽度方向上的氧化物230交叉的端部的外侧的区域时，导电体260优选在该区域隔着绝缘体250重叠于导电体205。就是说，在氧化物230的侧面的外侧，优选由导电体205、绝缘体250和导电体260形成叠层结构。
当具有上述结构时，在对导电体260及导电体205供应电位的情况下，从导电体260产生的电场和从导电体205产生的电场连接，可以覆盖形成在氧化物230中的沟道形成区。
就是说，可以由被用作第一栅电极的导电体260的电场和被用作第二栅电极的导电体205的电场电围绕区域234的沟道形成区。
绝缘体274优选与绝缘体250的顶面及导电体260的顶面和侧面接触。
绝缘体274优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体274可以使用与绝缘体222或绝缘体273同样的材料。作为绝缘体274，例如可以形成包含铝及铪中的一方或双方的氧化物的绝缘体。此外，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。
绝缘体274优选利用ALD法形成。因为ALD法是覆盖率高的沉积方法，所以可以防止因产生在导电体260或氧化物230中的凹凸导致绝缘体274发生断开等。
通过使用这样的绝缘体274，可以防止导电体260的氧化。
绝缘体280设置在绝缘体224、氧化物230、导电体242、绝缘体273、绝缘体250、导电体260及绝缘体274上。绝缘体280优选具有包含通过加热脱离的氧的区域。例如，作为绝缘体280优选包含氧化硅、氧氮化硅、氮氧化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。特别是，因为氧化硅、氧氮化硅、具有空孔的氧化硅等的材料容易形成包含通过加热脱离的氧的区域，所以是优选的。
如上所述，绝缘体280优选具有包含通过加热脱离的氧的区域。以与绝缘体224接触的方式设置因加热释放氧的绝缘体280，可以将绝缘体280中的氧经过绝缘体224高效地供应到氧化物230的区域234。此外，优选降低绝缘体280中的水或氢等杂质的浓度。
此外，如图1B至图1D所示，绝缘体280的顶面也可以被平坦化。此外，绝缘体280的顶面也可以沿着产生在导电体260或氧化物230中的凹凸具有凹凸表面。
绝缘体282优选具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)。例如，绝缘体282的氧透过性优选比绝缘体224或绝缘体280低。
绝缘体282优选以与绝缘体280的顶面接触的方式设置。通过在包含氧的气氛下利用溅射法形成绝缘体282，可以在绝缘体280中设置包含通过加热脱离的氧的区域。由此，可以将氧从该区域通过绝缘体224或绝缘体250供应到氧化物230中。在此，在绝缘体282具有抑制氧的扩散的功能的情况下，可以抑制绝缘体280所包含的氧扩散到绝缘体281一侧，所以是优选的。
例如，作为绝缘体282，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。尤其是，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。
尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。由此，利用溅射法形成的氧化铝还可以被用作氢等杂质的阻挡膜。例如，通过将利用溅射法形成的氧化铝用于绝缘体282，绝缘体282可以在对绝缘体280供应氧的同时抑制氢等杂质从绝缘体282的上方进入绝缘体280一侧。
此外，优选在绝缘体282上设置被用作层间膜的绝缘体281。与绝缘体224等同样，优选绝缘体281中的水或氢等杂质的浓度得到降低。
此外，在形成于绝缘体281、绝缘体282、绝缘体280及绝缘体273中的开口中设置导电体240a及导电体240b。此外，在形成于绝缘体281、绝缘体282、绝缘体280及绝缘体274中的开口中设置导电体240c。导电体240a及导电体240b以中间夹着导电体260的方式设置。此外，导电体240a、导电体240b及导电体240c的顶面的高度与绝缘体281的顶面可以位于同一平面上。
此外，以与绝缘体281、绝缘体282、绝缘体280及绝缘体273a的开口的内壁接触的方式形成有导电体240a的第一导电体。导电体242a位于该开口的底部的至少一部分，导电体240a与导电体242a接触。同样，以与绝缘体281、绝缘体282、绝缘体280及绝缘体273b的开口的内壁接触的方式形成有导电体240b的第一导电体。导电体242b位于该开口的底部的至少一部分，导电体240b与导电体242b接触。同样，以与绝缘体281、绝缘体282、绝缘体280及绝缘体274的开口的内壁接触的方式形成有导电体240c的第一导电体。导电体260位于该开口的底部的至少一部分，导电体240c与导电体260接触。
此外，优选在各开口的内壁与导电体240之间设置有抑制如氢、水等杂质或氧等的透过的绝缘阻挡物或导电阻挡物。在本实施方式中，作为绝缘阻挡物，设置有绝缘体276。绝缘体276至少设置在绝缘体280的侧面及绝缘体282的侧面的一部分即可，优选抑制包含在绝缘体280中的如氢、水等杂质或氧等扩散到导电体240。
导电体240优选使用以钨、铜或铝为主要成分的导电材料。此外，导电体240也可以具有叠层结构。
当作为导电体240采用叠层结构时，作为与导电体242、绝缘体273、绝缘体280、绝缘体282及绝缘体281接触的导电体优选与导电体205a等同样地使用具有抑制水或氢等杂质的透过的功能的导电材料。例如，优选使用钽、氮化钽、钛、氮化钛、钌或氧化钌等。具有抑制水或氢等杂质的透过的功能的导电材料可以是单层或叠层。通过使用该导电材料，可以防止添加到绝缘体280的氧被导电体240吸收。此外，可以防止水或氢等杂质从绝缘体281上方的层通过导电体240进入氧化物230。
虽然未图示，但是可以以与导电体240的顶面接触的方式配置被用作布线的导电体256。被用作布线的导电体优选使用以钨、铜或铝为主要成分的导电材料。此外，该导电体可以具有叠层结构，例如，可以具有钛、氮化钛与上述导电材料的叠层结构。此外，与导电体203等同样，该导电体256可以嵌入绝缘体的开口中。
<半导体装置的构成材料>
以下，说明可用于半导体装置的构成材料。
《衬底》
作为形成晶体管200的衬底例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。此外，作为半导体衬底，例如可以举出由硅或锗等构成的半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。再者，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如有SOI(Silicon On Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属氮化物的衬底、包含金属氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为设置在衬底上的元件，可以举出电容器、电阻器、开关元件、发光元件、存储元件等。
此外，作为衬底也可以使用柔性衬底。作为在柔性衬底上设置晶体管的方法，也可以举出如下方法：在非柔性衬底上形成晶体管之后，剥离晶体管而将该晶体管转置到柔性衬底上。在此情况下，优选在非柔性衬底与晶体管之间设置剥离层。此外，衬底也可以具有伸缩性。此外，衬底可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，也可以具有不恢复为原来的形状的性质。衬底例如包括具有如下厚度的区域：5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下。通过将衬底形成得薄，可以实现包括晶体管的半导体装置的轻量化。此外，通过将衬底形成得薄，即便在使用玻璃等的情况下也有时会具有伸缩性或在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以缓和因掉落等而衬底上的半导体装置受到的冲击等。即，可以提供一种耐久性高的半导体装置。
作为柔性衬底，例如可以使用金属、合金、树脂或玻璃或者其纤维等。此外，作为衬底，也可以使用包含纤维的薄片、薄膜或箔等。柔性衬底的线性膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。作为柔性衬底，例如使用线性膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材料即可。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。尤其是芳族聚酰胺的线性膨胀系数较低，因此适用于柔性衬底。
《绝缘体》
作为绝缘体，有具有绝缘性的氧化物、氮化物、氧氮化物、氮氧化物、金属氧化物、金属氧氮化物以及金属氮氧化物等。
例如，当进行晶体管的微型化及高集成化时，由于栅极绝缘体的薄膜化，因此有时发生泄漏电流等问题。通过作为被用作栅极绝缘体的绝缘体使用high-k材料，可以在保持物理厚度的同时实现晶体管工作时的低电压化。另一方面，通过将相对介电常数较低的材料用于被用作层间膜的绝缘体，可以减少产生在布线之间的寄生电容。因此，优选根据绝缘体的功能选择材料。
作为相对介电常数较高的绝缘体，可以举出氧化镓、氧化铪、氧化锆、含有铝及铪的氧化物、含有铝及铪的氧氮化物、含有硅及铪的氧化物、含有硅及铪的氧氮化物或者含有硅及铪的氮化物等。
作为相对介电常数较低的绝缘体，可以举出氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。
此外，尤其是，氧化硅及氧氮化硅具有热稳定性。因此，例如通过与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸树脂等。例如，通过组合氧化硅及氧氮化硅与相对介电常数较高的绝缘体，可以实现具有热稳定性且相对介电常数高的叠层结构。
通过使用具有抑制氢等杂质及氧的透过的功能的绝缘体围绕使用氧化物半导体的晶体管，能够具有稳定的电特性。
作为具有抑制氢等杂质及氧的透过的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。具体而言，作为具有抑制氢等杂质及氧的透过的功能的绝缘体，可以使用氧化铝、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
例如，被用作栅极绝缘体的绝缘体224及绝缘体250优选为具有包含通过加热脱离的氧的区域的绝缘体。例如，通过将具有包含通过加热脱离的氧的区域的氧化硅或者氧氮化硅接触于氧化物230，可以填补氧化物230所包含的氧空位。
此外，例如，作为被用作栅极绝缘体的一部分的绝缘体222，可以使用包含铝、铪及镓中的一个或多个的氧化物的绝缘体。尤其是，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。
例如，作为绝缘体220，优选使用具有热稳定性的氧化硅或氧氮化硅。通过使栅极绝缘体为具有热稳定性的膜与相对介电常数高的膜的叠层结构，可以在保持物理厚度的同时减少栅极绝缘体的等效氧化物厚度(EOT)。
通过采用上述叠层结构，可以提高通态电流，而无需减少来自栅电极的电场的影响。此外，通过利用栅极绝缘体的物理厚度，来保持栅电极与形成沟道的区域之间的距离，由此可以抑制栅电极与沟道形成区之间的泄漏电流。
绝缘体212、绝缘体216、绝缘体280及绝缘体281优选包括相对介电常数低的绝缘体。例如，绝缘体212、绝缘体216、绝缘体280及绝缘体281优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。或者，绝缘体212、绝缘体216、绝缘体280及绝缘体281优选具有氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅或具有空孔的氧化硅与树脂的叠层结构。因为氧化硅及氧氮化硅具有热稳定性，所以通过与树脂组合，可以实现具有热稳定性且相对介电常数低的叠层结构。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯或丙烯酸树脂等。
作为绝缘体210、绝缘体214、绝缘体273、绝缘体274及绝缘体281，可以使用具有抑制氢等杂质及氧的透过的功能的绝缘体。作为绝缘体210、绝缘体214、绝缘体273、绝缘体274及绝缘体281，例如可以使用氧化铝、氧化铪、氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
《导电体》
作为导电体优选使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧等的金属元素中的一种以上的材料。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
此外，也可以层叠多个由上述材料形成的导电层。例如，也可以采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料和包含氮的导电材料的叠层结构。此外，也可以采用组合包含上述金属元素的材料、包含氧的导电材料和包含氮的导电材料的叠层结构。
此外，在将氧化物用于晶体管的沟道形成区的情况下，作为被用作栅电极的导电体优选采用组合包含上述金属元素的材料和包含氧的导电材料的叠层结构。在此情况下，优选将包含氧的导电材料设置在沟道形成区一侧。通过将包含氧的导电材料设置在沟道形成区一侧，从该导电材料脱离的氧容易被供应到沟道形成区。
尤其是，作为被用作栅电极的导电体，优选使用包含氧及包含在形成沟道的金属氧化物中的金属元素的导电材料。或者，也可以使用包含上述金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。或者，可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物。或者，也可以使用包含氮的铟镓锌氧化物。通过使用上述材料，有时可以俘获形成沟道的金属氧化物所包含的氢。或者，有时可以俘获从外方的绝缘体等进入的氢。
作为导电体260、导电体203、导电体205、导电体242及导电体240，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用包含铝的钌合金、氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，包含铝的钌合金、氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。
《金属氧化物》
作为氧化物230，优选使用被用作氧化物半导体的金属氧化物。以下，将说明可用于本发明的氧化物230的金属氧化物。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇或锡等。或者，也可以包含硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨或镁等中的一种或多种。
在此，考虑金属氧化物是包含铟、元素M及锌的In-M-Zn氧化物的情况。注意，元素M为铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等。注意，作为元素M有时也可以组合多个上述元素。
在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metal oxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
[金属氧化物的构成]
氧化物半导体(金属氧化物)被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体例如有CAAC-OS(c-axis aligned crystalline oxidesemiconductor)、多晶氧化物半导体、nc-OS(nanocrystalline oxide semiconductor)、a-like OS(amorphous-like oxide semiconductor)及非晶氧化物半导体等。
在本说明书等中，有时记载为CAAC(c-axis aligned crystal)或CAC(Cloud-Aligned Composite)。注意，CAAC是指结晶结构的一个例子，CAC是指功能或材料构成的一个例子。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
虽然纳米晶基本上是六角形，但是并不局限于正六角形，有不是正六角形的情况。此外，在畸变中有时具有五角形或七角形等晶格排列。此外，在CAAC-OS中，即使在畸变附近也难以观察到明确的晶界(grain boundary)。即，可知由于晶格排列畸变，可抑制晶界的形成。这是由于CAAC-OS因为a-b面方向上的氧原子排列的低密度或因金属元素被取代而使原子间的键合距离产生变化等而能够包容畸变。
CAAC-OS有具有层状结晶结构(也称为层状结构)的倾向，在该层状结晶结构中层叠有包含铟及氧的层(下面称为In层)和包含元素M、锌及氧的层(下面称为(M,Zn)层)。此外，铟和元素M彼此可以取代，在用铟取代(M,Zn)层中的元素M的情况下，也可以将该层表示为(In,M,Zn)层。此外，在用元素M取代In层中的铟的情况下，也可以将该层表示为(In,M)层。
CAAC-OS是结晶性高的金属氧化物。另一方面，在CAAC-OS中不容易观察明确的晶界，因此不容易发生起因于晶界的电子迁移率的下降。此外，金属氧化物的结晶性有时因杂质的进入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位(也称为VO(oxygen vacancy))等)少的金属氧化物。因此，包含CAAC-OS的金属氧化物的物理性质稳定。因此，包含CAAC-OS的金属氧化物具有高耐热性及高可靠性。
在此，说明使用X射线衍射(XRD：X-Ray Diffraction)对CAAC-OS进行分析时的情况。例如，当利用out-of-plane法分析包含InGaZnO4结晶的CAAC-OS的结构时，有可能在衍射角(2θ)为31°附近出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可确认到在CAAC-OS中结晶具有c轴取向性，并且c轴沿大致垂直于CAAC-OS的被形成面或顶面的方向取向。
接着，说明利用电子衍射分析的CAAC-OS。例如，当对包含InGaZnO4结晶的CAAC-OS在平行于样品面的方向上入射束径为300nm的电子束时，有可能出现衍射图案(也称为选区电子衍射图案)。在该衍射图案中包含起因于InGaZnO4结晶的(009)面的斑点。因此，电子衍射也示出CAAC-OS所包含的结晶具有c轴取向性，并且c轴沿大致垂直于CAAC-OS的被形成面或顶面的方向取向。另一方面，当对相同的样品在垂直于样品面的方向上入射束径为300nm的电子束时，观察到环状的衍射图案。因此，使用电子衍射也示出CAAC-OS所包含的结晶的a轴和b轴不具有取向性。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-likeOS或非晶氧化物半导体没有差别。
此外，在包含铟、镓和锌的金属氧化物的一种的铟-镓-锌氧化物(以下，IGZO)有时在由上述纳米晶构成时具有稳定的结构。尤其是，IGZO有在大气中不容易进行晶体生长的倾向，所以有时与在IGZO由大结晶(在此，几mm的结晶或者几cm的结晶)形成时相比在IGZO由小结晶(例如，上述纳米结晶)形成时在结构上稳定。
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的金属氧化物。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。
氧化物半导体(金属氧化物)具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、nc-OS、CAAC-OS中的两种以上。
[金属氧化物的构成]
以下，对可用于在本发明的一个方式中公开的晶体管的CAC(Cloud-AlignedComposite)-OS的构成进行说明。
CAC-OS或CAC-metal oxide在材料的一部分中具有导电性的功能，在材料的另一部分中具有绝缘性的功能，作为材料的整体具有半导体的功能。此外，在将CAC-OS或CAC-metal oxide用于晶体管的半导体层的情况下，导电性的功能是使被用作载流子的电子(或空穴)流过的功能，绝缘性的功能是不使被用作载流子的电子流过的功能。通过导电性的功能和绝缘性的功能的互补作用，可以使CAC-OS或CAC-metal oxide具有开关功能(控制开启/关闭的功能)。通过在CAC-OS或CAC-metal oxide中使各功能分离，可以最大限度地提高各功能。
此外，CAC-OS或CAC-metal oxide包括导电性区域及绝缘性区域。导电性区域具有上述导电性的功能，绝缘性区域具有上述绝缘性的功能。此外，在材料中，导电性区域和绝缘性区域有时以纳米粒子级分离。此外，导电性区域和绝缘性区域有时在材料中不均匀地分布。此外，有时观察到其边缘模糊而以云状连接的导电性区域。
此外，在CAC-OS或CAC-metal oxide中，导电性区域和绝缘性区域有时以0.5nm以上且10nm以下，优选为0.5nm以上且3nm以下的尺寸分散在材料中。
此外，CAC-OS或CAC-metal oxide由具有不同带隙的成分构成。例如，CAC-OS或CAC-metal oxide由具有起因于绝缘性区域的宽隙的成分及具有起因于导电性区域的窄隙的成分构成。在该构成中，当使载流子流过时，载流子主要在具有窄隙的成分中流过。此外，具有窄隙的成分通过与具有宽隙的成分的互补作用，与具有窄隙的成分联动而使载流子流过具有宽隙的成分。因此，在将上述CAC-OS或CAC-metal oxide用于晶体管的沟道形成区时，在晶体管的导通状态中可以得到高电流驱动力，即大通态电流及高场效应迁移率。
就是说，也可以将CAC-OS或CAC-metal oxide称为基质复合材料(matrixcomposite)或金属基质复合材料(metal matrix composite)。
[具有金属氧化物的晶体管]
接着，说明将上述金属氧化物用于晶体管的沟道形成区的情况。
通过将上述金属氧化物用于晶体管的沟道形成区，可以实现场效应迁移率高的晶体管。此外，可以实现可靠性高的晶体管。
在此，说明金属氧化物的导电的假说之一个例子。
固体中的导电被称为散射中心的散射源阻碍。例如，已知在单晶硅中晶格散射和离子化杂质散射为主要散射中心。换言之，在处于晶格缺陷或杂质少的本质状态中，固体中没有导电被阻碍的要素，因此载流子的迁移率高。
可推测上述记载还适合于金属氧化物。例如，可认为其氧量少于化学计量组成的金属氧化物中的氧空位较多。存在于该氧空位周边的原子不是位于本质的位置而是位于畸变的位置。该氧空位所造成的畸变可能成为散射中心。
例如，在其氧量少于化学计量组成的金属氧化物中存在过剩氧。在金属氧化物中以游离状态存在的过剩氧因接收电子而成为O-或O2-。成为O-或O2-的过剩氧有可能成为散射中心。
由此，可认为在金属氧化物具有包含满足化学计量组成的氧的本质状态时，载流子迁移率高。
因为包含铟、镓及锌的金属氧化物之一种的铟-镓-锌氧化物(下面，IGZO)有尤其在大气中不容易进行晶体生长的倾向，所以与在IGZO是大结晶(在此，几mm的结晶或者几cm的结晶)时相比在IGZO是小结晶(例如，上述纳米结晶)时可能在结构上稳定。可认为这是因为与形成大结晶的情况相比小结晶彼此连接的情况下缓和畸变能。
此外，在小结晶彼此连接的区域中，有时形成缺陷以缓和该区域的畸变能。因此，通过不在该区域中形成缺陷地缓和畸变能，可以提高载流子的迁移率。
此外，优选将载流子密度低的金属氧化物用于晶体管。在要降低金属氧化物膜的载流子密度的情况下，可以降低金属氧化物膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。例如，金属氧化物中的载流子密度可以低于8×1011/cm3，优选低于1×1011/cm3，更优选低于1×1010/cm3，且为1×10-9/cm3以上。
此外，高纯度本征或实质上高纯度本征的金属氧化物膜具有较低的缺陷态密度，因此有时具有较低的陷阱态密度。
此外，被金属氧化物的陷阱态俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，在沟道形成区中具有陷阱态密度高的金属氧化物的晶体管的电特性有时不稳定。
因此，为了使晶体管的电特性稳定，减少金属氧化物中的杂质浓度是有效的。为了减少金属氧化物中的杂质浓度，优选还减少附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明金属氧化物中的各杂质的影响。
在金属氧化物包含第14族元素之一的硅或碳时，在金属氧化物中形成缺陷态。因此，将金属氧化物中的硅或碳或者金属氧化物的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
此外，当金属氧化物包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，作为沟道形成区使用包含碱金属或碱土金属的金属氧化物的晶体管容易具有常开启特性。由此，优选减少金属氧化物中的碱金属或碱土金属的浓度。具体而言，使通过SIMS测得的金属氧化物中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当金属氧化物包含氮时，有时产生作为载流子的电子，使载流子密度增高，而n型化。也就是说，金属氧化物中的氮可能成为杂质。其结果是，在将包含氮的金属氧化物用于沟道形成区的晶体管容易具有常开启特性。因此，在该金属氧化物中，优选尽可能地减少沟道形成区中的氮。例如，利用SIMS测得的金属氧化物中的氮浓度低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在金属氧化物中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的金属氧化物的晶体管容易具有常开启特性。
由此，优选尽可能减少金属氧化物中的氢。具体而言，在金属氧化物中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于1×1019atoms/cm3，更优选低于5×1018atoms/cm3，进一步优选低于1×1018atoms/cm3。通过将杂质被充分降低的金属氧化物用于晶体管的沟道形成区，可以使晶体管具有稳定的电特性。
[真空焙烧的效果]
在此对金属氧化物所包含的较弱的Zn-O键合进行说明，并且示出减少构成该键合的氧原子及锌原子的方法的一个例子。
在使用金属氧化物的晶体管中，作为导致晶体管的电特性的不良的缺陷的一个例子有氧空位。例如，在使用其中包含氧空位的金属氧化物的晶体管中，阈值电压容易向负方向上变动，而容易具有常开启特性。这是因为产生起因于包含在金属氧化物中的氧空位的供体而增大载流子浓度的缘故。当晶体管具有常开启特性时发生各种问题，诸如在工作时容易发生工作故障或者在非工作时增大耗电量等。
此外，由于形成用来制造模块的连接布线的工艺中的热履历(热积存)，而发生如下问题诸如阈值电压的变动及寄生电容的增大等晶体管的电特性的劣化、因该电特性的劣化导致的电特性不均匀的增大等。这些问题直接引起制造成品率的降低，因此研讨对策是重要的。此外，可以在短时间内评估由于长时间的使用而导致的晶体管的特性变化(随时间变化)的应力测试中也发生电特性的劣化。该电特性的劣化的原因估计为因制造工序中进行的高温处理或应力测试时被施加的电性应力导致的金属氧化物中的氧缺失。
在金属氧化物中存在有与金属原子的键合较弱而容易成为氧空位的氧原子。尤其是，在金属氧化物为In-Ga-Zn氧化物时容易形成锌原子与氧原子之间的较弱的键合(也称为“弱Zn-O键合”)。在此，弱Zn-O键合是指锌原子与氧原子之间产生的键合，该键合的强度为以由于制造工序中进行的高温处理或应力测试时被施加的电性应力而被切断的程度。在金属氧化物中存在有弱Zn-O键合时，由于热处理或电流应力而该键合被切断，因此形成氧空位。氧空位的形成导致热处理及应力测试时的耐性等晶体管的稳定性的降低。
与多个锌原子键合的氧原子与该锌原子间形成的键合有时为较弱的Zn-O键合。与镓原子相比，锌原子与氧原子的键合较弱。因此，与多个锌原子键合的氧原子容易缺失。就是说，可以推测锌原子与氧原子间形成的键合比与其他金属之间的键合弱。
此外，在金属氧化物中存在有杂质时，可以估计为容易形成弱Zn-O键合。作为金属氧化物中的杂质例如有水分子或氢。在金属氧化物中存在有水分子或氢时，有时氢原子与构成金属氧化物的氧原子键合(也称为OH键合)。在In-Ga-Zn氧化物为单晶的情况下，构成金属氧化物的氧原子与构成金属氧化物的四个金属原子键合。然而，键合于氢原子的氧原子有时与两个或三个金属原子键合。由于键合于氧原子的金属原子的个数减少，因而该氧原子容易缺失。注意，在形成OH键合的氧原子与锌原子键合时，估计为该氧原子与该锌原子之间的键合较弱。
此外，弱Zn-O键合有时在多个纳米晶连接的区域存在的应变中形成。基本上是纳米晶具有六角形，然而在该应变中具有五角形及七角形等晶格排列。在该应变中原子间的键合距离不均匀，因此估计为形成有弱Zn-O键合。
此外，可以估计为弱Zn-O键合在金属氧化物的结晶性低时容易形成。在金属氧化物的结晶性高时，构成金属氧化物的锌原子与四个或五个氧原子键合。但是，有在金属氧化物的结晶性低时键合于锌原子的氧原子的个数减少的趋势。在键合于锌原子的氧原子的个数减少时，该锌原子容易缺失。就是说，可以估计为锌原子与氧原子之间产生的键合比单晶中产生的键合较弱。
通过减少上述构成弱Zn-O键合的氧原子及锌原子，可以抑制由于热处理或电流应力而导致的氧空位的形成，因此能够提高晶体管的稳定性。注意，在仅减少构成弱Zn-O键合的氧原子而不减少构成弱Zn-O键合的锌原子的情况下，在对该锌原子附近供应氧原子时有可能再形成弱Zn-O键合。因此，优选减少构成弱Zn-O键合的锌原子及氧原子。
作为减少构成弱Zn-O键合的氧原子及锌原子的方法的一种，可以举出在形成金属氧化物之后进行真空焙烧的方法。真空焙烧是指真空气氛中进行的加热处理。通过使用涡轮分子泵等进行排气，维持真空气氛。处理室的压力为1×10-2Pa以下，优选为1×10-3Pa以下。此外，加热处理时的衬底的温度为300℃以上，优选为400℃以上。
通过进行真空焙烧，可以减少构成弱Zn-O键合的氧原子及锌原子。此外，因真空焙烧而对金属氧化物加热，在减少构成弱Zn-O键合的氧原子及锌原子之后构成金属氧化物的原子重新排列。其结果是，增加与四个金属原子键合的氧原子。由此，可以在减少构成弱Zn-O键合的氧原子及锌原子的同时抑制再次形成弱Zn-O键合。
此外，在金属氧化物中存在有杂质的情况下，通过进行真空焙烧，释放金属氧化物中的水分子或氢，而可以减少OH键合。由于减少金属氧化物中的OH键合，因此增高与四个金属原子键合的氧原子的比率。此外，在释放水分子或氢时，构成金属氧化物的原子重新排列，因此增加与四个金属原子键合的氧原子。由此，可以抑制再次形成弱Zn-O键合。
如上所述，通过在形成金属氧化物之后进行真空焙烧，可以减少构成弱Zn-O键合的氧原子及锌原子。因此，通过该工艺可以提高晶体管的稳定性。此外，由于提高晶体管的稳定性，因而提高材料或形成方法的选择的自由度。
<半导体装置的变形例子>
下面，参照图2A至图4D对与上述<半导体装置的结构实例>不同的包括本发明的一个方式的晶体管的半导体装置的一个例子进行说明。
图2A至图4D中，各附图A是俯视图，各附图B是沿着各附图A中的点划线A1-A2的部分的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图，各附图C是沿着各附图A中的点划线A3-A4的部分的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图，各附图D是沿着各附图A中的点划线A5-A6的部分的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。为了容易理解，在各附图A的俯视图中省略部分构成要素。
此外，在图2A至图4D所示的半导体装置中，对具有与<半导体装置的结构实例>所示的半导体装置(参照图1)的构成要素相同的功能的构成要素附加相同符号。在本节中，作为各晶体管的构成材料可以使用在<半导体装置的结构实例>中进行了详细说明的材料。
图2A至图2D所示的晶体管200A与图1A至图1D所示的晶体管200的不同之处在于：在俯视时，绝缘体273覆盖导电体242、氧化物230b、氧化物230a及绝缘体224，氧化物230c、绝缘体250及导电体260的侧面大致整齐，绝缘体274覆盖导电体260的顶面及侧面、绝缘体250的侧面、氧化物230c的侧面、绝缘体273的顶面及侧面。此外，绝缘体273具有暴露导电体242的顶面的一部分及氧化物230b的顶面的开口，如图2B所示，导电体242的端部位于比绝缘体273的端部更靠近区域234一侧。在形成氧化物230a、氧化物230b及导电体242之后形成具有上述开口的绝缘体273，在形成绝缘体273之后形成氧化物230c、绝缘体250及导电体260，并且在形成氧化物230c、绝缘体250及导电体260之后形成绝缘体274即可。
此外，图2B示出区域243的厚度与氧化物230b的厚度一致的例子，但本发明不局限于此。如图5A及图5B所示，区域243也可以形成在氧化物230b的导电体242附近。此外，区域243也可以不仅形成在氧化物230b中而且还形成在氧化物230a中。
如图2B、图2C及图2D所示，在晶体管200A中，氧化物230a的侧面、氧化物230b的顶面的一部分及侧面、导电体242的顶面的一部分及侧面被绝缘体273覆盖，由此可以抑制包含在氧化物230a及氧化物230b中的氧向外扩散。此外，可以抑制如氢、水等杂质或过剩的氧等侵入氧化物230a、氧化物230b及绝缘体224的非意图性物质侵入。此外，可以抑制导电体242的氧化。
此外，导电体260的顶面及侧面、绝缘体250的侧面、氧化物230c的侧面、绝缘体273的顶面及侧面被绝缘体274覆盖，由此可以抑制导电体260的氧化、如氢、水等杂质或过剩的氧等侵入绝缘体250的非意图性物质侵入。
图3A至图3D所示的晶体管200B与图2A至图2D所示的晶体管200A的不同之处在于：导电体242延伸，以覆盖氧化物230b及氧化物230a的侧面的一部分、绝缘体224的顶面的一部分。因为导电体242覆盖氧化物230b中的区域243的顶面及侧面，可以形成导电体242与区域243之间的良好接触。在形成氧化物230a、氧化物230b之后形成导电体242，在形成导电体242之后形成具有上述开口的绝缘体273，在形成绝缘体273之后形成氧化物230c、绝缘体250及导电体260，并且在形成氧化物230c、绝缘体250及导电体260之后形成绝缘体274即可。
此外，图3B示出区域243的厚度与氧化物230b的厚度一致的例子，但本发明不局限于此。如图5A及图5B所示，区域243也可以形成在氧化物230b的导电体242附近。此外，区域243也可以不仅形成在氧化物230b中而且还形成在氧化物230a中。
图4A至图4D所示的晶体管200C与图3A至图3D所示的晶体管200B的不同之处在于：在导电体242a及导电体242b下分别设置有氧化物230d及氧化物230e，绝缘体273具有的开口部如图4A及图4C所示那样暴露氧化物230b的整个区域234、绝缘体224的一部分及绝缘体222的一部分，并且如图4A及图4B所示，绝缘体273的相对的侧端部与绝缘体242、氧化物230d及氧化物230e的侧端部大致整齐。通过在氧化物230b与导电体242之间设置氧化物230d或氧化物230e，可以降低氧化物230b与导电体242之间的接触电阻，来可以提高晶体管200C的通态电流。氧化物230d或氧化物230e优选使用金属氧化物，更优选使用包含氮的金属氧化物。此外，氧化物230d及氧化物230e可以使用具有[In]:[Ga]:[Zn]＝4:2:3或近似的原子个数比的金属氧化物、具有[In]:[Ga]:[Zn]＝1:1:0.5或近似的原子个数比的金属氧化物、具有[In]:[Ga]:[Zn]＝5:1:7或近似的原子个数比的金属氧化物、具有[In]:[Ga]:[Zn]＝1:1:1或近似的原子个数比的金属氧化物及包含氮的上述金属氧化物等。此外，氧化物230d及氧化物230e可以使用包含硅的铟锡氧化物。
此外，图4B示出区域243的厚度与氧化物230b的厚度及氧化物230d或氧化物230e的厚度的总和一致的例子，但本发明不局限于此。如图5C及图5D所示，区域243也可以形成在氧化物230d或氧化物230e的导电体242附近。此外，区域243也可以不仅形成在氧化物230d、氧化物230e或氧化物230b中而且还形成在氧化物230a中。
<半导体装置的制造方法>
接着，参照图6A至图10D说明包括本发明的晶体管200的半导体装置的制造方法。在图6A至图10D中，各附图A是俯视图。此外，各附图B是沿着A的点划线A1-A2的部分的截面图，该截面图相当于晶体管200的沟道长度方向上的截面图。各附图C是沿着图A中的点划线A3-A4的部分的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。各附图D是沿着图A中的点划线A5-A6的部分的截面图，该截面图相当于晶体管200的沟道宽度方向上的截面图。为了明确起见，在各附图A的俯视图中省略部分构成要素。
首先，准备衬底(未图示)，在该衬底上形成绝缘体210。绝缘体210可以利用溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：MolecularBeam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法或原子层沉积(ALD：Atomic Layer Deposition)法等形成。
注意，CVD法可以分为利用等离子体的等离子体增强CVD(PECVD：Plasma EnhancedCVD)法、利用热的热CVD(TCVD：Thermal CVD)法、利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。此外，因为不使用等离子体，热CVD法是能够减少对被处理物造成的等离子体损伤的成膜方法。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容器等)等有时因从等离子体接收电荷而会产生电荷积聚(charge up)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，因为在不使用等离子体的热CVD法的情况下不产生上述等离子体损伤，所以能够提高半导体装置的成品率。此外，在热CVD法中，不产生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
此外，ALD法也是能够减少对被处理物造成的等离子体损伤的成膜方法。此外，在利用ALD法的成膜中不产生等离子体损伤，所以能够得到缺陷较少的膜。ALD法中使用的前驱物有时包含碳等杂质。因此，利用ALD法形成的膜有时与利用其它的成膜方法形成的膜相比包含更多的碳等杂质。此外，杂质的定量可以利用X射线光电子能谱(XPS：X-rayPhotoelectron Spectroscopy)进行。
不同于使从靶材等中被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的成膜方法。因此，CVD法及ALD法是不易受被处理物的形状的影响而具有良好的台阶覆盖性的沉积方法。尤其是，利用ALD法形成的膜具有良好的台阶覆盖性和厚度均匀性，所以ALD法适用于要覆盖纵横比高的开口的表面的情况等。但是，ALD法的成膜速度比较慢，所以有时优选与CVD法等成膜速度快的其他成膜方法组合而使用。
CVD法及ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法或ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法及ALD法时，可以通过在形成膜的同时改变源气体的流量比来形成其组成连续变化的膜。在改变源气体的流量比的同时形成膜时，因为不需要传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以缩短成膜时间。因此，有时可以提高半导体装置的生产率。
在本实施方式中，作为绝缘体210，利用溅射法形成氧化铝。绝缘体210也可以采用多层结构。例如可以采用利用溅射法形成氧化铝，然后利用ALD法在该氧化铝上形成另一氧化铝的结构。或者，也可以采用利用ALD法形成氧化铝，然后利用溅射法在该氧化铝上形成另一氧化铝的结构。
接着，在绝缘体210上形成绝缘体212。绝缘体212可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体212，通过CVD法形成氧化硅。
接着，在绝缘体212中形成到达绝缘体210的开口。开口例如包括槽或狭缝等。有时将形成有开口的区域称为开口部。该开口的形成可以使用湿蚀刻法，但是对微型加工来说干蚀刻法是优选的。作为绝缘体210，优选选择用作蚀刻绝缘体212形成开口时的蚀刻停止膜的绝缘体。例如，当作为形成开口的绝缘体212使用氧化硅膜时，绝缘体210作为用作蚀刻停止膜的绝缘膜可以使用氮化硅膜、氧化铝膜、氧化铪膜。
在形成开口后，形成导电膜。该导电膜优选包含具有抑制氧的透过的功能的导电体。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。该导电膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
在本实施方式中，作为该导电膜，利用溅射法形成氮化钽或者在氮化钽上层叠氮化钛而成的膜，在该膜上形成钨、铝或铜。通过作为该导电膜的一部分使用这种金属氮化物，即使作为该导电膜的上层使用铜等容易扩散的金属，也可以抑制该金属从导电体203扩散到外部。
接着，通过进行CMP处理，去除该导电膜的一部分，使绝缘体212露出。其结果是，只在开口部形成其顶面平坦的导电体203(参照图6A至图6D)。注意，有时由于该CMP处理而绝缘体212的一部分被去除。
接着，在绝缘体212及导电体203上形成绝缘体214。绝缘体214可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体214利用CVD法形成氮化硅。如此，通过作为绝缘体214使用氮化硅等不容易透过铜的绝缘体，即使作为导电体203的一部分使用铜等容易扩散的金属，也可以抑制该金属扩散到绝缘体214上方的层。
接着，在绝缘体214上形成绝缘体216。绝缘体216可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体216利用CVD法形成氧化硅。
接着，在绝缘体214及绝缘体216中形成到达导电体203的开口。在形成开口时，可以使用湿蚀刻法，但是对微型加工来说干蚀刻法是优选的。
在形成开口后，形成成为导电体205a的导电膜。该导电膜优选包含具有抑制氧的透过的功能的导电材料。例如，可以使用氮化钽、氮化钨、氮化钛等。或者，可以使用该导电体与钽、钨、钛、钼、铝、铜或钼钨合金的叠层膜。成为导电体205a的导电膜可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
在本实施方式中，作为成为导电体205a的导电膜，利用溅射法形成氮化钽。
接着，在成为导电体205a的导电膜上形成成为导电体205b的导电膜。该导电膜可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
在本实施方式中，作为成为导电体205b的导电膜，利用CVD法形成氮化钛，在该氮化钛上利用CVD法形成钨。
接着，通过进行CMP处理，去除成为导电体205a的导电膜以及成为导电体205b的导电膜的一部分，使绝缘体216露出。其结果是，只在开口部残留成为导电体205a及导电体205b的导电膜。由此，可以形成其顶面平坦的包括导电体205a及导电体205b的导电体205(参照图6A至图6D)。注意，有时由于该CMP处理而绝缘体216的一部分被去除。
接着，在绝缘体216及导电体205上形成绝缘体220。绝缘体220可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体220利用CVD法形成氧化硅。
接着，在绝缘体220上形成绝缘体222。作为绝缘体222，优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。此外，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。包含铝和铪中的一方或双方的氧化物的绝缘体对氧、氢及水具有阻挡性。当绝缘体222对氢及水具有阻挡性时，可以抑制设置在晶体管200的周围的结构体所包含的氢及水通过绝缘体222扩散到晶体管200的内侧，从而可以抑制氧化物230中的氧空位的生成。
绝缘体222可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，在绝缘体222上形成绝缘体224。绝缘体224可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。在本实施方式中，作为绝缘体224，利用CVD法形成氧化硅。
接着，优选进行加热处理。该加热处理以250℃以上且650℃以下的温度，优选以300℃以上且500℃以下的温度，更优选以320℃以上且450℃以下的温度进行即可。该加热处理在氮或惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。该加热处理也可以在减压状态下进行。或者，该加热处理也可以在氮或惰性气体气氛下进行加热处理，然后为了填补脱离了的氧在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。
在本实施方式中，作为加热处理，在形成绝缘体224之后在氮气氛下以400℃的温度进行1小时的处理。通过进行该热加处理，可以去除绝缘体224所包含的氢或水等杂质。
此外，也可以在形成绝缘体220之后及形成绝缘体222之后进行加热处理。作为该加热处理的条件，可以采用上述加热处理的条件，但是形成绝缘体220之后的加热处理优选在包含氮的气氛下进行。
在此，为了在绝缘体224中形成包含通过加热而脱离的氧的区域，也可以使用选自离子注入法、离子掺杂法、等离子体处理和等离子体浸没离子注入法中的一个或多个方法对绝缘体224供应氧。此时，通过使用对离子化了的源气体进行质量分离而添加的离子注入法，可以以较高的控制性对绝缘体224供应氧，所以是优选的。
在此外，也可以在减压状态下进行包含氧的等离子体处理，代替上述方法。包含氧的等离子体处理例如优选采用包括用来产生使用微波的高密度等离子体的电源的装置。或者，也可以包括对衬底一侧施加RF(Radio Frequency：射频)的电源。通过使用高密度等离子体可以生成高密度氧自由基，且通过对衬底一侧施加RF可以将由高密度等离子体生成的氧自由基高效地导入绝缘体224中。或者，也可以在使用这种装置进行包含惰性气体的等离子体处理之后，为填补脱离的氧而进行包含氧的等离子体处理。此外，通过适当地选择该等离子体处理的条件，可以去除绝缘体224所包含的氢或水等杂质。此时，也可以不进行加热处理。
接着，在绝缘体224上依次形成成为氧化物230a1的氧化膜230A1、成为氧化物230a2的氧化膜230A2以及成为氧化物230b的氧化膜230B(参照图6A至图6D)。优选在不暴露于大气环境的情况下连续地形成上述氧化膜。通过以不暴露于大气的方式形成氧化膜，可以防止来自大气环境的杂质或水分附着于氧化膜230A1、氧化膜230A2及氧化膜230B，所以可以保持氧化膜230A1与氧化膜230A2及氧化膜230A2与氧化膜230B的界面附近的清洁。
氧化膜230A1、氧化膜230A2及氧化膜230B可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
氧化膜230A1、氧化膜230A2及氧化膜230B优选通过溅射法形成，作为溅射气体使用氧或者氧和稀有气体的混合气体。通过增高包含于溅射气体的氧的比率，可以增加所形成的氧化膜中的氧，从而提高该氧化膜的结晶性。此外，通过在加热衬底的同时进行成膜，可以提高该氧化膜的结晶性。
此外，在利用溅射法形成氧化膜230A1、氧化膜230A2及氧化膜230B时，可以使用上述金属氧化物的靶材。注意，例如，在使用溅射装置形成金属氧化物时，形成其原子个数比与靶材的原子个数比不同的膜。尤其是，有时根据成膜时的衬底温度，膜中的[Zn]小于靶材中的[Zn]。
此外，优选使溅射气体高纯度化。例如，作为被用作溅射气体的氧气体或稀有气体，使用露点为-60℃以下，优选为-100℃以下的高纯度气体。通过使用高纯度溅射气体进行成膜，可以尽可能地防止水分等混入氧化物230中。
此外，在通过溅射法形成氧化膜230A1、氧化膜230A2及氧化膜230B的情况下，优选尽可能地去除溅射装置的成膜室内的水分。例如，优选使用低温泵等吸附式真空泵对成膜室进行高真空抽气(抽真空到5×10-7Pa至1×10-4Pa左右)。尤其是，在溅射装置的待机时成膜室内的相当于H2O的气体分子(相当于m/z＝18的气体分子)的分压优选为1×10-4Pa以下，更优选为5×10-5Pa以下。
尤其是，在形成氧化膜230A1时，有时溅射气体所包含的氧的一部分供应给绝缘体224。因此，氧化膜230A1的溅射气体所包含的氧的比率可以为70％以上，优选为80％以上，更优选为100％。
通过在形成氧化膜230A2时使用包含氮的溅射气体，可以使氧化膜230A2包含氮。氧化膜230A2的溅射气体所包含的氮的比率为5％以上且50％以下，优选为5％以上且30％以下，更优选为10％以上且20％以下即可。
此外，在通过溅射法形成氧化膜230B时，通过将溅射气体所包含的氧的比率设定为10％以上，优选设定为30％以上进行成膜，可以将氧化膜230B形成为上述CAAC-OS膜。
在本实施方式中，利用溅射法使用In:Ga:Zn＝1:3:4[原子个数比]的靶材、In:Ga:Zn＝1:1:0.5[原子个数比]的靶材或In:Ga:Zn＝1:3:2[原子个数比]的靶材形成氧化膜230A1。此外，利用溅射法在包含氮的气氛下使用In:Ga:Zn＝1:3:4[原子个数比]的靶材、In:Ga:Zn＝1:1:0.5[原子个数比]的靶材或In:Ga:Zn＝1:3:2[原子个数比]的靶材形成氧化膜230A2。此外，利用溅射法使用In:Ga:Zn＝4:2:4.1[原子个数比]的靶材形成氧化膜230B。上述氧化膜可以根据氧化物230所需的特性适当地选择成膜条件及原子个数比来形成。
接着，也可以进行热处理。作为热处理的条件，可以利用上述热处理条件。通过进行热处理，可以去除氧化膜230A1、氧化膜230A2及氧化膜230B中的水或氢等杂质。在本实施方式中，在氮气氛下以400℃的温度进行1小时的处理，接下来连续地在氧气氛下以400℃的温度进行1小时的处理。
接着，在氧化膜230B上形成导电膜242A。作为导电膜242A，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用包含铝的钌、氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。此外，导电膜242A也可以具有两层以上的叠层结构，既可在包含铝的钌上层叠钽、钛、钨、氮化钽或氮化钛，又可在铝上层叠钌或包含铝的钌。此外，导电膜242A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，在导电膜242A上形成绝缘膜273A(参照图6A至图6D)。作为绝缘膜273A，优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。此外，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。包含铝和铪中的一方或双方的氧化物的绝缘体对氧、氢及水具有阻挡性。当绝缘膜273A对氢及水具有阻挡性时，可以抑制导电膜242A的氧化。
绝缘膜273A可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，利用光刻法选择性地去除氧化膜230A1、氧化膜230A2、氧化膜230B、导电膜242A及绝缘膜273A的一部分，形成岛状的氧化物230a1、氧化物230a2(氧化物230a)及氧化物230b、氧化物230b上的导电体242a及导电体242b、导电体242a及导电体242b上的绝缘体273a及绝缘体273b(参照图7A至图7D)。在该处理中，既可在将氧化膜230A1、氧化膜230A2、氧化膜230B、导电膜242A及绝缘膜273A加工为岛状之后去除位于导电体242a与导电体242b之间的导电体及位于绝缘体273a与绝缘体273b之间的绝缘体，又可在去除位于导电体242a与导电体242b之间的导电体及位于绝缘体273a与绝缘体273b之间的绝缘体之后将氧化膜230A1、氧化膜230A2、氧化膜230B、导电膜242A及绝缘膜273A加工为岛状。此外，可以利用干蚀刻法或湿蚀刻法选择性地去除氧化膜230A1、氧化膜230A2、氧化膜230B、导电膜242A及绝缘膜273A。干蚀刻法适合于微细加工。注意，在该加工处理中，有时绝缘体224的一部分被去除。
在光刻法中，首先通过掩模对抗蚀剂进行曝光。接着，使用显影液去除或留下所曝光的区域而形成抗蚀剂掩模。接着，隔着该抗蚀剂掩模进行蚀刻处理来将导电体、半导体或绝缘体等加工为所希望的形状。例如，使用KrF受激准分子激光、ArF受激准分子激光、EUV(Extreme Ultraviolet：极紫外)光等对抗蚀剂进行曝光来形成抗蚀剂掩模，即可。此外，也可以利用在衬底和投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术。此外，也可以使用电子束或离子束代替上述光。注意，当使用电子束或离子束时，在抗蚀剂上直接进行写入，所以不需要上述抗蚀剂曝光用掩模。此外，作为去除抗蚀剂掩模的方法，可以进行灰化处理等干蚀刻处理或湿蚀刻处理，也可以在进行干蚀刻处理之后进行湿蚀刻处理，又可以在进行湿蚀刻处理之后进行干蚀刻处理。
或者，可以使用由绝缘体或导电体构成的硬掩模代替抗蚀剂掩模。当使用硬掩模时，可以在构成材料上形成成为硬掩模材料的绝缘膜或导电膜且在其上形成抗蚀剂掩模，然后对硬掩模材料进行蚀刻来形成所希望的形状的硬掩模。构成材料的蚀刻既可以在去除抗蚀剂掩模后进行，又可以不去除抗蚀剂掩模进行。在采用后者的情况下，进行蚀刻时有时抗蚀剂掩模消失。也可以在构成材料的蚀刻之后，通过蚀刻去除硬掩模。另一方面，在硬掩模材料没有影响到后工序或者可以在后工序中使用的情况下，不一定要去除硬掩模。
作为干蚀刻装置，可以使用包括平行平板型电极的电容耦合型等离子体(CCP：Capacitively Coupled Plasma)蚀刻装置。包括平行平板型电极的电容耦合型等离子体蚀刻装置也可以采用对平行平板型电极中的一个施加高频电力的结构。或者，也可以采用对平行平板型电极中的一个施加不同的多个高频电力的结构。或者，也可以采用对平行平板型电极的各个施加频率相同的高频电力的结构。或者，也可以采用对平行平板型电极的各个施加频率不同的高频电力的结构。或者，也可以利用具有高密度等离子体源的干蚀刻装置。例如，作为具有高密度等离子体源的干蚀刻装置，可以使用感应耦合等离子体(ICP：Inductively Coupled Plasma)蚀刻装置等。
在此，以其至少一部分与导电体205重叠的方式形成氧化物230a(氧化物230a1及氧化物230a2)及氧化物230b。氧化物230a及氧化物230b的侧面优选与绝缘体222的顶面大致垂直。当氧化物230a及氧化物230b的侧面与绝缘体222的顶面大致垂直时，在设置多个晶体管200时可以实现小面积化和高密度化。可以采用氧化物230a及氧化物230b的侧面和绝缘体222的顶面所形成的角度为锐角的结构。此时，氧化物230a及氧化物230b的侧面和绝缘体222的顶面所形成的角度越大越好。
在氧化物230a、氧化物230b、导电体242及绝缘体273的侧面与绝缘体273的顶面之间具有弯曲面。就是说，侧面的端部和顶面的端部优选弯曲(以下，也称为圆形)。例如，在该弯曲面在绝缘体273的端部具有3nm以上且10nm以下，更优选为5nm以上且6nm以下的曲率半径。当端部不具有角部时，可以提高后面的成膜工序中的膜的覆盖性。此时，弯曲面也可以形成于导电体242及氧化物230b的侧面。
通过进行上述干蚀刻等的处理，有时起因于蚀刻气体等的杂质附着于或扩散于氧化物230a、氧化物230b、导电体242等的侧面、顶面或内部。作为杂质，例如有氟或氯等。
为了去除上述杂质等，优选进行洗涤。作为洗涤方法，有使用洗涤液等的湿式洗涤、使用等离子体的等离子处理以及使用热处理的洗涤等，也可以适当地组合上述洗涤。
作为湿式洗涤，可以使用用碳酸水或纯水稀释草酸、磷酸、过氧化氢水或氢氟酸等而成的水溶液进行洗涤处理。或者，可以使用纯水或碳酸水进行超声波洗涤。在本实施方式中，使用纯水或碳酸水进行超声波洗涤。
接着，也可以进行热处理。作为该热处理的条件，可以使用上述热处理的条件。注意，在该热处理有可能引起导电体242的氧化的情况下，该热处理优选在不包含氧的气氛下进行。此外，在导电体242包含耐氧化材料的情况下，该热处理也可以在包含氧的气氛下进行。
通过该热处理，可以去除氧化物230a及氧化物230b所包含的氢或水等杂质。此外，可以修复在上述加工的干蚀刻中产生在氧化物230a或氧化物230b中的损伤。此外，通过在包含氧的气氛下进行热处理，可以对氧化物230a及氧化物230b添加氧。
通过上述热处理，有时上述金属元素从导电体242扩散到氧化物230，该金属元素可以被添加到氧化物230。此外，有时氧化物230的与导电体242的界面附近的氧吸收到导电体242。其结果是，氧化物230的与导电体242的界面附近成为金属化合物，其电阻降低。此时，氧化物230的一部分与上述金属元素可以形成合金。当氧化物230的一部分与金属元素形成合金时，添加到氧化物230的金属元素变成比较稳定的状态，所以可以提供可靠性高的半导体装置。此外，在图7B中，作为氧化物230中的低电阻区的一个例子，由虚线示出区域243a及区域243b。
示出区域243(区域243a及区域243b)在氧化物230b的深度方向扩展的方式形成的例子，但是本发明不局限于此。区域243既可在深度方向上只形成在导电体242附近，也可以形成在氧化物230a中。此外，示出区域243在水平方向上只形成在与导电体242重叠的区域中的例子，但是本发明不局限于此。区域243也可以形成在从导电体242向水平方向扩散的区域中。
此外，当氧化物230中的氢扩散到区域243而进入区域243中的氧空位中时，变成比较稳定的状态。此外，区域234的氧空位中的氢通过250℃以上的热处理从氧空位脱离而扩散到区域243，进入区域243的氧空位中，变成比较稳定的状态。因此，通过进行热处理，区域243的电阻进一步降低，区域234高纯度化(水或氢等杂质减少)，其电阻进一步增加。
此外，也可以在氮或惰性气体气氛下进行热处理，然后在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行热处理。该热处理以250℃以上且650℃以下的温度，优选以300℃以上且500℃以下的温度，更优选以320℃以上且450℃以下的温度进行即可。
接着，在绝缘体224、氧化物230a、氧化物230b、导电体242及绝缘体273上形成氧化膜230C(参照图8A至图8D)。
氧化膜230C可以使用溅射法、CVD法、MBE法、PLD法或ALD法等形成。氧化膜230C可以根据氧化物230c所需的特性利用与氧化膜230A或氧化膜230B相同的成膜方法形成。例如，也可以与氧化膜230A同样地将氧化膜230C的溅射气体所包含的氧的比率设定为70％以上，优选为80％以上，更优选设定为100％。在本实施方式中，利用溅射法使用In:Ga:Zn＝4:2:4.1[原子个数比]的靶材或In:Ga:Zn＝5:1:7[原子个数比]的靶材形成氧化膜230C。
接着，在氧化膜230C上形成绝缘膜250A(参照图8A至图8D)。
绝缘膜250A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。作为绝缘膜250A，优选利用CVD法形成氧氮化硅。绝缘膜250A的成膜温度优选为350℃以上且低于450℃，尤其优选为400℃左右。通过以400℃的温度形成绝缘膜250A，可以形成杂质少的绝缘体。
此外，也可以在形成绝缘膜250A之前在绝缘膜250A的沉积装置中进行热处理。作为这里的热处理优选进行上述真空焙烧。通过如此进行热处理，可以去除氧化物230中的构成较弱的Zn-O键合的锌原子及氧原子，可以提高晶体管200的可靠性。并且，通过从该热处理起在不暴露于外部空气的状态下在同一沉积装置中连续地进行沉积，可以用绝缘膜250A覆盖氧化物230而不使水等杂质进入。此外，通过在多腔室沉积装置中以不同腔室进行热处理和沉积处理，可以形成绝缘膜250A而不受到在热处理中脱离的水、锌等杂质的影响。
此外，也可以在形成绝缘膜250A之后进行热处理。作为该热处理的条件，可以利用上述热处理条件。通过该热处理，可以降低绝缘膜250A的水分浓度及氢浓度。
接着，依次形成导电膜260A及导电膜260B(参照图8A至图8D)。导电膜260A及导电膜260B可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。例如，作为导电膜260A，可以形成氮化钛，作为导电膜260B，可以形成钨。
作为导电膜260A优选利用CVD法或溅射法形成金属氮化物。通过作为导电膜260A使用金属氮化物，可以防止绝缘膜250A所包含的氧使导电膜260B氧化，降低其导电率。
此外，通过作为导电膜260B层叠低电阻金属膜，可以提供驱动电压小的晶体管。
接着，可以进行热处理。作为该热处理的条件，可以利用上述热处理条件。注意，有时也可以不进行该热处理。此外，通过该热处理，有时在氧化物230b中形成低电阻区。
接着，利用光刻法选择性地去除导电膜260A及导电膜260B的一部分，来形成导电体260a及导电体260b(参照图9A至图9D)。导电膜260A及导电膜260B的蚀刻可以利用干蚀刻法、湿蚀刻法。干蚀刻法适合于微细加工。
接着，以覆盖绝缘体250及导电体260(导电体260a及导电体260b)的方式形成绝缘膜274A(参照图9A至图9D)。绝缘膜274A可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。绝缘膜274A优选利用ALD法形成。因为ALD法是覆盖率高的沉积方法，所以可以防止因产生在导电体260或氧化物230中的凹凸导致绝缘膜274A发生断开等。
绝缘膜274A优选被用作绝缘阻挡膜，作为绝缘膜274A优选形成包含铝和铪中的一方或双方的氧化物的绝缘体。此外，作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。由于具有阻挡性的绝缘膜274A，因此可以降低氧从绝缘膜274A的上方进入导电体260。
接着，利用光刻法去除绝缘膜274A、绝缘膜250A及氧化膜230C的一部分来形成绝缘体274、绝缘体250及氧化物230c(参照图10A至图10D)。绝缘膜274A、绝缘膜250A及氧化膜230C的蚀刻可以利用干蚀刻法、湿蚀刻法。干蚀刻法适合于微细加工。
接着，在绝缘体224、氧化物230、导电体242、绝缘体273、绝缘体250、导电体260及绝缘体274上形成绝缘体280(参照图10A至图10D)。绝缘体280优选包含相对介电常数低的绝缘体。例如，优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或者树脂等。尤其是，当将氧化硅、氧氮化硅、氮氧化硅或具有空孔的氧化硅用于绝缘体280时，在后面的工序中可在绝缘体280中容易形成包含通过加热脱离的氧的区域，所以是优选的。此外，氧化硅及氧氮化硅具有热稳定性，所以是优选的。绝缘体280可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。或者，可以使用旋涂法、浸渍法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtain coater)法等形成。在本实施方式中，作为绝缘体280利用CVD法形成氧氮化硅。
优选以其顶面具有平坦性的方式形成绝缘体280。例如，绝缘体280的顶面可以在成膜之后就具有平坦性。或者，例如，也可以在成膜后从顶面去除绝缘体等以使其顶面平行于衬底背面等基准面，而使绝缘体280的顶面具有平坦性。将这种处理称为平坦化处理。作为平坦化处理，有CMP处理、干蚀刻处理等。在本实施方式中，作为平坦化处理使用CMP处理。但是，绝缘体280的顶面不一定必须具有平坦性。
接着，在绝缘体280上形成绝缘体282(参照图10A至图10D)。绝缘体282优选在包含氧的气氛下利用溅射法形成。此外，绝缘体282优选使用不容易使水或氢等杂质透过的绝缘材料。例如，绝缘体282优选使用具有阻挡性的铝和铪的一方或双方的氧化物。在本实施方式中，作为绝缘体282利用溅射法在包含氧的气氛下形成氧化铝膜。
可以通过利用溅射法在包含氧的气氛下形成绝缘体282，在形成绝缘体282的同时对绝缘体280导入氧。在此，氧例如作为氧自由基添加，但是被添加时的氧的状态不局限于此。氧可以作为氧原子或氧离子等添加。可以利用后面的工序的加热处理等使氧扩散，由此能够有效地对氧化物230供应氧。
注意，在形成绝缘体282时，优选进行衬底加热。衬底加热的温度优选高于100℃且为300℃以下。更优选为以120℃以上且250℃以下的温度进行加热。通过使衬底温度高于100℃，可以去除氧化物230中的水。此外，可以防止表面吸附水附着于形成的膜上。此外，如上所述，通过在进行衬底加热的同时形成绝缘体282，可以在进行沉积的同时使氧从绝缘体280扩散到绝缘体224、绝缘体250及氧化物230。
此外，通过将晶体管200夹在绝缘体282与绝缘体222之间，可以不使氧向外扩散而使绝缘体280、绝缘体224、绝缘体250及氧化物230包含大量氧。并且，可以防止水或氢等杂质从绝缘体282的上方及绝缘体222的下方混入，并减少绝缘体280、绝缘体224及氧化物230中的杂质浓度。
接着，进行加热处理。该加热处理可以以250℃以上且650℃以下，优选以300℃以上且500℃以下的温度进行。该加热处理可以在氧气氛下进行。或者，该加热处理可以在惰性气体气氛或者包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。在此，作为惰性气体，例如可以使用氮气体或稀有气体等。该加热处理也可以在减压状态下进行。或者，也可以以如下方法进行该加热处理：在惰性气体气氛下进行加热处理之后，为了填补脱离了的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行另一个加热处理。在本实施方式中，在氧气体气氛下以400℃的温度进行1小时的加热处理。
接着，在绝缘体282上形成绝缘体281。绝缘体281可以利用溅射法、CVD法、MBE法、PLD法或ALD法等形成。或者，可以使用旋涂法、浸渍法、液滴喷射法(喷墨法等)、印刷法(丝网印刷、胶版印刷等)、刮刀(doctor knife)法、辊涂(roll coater)法或帘式涂布(curtaincoater)法等形成。在本实施方式中，作为该绝缘体281使用氧氮化硅。
接着，在绝缘体281、绝缘体282、绝缘体280及绝缘体273中形成到达导电体242的开口，并在绝缘体281、绝缘体282、绝缘体280及绝缘体274中形成到达导电体260的开口。使用光刻法形成该开口即可。
接着，可以在该开口的内壁形成用作绝缘阻挡体的绝缘体276。为了形成该绝缘体276，可以在该开口内部及绝缘体281的顶面形成绝缘膜之后进行利用各向异性蚀刻的回蚀刻，来去除开口底部的绝缘膜及绝缘体281上的绝缘膜。接着，形成成为导电体240的第一导电体及导电体240的第二导电体的导电膜。该导电膜可以通过溅射法、CVD法、MBE法、PLD法或ALD法等形成。
接着，通过进行CMP处理，去除成为导电体240a、导电体240b及导电体240c的导电膜的一部分，使绝缘体281露出。其结果是，只在上述开口残留该导电膜，由此可以形成其顶面平坦的导电体240a、导电体240b及导电体240c(参照图1A至图1D)。注意，有时由于该CMP处理而绝缘体281的一部分被去除。
此外，也可以设置与导电体240电连接并用作布线的导电体256。
通过上述工序，可以制造包括图1A至图1D所示的晶体管200的半导体装置。如图6A至图10D所示，通过使用本实施方式所示的半导体装置的制造方法可以形成具有良好的电特性及可靠性的晶体管200。
此外，根据本发明的一个方式，可以提供一种可靠性良好的半导体装置。根据本发明的一个方式，可以提供一种能够实现微型化或高集成化的半导体装置。根据本发明的一个方式，可以提供一种具有良好的电特性的半导体装置。此外，根据本发明的一个方式，可以提供一种关态电流小的半导体装置。此外，根据本发明的一个方式，可以提供一种通态电流大的半导体装置。此外，根据本发明的一个方式，可以提供一种功耗降低的半导体装置。此外，根据本发明的一个方式，可以提供一种生产率高的半导体装置。
本实施方式所示的构成、结构、方法等可以与其他实施方式或实施例所示的构成、结构、方法等适当地组合而实施。
(实施方式2)
在本实施方式中，参照图11说明与起到存储装置1的作用的半导体装置的一个方式。
<存储装置1>
图11A所示的存储装置包括晶体管300、晶体管200及电容器100。图11A为晶体管200及晶体管300的沟道长度方向的截面图。图11B示出晶体管300附近的晶体管300的沟道宽度方向的截面图。以下说明包括包括晶体管300、晶体管200及电容器100的存储装置。
晶体管200是其沟道形成在包含氧化物半导体的半导体层中的晶体管。因为晶体管200的关态电流小，所以通过将该晶体管用于存储装置，可以长期保持存储内容。换言之，由于不需要刷新工作或刷新工作的频率极低，所以可以充分降低存储装置的功耗。
在图11A所示的存储装置中，布线1001与晶体管300的源极电连接，布线1002与晶体管300的漏极电连接。此外，布线1003与晶体管200的源极和漏极中的一个电连接，布线1004与晶体管200的顶栅极电连接，布线1006与晶体管200的底栅极电连接。再者，晶体管300的栅极及晶体管200的源极和漏极中的另一个与电容器100的电极中的一个电连接，布线1005与电容器100的电极中的另一个电连接。
通过使图11A所示的存储装置具有能够保持晶体管300的栅极的电位的特征，可以如下所示那样进行数据的写入、保持以及读出。
对数据的写入及保持进行说明。首先，将布线1004的电位设定为使晶体管200处于导通状态的电位而使晶体管200处于导通状态。由此，布线1003的电位施加到与晶体管300的栅极及电容器100的电极中的一个电连接的节点SN。换言之，对晶体管300的栅极施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一个。然后，通过将布线1004的电位设定为使晶体管200成为非导通状态的电位而使晶体管200处于非导通状态，使电荷保持在节点SN(保持)。
在晶体管200的关态电流较小时，节点SN的电荷被长期间保持。
接着，对数据的读出进行说明。当在对布线1001施加规定的电位(恒电位)的状态下对布线1005施加适当的电位(读出电位)时，布线1002具有对应于保持在节点SN中的电荷量的电位。这是因为：在晶体管300为n沟道晶体管的情况下，对晶体管300的栅极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管300的栅极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管300成为“导通状态”所需要的布线1005的电位。由此，通过将布线1005的电位设定为Vth_H与Vth_L之间的电位V0，可以辨别施加到节点SN的电荷。例如，在写入时节点SN被供应高电平电荷的情况下，若布线1005的电位为V0(＞Vth_H)，晶体管300则成为“导通状态”。另一方面，当节点SN被供应低电平电荷时，即便布线1005的电位为V0(＜Vth_L)，晶体管300也保持“非导通状态”。因此，通过辨别布线1002的电位，可以读出节点SN所保持的数据。
当将存储单元设置为矩阵状时，在读出时必须读出所希望的存储单元的数据。例如，在存储单元阵列具有NOR型结构的情况下，通过使不读出数据的存储单元的晶体管300成为非导通状态，能够仅读出所希望的存储单元中的数据。在此情况下，对与不读出数据的存储单元连接的布线1005供应不管施加到节点SN的电荷如何都使晶体管300处于“非导通状态”的电位，即低于Vth_H的电位即可。或者，例如，在存储单元阵列具有NAND型结构的情况下，通过使不读出数据的存储单元的晶体管300成为导通状态，能够仅读出所希望的存储单元中的数据。在此情况下，对与不读出数据的存储单元连接的布线1005供应不管施加到节点SN的电荷如何都使晶体管300处于“导通状态”的电位，即高于Vth_L的电位即可。
<存储装置1的结构>
如图11A所示，本发明的一个方式的存储装置包括晶体管300、晶体管200及电容器100。晶体管200设置在晶体管300的上方，电容器100设置在晶体管300及晶体管200的上方。
晶体管300设置在衬底311上，并包括：导电体316、绝缘体315、由衬底311的一部分构成的半导体区域313；以及被用作源区或漏区的低电阻区域314a及低电阻区域314b。
如图11B所示，在晶体管300中，导电体316隔着绝缘体315覆盖半导体区域313的顶面及沟道宽度方向的侧面。如此，通过使晶体管300具有Fin型结构，有效的沟道宽度增加，所以可以改善晶体管300的通态特性。此外，由于可以增加栅电极的电场的影响，所以可以改善晶体管300的关态特性。
晶体管300可以为p沟道晶体管或n沟道晶体管。
半导体区域313的沟道形成区或其附近的区域、被用作源区或漏区的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于导电体的材料决定功函数，所以通过改变导电体的材料，可以调整晶体管的Vth。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
注意，图11A和图11B所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法使用适当的晶体管即可。
以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
绝缘体322也可以被用作使因设置在其下方的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管300等扩散到设置有晶体管200的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管200等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管200与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入与电容器100或晶体管200电连接的导电体328、导电体330等。此外，导电体328及导电体330被用作插头或布线。注意，有时使用同一符号表示被用作插头或布线的多个导电体。此外，在本说明书等中，布线、与布线电连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
也可以在绝缘体326及导电体330上形成一个或多个布线层。例如，在图11A中，依次层叠有绝缘体350(绝缘体350-1、绝缘体350-2、绝缘体350-3、绝缘体350-4)、绝缘体352(绝缘体352-1、绝缘体352-2、绝缘体352-3、绝缘体352-4)及绝缘体354(绝缘体354-1、绝缘体354-2、绝缘体354-3、绝缘体354-4)。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356(绝缘体356-1、绝缘体356-2、绝缘体356-3、绝缘体356-4)。导电体356被用作插头或布线。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，绝缘体352及绝缘体354可以使用与绝缘体326同样的材料。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，优选在对氢具有阻挡性的绝缘体350所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管300扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
虽然在图11A中示出将包括导电体356的布线层层叠为4层的例子，但是本实施方式的存储装置不局限于此。包括导电体356的布线层既可以为三层以下又可以为五层以上。
在绝缘体354上依次层叠有绝缘体210、绝缘体212、绝缘体214及绝缘体216。作为绝缘体210、绝缘体212、绝缘体214及绝缘体216中的任何一个，优选使用对氧或氢具有阻挡性的物质。
此外，在绝缘体210、绝缘体212、绝缘体214及绝缘体216中嵌入有导电体218、构成晶体管200的导电体(导电体205)等。此外，导电体218被用作与电容器100或晶体管300电连接的插头或布线。导电体218可以使用与导电体328及导电体330同样的材料形成。
尤其是，与绝缘体210及绝缘体214接触的区域的导电体218优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管300与晶体管200分离，从而可以抑制氢从晶体管300扩散到晶体管200中。
在绝缘体216的上方设置有晶体管200。此外，作为晶体管200的结构，可以使用包括上述实施方式中说明的半导体装置所具有的晶体管的结构。注意，图11A所示的晶体管200的结构只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。例如，可以使用图2A至图2D所示的晶体管200A、图3A至图3D所示的晶体管200B及图4A至图4D所示的晶体管200C等。
在晶体管200的上方设置有绝缘体280、绝缘体282及绝缘体281。
此外，在绝缘体220、绝缘体222、绝缘体224、绝缘体280、绝缘体281、绝缘体282中嵌入导电体240等。
导电体240被用作与电容器100、晶体管200或晶体管300电连接的插头或布线。导电体240可以使用与导电体328及导电体330同样的材料形成。
接着，在晶体管200的上方设置有电容器100。电容器100包括导电体110、导电体120及绝缘体130。
导电体110被用作电容器100中的一个电极。
作为导电体110可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在图11A中，导电体110具有单层结构，但是不局限于该结构，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成与具有阻挡性的导电体以及导电性高的导电体紧密性高的导电体。
用作电容器100中的另一个电极的导电体120设置为隔着绝缘体130重叠于导电体110。作为导电体120可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体120时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。
在导电体120及绝缘体130上设置有绝缘体150。绝缘体150可以使用与绝缘体320同样的材料形成。此外，绝缘体150可以被用作覆盖其下方的凹凸形状的平坦化膜。
此外，在绝缘体150及绝缘体130中嵌入有与导电体240电连接的导电体112。此外，可以在导电体112及绝缘体150上设置导电体160。
通过采用本结构，在使用包含氧化物半导体的晶体管的半导体装置中，可以在抑制电特性变动的同时提高可靠性。此外，可以提供一种通态电流大的包含氧化物半导体的晶体管。此外，可以提供一种关态电流小的包含氧化物半导体的晶体管。此外，可以提供一种功耗得到减少的半导体装置。此外，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。
本实施方式所示的构成、结构和方法等可以与其他实施方式或实施例所示的构成、结构和方法等适当地组合而实施。
(实施方式3)
在本实施方式中，参照图12A、图12B以及图13A至图13H说明与上述实施方式不同的用作存储装置的半导体装置的一个方式。图12A、图12B以及图13A至图13H示出根据本发明的一个方式的使用将氧化物用于半导体的晶体管(以下有时称为OS晶体管)及电容器的存储装置(以下有时称为OS存储装置)。OS存储装置是至少包括电容器和控制该电容器的充放电的OS晶体管的存储装置。因OS晶体管的关态电流极小所以OS存储装置具有优良的保持特性，从而可以被用作非易失性存储器。
<存储装置2的结构例子>
图12A示出OS存储装置的结构的一个例子。存储装置1400包括外围电路1411及存储单元阵列1470。外围电路1411包括行电路1420、列电路1430、输出电路1440及控制逻辑电路1460。
列电路1430例如包括列译码器、预充电电路、读出放大器及写入电路等。预充电电路具有对布线进行预充电的功能。读出放大器具有放大从存储单元读出的数据信号的功能。注意，上述布线是连接到存储单元阵列1470所包括的存储单元的布线，下面描述其详细内容。被放大的数据信号作为数据信号RDATA通过输出电路1440输出到存储装置1400的外部。此外，行电路1420例如包括行译码器、字线驱动器电路等，并可以选择要存取的行。
对存储装置1400从外部供应作为电源电压的低电源电压(VSS)、外围电路1411用高电源电压(VDD)及存储单元阵列1470用高电源电压(VIL)。此外，对存储装置1400从外部输入控制信号(CE、WE、RE)、地址信号ADDR及数据信号WDATA。地址信号ADDR被输入到行译码器及列译码器，数据信号WDATA被输入到写入电路。
控制逻辑电路1460对从外部输入的信号(CE、WE、RE)进行处理来生成行译码器及列译码器的控制信号。CE是芯片使能信号，WE是写入使能信号，并且RE是读出使能信号。控制逻辑电路1460所处理的信号不局限于此，根据需要而输入其他控制信号即可。
存储单元阵列1470包括配置为行列状的多个存储单元MC及多个布线。注意，连接存储单元阵列1470和行电路1420的布线的个数取决于存储单元MC的结构、包括在一个列中的存储单元MC的个数等。此外，连接存储单元阵列1470和列电路1430的布线的个数取决于存储单元MC的结构、包括在一个行中的存储单元MC的个数等。
此外，虽然在图12A中示出在同一平面上形成外围电路1411和存储单元阵列1470的例子，但是本实施方式不局限于此。例如，如图12B所示，也可以以重叠于外围电路1411的一部分上的方式设置存储单元阵列1470。例如，也可以采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构。
在图13A至图13H中说明能够适用于上述存储单元MC的存储单元的结构例子。
[DOSRAM]
图13A至图13C示出DRAM的存储单元的电路结构例子。在本说明书等中，有时将使用1OS晶体管1电容器型存储单元的DRAM称为DOSRAM(Dynamic Oxide Semiconductor RandomAccess Memory，动态氧化物半导体随机存取存储器)。图13A所示的存储单元1471包括晶体管M1及电容器CA。此外，晶体管M1包括栅极(有时称为前栅极)及背栅极。
晶体管M1的第一端子与电容器CA的第一端子连接，晶体管M1的第二端子与布线BIL连接，晶体管M1的栅极与布线WOL连接，晶体管M1的背栅极与布线BGL连接。电容器CA的第二端子与布线CAL连接。
布线BIL被用作位线，布线WOL被用作字线。布线CAL被用作用来对电容器CA的第二端子施加指定的电位的布线。在数据的写入及读出时，优选对布线CAL施加低电平电位。布线BGL被用作用来对晶体管M1的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M1的阈值电压。
此外，存储单元MC不局限于存储单元1471，而可以改变其电路结构。例如，存储单元MC也可以采用如图13B所示的存储单元1472那样的晶体管M1的背栅极不与布线BGL连接，而与布线WOL连接的结构。此外，例如，存储单元MC也可以是如图13C所示的存储单元1473那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M1构成的存储单元。
在将上述实施方式所示的半导体装置用于存储单元1471等的情况下，作为晶体管M1可以使用晶体管200，作为电容器CA可以使用电容器100。通过作为晶体管M1使用OS晶体管，可以使晶体管M1的泄漏电流为极低。换言之，因为可以由晶体管M1长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极低，因此可以将多值数据或模拟数据保持在存储单元1471、存储单元1472、存储单元1473中。
此外，在DOSRAM中，在如上所述那样地采用以重叠于存储单元阵列1470下的方式设置读出放大器的结构时，可以缩短位线。由此，位线电容减小，从而可以减少存储单元的存储电容。
[NOSRAM]
图13D至图13H示出2晶体管1电容器的增益单元型存储单元的电路结构例子。图13D所示的存储单元1474包括晶体管M2、晶体管M3、电容器CB。此外，晶体管M2包括顶栅极(有时简单地称为栅极)及背栅极。在本说明书等中，有时将包括将OS晶体管用于晶体管M2的增益单元型存储单元的存储装置称为NOSRAM(Nonvolatile Oxide Semiconductor RAM，非易失性氧化物半导体RAM)。
晶体管M2的第一端子与电容器CB的第一端子连接，晶体管M2的第二端子与布线WBL连接，晶体管M2的栅极与布线WOL连接，晶体管M2的背栅极与布线BGL连接。电容器CB的第二端子与布线CAL连接。晶体管M3的第一端子与布线RBL连接，晶体管M3的第二端子与布线SL连接，晶体管M3的栅极与电容器CB的第一端子连接。
布线WBL被用作写入位线，布线RBL被用作读出位线，布线WOL被用作字线。布线CAL被用作用来对电容器CB的第二端子施加指定的电位的布线。在数据的写入、保持及读出时，优选对布线CAL施加低电平电位。布线BGL被用作用来对晶体管M2的背栅极施加电位的布线。通过对布线BGL施加任意电位，可以增加或减少晶体管M2的阈值电压。
此外，存储单元MC不局限于存储单元1474，而可以适当地改变其电路结构。例如，存储单元MC也可以采用如图13E所示的存储单元1475那样的晶体管M2的背栅极不与布线BGL连接，而与布线WOL连接的结构。此外，例如，存储单元MC也可以是如图13F所示的存储单元1476那样的由单栅极结构的晶体管，即不包括背栅极的晶体管M2构成的存储单元。此外，例如，存储单元MC也可以具有如图13G所示的存储单元1477那样的将布线WBL和布线RBL组合为一个布线BIL的结构。
在将上述实施方式所示的半导体装置用于存储单元1474等的情况下，作为晶体管M2可以使用晶体管200，作为晶体管M3可以使用晶体管300，作为电容器CB可以使用电容器100。通过作为晶体管M2使用OS晶体管，可以使晶体管M2的泄漏电流为极低。由此，因为可以由晶体管M2长时间保持写入的数据，所以可以降低存储单元的刷新频率。此外，还可以不进行存储单元的刷新工作。此外，由于泄漏电流极低，因此可以将多值数据或模拟数据保持在存储单元1474中。存储单元1475至存储单元1477也是同样的。
此外，晶体管M3也可以是在沟道形成区域中包含硅的晶体管(以下有时称为Si晶体管)。Si晶体管的导电型可以是n沟道型或p沟道型。Si晶体管的场效应迁移率有时比OS晶体管高。因此，作为用作读出晶体管的晶体管M3，也可以使用Si晶体管。此外，通过将Si晶体管用于晶体管M3，可以层叠于晶体管M3上地设置晶体管M2，从而可以减少存储单元的占有面积，并可以实现存储装置的高集成化。
此外，晶体管M3也可以是OS晶体管。在将OS晶体管用于晶体管M2、晶体管M3时，在存储单元阵列1470中可以只使用n型晶体管构成电路。
此外，图13H示出3晶体管1电容器的增益单元型存储单元的一个例子。图13H所示的存储单元1478包括晶体管M4至晶体管M6及电容器CC。电容器CC可以适当地设置。存储单元1478与布线BIL、布线RWL、布线WWL、布线BGL及布线GNDL电连接。布线GNDL是供应低电平电位的布线。此外，也可以将存储单元1478电连接到布线RBL、布线WBL，而不与布线BIL电连接。
晶体管M4是包括背栅极的OS晶体管，该背栅极与布线BGL电连接。此外，也可以使晶体管M4的背栅极和栅极互相电连接。或者，晶体管M4也可以不包括背栅极。
此外，晶体管M5、晶体管M6各自可以是n沟道型Si晶体管或p沟道型Si晶体管。或者，晶体管M4至晶体管M6都是OS晶体管。在此情况下，可以在存储单元阵列1470中只使用n型晶体管构成电路。
在将上述实施方式所示的半导体装置用于存储单元1478时，作为晶体管M4可以使用晶体管200，作为晶体管M5、晶体管M6可以使用晶体管300，作为电容器CC可以使用电容器100。通过作为晶体管M4使用OS晶体管，可以使晶体管M4的泄漏电流为极低。
注意，本实施方式所示的外围电路1411及存储单元阵列1470等的结构不局限于上述结构。此外，也可以根据需要改变，去除或追加这些电路及连接到该电路的布线、电路元件等的配置或功能。
本实施方式所示的结构可以与其他实施方式或实施例等所示的结构适当地组合而实施。
(实施方式4)
在本实施方式中，参照图14A和图14B说明安装有本发明的半导体装置的芯片1200的一个例子。在芯片1200上安装有多个电路(系统)。如此，在一个芯片上集成有多个电路(系统)的技术有时被称为系统芯片(System on Chip：SoC)。
如图14A所示，芯片1200包括CPU1211、GPU1212、一个或多个模拟运算部1213、一个或多个存储控制器1214、一个或多个接口1215、一个或多个网络电路1216等。
在芯片1200上设置有凸块(未图示)，该凸块如图14B所示那样与PCB1201的第一面连接。此外，在PCB1201的第一面的背面设置有多个凸块1202，该凸块1202与母板1203连接。
此外，也可以在母板1203上设置有DRAM1221、快闪存储器1222等的存储装置。例如，可以将上述实施方式所示的DOSRAM应用于DRAM1221。此外，例如，可以将上述实施方式所示的NOSRAM应用于快闪存储器1222。
CPU1211优选具有多个CPU核。此外，GPU1212优选具有多个GPU核。此外，CPU1211和GPU1212可以分别具有暂时储存数据的存储器。或者，也可以在芯片1200上设置有CPU1211和GPU1212共同使用的存储器。可以将上述NOSRAM或DOSRAM应用于该存储器。此外，GPU1212适用于多个数据的并行计算，其可以用于图像处理或积和运算。通过作为GPU1212设置使用本发明的氧化物半导体的图像处理电路或积和运算电路，可以以低功耗执行图像处理及积和运算。
此外，因为在同一芯片上设置有CPU1211和GPU1212，所以可以缩短CPU1211和GPU1212之间的布线，并可以以高速进行从CPU1211到GPU1212的数据传送、CPU1211及GPU1212所具有的存储器之间的数据传送以及GPU1212中的运算结束之后的从GPU1212到CPU1211的运算结果传送。
模拟运算部1213具有模拟/数字(A/D)转换电路和数字/模拟(D/A)转换电路中的一方或双方。此外，也可以在模拟运算部1213中设置上述积和运算电路。
存储控制器1214具有用作DRAM1221的控制器的电路及用作快闪存储器1222的接口的电路。
接口1215具有与如显示装置、扬声器、麦克风、影像拍摄装置、控制器等外部连接设备之间的接口电路。控制器包括鼠标、键盘、游戏机用控制器等。作为上述接口，可以使用通用串行总线(USB(Universal Serial Bus))、高清晰度多媒体接口(HDMI(High-Definition Multimedia Interface))(注册商标)等。
网络电路1216具有局域网(LAN(Local Area Network))等网络用电路。此外，还可以具有网络安全用电路。
上述电路(系统)可以经同一制造工序形成在芯片1200上。由此，即使芯片1200所需的电路个数增多，也不需要增加制造工序，可以以低成本制造芯片1200。
可以将包括设置有具有GPU1212的芯片1200的PCB1201、DRAM1221以及快闪存储器1222的母板1203称为GPU模块1204。
GPU模块1204因具有使用SoC技术的芯片1200而可以减少其尺寸。此外，GPU模块1204因具有高图像处理能力而适用于智能手机、平板终端、膝上型个人计算机、便携式(可携带)游戏机等便携式电子设备。此外，通过利用使用GPU1212的积和运算电路，可以执行深度神经网络(DNN)、卷积神经网络(CNN)、递归神经网络(RNN)、自动编码器、深度玻尔兹曼机(DBM)、深度置信网络(DBN)等方法，由此可以将芯片1200用作AI芯片，或者，可以将GPU模块用作AI系统模块。
本实施方式所示的结构可以与其他实施方式、实施例等所示的结构适当地组合而实施。
(实施方式5)
在本实施方式中，说明使用上述实施方式所示的半导体装置的存储装置的应用例子。上述实施方式所示的半导体装置例如可以应用于各种电子设备(例如，信息终端、计算机、智能手机、电子书阅读器终端、数码相机(也包括摄像机)、录像再现装置、导航系统等)的存储装置。注意，在此，计算机包括平板电脑、笔记型计算机、台式计算机以及大型计算机诸如服务器系统。或者，上述实施方式所示的半导体装置应用于存储器卡(例如，SD卡)、USB存储器、SSD(固态硬盘)等各种可移动存储装置。图15A至图15E示意性地示出可移动存储装置的几个结构例子。例如，上述实施方式所示的半导体装置加工为被封装的存储器芯片并用于各种存储装置或可移动存储器。
图15A是USB存储器的示意图。USB存储器1100包括外壳1101、盖子1102、USB连接器1103及基板1104。基板1104被容纳在外壳1101中。例如，基板1104上安装有存储器芯片1105及控制器芯片1106。可以将上述实施方式所示的半导体装置组装于基板1104上的存储器芯片1105等。
图15B是SD卡的外观示意图，图15C是SD卡的内部结构的示意图。SD卡1110包括外壳1111、连接器1112及基板1113。基板1113被容纳在外壳1111中。例如，基板1113上安装有存储器芯片1114及控制器芯片1115。通过在基板1113的背面一侧也设置存储器芯片1114，可以增大SD卡1110的容量。此外，也可以将具有无线通信功能的无线芯片设置于基板1113。由此，通过主机装置与SD卡1110之间的无线通信，可以进行存储器芯片1114的数据的读出及写入。可以将上述实施方式所示的半导体装置组装于基板1113上的存储器芯片1114等。
图15D是SSD的外观示意图，图15E是SSD的内部结构的示意图。SSD1150包括外壳1151、连接器1152及基板1153。基板1153被容纳在外壳1151中。例如，基板1153上安装有存储器芯片1154、存储器芯片1155及控制器芯片1156。存储器芯片1155为控制器芯片1156的工作存储器，例如，可以使用DOSRAM芯片。通过在基板1153的背面一侧也设置存储器芯片1154，可以增大SSD1150的容量。可以将上述实施方式所示的半导体装置组装于基板1153上的存储器芯片1154等。
本实施方式可以与其他的实施方式或实施例等所记载的结构适当地组合而实施。
(实施方式6)
根据本发明的一个方式的半导体装置可以应用于如CPU、GPU等处理器或芯片。图16A至图16F示出具有根据本发明的一个方式的如CPU、GPU等处理器或芯片的电子设备的具体例子。
<电子设备及系统>
根据本发明的一个方式的GPU或芯片可以安装在各种各样的电子设备。作为电子设备的例子，除了电视装置、台式或笔记本型个人计算机、用于计算机等的显示器、数字标牌(Digital Signage)、弹珠机等大型游戏机等具有较大的屏幕的电子设备以外，还可以举出数码相机、数码摄像机、数码相框、移动电话机、便携式游戏机、便携式信息终端、声音再现装置等。此外，通过将根据本发明的一个方式的集成电路或芯片设置在电子设备中，可以使电子设备具备人工智能。
本发明的一个方式的电子设备也可以包括天线。通过由天线接收信号，可以在显示部上显示影像或信息等。此外，在电子设备包括天线及二次电池时，可以将天线用于非接触电力传送。
本发明的一个方式的电子设备也可以包括传感器(该传感器具有测定如下因素的功能：力、位移、位置、速度、加速度、角速度、转速、距离、光、液、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电力、辐射线、流量、湿度、倾斜度、振动、气味或红外线)。
本发明的一个方式的电子设备可以具有各种功能。例如，可以具有如下功能：将各种信息(静态图像、动态图片、文字图像等)显示在显示部上的功能；触控面板的功能；显示日历、日期或时间等的功能；执行各种软件(程序)的功能；进行无线通信的功能；读出储存在存储介质中的程序或数据的功能；等。图16A至图16F示出电子设备的例子。
[移动电话机]
图16A示出示出信息终端之一的移动电话机(智能手机)。信息终端5500包括框体5510及显示部5511，作为输入界面在显示部5511中具备触控面板，并且在框体5510上设置有按钮。
通过将本发明的一个方式的芯片应用于信息终端5500，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出识别会话来将该会话的内容显示在显示部5511上的应用程序、识别由使用者输入到显示部5511所具备的触控面板的文字或图形等来将该文字或该图形显示在显示部5511上的应用程序、执行指纹或声纹等的生物识别的应用程序等。
[信息终端1]
图16B示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
与上述信息终端5500同样，通过将本发明的一个方式的芯片应用于台式信息终端5300，可以执行利用人工智能的应用程序。作为利用人工智能的应用程序，例如，可以举出设计支援软件、文章校对软件、菜单自动生成软件等。此外，通过使用台式信息终端5300，可以研发新颖的人工智能。
注意，图16A及图16B示出智能手机及台式信息终端作为电子设备的例子，但是也可以采用智能手机及台式信息终端以外的信息终端。作为智能手机及台式信息终端以外的信息终端，例如可以举出PDA(Personal Digital Assistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
图16C示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
通过将本发明的一个方式的芯片应用于电冷藏冷冻箱5800，可以实现具备人工智能的电冷藏冷冻箱5800。通过利用人工智能，可以使电冷藏冷冻箱5800具有基于储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等自动生成菜单的功能、根据所储存的食品自动调整电冷藏冷冻箱5800的温度的功能。
在上述例子中，作为电器产品说明了电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
图16D示出游戏机的一个例子的便携式游戏机5200。便携式游戏机包括外壳5201、显示部5202及按钮5203等。
通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5200，可以实现低功耗的便携式游戏机5200。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
此外，通过将本发明的一个方式的GPU或芯片应用于便携式游戏机5200，可以实现具备人工智能的便携式游戏机5200。
游戏的进展、游戏中出现的人物等的言行、游戏上发生的现象等的表现本来是由该游戏所具有的程序规定的，但是通过将人工智能应用于便携式游戏机5200，可以实现不局限于游戏的程序的表现。例如，可以实现游戏玩者提问的内容、游戏的进展情况、时间、游戏上出现的人物的言行变化等的表现。
此外，当使用便携式游戏机5200玩需要多个人玩的游戏时，可以利用人工智能构成拟的游戏玩者，由此可以将人工智能的游戏玩者当作对手，一个人也可以玩多个人玩的游戏。
虽然图16D示出便携式游戏机作为游戏机的一个例子，但是应用本发明的一个方式的GPU或芯片的游戏机不局限于此。作为应用本发明的一个方式的GPU或芯片的游戏机，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
本发明的一个方式的GPU或芯片可以应用于作为移动体的汽车及汽车的驾驶席周边。
图16E1是示出移动体的一个例子的汽车5700的图，图16E2是示出汽车室内的前挡风玻璃周边的图。图16E1示出安装在仪表盘的显示面板5701、显示面板5702、显示面板5703以及安装在支柱的显示面板5704。
显示面板5701至显示面板5703可以提供速度表、转速计、行驶距离、加油量、排档状态、空调的设定等其他的各种信息。此外，使用者可以根据喜好适当地改变显示面板所显示的显示内容及布局等，可以提高设计性。显示面板5701至显示面板5703还可以用作照明装置。
通过将由设置在汽车5700的摄像装置(未图示)拍摄的影像显示在显示面板5704上，可以补充被支柱遮挡的视野(死角)。也就是说，通过显示由设置在汽车5700外侧的摄像装置拍摄的影像，可以补充死角，从而可以提高安全性。此外，通过显示补充看不到的部分的影像，可以更自然、更舒适地确认安全。显示面板5704还可以用作照明装置。
因为可以将本发明的一个方式的GPU或芯片用作人工智能的构成要素，例如可以将该芯片用于汽车5700的自动驾驶系统。该芯片也可以用于进行导航、危险预测等的系统。此外，可以在显示面板5701至显示面板5704上显示导航、危险预测等信息。
虽然在上述例子中作为移动体的一个例子说明了汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的芯片，以提供利用人工智能的系统。
[广播电视系统]
本发明的一个方式的GPU或芯片可以应用于广播电视系统。
图16F示意性地示出广播电视系统中的数据传送。具体而言，图16F示出从广播电视台5680发送的电波(广播电视信号)到达每个家庭的电视接收机(TV)5600的路径。TV5600具备接收机(未图示)，天线5650所接收的广播电视信号通过该接收机输入TV5600。
虽然在图16F中示出超高频率(UHF)天线作为天线5650，但是可以使用BS及110度CS天线、CS天线等作为天线5650。
电波5675A及电波5675B为地面广播电视信号，电波塔5670放大所接收的电波5675A并发送电波5675B。各家庭通过用天线5650接收电波5675B，就可以用TV5600收看地面TV播放。此外，广播电视系统可以为利用人造卫星的卫星广播电视、利用光路线的数据广播电视等而不局限于图16F所示的地面广播电视。
此外，也可以将本发明的一个方式的芯片应用于上述广播电视系统，以形成利用人工智能的广播电视系统。当从广播电视台5680向每个家庭的TV5600发送广播电视数据时，利用编码器进行广播电视数据的压缩；当天线5650接收该广播电视数据时，利用包括在TV5600中的接收机的解码器进行该广播电视数据的恢复。通过利用人工智能，例如可以在编码器的压缩方法之一的变动补偿预测中识别包含在显示图像中的显示模型。此外，也可以进行利用人工智能的帧内预测等。例如，当TV5600接收低分辨率的广播电视数据而进行高分辨率的显示时，可以在解码器所进行的广播电视数据的恢复中进行上转换等图像的补充处理。
上述利用人工智能的广播电视系统适用于广播电视数据量增大的超高清晰度电视(UHDTV:4K、8K)播放。
此外，作为TV5600一侧的人工智能的应用，例如，可以在TV5600内设置具备人工智能的录像装置。通过采用这种结构，可以使该具备人工智能的录像装置学习使用者的爱好，而可以自动对符合使用者的爱好的电视节目录像。
本实施方式中说明的电子设备、该电子设备的功能、人工智能的应用例子以及其效果等可以与其他的电子设备的记载适当地组合而实施。
本实施方式可以与其他的实施方式、实施例等所记载的结构适当地组合而实施。
[实施例1]
<利用器件模拟器计算的Id-Vg特性的评测1>
以下评测了金属氧化物中存在负固定电荷时的晶体管的电特性。
图17A及图17B是利用器件模拟器计算时假定的晶体管结构的截面图。在图17A及图17B中，导电体BGE是背栅极电极，相当于图1A至图1D所示的晶体管200的导电体205。绝缘体BGI1、绝缘体BGI2及绝缘体BGI3是背栅极绝缘膜，分别相当于图1A至图1D所示的晶体管200的绝缘体220、绝缘体222及绝缘体224。在图17A中，半导体SEM1_1、半导体SEM1_2、半导体SEM2及半导体SEM3是活性层，分别相当于图1A至图1D所示的晶体管200的氧化物230a1、氧化物230a2、氧化物230b及氧化物230c。此外，在图17B中，半导体SEM1、半导体SEM2及半导体SEM3是活性层，没设置有图17A中的半导体SEM1_1。也就是说，图17B相当于晶体管200的氧化物230a为单层的情况。导电体SE是源电极，相当于图1A至图1D所示的晶体管200的导电体242a和导电体242b中的一方。导电体DE是漏电极，相当于图1A至图1D所示的晶体管200的导电体242a和导电体242b中的另一方。绝缘体CAP是阻挡膜，相当于图1A至图1D所示的晶体管200的绝缘体273。绝缘体TGI是顶栅极绝缘膜，相当于图1A至图1D所示的晶体管200的绝缘体250。导电体TGE是顶栅电极，相当于图1A至图1D所示的晶体管200的导电体260。
通过假定图17A及图17B所示的晶体管结构利用器件模拟器计算，得到Id-Vg特性。作为器件模拟器，使用由Silvaco公司制造的器件模拟器Atlas。表1及表2分别示出利用器件模拟器计算时假定的图17A及图17B所示的晶体管的各参数的值。
[表1]
Figure BDA0002482489780000991
[表2]
Figure BDA0002482489780001001
表1及表2所示的IGZO(134)假定In：Ga：Zn＝1：3：4的组成的In-Ga-Zn氧化物。此外，表1及表2所示的IGZO(423)假定In：Ga：Zn＝4：2：3的组成的In-Ga-Zn氧化物。此外，表1所示的SEM的参数是在半导体SEM1_1、半导体SEM1_2、半导体SEM2和半导体SEM3之间通用的。此外，表2中的SEM所示的参数是在半导体SEM1、半导体SEM2和半导体SEM3之间通用的。
通过改变半导体SEM1_2中的负固定电荷密度，进行了计算。表3示出在本计算中假定的半导体SEM1_2的负固定电荷密度。在此，假定八个条件(条件1至条件8)。此外，在本计算中，负固定电荷密度是在半导体SEM1_2中均匀分布的。
[表3]
Figure BDA0002482489780001011
图18A示出在图17A所示的晶体管中改变了半导体SEM1_2中的负固定电荷密度的情况下的漏极电压Vd＝0.1V、背栅极电压Vbg＝0V时的Id-Vg特性。图18A示出在表3所示的条件1至条件8下计算出的Id-Vg特性。
由图18A可知，当在半导体SEM1_2中存在负固定电荷时，Id-Vg特性漂移到正方向。还可知，当半导体SEM1_2中的负固定电荷密度增加时，Id-Vg特性进一步漂移到正方向。
接着，在图17B所示的晶体管中，通过改变半导体SEM1中的负固定电荷密度，进行了计算。表4示出在本计算中假定的半导体SEM1中的负固定电荷密度。在此，假定八个条件(条件1至条件8)。此外，在本计算中，负固定电荷密度是在半导体SEM1中均匀分布的。
[表4]
Figure BDA0002482489780001021
图18B示出改变了半导体SEM1中的负固定电荷密度的情况下的漏极电压Vd＝0.1V、背栅极电压Vbg＝0V时的Id-Vg特性。图18B示出在表4所示的条件1至条件8下计算出的Id-Vg特性。
由图18B可知，当在半导体SEM1中存在负固定电荷时，Id-Vg特性漂移到正方向。还可知，当半导体SEM1中的负固定电荷密度增加时，Id-Vg特性进一步漂移到正方向。
[实施例2]
<利用器件模拟器计算的Id-Vg特性的评测2>
以下评测与实施例1不同的金属氧化物中存在负固定电荷时的晶体管的电特性。
图19是利用器件模拟器计算时假定的晶体管结构的截面图。在图19中，导电体BGE是背栅极电极，相当于图1A至图1D所示的晶体管200的导电体205。绝缘体BGI1、绝缘体BGI2及绝缘体BGI3是背栅极绝缘膜，分别相当于图1A至图1D所示的晶体管200的绝缘体220、绝缘体222及绝缘体224。半导体SEM1、半导体SEM2及半导体SEM3是活性层，分别相当于图1A至图1D所示的晶体管200的氧化物230a、氧化物230b及氧化物230c。导电体SE是源电极，相当于图1A至图1D所示的晶体管200的导电体242a和导电体242b中的一方。导电体DE是漏电极，相当于图1A至图1D所示的晶体管200的导电体242a和导电体242b中的另一方。绝缘体CAP是阻挡膜，相当于图1A至图1D所示的晶体管200的绝缘体273。绝缘体TGI是顶栅极绝缘膜，相当于图1A至图1D所示的晶体管200的绝缘体250。导电体TGE是顶栅电极，相当于图1A至图1D所示的晶体管200的导电体260。
通过假定图19所示的晶体管结构利用器件模拟器计算，得到Id-Vg特性。作为器件模拟器，使用由Silvaco公司制造的器件模拟器Atlas。表5分别示出利用器件模拟器计算时假定的各参数的值。
[表5]
Figure BDA0002482489780001041
表5所示的IGZO(134)假定In：Ga：Zn＝1：3：4的组成的In-Ga-Zn氧化物。此外，表5所示的IGZO(423)假定In：Ga：Zn＝4：2：3的组成的In-Ga-Zn氧化物。此外，表5所示的SEM的参数是在半导体SEM1、半导体SEM2和半导体SEM3之间通用的。
通过改变半导体SEM2及半导体SEM3中的负固定电荷密度，进行了计算。表6示出在本计算中假定的半导体SEM2及半导体SEM3中的负固定电荷密度。在此，假定八个条件(条件1至条件8)。此外，在本计算中，负固定电荷密度是在半导体SEM2及半导体SEM3中均匀分布的。
[表6]
Figure BDA0002482489780001051
图20示出改变了半导体SEM2及半导体SEM3中的负固定电荷密度的情况下的漏极电压Vd＝0.1V、背栅极电压Vbg＝0V时的Id-Vg特性。图20示出在表6所示的条件1至条件8下计算出的Id-Vg特性。
由图20可知，当在半导体SEM2及半导体SEM3中存在负固定电荷时，Id-Vg特性漂移到正方向。还可知当半导体SEM2及半导体SEM3中的负固定电荷密度增加时，Id-Vg特性进一步漂移到正方向。
[符号说明]
200、200A、200B、200C：晶体管，203、205、205a、205b、218、240、240a、240b、240c、242、242-1、242-2、242a、242b、256、260、260a、260b：导电体，242A、260A、260B：导电膜，210、212、214、216、220、222、224、250、273、273a、273b、274、276、280、281、282：绝缘体，250A、273A、274A：绝缘膜，230、230a、230a1、230a2、230b、230c、230d、230e：氧化物，230A、230A1、230A2、230B、230C：氧化膜，234、243、243a、243b：区域

Claims (10)

1.一种半导体装置，包括：
第一绝缘体；
所述第一绝缘体上的第一氧化物；
所述第一氧化物上的第二氧化物；
所述第二氧化物上的彼此分离的第一导电体及第二导电体；
所述第二氧化物、所述第一导电体及所述第二导电体上的第三氧化物；
所述第三氧化物上的第二绝缘膜；以及
隔着所述第三氧化物及所述第二绝缘膜位于所述第二氧化物上的第三导电体，
其中，所述第三氧化物包含金属元素及氮，
并且，所述金属元素与氮键合。
2.根据权利要求1所述的半导体装置，
其中所述第三氧化物为储存固定电荷的层。
3.根据权利要求1或2所述的半导体装置，
其中所述第三氧化物中的氮的原子个数比小于0.1atomic％。
4.一种半导体装置，包括：
第一绝缘体；
所述第一绝缘体上的第一氧化物；
所述第一氧化物上的第二氧化物；
所述第二氧化物上的彼此分离的第一导电体及第二导电体；
所述第二氧化物、所述第一导电体及所述第二导电体上的第三氧化物；
所述第三氧化物上的第二绝缘膜；以及
隔着所述第三氧化物及所述第二绝缘膜位于所述第二氧化物上的第三导电体，
其中，所述第一氧化物包括第一层及第二层，
所述第二层包含金属元素及氮，
并且，所述金属元素与氮键合。
5.根据权利要求4所述的半导体装置，
其中所述第二层为储存固定电荷的层。
6.根据权利要求4或5所述的半导体装置，
其中所述第二层中的氮的原子个数比小于0.1atomic％。
7.根据权利要求4至6中任一项所述的半导体装置，
其中所述第一层的氧浓度高于所述第二层，
并且所述第二层的氮浓度高于所述第一层。
8.根据权利要求1至7中任一项所述的半导体装置，
其中所述第一氧化物、所述第二氧化物及所述第三氧化物包含In、元素M(M为Al、Ga、Y或Sn)和Zn。
9.根据权利要求1至8中任一项所述的半导体装置，
其中所述金属元素为选自In、元素M(M为Al、Ga、Y或Sn)和Zn中的一个。
10.根据权利要求6所述的半导体装置，
其中所述第二层中的氮的原子个数比为0.02atomic％以上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115983738A (zh) * 2023-03-21 2023-04-18 广东仁懋电子有限公司 一种用于提升氮化镓制备效率方法和装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111373515B (zh) * 2017-11-24 2024-03-05 株式会社半导体能源研究所 半导体材料及半导体装置
WO2019166906A1 (ja) 2018-02-28 2019-09-06 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11211461B2 (en) * 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150187898A1 (en) * 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20160284862A1 (en) * 2015-03-26 2016-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US20170170326A1 (en) * 2015-12-11 2017-06-15 Semiconductor Energy Laboratory Co., Ltd. Transistor, Circuit, Semiconductor Device, Display Device, and Electronic Device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4489368B2 (ja) * 2003-03-24 2010-06-23 株式会社日立製作所 半導体装置およびその製造方法
JP5671789B2 (ja) * 2009-08-10 2015-02-18 ソニー株式会社 固体撮像装置とその製造方法および撮像装置
KR101809105B1 (ko) 2010-08-06 2017-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 집적 회로
US8957462B2 (en) 2010-12-09 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an N-type transistor with an N-type semiconductor containing nitrogen as a gate
US9012904B2 (en) 2011-03-25 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8956944B2 (en) 2011-03-25 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
JP2013236068A (ja) 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9929276B2 (en) 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6220597B2 (ja) 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
JP2014056945A (ja) * 2012-09-12 2014-03-27 Idemitsu Kosan Co Ltd アモルファス酸化物薄膜及びその製造方法、並びにそれを用いた薄膜トランジスタ
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2015151337A1 (ja) 2014-03-31 2015-10-08 株式会社 東芝 薄膜トランジスタ、半導体装置及び薄膜トランジスタの製造方法
TWI686899B (zh) 2014-05-02 2020-03-01 日商半導體能源研究所股份有限公司 半導體裝置、觸控感測器、顯示裝置
US10553690B2 (en) * 2015-08-04 2020-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10741587B2 (en) * 2016-03-11 2020-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method the same
US10032918B2 (en) 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2018020350A1 (en) * 2016-07-26 2018-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10276794B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US11545578B2 (en) * 2018-04-27 2023-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150187898A1 (en) * 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20160284862A1 (en) * 2015-03-26 2016-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US20170170326A1 (en) * 2015-12-11 2017-06-15 Semiconductor Energy Laboratory Co., Ltd. Transistor, Circuit, Semiconductor Device, Display Device, and Electronic Device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115983738A (zh) * 2023-03-21 2023-04-18 广东仁懋电子有限公司 一种用于提升氮化镓制备效率方法和装置

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Publication number Publication date
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