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CN110911493A - 集成电路装置及其形成方法 - Google Patents

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CN110911493A
CN110911493A CN201910880405.1A CN201910880405A CN110911493A CN 110911493 A CN110911493 A CN 110911493A CN 201910880405 A CN201910880405 A CN 201910880405A CN 110911493 A CN110911493 A CN 110911493A
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CN
China
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dielectric
gate
electrode
layer
isolation structure
Prior art date
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Pending
Application number
CN201910880405.1A
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Inventor
刘筱函
李禾培
江忠祐
陈柏年
林志勇
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

本发明实施例提供包括具有电容的集成电路装置及其形成方法。在一些范例中，集成电路装置包括基板与设置于基板上的沟槽隔离材料。隔离结构设置于沟槽隔离材料上。第一电极设置于隔离结构上，且第二电极设置于隔离结构上。电容介电质设置于介于第一电极与电二电极间的隔离结构上。在这些范例中，隔离结构包括设置于沟槽隔离材料上的第一硬遮罩、设置于第一硬遮罩上的介电质以及设置于介电质上的第二硬遮罩。

Description

集成电路装置及其形成方法
技术领域
本发明实施例涉及一种集成电路装置，且特别是一种关于含有电容的集 成电路装置及其形成方法。
背景技术
半导体集成电路产业经历了快速成长。集成电路演进期间，功能密度(亦 即，单位芯片面积的互连装置数目)通常会增加而几何尺寸(亦即，即可使 用制程生产的最小元件(或线))却减少。此微缩化的过程通常会以增加生 产效率与降低相关成本而提供助益。然而，此微缩化也会伴随着更为复杂的 设计与将集成电路纳入装置的制程。制程上对应的进展使更为复杂的设计得 以精确与可靠的方式所制造。
除了晶体管与其他主动元件，集成电路可包括许多被动元件(例如电阻 器、电容以及电感器)散布于主动元件之中。制造被动元件(无源元件)时 电路的完整性与功能与制造主动元件时同样重要。事实上，对于被动元件， 制造容许偏差可能较为严格，因其所赖以的特性(例如阻抗、电容值以及/ 电感)可取决于被动元件的部件确切的尺寸与形状。例如，电容的部件尺寸 中一点微小的变化可能会对电容值带来显着的影响。再者，由于被动元件通 常难以减少尺寸，可能占集成电路面积相当大的部分。因此，被动元件制造 的进展具有改善产率、减少变异性、减少电路面积的潜力并提供其他效益。
发明内容
本发明实施例提供一种集成电路装置，包括：基板；设置于基板上的沟 槽隔离材料；设置于沟槽隔离材料上的隔离结构；设置于隔离结构上的第一 电极；设置于隔离结构上的第二电极；以及设置于隔离结构上第一电极与第 二电极间的电容电极。
本发明实施例提供一种集成电路装置，包括：基板；设置于基板上的多 个装置鳍片；设置于基板上此些装置鳍片间的隔离结构；设置于隔离结构上 的第一电极，其形成晶体管栅极；设置于隔离结构上的第二电极，其形成源 极/漏极接触件；以及设置于第一电极与第二电极间的介电质。
本发明实施例提供一种集成电路装置的形成方法，包括：接收基板，基 板含有从基板延伸的多个鳍片；于基板上的此些鳍片间形成隔离介电质；于 隔离介电质的上形成隔离结构；于隔离结构上形成栅极结构，以定义电容的 第一电极；以及此隔离结构上形成源极/漏极接触件，以定义电容的第二电 极。
附图说明
以下将配合附图详述本发明实施例。应注意的是，依据在业界的标准做 法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大 或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1A与图1B是根据本发明实施例的各种面向，示出含有电容结构的工 件制造方法的流程图。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、 图11A、图12A与图13是根据本发明实施例的各种面向，示出在制造方法 中各步骤中工件的上视图。
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、 图11B与图12B是根据本发明实施例的各种面向，示出在制造方法中各步骤 中工件于栅极切面的剖面示意图。
图7C、图8C、图9C、图10C、图11C与图12C图是根据本发明实施 例的各种面向，示出在制造方法中各步骤中工件于鳍片长度切面的剖面示意 图。
其中，附图标记说明如下：
100～制程方法
102、104、106、108、110、112、114、116、118、120、122、124、126、 128、124、130、132、134、136、138～制程步骤
200～工件
202～栅极切面
204～鳍片长度切面
206～基板
208～装置鳍片
210～第一硬遮罩层
212～电容区
302～浅沟槽隔离填充材料
304～第二硬遮罩
306、403、405、1210、1212～标记
402～第一隔离结构介电质
404～第三硬遮罩
406～第二隔离结构介电质
602～隔离结构
702～占位栅极
704～栅极间隔物
802～源极/漏极部件
902～接触蚀刻停止层
904～第一层间介电质
1000、1204～电容电极
1002～栅极介电质
1004～盖层
1006～功函数层
1008～电极填料
1010～栅极盖
1202～源极/漏极接触件
1206～粘着层
1208～填充材料
1302～接触件
1304～导电内连线
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同 部件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。 当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若 提及第一部件形成在第二部件之上或上，可包含第一和第二部件直接接触的 实施例，也可包含额外的部件形成在第一和第二部件之间，使得它们不直接 接触的实施例。再者，本发明叙述中若提及部件连接至以及/或耦接至另一 部件，可包含第一和第二部件直接接触的实施例，也可包含额外的部件形成 在部件之间，使得它们不直接接触的实施例。
此外，其中用到与空间相对用词，例如“较低的”、“较高的”、“水 平的”、“垂直的”、“上方”、“在……之上”、“下方”、“在……之 下”、“向上”、“向下”、“顶部”、“底部”等用词，以及其衍生用词 (例如“水平地”、“向下地”、“向上地”)是为了便于描述图示中一个 (些)部件或特征与另一个(些)部件或特征之间的关系，这些空间相对用 词包括装置与部件的不同方位。此外，本发明实施例可能在不同的范例中重 复参考数字及/或字母。如此重复是为了简明和清楚的目的，而非用以表示 所讨论的不同实施例及/或配置之间的关系。
集成电路可包括许多主动电路元件(例如场效晶体管、双极性接面晶体 管等)与许多相互电性耦接的被动电路元件(例如电阻器、电容以及电感器)。 随着制程技术的演进，许多新装置与新设计得以实现。其中一个范例是鳍状 场效晶体管(fin-like fieldeffect transistor,FinFET)，为一种立体的晶体管， 其通道区与源极/漏极区制造于细薄的鳍片(或鳍片结构)上，此鳍片延伸 至基板与环绕于鳍片的通道区周围的栅极包覆材料之外。于鳍片周围包覆栅 极可增加通道区与栅极间的接触面积，且使栅极得以从多侧控制通道。这可 在许多情况，以及一些应用中，所使用。鳍状场效晶体管具有较少短通道效 应、较少漏电以及较高电流等优点。
然而，一些适合形成主动元件，例如鳍状场效晶体管，的制程会对电路 的被动元件带来负面的影响。为了解决这样的问题，如以下所详述，本发明 中的一些实施例提供垂直金属氧化物金属(metal-oxide-metal,MOM)电容以 及提供同时制造电容、鳍状场效晶体管与其他合适装置的方法。在这些实施 例中，电容形成于延伸至基板上的抬升的(elevated)隔离结构上，此隔离结 构就如同鳍状场效晶体管的装置鳍片。隔离结构可减少电容电极形状的变动 与不规则。因此，形成于隔离结构上的电容其电容值会较为一致。此类电容 可能也会使得布线较为容易且造成更佳的电容密度。当然，这些效益仅是范 例而非任何特定实施例的必要。
本发明实施例提供了包括电容的集成电路的范例与形成电路的技术。就 此而言，图1与图2是根据本发明实施例的各种面向，方法100中制造含有 电容结构的工件200的流程图。在方法100之前、期间以及之后可会有额外 的步骤，且一些所述步骤可由方法100中的其他实施例而被代替或排除。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、 图11A、图12A与图13是根据本发明实施例的各种面向，在制程的方法100 各步骤中工件200的上视图。图2B、图3B、图4B、图5B、图6B、图7B、 图8B、图9B、图10B、图11B与图12B是根据本发明实施例的各种面向，在制程的方法100各步骤中工件200于栅极切面202的剖面示意图。图7C、 图8C、图9C、图10C、图11C与图12C是根据本发明实施例的各种面向， 在制程的方法100各步骤中工件200于鳍片长度切面204的剖面示意图。为 了简明的目的，简化图2A至图13以更易阐明本发明实施例的概念。工件 200可包括额外的部件，且一些下述的部件可能因为工件200的其他实施例 而被代替或排除。
参照图1A的步骤102与图2A至图2B，接收工件200。工件200包括 基板206，装置将形成于基板206之上。在各种范例中，基板206包括元素 (单一元素)半导体，例如结晶结构的硅(Si)或锗(Ge)；化合物半导体， 例如碳化硅(silicon carbide)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟 (InP)、砷化铟(InAs)以及/或锑化铟(InSb)；合金半导体，例如硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、 砷化镓铟(GaInAs)、磷化镓铟(GaInP)以及/或磷砷化镓铟(GaInAsP)； 非半导体材料，例如钠钙玻璃、熔硅石、熔融石英以及/或氟化钙(CaF2)； 以及/或前述的组合。
基板206的组成可能是一致的，也可包括各种层，其中一些层可受蚀刻 以形成鳍片。层可具有相似或不同的组成，且在各种实施例中，一些基板层 不具有一致的组成，以诱发装置应变以及因此调谐装置性能。层状基板的范 例包括绝缘层上覆硅(silicon-on-insulator,SOI)基板206。在这些范例中， 一层基板206可包括绝缘体如半导体氧化物、半导体氮化物、半导体氮氧化 物、半导体碳化物以及/或其他合适的绝缘体材料。
掺杂区，例如井，可形成于基板206上。就此而言，基板206的一些部 分可掺杂p型掺质，例如硼(B)、氟化硼(BF2)或铟，而基板206的其他 部分可掺杂n型掺质，例如磷或砷；以及/或其他合适的掺质，其包括前述 的组合。
在一些范例中，将形成于基板206上的装置延伸至基板之外。例如，鳍 状场效晶体管以及/或其他非平面装置可形成于设置在基板206上的装置鳍 片208上。装置鳍片208为任何抬升部件的代表且包括鳍状场效晶体管装置 鳍片208，以及用以形成基板206之上其他抬升的主动或被动元件的鳍片 208。鳍片208的组成可与基板206相似或不同。例如，在一些实施例中， 基板206可主要包括硅，而鳍片208可包括主要为锗或硅化锗半导体的一或多层。在一些实施例中，基板206包括硅化锗半导体，且鳍片208包括一或 多层，其包括不同硅锗比例的硅化锗半导体。
鳍片208可通过蚀刻基板206的一部分、在基板206上沉积各种层以及 蚀刻此些层，以及/或其他合适的技术所形成。例如，鳍片208可由包括双 重图案化或多重图案化制程的一或多种微影制程所图案化。一般而言，双重 图案化或多重图案化制程结合微影与自动对准制程，使图案得以具有，例如， 较小的节距，其小于使用单一、直接的微影制程所取得的节距。例如，在一 些实施例中，牺牲层形成于基板206上且使用微影制程所图案化。间隔物(例 如第一硬遮罩层210)形成于以自动对准制程在图案化的牺牲层一旁。接着 移除牺牲层，剩余的间隔物可接着用以图案化鳍片。
图案化制程可在工件200的电容区212保留将形成隔离结构与电容的空 间，而此空间内不包含装置鳍片208。
参照图1A的步骤104与图3A至图3B，于工件200上沉积浅沟槽隔离 (shallowtrench isolation,STI)填充材料302。浅沟槽隔离填充材料302可包 括介电材料如半导体氧化物、半导体氮化物、半导体碳化物、氟硅酸盐玻璃、 低介电常数介电材料以及/或其他合适的介电材料。
可利用任何合适的制程，包括化学气相沉积(chemical vapor deposition,CVD)、高密度等离子体化学气相沉积(high-density plasma CVD)、物理 气相沉积(physical vapor deposition,PVD)、旋转涂布沉积(spin-on deposition) 以及/或其他合适的沉积制程，形成浅沟槽隔离填充材料302。浅沟槽隔离 填充材料302可以任何合适的厚度形成且可形成足以填充装置鳍片208之间 间隙的厚度。在浅沟槽隔离填充材料302以一般顺应性制程(例如化学气相 沉积或其他相似的方法)沉积的范例中，鳍片208之上的浅沟槽隔离填充材 料302的顶表面可延伸至电容区212中浅沟槽隔离填充材料302的顶表面之 上。相反地，在浅沟槽隔离填充材料302以较低顺应性制程沉积(例如旋转 涂布沉积)的范例中，可通过遮蔽电容区212以外的浅沟槽隔离填充材料302， 在电容区212中露出的浅沟槽隔离填充材料302执行蚀刻制程，以凹蚀部分 于电容区212中的浅沟槽隔离填充材料302。在两种形态的范例中，于步骤 104结束时，在鳍片之上浅沟槽隔离填充材料302的顶表面延伸至电容区212 中浅沟槽隔离填充材料302的顶表面之上。
参照图1A的步骤106与再次参照图3A至图3B，于浅沟槽隔离填充材 料302上形成第二硬遮罩304。在一些范例中，第二硬遮罩304被沉积成实 质顺应层，其包括电容区212中的水平部分以及从位于电容区212的末端水 平部分倾斜向上的侧边部分。在这些范例中，侧边部分的坡度接近垂直。
第二硬遮罩304可包括介电材料，例如半导体氧化物、半导体氮化物以 及/或半导体碳化物，且可选择与浅沟槽隔离填充材料302具有不同组成与 蚀刻敏感度的材料。在这些范例中，浅沟槽隔离填充材料302包括氧化硅， 且第二硬遮罩304包括氮化硅以及/或碳化硅。可以任何合适的制程，包括 化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、原子层沉积 以及/或其他合适的沉积制程形成第二硬遮罩304，且其可以任何合适的厚 度形成。在各种这些范例中，第二硬遮罩304具有约10nm至约20nm的厚 度，如标记306所示。
参照图1A的步骤108以及图4A至图4B，于第二硬遮罩304上沉积第 一隔离结构介电质402。在电容区212中，第一隔离结构介电质402可设置 于第二硬遮罩304的水平部分以及至少第二硬遮罩304侧边部分的一部分 上，并与其物理性接触。在一些范例中，以足以填充第二硬遮罩304水平与 侧边部分所定义的沟槽的厚度，沉积第一隔离结构介电质402。第一隔离结 构介电质402接着可再被回蚀刻，使得介电质402剩余部分只填充沟槽的一 部分，且至少露出示出于图4A与图4B中第二硬遮罩304的一些侧边部分。 回蚀刻第一隔离结构402时可能也会移除第一隔离结构402沉积于电容区 212外的一部分。在各种范例中，于步骤108结束时，第一隔离结构介电质 402具有约30nm至约40nm的厚度，如标记403所示。
可利用任何合适的制程，包括化学气相沉积、高密度等离子体化学气相 沉积、物理气相沉积、旋转涂布沉积以及/或其他合适的沉积制程形成第一 隔离结构介电质402，且其可以任何合适的厚度形成。第一隔离结构介电质 402可包括介电材料如半导体氧化物、半导体氮化物、半导体碳化物、氟硅 酸盐玻璃、低介电常数介电材料以及/或其他合适的介电材料。第一隔离结 构介电质402可具有与浅沟槽隔离填充材料302相似的组成，且在一个范例 中，第一隔离结构介电质402以及浅沟槽隔离填充材料302两者皆包括氧化 硅。
参照图1A的步骤110与再次参照图4A至图4B，于电容区212中第一 隔离结构介电质402上形成第三硬遮罩404。详细而论，第三硬遮罩404可 设置于第一硬遮罩介电质402的顶表面并与其物理性接触。由于第一隔离结 构介电质402可能不会完全填充第二硬遮罩304所定义的沟槽，第三硬遮罩 404可沿着第二硬遮罩304的侧边部分的上方部分延伸并与其物理性接触。 因此，在这些范例中，第三硬遮罩404可被沉积成实质顺应层，其包括物理性接触第一隔离结构介电质402的水平部分以及从水平部分向上倾斜且物理 性接触第二硬遮罩304的侧边部分。
第三硬遮罩404可包括介电材料，例如半导体氧化物、半导体氮化物以 及/或半导体碳化物。第三硬遮罩404可选择具有与浅沟槽隔离填充材料302 不同组成与蚀刻敏感度的材料，且具有与第二硬遮罩304不同或相同的组成。 在这些范例中，浅沟槽隔离填充材料302包括氧化硅，且第三硬遮罩404与 第二硬遮罩304各包括氮化硅以及/或碳化硅。可利用任何合适的制程，包 括化学气相沉积、高密度等离子体化学气相沉积、物理气相沉积、旋转涂布 沉积以及/或其他合适的沉积制程形成第三硬遮罩404，且其可以任何合适 的厚度形成。在各种这些范例中，第三硬遮罩404具有约10nm至约20nm 的厚度，如标记405所示。因此，第二硬遮罩304、第一隔离结构介电质402 与第三硬遮罩404形成隔离结构，在一些范例中，其延伸至浅沟槽隔离填充 材料302之上约50nm至约80nm。
参照图1A的步骤112与再次参照图4A至图4B，于第三硬遮罩404上 沉积第二隔离结构介电质406。
在电容区212中，第二隔离结构介电质406可设置于第三硬遮罩404 的水平部分与侧边部分并与其物理性接触。在一些范例中，第二隔离结构介 电质406也可沉积于电容区212之外。
可利用任何合适的制程，包括化学气相沉积、高密度等离子体化学气相 沉积、物理气相沉积、旋转涂布沉积以及/或其他合适的沉积制程形成第二 隔离结构介电质406，且可以任何合适的厚度形成。第二隔离结构介电质406 可包括介电材料如半导体氧化物、半导体氮化物、半导体碳化物、氟硅酸盐 玻璃、低介电常数介电材料以及/或其他合适的介电材料。第二隔离结构介 电质406可具有与浅沟槽隔离填充材料302以及/或第一隔离结构介电质 402相似的组成，且在一个范例中，浅沟槽隔离填充材料302、第一隔离结 构介电质402与第二隔离结构介电质406各包括氧化硅。
参照图1A的步骤114与图5A至图5B，在工件200上执行化学机械研 磨(chemicalmechanical planarization/polish,CMP)制程。化学机械研磨制 程可移除鳍片208任何上方的材料(例如浅沟槽隔离填充材料302、第一硬 遮罩210、第二硬遮罩304、第三硬遮罩404、第二隔离结构介电质406等)， 以露出鳍片208本身的顶部。因此，步骤114的化学机械研磨制程产生实质 上共平面的顶表面，其包括鳍片208的顶表面、浅沟槽隔离填充材料302、 第二硬遮罩304、第三硬遮罩404、以及第二隔离结构介电质406。
参照图1A的步骤116与图6A至图6B，在工件200上执行回蚀刻制程， 以移除浅沟槽隔离填充材料302的一部分。回蚀刻制程可包括任何合适的蚀 刻制程，例如干式蚀刻、湿式蚀刻、反应离子蚀刻(reactive ion etching,RIE)、 灰化以及/或其他蚀刻方法。在一些实施例中，蚀刻制程包括干式蚀刻，其 利用以氟为主的蚀刻剂、以氧为主的蚀刻剂、以氯为主的蚀刻剂、以溴为主 的蚀刻剂、以碘为主的蚀刻剂、其他合适的蚀刻剂气体或等离子体以及/或 其前述的组合。详细而论，蚀刻步骤与化学物质可用以蚀刻浅沟槽隔离填充 材料302，而非显着地蚀刻鳍片208、第二硬遮罩304或第三硬遮罩404。在 一些范例中，回蚀刻制程也从电容区212中的第三硬遮罩404移除第二隔离 结构介电质406。
如图6B所示出，第二硬遮罩304、第一隔离结构介电质402与第三硬 遮罩404定义电容区212中的抬升结构(亦即，隔离结构602)。如以下所 说明，例如，直接在浅沟槽隔离填充材料302上形成电容较在隔离结构602 上形成电容，更能小心地控制部件尺寸。
参照图1A的步骤118与图7A至图7C，于鳍片208的通道区之上形成 占位(placeholder)栅极或闲置(dummy)栅极702。由于栅极制程可用以 形成一些电容区212中电容的电极，占位栅极702也可形成于电容区212中 的隔离结构602之上。在一个范例中，形成占位栅极702的步骤包括沉积一 层占位栅极材料如多硅晶、介电材料(例如半导体氧化物、半导体氮化物、 半导体氮氧化物、半导体碳化物、半导体碳氮氧化物等)以及/或其他合适 的材料。在各种范例中，利用化学气相沉积、高密度等离子体化学气相沉积、 物理气相沉积、原子层沉积、旋转涂布沉积以及/或其他合适的沉积制程， 以任何合适的厚度形成占位栅极材料。占位栅极材料可被沉积成均匀层并在 微影制程中图案化。
在这些范例中，于占位栅极材料上形成光阻层，且图案化以定义占位栅 极702。例示性光阻层包括光敏材料，其在曝光时造成层的特性变化。此特 性变化在微影图案化时可用以选择性移除光阻层曝光与未曝光部分。在一个 范例中，微影系统通过遮罩上的特定图案将光阻层曝光于辐射中。通过或反 射于遮罩的光线撞击光阻层，因此转移遮罩上的图案至光阻层。在其他这些 范例中，利用直写或无遮罩微影技术，例如激光图案化、电子束图案化以及 /或离子束图案化，以图案化光阻层。
光阻层经曝光后进行显影，保留阻剂曝光的部分，或在替代范例中，保 留阻剂未曝光的部分。例示性图案化制程包括软烤(soft baking)光阻层、 遮罩对准、曝光、后曝烘烤(post-exposure baking)、显影光阻层、润洗以 及干燥(例如硬烤(hard baking))。图案化的光阻层露出欲蚀刻的占位栅 极材料的部分。
蚀刻光阻层露出的占位栅极材料的部分，以进一步定义占位栅极702。 蚀刻制程可包括任何合适的蚀刻技术，例如干式蚀刻、湿式蚀刻、反应离子 蚀刻、灰化以及/或其他蚀刻方法。在一些实施例中，蚀刻制程包括干式蚀 刻，其利用以氧为主的蚀刻剂、以氟为主的蚀刻剂、以氯为主的蚀刻剂、以 溴为主的蚀刻剂、以碘为主的蚀刻剂、其他合适的蚀刻剂气体或等离子体以 及/或其前述的组合。详细而论，蚀刻步骤与化学物质可用以蚀刻占位栅极 材料，而非显着地蚀刻周围的材料。蚀刻后可能会从占位栅极材料移除任何 剩余的光阻层。
参照图1A的步骤120与再次参照图7A至图7C，于占位栅极702的侧 表面上形成栅极间隔物704。在各种范围中，栅极间隔物704包括一或多层 合适的材料，例如介电材料(例如半导体氧化物、半导体氮化物、半导体氮 氧化物、半导体碳化物、半导体碳氮氧化物等)、旋覆式玻璃(spin-on glass, SOG)、四乙氧基硅烷(TEOS)、聚乙二醇氧化物(PE-oxide)、高深宽比 制程氧化物(HARP-formed oxide)以及/或其他合适的材料。形成于电容区 121中栅极间隔物704的一小部分可能是所制得电容的介电质的一部分，且 栅极间隔物704的材料选择可部分取决于其介电常数。在一此类范例中，栅 极间隔物704各包括第一层的氧化硅、设置于第一层上的第二层氮化硅以及 设置于第二层上的第三层氧化硅。
再者，由于栅极间隔物704可组成电容介电质的一部分，栅极间隔物 704的厚度可能会影响所制得电容的介电质厚度(亦即，板间隙)，因而可 据此选定栅极间隔物704的厚度。在各种范例中，栅极间隔物704具有约5nm 至约10nm的厚度。
栅极间隔物704可利用任何合适的沉积技术(例如化学气相沉积、高密 度等离子体化学气相沉积、原子层沉积等)所形成。在一范例中，利用顺应 性技术，于占位栅极702、鳍片208、浅沟槽隔离结构填充材料302、第二硬 遮罩304以及第三硬遮罩404上沉积栅极间隔物704。接着利用指向性蚀刻 技术蚀刻栅极间隔物704层，以从水平表面移除栅极间隔物704，而保留占 位栅极702垂直表面上的栅极间隔物704。上述步骤定义了占位栅极702旁的栅极间隔物704。可利用任何合适的蚀刻方法，例如非等向性湿式蚀刻、 干式蚀刻、反应离子蚀刻、灰化以及/或其他合适的蚀刻方法，以及利用任 何合适的蚀刻化学物质执行蚀刻制程。为了在蚀刻栅极间隔物704层欲蚀刻 的特定材料的同时，使非欲蚀刻材料的非预期蚀刻降到最少，蚀刻方法与蚀 刻化学物质可会有所改变。
参照图1B的步骤122与图8A至图8C，电容区212之外，于鳍片208 上执行蚀刻制程，以制造浅沟槽隔离结构填充材料302中的凹口，以于其中 形成源极/漏极部件。
参照图1B的步骤124与再次参照图8A至图8C，于工件200上执行外 延制程，以于凹口中生成源极/漏极部件802。在各种范例中，外延制程包 括化学气相沉积技术(例如气相外延以及/或超高真空化学气相沉积 (ultra-high vacuum CVD)、分子束外延以及/或其他合适的制程)。外延 制程可利用气相以及/或液相前驱物，其与剩余的鳍片208的组成物(例如 硅或硅锗)互相作用，以形成源极/漏极部件802。源极/漏极部件802的 半导体组成物可与鳍片208剩余部分相似或不同。例如，含硅源极/漏极部 件802可形成于含硅锗鳍片208上或反之亦然。当源极/漏极部件802与鳍 片208包含多于一种半导体，其比例可实质上相似或不同。
可于原位掺杂源极/漏极部件802，以包含p型掺质，例如硼、氟化硼 或铟；n型掺质，例如磷或砷以及/或其他包括前述组合的合适的掺质。此 外或在其他替代方案中，在形成源极/漏极部件802后，可利用植入制程 (implanting process)(亦即，接面(junction)植入制程)掺杂源极/漏极 部件802。就特定的掺杂型态而言，掺杂源极/漏极部件802，使得其形态 相反于鳍片208剩余部分。对于p通道装置，以n型掺质掺杂鳍片208且以 p型掺质掺杂源极/漏极部件802，对于n通道装置反之亦然。当掺质导入 源极/漏极部件802后，执行掺质活化制程，例如快速加热回火(rapid thermal annealing,RTA)以及/或激光回火制程，以活化掺质。
参照图1B的步骤126与图9A至图9C，可于栅极间隔物704与源极/ 漏极部件802上形成接触蚀刻停止层902。如图9B所示出，电容区212中， 接触蚀刻停止层902可沉积于第三硬遮罩404的水平与侧边部分并与其物理 性接触，且可沿着第二硬遮罩304的侧边部分的外表面延伸并与其物理性接 触。如图9C所示出，接触蚀刻停止层902也可沿着栅极间隔物704的侧表 面延伸并与其物理性接触。
在各种范例中，接触蚀刻停止层902包括任何合适的介电材料(例如半 导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮 氧化物等)以及/或其他合适的材料。由于接触蚀刻停止层902为蚀刻停止 处，接触蚀刻停止层902的材料选择可取决于与周围材料不同的蚀刻抗性以 及/或蚀刻选择性，此周围材料如栅极间隔物704、源极/漏极部件802与 第三硬遮罩404。再者，形成于电容区212中的接触蚀刻停止层902的一部分可能是所制得电容的介电质的一部分，且接触蚀刻停止层902的材料选择 可部分取决于其介电常数。在这些范例中，接触蚀刻停止层902包括氮化硅、 碳化硅、碳氧化硅以及/或碳氮化硅。
由于接触蚀刻停止层902可组成电容介电质的一部分，接触蚀刻停止层 902的厚度可能会影响所制得电容的介电质其厚度(亦即，板间隙)，因而 可据此选定接触蚀刻停止层902的厚度。在各种这些范例中，以约5nm至约 10nm的厚度沉积接触蚀刻停止层902。可利用任何合适的沉积技术(例如化 学气相沉积、高密度等离子体化学气相沉积、原子层沉积等)，沉积接触蚀 刻停止层902。
参照图1B的步骤128与再次参照图9A至图9C，于工件200上形成第 一层间介电质(inter-level dielectric,ILD)904。作为参考，第一层间介电质 904下方的源极/漏极部件802以虚线示出于图9A的上视图中。第一层间 介电质904作为绝缘体，支撑与隔离电性多层互连结构的导线。如此一来， 电性多层互连结构电性连接至工件200的元件，例如源极/漏极部件802、 栅极结构以及之后形成的电容。第一层间介电质904可包括介电材料(例如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物等)、旋覆 式玻璃、掺氟硅酸盐玻璃、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼 磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、Black
Figure BDA0002205717320000131
(应用材 料，加州圣塔克拉拉)、干凝胶(xerogel)、气凝胶(aerogel)、非晶质氟 化碳(amorphous fluorinated carbon)、聚对二甲苯(parylene)、苯并环丁 烯(benzocyclobutene,BCB)、
Figure BDA0002205717320000132
(陶氏化学，密西根米特兰)以及/或 前述的组合。可利用任何合适的制程，包括化学气相沉积、物理气相沉积、旋转涂布沉积以及/或其他合适的制程，形成第一层间介电质904。
形成第一层间介电质904的步骤可包括于工件200上执行化学机械研 磨，以从占位栅极702的顶部移除第一层间介电质904以及/或接触蚀刻停 止层902。在化学机械研磨制程后，可接着执行回蚀刻制程，以从占位栅极702移除任何剩余的第一层间介电质904的材料。
参照图1B的步骤130与图10A至图10B，移除占位栅极702为栅极替 代制程的一部分，以提供栅极间隔物704间的凹口。移除占位栅极材料的步 骤可包括：利用蚀刻化学物质的一或多种蚀刻制程(例如湿式蚀刻、干式蚀 刻、反应离子蚀刻)，此蚀刻化学物质用以选择性蚀刻占位栅极材料的，而 非显着地蚀刻周围材料，例如鳍片208、接触蚀刻停止层902、源极/漏极 部件802、栅极间隔物704、第一层间介电质904等。
参照图1B的步骤132与再次参照图10A至图10C，于以移除占位栅极 材料而定义的凹口中形成功能性栅极结构。电容区212中的功能性栅极结 构的一部分可定义第一组电容电极1000。换言之，单一单块栅极结构可具有 电容区212中的第一部分，其形成电容电极1000与第二部分，此第二部分 设置于装置鳍片208的通道区上与周围，而此装置鳍片208介于形成晶体管 栅极的相对的源极/漏极部件802间。
在一些范例中，形成功能性栅极结构的步骤包括形成接口层，其位于装 置鳍片208通道区的鳍片208的顶表面与侧表面。接口层可包括接口材料， 例如半导体氧化物、半导体氮化物、半导体氮氧化物、其他半导体介电质、 其他合适的接口材料以及/或前述的组合。可利用任何合适的制程，包括加 热成长(thermal growth)、原子层沉积、化学气相沉积、高密度等离子体化 学气相沉积、物理气相沉积、旋转涂布沉积以及/或其他合适的沉积制程， 以任何合适的厚度形成接口层。在一些范例中，以加热氧化制程形成接口层， 其包括存在于鳍片208中半导体的热氧化物(例如对于含硅鳍片208使用氧 化硅、对于含硅锗鳍片208使用硅锗氧化物等)。
形成功能性栅极结构的步骤包括形成栅极介电质1002于接口层与第三 硬遮罩404上。栅极介电质1002也可沿着栅极间隔物704的垂直表面而形 成。如此一来，形成于电容区212中的栅极介电质1002的一部分可为所制 得电容的介电质的一部分，且栅极介电质1002的材料选择可部分取决于其 介电常数。栅极介电质1002可包括一或多种介电材料，其通常以其相对于 氧化硅的介电常数作区分。在一些实施例中，栅极介电质1002包括高介电常数介电材料，例如氧化铪(HfO2)、硅氧化铪(HfSiO)、氮氧硅化铪 (HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、 氧化锆(ZrO)、氧化铝(Al2O3)、氧化铪-氧化铝合金(HfO2-Al2O3alloy) 以及/或前述的组合。此外或在其他替代方案中，栅极介电质1002可包括 其他介电质，例如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体 碳化物、非晶质碳、四乙氧基硅烷、其他合适的介电材料以及/或前述的组 合。
可利用任何合适的制程，包括原子层沉积、等离子体增强原子层沉积、 化学气相沉积、等离子体增强化学气相沉积、高密度等离子体化学气相沉积、 物理气相沉积、旋转涂布沉积以及/或其他合适的沉积制程，以任何合适的 厚度，形成栅极介电质1002。由于栅极介电质1002可为电容介电质的一部 分，栅极介电质1002的厚度可能会影响所制得电容的介电质的厚度(亦即， 板间隙)，因而可据此选定栅极介电质1002的厚度。在一些范例中，栅极 介电质1002具有约1nm至约3nm间的厚度。
形成功能性栅极结构的步骤包括于工件200上形成栅极电极。栅极电极 可包括许多不同的导电层，其中示出三例示性层(盖层1004、功函数层1006 与电极填料1008)。在一些范例中，就第一层而言，形成栅极电极的步骤包 括于工件200上形成盖层1004。盖层1004可直接形成于栅极介电质1002 上。盖层1004可包括任何合适的导电材料，包括金属(钨、铝、钽、钛、 镍、铜、钴等)、金属氮化物以及/或金属氮硅化物，且可利用化学气相沉 积、原子层沉积、等离子体增强化学气相沉积、等离子体增强原子层沉积、 物理气相沉积以及/或其他合适的沉积制程所沉积。在各种实施例中，盖层 1004包括氮硅化钽(TaSiN)、氮化钽(TaN)以及/或氮化钛(TiN)。
在一些范例中，形成栅极电极的步骤包括于盖层1004上形成一或多个 功函数层1006。合适的功函数层1006材料包括n型以及/或p型功函数材 料，其取决于栅极结构相应的装置型态。例示性p型功函数材料包括氮化钛、 氮化钽、铷(Rb)、钼(Mo)、铝、氮化钨(WN)、硅化锆(ZrSi2)、硅 化钼(MoSi2)、硅化钽(TaSi2)、硅化镍(NiSi2)、其他合适的p型功函 数材料以及/或前述的组合。例示性n型功函数材料包括钛、银、钛铝(TiAl)、 碳化钛铝(TiAlC)、氮化钛铝(TiAlN)、碳化钛(TiC)、碳氮化钛(TiCN)、 氮硅化钽(TaSiN)、锰(Mn)、锆、其他合适的n型功函数材料以及/或 前述的组合。功函数层1006可利用任何合适的技术沉积，此技术包括原子 层沉积、化学气相沉积、等离子体增强化学气相沉积、等离子体增强原子层 沉积、物理气相沉积以及/或前述的组合。在一些范例中，由于p型与n型 装置可具有不同的功函数层1006，n型功函数层1006可在第一沉积制程时 利用介电质硬遮罩沉积，以防止其沉积于p型装置的电极上，且p型功函数 层1006可在第二沉积制程时利用介电质硬遮罩沉积，以防止其沉积于n型 装置的电极上。形成于电容区212中的栅极电极可具有任一型态的功函数层 1006，且功函数层1006的型态可与形成于相邻鳍片208上的装置其功函数 层1006的型态相同。
在一些范例中，形成栅极电极的步骤包括于功函数层1006上形成电极 填料1008。电极填料1008可包括任何合适的材料，包括金属(例如钨、铝、 钽、钛、镍、铜、钴等)、金属氧化物、金属氮化物以及/或前述的组合， 且在一个范例中，电极填料包括钨。电极填料1008可利用任何合适的技术 沉积，此技术包括原子层沉积、化学气相沉积、等离子体增强化学气相沉积、 等离子体增强原子层沉积、物理气相沉积以及/或前述的组合。
可执行化学机械研磨以移除栅极结构外的电极材料(例如盖层1004、 功函数层1006、电极填料1008等的材料)。
在一些范例中，形成栅极结构的步骤包括部分凹蚀栅极结构(例如栅极 介电质1002、盖层1004、功函数层1006、电极填料1008等)以及于凹蚀的 栅极结构上形成栅极盖1010。栅极盖1010于图10A的上视图中省略，以防 止遮蔽栅极结构的剩余部分。栅极盖1010可包括任何合适的材料，例如介 电材料(例如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化 物、半导体碳氮氧化物等)以及/或其他合适的材料。在一些范例中，栅极盖1010包括碳氮氧化硅。栅极盖1010可利用任何合适的沉积技术(例如化 学气相沉积、高密度等离子体化学气相沉积、原子层沉积等)，以任何合适 的厚度沉积。在一些范例中，栅极盖1010具有约1nm至约10nm的厚度， 且利用化学气相沉积以及/或原子层沉积所沉积。
接着，形成接触件，其耦接至源极/漏极部件802。电容区212中接触 件的一部分定义第二组电容电极1204。相似于栅极结构，单一单晶的接触件 可具有电容区212中形成电容电极1204的第一部分，且设置于源极/漏极 部件802上与周围，以形成源极/漏极接触件的第二部分。
参照图1B的步骤134与图11A至图11C，接触孔被开孔于第一层间介 电层904与接触蚀刻停止层902中，其中接触件耦接至源极/漏极部件802。 接触孔也开孔于电容区212中，其中第二组电容电极1204将于此形成。这 可包括以下一或多个重复的步骤：涂覆光阻、曝光光阻、显影光阻与蚀刻第 一层间介电层904与接触蚀刻停止层902露出的部分。此些制程的各步骤实 质上可如上述所执行。
一些浅沟槽隔离材料，例如半导体氧化物，对于用以打开第一层间介电 层904与接触蚀刻停止层902的蚀刻制程较敏感。此些制程可造成浅沟槽隔 离材料非预期的蚀刻，且对浅沟槽隔离材料蚀刻得较不平整，特别是当形成 电容电极1204时，会导致产生不规则的部件。然而，在许多本发明实施例 中，由于抬升的隔离结构602包括可替代的材料，例如第三硬遮罩404，隔 离结构602对于此些蚀刻制程的耐受性可较好，这可防止过度蚀刻。因此， 这些范例制造出更一致的电容部件，且因此提供较为一致的电容特性。
参照图1B的步骤136与的图12A至图12B，从第一层间介电质904与 接触蚀刻停止层902中的凹口延伸形成源极/漏极接触件1202，而第一层间 介电质904与接触蚀刻停止层902物理性与电性耦接至源极/漏极部件802。 如此一来，源极/漏极接触件1202电性连接期其各自的源极/漏极部件802 至较上阶层的导体，且也可直接彼此电性连接源极/漏极部件802。形成源 极/漏极接触件1202也在位于电容区212中的这些凹口内形成了第二组电 容电极1204。在图12B的范例中，单一结构同时形成了源极/漏极接触件 1202与电极1204。
源极/漏极接触件1202与电容电极1204可包括许多导电层。在一此类 范例中，形成源极/漏极接触件1202与电容电极1204的步骤包括在源极/ 漏极部件802上形成金属硅化物层(例如硅化镍、硅锗镍(NiSiGe)等)。 为此目的，可利用任何合适的技术，包括物理气相沉积(例如溅射)、化学 气相沉积、等离子体增强化学气相沉积、原子层沉积、等离子体增强原子层 沉积以及/或前述的组合，沉积金属硅化物层的金属元件，且接着回火以扩 散金属至源极/漏极部件802的半导体材料(例如硅、硅锗等)。
继续此范例，于源极/漏极部件802的金属硅化物层上形成粘着层1206 (亦为附着层)。电容区中212中，粘着层1206设置于第三硬遮罩404的 水平与侧边部分并与其物理性接触，且物理性接触第二硬遮罩304的顶表面。 粘着层1206可延伸至源极/漏极部件802与位于电容区212末端的第二硬 遮罩304侧边部分的外表面之间，且可接触源极/漏极部件802与第二硬遮 罩304间的浅沟槽隔离填充材料302。
粘着层1206可以增强湿润性、增加附着能力以及/或防止扩散的方式， 改善接触件1202与电容电极1204的形成。粘着层1206可包括金属(例如 钨、铝、钽、钛、镍、铜、钴等)、金属氮化物、金属氧化物、其他合适的 导电材料以及/或其他合适的粘着材料。可利用任何合适的制程包括原子层 沉积、化学气相沉积、低压化学气相沉积(low pressure CVD,LPCVD)、等 离子体增强化学气相沉积、物理气相沉积以及/或其他合适的技术，沉积粘 着层1206。在一些范例中，粘着层1206包括利用四二甲胺基钛 (Tetrakis-dimethylaminotitanium,TDMAT)作为前驱物，以原子层沉积形成 的钛或氮化钛。粘着层1206可以任何合适的厚度形成，且在一些范例中， 具有实质上一致的厚度，此厚度约在10埃(angstrom)至约100埃(angstrom) 的范围。
在上述的范例中，在步骤136中形成源极/漏极接触件1202与电容电 极1204的步骤包括在粘着层1206上形成填充材料1208。填充材料1208可 延伸至源极/漏极部件802与位于电容区212末端的第二硬遮罩304侧边部 分的外表面之间。
填充材料1208可包括金属、金属氮化物、金属氧化物以及/或其他合 适的导电材料。在各种范例中，填充材料1208包括铜、钴、钨以及/或前 述的组合。可利用任何合适的制程，包括化学气相沉积、低压化学气相沉积、 等离子体增强化学气相沉积、物理气相沉积、原子层沉积以及/或其他合适 的技术，形成填充材料1208。在一范例中，填充材料1208利用改变物理气 相沉积与化学气相沉积的循环所沉积。
再次参照步骤136，形成源极/漏极接触件1202的步骤可包括于工件 200上执行加热回焊制程(thermal reflow process)。加热回焊制程可包括加 热回火以除去源极/漏极接触件1202中的孔隙或条纹。加热回焊制程的步 骤可包括加热工件200至任何合适的温度，且在各种范例中，包括加热工件 200至约300℃到约500℃间的温度。可执行平坦化制程以移除延伸至第一层 间介电质904顶部之上的源极/漏极接触件1202的一部分。
由于隔离结构602，以标记1210呈现的电容电极1204中导电材料(例 如粘着层1206与填充材料1208)的厚度，可显着地小于以标记1212呈现的 源极/漏极接触件1202中导电材料的厚度。在各种这些范例中，隔离结构 602之上导电材料的厚度1210可介于约30nm至约40nm间，且源极/漏极 接触件1202中导电材料的厚度1212可介于约80nm至约120nm间。
参照图1B的步骤138与图13，为了更进一步的制程而提供工件200。 在各种范例中，更进一步的制程包括形成电性互连结构的剩余部分、切割、 封装与其他制程。在这些范例中，形成耦接至源极/漏极接触件1202、电容 电极1204以及栅极结构的接触件1302。接触件1302的组成可实质上与源 极/漏极接触件1202以及/或电容电极1204相似，且可利用实质上相似的 制程所形成。接触件1302可耦接至导电内连线1304，导电内连线1304可于 步骤138时形成。如同接触件，导电内连线1304的组成可实质上与源极/ 漏极接触件1202以及/或电容电极1204相似，且可利用实质上相似的制程 所形成。
因此，本发明实施例提供含有电容结构的集成电路与其形成方法的范 例。在一些范例中，此集成电路包括基板与设置于此基板上的沟槽隔离材料。 隔离结构设置于此沟槽隔离材料上。第一电极设置于此隔离结构上，且第二 电极设置于此隔离结构上。电容电极设置于此隔离结构上的此第一电极与此 第二电极间。在这些范例中，多个装置鳍片设置于此基板上，使得此隔离结 构设置于此些装置鳍片间。在这些范例中，此第一电极更设置于此些装置鳍 片中的第一装置鳍片之上，以形成晶体管的栅极。在这些范例中，此第二电 极更设置于位于此些装置鳍片中的此第一鳍片的源极/漏极部件之上，以形 成电性耦接至此源极/漏极部件的源极/漏极接触件。在这些范例中，沟槽 隔离材料延伸至此些装置鳍片间。在这些范例中，此隔离结构顶表面的材料 可与此沟槽隔离材料不同。在这些范例中，此隔离结构包括设置于此沟槽隔 离结构上的第一硬遮罩、设置于此第一硬遮罩上的介电质、设置于此介电质 上的第二硬遮罩。此第二硬遮罩具有与此浅沟槽隔离材料不同的组成。在这 些范例中，此第二电极的第一部分物理性接触此隔离结构，且此第二电极的 第二部分物理性接触此沟槽隔离材料。在这些范例中，此第一电极为此晶体 管，此第二电极为此源极/漏极接触件，且此电容电极包括此晶体管栅极的 栅极间隔物与接触蚀刻停止层。
在更多的范例中，一种集成电路装置，包括：基板；设置于此基板上的 多个装置鳍片；设置于此基板上此些装置鳍片间的隔离结构；设置于此隔离 结构上的第一电极，其形成晶体管栅极；设置于此隔离结构上的第二电极， 其形成源极/漏极接触件；以及设置于此第一电极与此第二电极间的介电 质。在这些范例中，此介电质包括栅极间隔物，设置于此第一电极的侧表面。 在这些范例中，此介电质还包括接触蚀刻停止层，设置于此栅极间隔物与此 第二电极间。在这些范例中，还包括浅沟槽隔离材料，设置于此些装置鳍片 间，以及此隔离结构与此基板间。在这些范例中，位于此隔离结构的顶表面 的材料组成不同于此沟槽隔离材料。在这些范例中，此第二电极的第一部分 设置于此隔离结构上，且此第二电极的第二部分设置于此沟槽隔离材料上。 在这些范例中，此第二电极的此第一部分的底表面在此第二电极的此第二部 分的底表面之上。
在更多的范例中，一种集成电路装置的形成方法，包括：接收基板，此 基板含有从此基板延伸的多个鳍片。隔离介电质形成于此基板上的此些鳍片 间。隔离结构形成于此隔离介电质之上。栅极结构形成于此隔离结构上，以 定义电容的第一电极，且源极/漏极接触件形成于此隔离结构上，以定义此 电容的第二电极。在这些范例中，形成此隔离结构的步骤包括：于此隔离介 电质上形成第一硬遮罩层；于此第一硬遮罩层上形成介电材料；以及于此介 电材料上形成第二硬遮罩层。在这些范例中，形成此源极/漏极接触件的步 骤包括蚀刻以露出此第二硬遮罩层与此隔离介电质。在这些范例中，此第二 硬遮罩层与此隔离介电质具有不同的蚀刻敏感度。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可 更易理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解， 他们能以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此 介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应 理解到，此类等效的制程和结构并无悖离本发明的精神与范围，且他们能在 不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

Claims (1)

1.一种集成电路装置，包括：
一基板；
一沟槽隔离材料，设置于该基板上；
一隔离结构，设置于该沟槽隔离材料上；
一第一电极，设置于该隔离结构上；
一第二电极，设置于该隔离结构上；以及
一电容介电质，设置于该隔离结构上的该第一电极与该第二电极间。
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