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CN110914998B - 半导体装置及其制造方法 - Google Patents

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CN110914998B CN201880044763.2A CN201880044763A CN110914998B CN 110914998 B CN110914998 B CN 110914998B CN 201880044763 A CN201880044763 A CN 201880044763A CN 110914998 B CN110914998 B CN 110914998B
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Abstract

使沟槽栅构造的长度方向与JFET部(3)中的条状的部分以及电场阻挡层(4)的长度方向为相同方向，使第2导电型的连结层(9)的长度方向与它们交叉。通过这样的结构，能够与连结层(9)无关地设定沟槽栅构造的间隔，与将连结层(9)配置在各沟槽栅之间的情况相比能够更窄。

Description

半导体装置及其制造方法
对关联申请的相互参照
本申请基于2017年7月7日申请的日本专利申请第2017－133917号和2018年4月9日申请的日本专利申请第2018－74816号，这里将其记载内容通过参照而援引。
技术领域
本发明涉及半导体装置及其制造方法，特别适用于采用碳化硅(以下称作SiC)等宽带隙半导体的半导体元件及其制造方法。
背景技术
以往，作为使沟道密度较高以便流过大电流的结构，有具备沟槽栅构造的SiC半导体装置。在沟槽栅构造的SiC半导体装置中，SiC的击穿电场强度高，有通过对沟槽底部施加高电场从而发生绝缘击穿的可能性。因此，例如，如专利文献1所示那样，在对置的沟槽栅间的基体层的下部形成1层构造的电场缓和层而将电场缓和，从而防止绝缘击穿。
现有技术文献
专利文献
专利文献1：日本特开2016-66780号公报
但是，做成在沟槽栅间具备电场缓和层的构造的情况下，需要考虑在沟槽栅间配置电场缓和层来设定沟槽栅间的间隔，难以使沟槽栅间的间隔较窄。因此，无法进行沟槽栅的高密度化，无法充分进行沟道电阻的降低。
发明内容
本发明的目的在于，提供能够通过实现沟槽栅的高密度化从而实现沟道电阻的降低的半导体装置及其制造方法。
为了达成上述目的，技术方案1记载的半导体装置，具备：由半导体构成的第1或第2导电型的基板；形成在基板之上，与基板相比为低杂质浓度的由第1导电型的半导体构成的漂移层；形成在漂移层之上，具有以一个方向为长度方向而以条状排列有多根的由第2导电型的半导体构成的电场阻挡层、以及具有以一个方向为长度方向而与电场阻挡层交替地以条状排列有多根的部分的由第1导电型的半导体构成的JFET部的饱和电流抑制层；形成在饱和电流抑制层之上，与漂移层相比第1导电型杂质浓度较高的由第1导电型的半导体构成的电流分散层；形成在电流分散层之上的由第2导电型的半导体构成的基体区域；形成在基体区域之上，与漂移层相比第1导电型杂质浓度较高的由第1导电型的半导体构成的源极区域；将基体区域和电场阻挡层连结、在与一个方向交叉的方向上延伸设置的第2导电型的连结层。
进而，该半导体装置具备半导体元件，该半导体元件包括：沟槽栅构造，在从源极区域的表面比基体区域更深地形成的栅极沟槽内，具备将该栅极沟槽的内壁面覆盖的栅极绝缘膜和配置在该栅极绝缘膜之上的栅极电极，以与一个方向相同的方向为长度方向而以条状排列有多根；将栅极电极及栅极绝缘膜覆盖并且形成有接触孔的层间绝缘膜；穿过接触孔而与源极区域电连接的源极电极；形成在基板的背面侧的漏极电极。
这样，使沟槽栅构造的长度方向与JFET部中的条状的部分以及电场阻挡层的长度方向为相同方向，相对于它们使连结层的长度方向交叉。通过这样的结构，能够与连结层无关地设定沟槽栅构造的间隔，与将连结层配置在各沟槽栅构造之间的情况相比能够变窄。因而，能够实现沟槽栅的高密度化即沟道的高密度化，能够实现沟道电阻的降低。
另外，对各构成要素等附加的带括弧的参照符号用于表示该构成要素等与后述的实施方式中记载的具体构成要素等的对应关系的一例。
附图说明
图1是第1实施方式的SiC半导体装置的上表面布局图。
图2是图1的II－II剖面图。
图3是图1的区域III的立体剖面图。
图4A是表示图1～图3所示的SiC半导体装置的制造工序的立体剖面图。
图4B是表示接续于图4A的SiC半导体装置的制造工序的立体剖面图。
图4C是表示接续于图4B的SiC半导体装置的制造工序的立体剖面图。
图4D是表示接续于图4C的SiC半导体装置的制造工序的立体剖面图。
图4E是表示接续于图4D的SiC半导体装置的制造工序的立体剖面图。
图4F是表示接续于图4E的SiC半导体装置的制造工序的立体剖面图。
图4G是表示接续于图4F的SiC半导体装置的制造工序的立体剖面图。
图5是表示第2实施方式的SiC半导体装置的一部分的剖面图。
图6是表示第2实施方式的SiC半导体装置的一部分的立体剖面图。
图7A是表示图1～图3所示的SiC半导体装置的制造工序的立体剖面图。
图7B是表示接续于图7A的SiC半导体装置的制造工序的立体剖面图。
图7C是表示接续于图7B的SiC半导体装置的制造工序的立体剖面图。
图7D是表示接续于图7C的SiC半导体装置的制造工序的立体剖面图。
图7E是表示接续于图7D的SiC半导体装置的制造工序的立体剖面图。
图7F是表示接续于图7E的SiC半导体装置的制造工序的立体剖面图。
图7G是表示接续于图7F的SiC半导体装置的制造工序的立体剖面图。
图7H是表示接续于图7G的SiC半导体装置的制造工序的立体剖面图。
图8是表示第3实施方式的SiC半导体装置的一部分的立体剖面图。
图9是表示第4实施方式的SiC半导体装置的一部分的立体剖面图。
图10A是表示在栅极－漏极间电容的仿真中使用的情形I的MOSFET的构造的剖面图。
图10B是表示在栅极－漏极间电容的仿真中使用的情形II的MOSFET的构造的剖面图。
图11是表示栅极－漏极间电容的仿真结果的图。
具体实施方式
以下，基于附图说明本发明的实施方式。另外，在以下的各实施方式中，对于彼此相同或等同的部分附加同一符号来进行说明
(第1实施方式)
对第1实施方式进行说明。这里，作为半导体元件，以形成有沟槽栅构造的反转型的纵型MOSFET的SiC半导体装置为例进行说明。
图1～图3所示的SiC半导体装置的结构是，具有形成沟槽栅构造的MOSFET的单元部100、和包围该单元部100的外周部200。外周部的结构是，具有保护环部210和比保护环部210靠内侧、即配置在单元部与保护环部210之间的相连部220。另外，图1虽不是剖面图，但为了使图容易观察而局部地示出了影线。
在单元部100，作为半导体元件，形成了图2及图3所示的纵型MOSFET。图3是图1中的区域III的立体剖面图，但为了使各部的布局容易观察，将SiC半导体装置的结构的一部分省略来表示。另外，以下，如图3所示，将纵型MOSFET的进深方向设为X方向，将与X方向交叉的纵型MOSFET的宽度方向设为Y方向，将纵型MOSFET的厚度方向或深度方向、即XY平面的法线方向设为Z方向来进行说明。
如图2及图3所示，在SiC半导体装置中，将由SiC构成的n+型基板1用作半导体基板。在n+型基板1的主表面上形成有由SiC构成的n-型漂移层2。n+型基板1其表面被设为(0001)Si面，例如n型杂质浓度被设为5.9×1018/cm3，厚度被设为100μm。n-型漂移层2例如n型杂质浓度被设为7.0×1015～1.0×1016/cm3，厚度被设为8.0μm。
在n-型漂移层2之上，形成有由SiC构成的JFET部3和电场阻挡层4，n-型漂移层2在从n+型基板1离开了的位置上与JFET部3连结。
JFET部3和电场阻挡层4构成饱和电流抑制层，都在X方向上延伸设置，在Y方向上交替地重复排列而配置。即，从n+型基板1的主表面的法线方向观察，JFET部3的至少一部分和电场阻挡层4分别成为多个细长状即条状，成为分别交替地排列的布局。
另外，本实施方式的情况下，JFET部3形成到比电场阻挡层4靠下方为止。因此，JFET部3中的条状的部分成为在电场阻挡层4的下方相连结的状态，条状的各部分成为分别配置在多个电场阻挡层4之间的状态。
JFET部3中的条状的部分的各部即各细长状的部分的宽度为例如0.2～0.6μm，作为形成间隔的间距为例如0.6～2.0μm。此外，JFET部3的厚度为例如1.5μm，n型杂质浓度比n-型漂移层2高，为例如5.0×1017～2.0×1018/cm3。
电场阻挡层4由P型杂质层构成。如上所述，电场阻挡层4为条状，条状的电场阻挡层4的各细长状的部分的宽度为例如0.15～1.4μm，厚度为例如1.4μm。此外，电场阻挡层4例如P型杂质浓度为3.0×1017～1.0×1018/cm3。本实施方式的情况下，电场阻挡层4在深度方向上P型杂质浓度是一定的。此外，电场阻挡层4的与N-型漂移层2相反侧的表面被设为与JFET部3的表面相同的平面。
进而，在JFET部3及电场阻挡层4之上，形成有由SiC构成的n型电流分散层6。n型电流分散层6是如后述那样能够使通过沟道流动的电流在Y方向上扩散的层，例如，与n-型漂移层2相比n型杂质浓度较高。本实施方式中，关于n型电流分散层6，n型杂质浓度与JFET部3相同或比其高，厚度为0.5μm。
在n型电流分散层6之上形成有由SiC构成的p型基体(base)区域7。此外，在p型基体区域7之上，形成有由SiC构成的n+型源极区域8。n+型源极区域8形成在p型基体区域7中的与n型电流分散层6对应的部分之上。
p型基体区域7比电场阻挡层4厚度薄，并且p型杂质浓度低，例如p型杂质浓度为3×1017/cm3，厚度为0.3μm。此外，关于n+型源极区域8，n型杂质浓度与n型电流分散层6相比为高浓度，例如，厚度为0.5μm。
此外，从n+型源极区域8的表面贯通p型基体区域7及n型电流分散层6并到达电场阻挡层4而形成有多根p型连结层9。本实施方式中，p型连结层9是以与JFET部3中的条状的部分及电场阻挡层4的长度方向交叉的方向、这里是Y方向作为长度方向的细长状，通过在X方向上排列多根而布局成条状。通过该p型连结层9，将p型基体区域7、电场阻挡层4电连接。本实施方式的情况下，形成从n+型源极区域8的表面贯通p型基体区域7及n型电流分散层6并到达电场阻挡层4的深沟槽9a，以埋入到该深沟槽9a内的方式形成有p型连结层9。p型连结层9的形成间距与后述的成为沟槽栅构造的形成间隔的单元间距无关而独立地设定，但由于在形成有p型连结层9的部分会使沟道密度下降，因此以能够抑制该下降的方式被设定。本实施方式的情况下，将各p型连结层9之间的距离设为例如30～100μm，将各p型连结层9的宽度设为例如0.4～1.0μm。各p型连结层9的宽度能够任意设定，但考虑到沟道密度的下降的抑制，优选设为各p型连结层9之间的距离的1/30以下。此外，将各p型连结层9的深度设为例如1.4μm。
进而，以贯通p型基体区域7及n+型源极区域8并到达n型电流分散层6的方式，形成有例如宽度为0.4μm且深度为比p型基体区域7和n+型源极区域8的合计膜厚深0.2～0.4μm的栅极沟槽10。以与该栅极沟槽10的侧面相接的方式配置有上述的p型基体区域7及n+型源极区域8。栅极沟槽10形成为以图2的Y方向为宽度方向、以与JFET部3及电场阻挡层4的长度方向相同的方向这里是X方向为长度方向、以Z方向为深度方向的细长状的布局。并且，如图1～图3所示，栅极沟槽10被设为在Y方向上等间隔地配置有多根的条状，在各个之间配置有p型基体区域7及n+型源极区域8。
例如，作为如后述那样在栅极沟槽10内形成的沟槽栅构造的形成间隔的单元间距、即作为相邻的栅极沟槽10的配置间隔的单元间距为例如0.6～2.0μm。栅极沟槽10的宽度是任意的，但比单元间距小。此外，相对于单元间距，作为JFET部3的配置间隔的JFET间距、换言之电场阻挡层4的配置间隔能够无关地独立设定。本实施方式的情况下，如图1及图3所示那样，虽然使单元间距和JFET间距不同，但也可以使它们相等。
将p型基体区域7中的位于栅极沟槽10侧面的部分，作为当纵型MOSFET动作时将n+型源极区域8与n型电流分散层6之间相连的沟道区域，包括沟道区域的栅极沟槽10的内壁面被栅极绝缘膜11覆盖。在栅极绝缘膜11的表面形成有由掺杂Poly－Si构成的栅极电极12，由这些栅极绝缘膜11及栅极电极12将栅极沟槽10内完全填满，构成沟槽栅构造。
此外，如图2所示，在n+型源极区域8的表面、栅极电极12的表面，隔着层间绝缘膜13而形成有源极电极14等。源极电极14由多个金属例如Ni/Al等构成。并且，多个金属中的至少与n型SiC、具体而言n+型源极区域8、n型掺杂的情况的栅极电极12相接触的部分由能够与n型SiC欧姆接触的金属构成。此外，多个金属中的至少与p型SiC、具体而言p型连结层9相接触的部分由能够与p型SiC欧姆接触的金属构成。另外，源极电极14通过形成在层间绝缘膜13上从而与SiC部分电绝缘，但是通过形成于层间绝缘膜13的接触孔而与n+型源极区域8及p型连结层9电接触。
另一方面，在n+型基板1的背面侧形成有与n+型基板1电连接的漏极电极15。通过这样的构造，构成了n沟道类型的反转型的沟槽栅构造的纵型MOSFET。通过将这样的纵型MOSFET配置多个单元而构成单元部100。
进而，通过以将形成了这样的纵型MOSFET的单元部100包围的方式具备保护环部210从而构成外周耐压构造。保护环部210包括多个环状的p型保护环211，在保护环部210，通过对构成JFET部3的n型SiC离子注入p型杂质等，从而与电场阻挡层4同时地形成。
此外，相连部220是从单元部100至保护环部210之间的区域，在相连部220具备p型层221。p型层221通过在相连部220处对构成JFET部3的n型SiC离子注入p型杂质等，从而与电场阻挡层4、p型保护环211同时地形成。本实施方式的情况下，p型层221被做成与各电场阻挡层4的前端相连接的构造，被固定为源极电位。
另外，虽未图示，但在保护环部210，形成有将n+型源极区域8、p型基体区域7以及n型电流分散层6贯通的凹部。因此，构成了没有形成凹部的单元部100、相连部220比保护环部210突出的台面(mesa)构造。此外，如图1所示，在相连部220具备栅极焊盘230、源极焊盘231。虽未图示，但栅极焊盘230、源极焊盘231形成在层间绝缘膜13之上。并且，经由形成于层间绝缘膜13的接触孔、形成于层间绝缘膜13之上的布线层等，栅极焊盘230与栅极电极12连接，源极焊盘231与源极电极14连接。通过这些栅极焊盘230、源极焊盘231，栅极电极12、源极电极14能够控制为所希望的电位。
具有这样构成的纵型MOSFET的SiC半导体装置例如通过在将源极电压Vs设为0V并将漏极电压Vd设为1～1.5V的状态下对栅极电极12施加20V的栅极电压Vg从而进行动作。即，通过施加栅极电压Vg，纵型MOSFET在与栅极沟槽10相接的部分的p型基体区域7形成沟道区域，进行在漏极－源极间流通电流的动作。
此时，JFET部3及电场阻挡层4作为饱和电流抑制层发挥功能，通过发挥饱和电流抑制效果而实现低导通电阻，并且能够维持低饱和电流。具体而言，由于做成JFET部3中的条状的部分和电场阻挡层4交替地重复形成的构造，所以进行如下所示那样的动作。
首先，漏极电压Vd是例如1～1.5V那样在通常工作时施加的电压的情况下，从电场阻挡层4侧向JFET部3延伸的耗尽层只延伸比JFET部3中的条状的部分的宽度小的宽度。因此，即使耗尽层向JFET部3内延伸也能确保电流路径。并且，JFET部3的n型杂质浓度比n-型漂移层2高，使电流路径能够构成为低电阻，所以能够实现低导通电阻。
此外，当由于负载短路等而漏极电压Vd比通常工作时的电压高，则从电场阻挡层4侧向JFET部3延伸的耗尽层与JFET部3中的条状的部分的宽度相比进一步延伸。并且，与n型电流分散层6相比，JFET部3更先立刻被夹断。此时，漏极电压Vd与耗尽层的宽度的关系基于JFET部3中的条状的部分的宽度以及n型杂质浓度而确定。因此，通过以使得当成为了比通常工作时的漏极电压Vd稍高的电压时JFET部3被夹断的方式，来设定JFET部3中的条状的部分的宽度以及n型杂质浓度，从而即使是较低的漏极电压Vd也能够将JFET部3夹断。这样，通过使得当漏极电压Vd比通常工作时的电压高时JFET部3立刻夹断，从而能够维持低饱和电流，能够提高基于负载短路等的SiC半导体装置的耐量。
这样，JFET部3及电场阻挡层4作为饱和电流抑制层发挥功能，通过发挥饱和电流抑制效果，能够实现能够兼顾低导通电阻和低饱和电流的SiC半导体装置。
此外，由于做成p型连结层9相对于沟槽栅构造交叉的构造，所以能够与p型连结层9无关地设定沟槽栅构造彼此的间隔，与将p型连结层9配置在各沟槽栅构造之间的情况相比能够更窄。此外，关于JFET部3中的条状的部分彼此的间隔，也能够与p型连结层9无关地设定。因此，能够更小地设定JFET间距。这样，能够使流通电流的JFET部3中的条状的部分的形成面积增加，电流通路密度增大。结果，能够使JFET电阻下降，能够实现纵型MOSFET的导通电阻的降低。
进而，通过以将JFET部3夹入的方式具备电场阻挡层4，从而成为JFET部3中的条状的部分和电场阻挡层4交替地重复形成的构造。因此，即使漏极电压Vd成为高电压，从下方向n-型漂移层2延伸的耗尽层的延伸也被电场阻挡层4抑制，能够防止向沟槽栅构造延伸。因而，发挥使作用于栅极绝缘膜11的电场下降的电场抑制效果，能够抑制栅极绝缘膜11击穿，从而能够实现高耐压化且可靠性高的元件。并且，由于这样防止耗尽层向沟槽栅构造的延伸，所以能够使n-型漂移层2、JFET部3的n型杂质浓度较浓，能够实现低导通电阻化。
由此，实现具有低导通电阻且高可靠性的纵型MOSFET的SiC半导体装置。
另一方面，本实施方式的SiC半导体装置，当没有施加栅极电压Vg时，由于没有形成沟道区域，所以成为在漏极－源极间不流通电流的常断(normally off)型的半导体元件。但是，关于JFET部3，在没有施加栅极电压Vg时也只要当漏极电压Vd没有变得高于通常工作时的电压则不夹断，所以成为常通(normally on)型。
另外，对纵型MOSFET的各构成要素的厚度及深度、杂质浓度的一例进行了说明，但只不过关于它们示出了一例，只要进行上述那样的动作，也可以是其他厚度及深度、杂质浓度。
例如，关于JFET部3的宽度、即JFET部3排列多根的排列方向上的尺寸，设定成能得到饱和电流抑制效果即可。能得到饱和电流抑制效果的JFET部3的宽度根据JFET部3的n型杂质浓度、电场阻挡层4的p型杂质浓度而变化，但只要例如是0.2～0.5μm的范围则能够得到饱和电流抑制效果。
此外，关于电场阻挡层4的宽度、即电场阻挡层4多根排列的排列方向上的尺寸，考虑低导通电阻和电场抑制效果来设定即可。如果增大电场阻挡层4的宽度，则相对地JFET部3的形成比例变少，成为使JFET电阻增大的要因从而较小是有利的，但如果过小，则截止时从电场阻挡层4的侧面也扩展了耗尽层时电场抑制效果降低。因此，考虑JFET电阻的降低带来的低导通电阻的实现、和电场抑制效果来设定电场阻挡层4的宽度，例如如果是0.3～0.8μm的范围则能够实现低导通电阻并得到电场抑制效果。
接着，关于本实施方式的具备n沟道型的反转型的沟槽栅构造的纵型MOSFET的SiC半导体装置的制造方法，参照图4A～图4H所示的制造工序中的剖面图来说明。
〔图4A所示的工序〕
首先，作为半导体基板，准备n+型基板1。并且，通过采用未图示的CVD(chemicalvapor deposition)装置的外延生长，在n+型基板1的主表面上形成由SiC构成的n-型漂移层2。此时，也可以采用在n+型基板1的主表面上预先生长了n-型漂移层2的所谓外延基板。并且，在n-型漂移层2之上使由SiC构成的JFET部3外延生长。
另外，关于外延生长，除了成为SiC的原料气体的硅烷、丙烷以外，还通过导入成为n型掺杂剂的气体、例如氮气来进行。
〔图4B所示的工序〕
在JFET部3的表面，配置掩模16之后，将掩模16构图而使电场阻挡层4的形成予定区域开口。并且，离子注入p型杂质，从而形成电场阻挡层4。之后，去除掩模16。
另外，这里，通过离子注入形成了电场阻挡层4，但也可以通过离子注入以外的方法形成电场阻挡层4。例如，通过将JFET部3选择性地各向异性蚀刻而在与电场阻挡层4对应的位置形成凹部，在其之上使p型杂质层外延生长之后，在位于JFET部3之上的部分使p型杂质层平坦化而形成电场阻挡层4。这样，还能够通过外延生长来形成电场阻挡层4。在使p型SiC外延生长的情况下，除了SiC的原料气体以外，还将成为p型掺杂剂的气体例如三甲基铝(以下称作TMA)导入即可。
〔图4C所示的工序〕
接着，通过在JFET部3及电场阻挡层4之上使n型SiC外延生长而形成n型电流分散层6。
〔图4D所示的工序〕
利用未图示的CVD装置，在n型电流分散层6之上使p型基体区域7及n+型源极区域8外延生长。
〔图4E所示的工序〕
在n+型源极区域8之上形成使与p型连结层9对应的位置开口的未图示的掩模。并且，利用该掩模进行RIE(Reactive Ion Etching)等各向异性蚀刻，从而依次去除n+型源极区域8、p型基体区域7以及n型电流分散层6，形成到达JFET部3及电场阻挡层4的深沟槽9a。接着，将掩模去除。
〔图4F所示的工序〕
利用未图示的CVD装置，以埋入深沟槽9a内的方式使p型SiC外延生长。并且，通过回蚀，仅在深沟槽9a内残留p型SiC从而形成p型连结层9。
〔图4G所示的工序〕
在n+型源极区域8等之上形成未图示的掩模之后，使掩模中的栅极沟槽10的形成予定区域开口。并且，利用掩模进行RIE等各向异性蚀刻从而形成栅极沟槽10。
然后，将掩模去除后进行例如热氧化，从而形成栅极绝缘膜11，通过栅极绝缘膜11将栅极沟槽10的内壁面上以及n+型源极区域8的表面上覆盖。并且，在将掺加了p型杂质或n型杂质的Poly－Si沉积之后，将其回蚀，至少在栅极沟槽10内残留Poly－Si从而形成栅极电极12。由此，沟槽栅构造完成。
关于此后的工序虽未图示，但进行以下这样的工序。即，以将栅极电极12及栅极绝缘膜11的表面覆盖的方式，形成例如由氧化膜等构成的层间绝缘膜13。此外，利用未图示的掩模在层间绝缘膜13形成使n+型源极区域8及p型连结层9露出的接触孔。并且，在层间绝缘膜13的表面上形成了例如由多个金属的层叠构造构成的电极材料之后，将电极材料构图从而形成源极电极14。进而，在n+型基板1的背面侧形成漏极电极15。这样，本实施方式的SiC半导体装置完成。
如以上说明的那样，本实施方式的SiC半导体装置中，将沟槽栅构造的长度方向和JFET部3中的条状的部分以及电场阻挡层4的长度方向作为相同方向，p型连结层9的长度方向与它们交叉。通过采用这样的结构，能够与p型连结层9无关地设定沟槽栅构造的间隔，与将p型连结层9配置在各沟槽栅构造之间的情况相比能够更窄。因而，能够实现沟槽栅的高密度化即沟道的高密度化，能够实现沟道电阻的降低。
此外，关于JFET部3彼此的间隔，也能够与p型连结层9无关地设定。因此，能够将JFET间距更小地设定。这样，由于使流通电流的JFET部3的形成面积增加，所以电流通路密度增大。结果，能够降低JFET电阻，能够实现纵型MOSFET的导通电阻的降低。
(第2实施方式)
对第2实施方式进行说明。本实施方式是对第1实施方式进行JFET部3及电场阻挡层4的构造变更等而得到的，其他与第1实施方式相同，因此仅说明与第1实施方式不同的部分。
如图5及图6所示，本实施方式中，JFET部3及电场阻挡层4以多层构成。
具体而言，本实施方式的JFET部3是在将电场阻挡层4贯通而形成的沟槽3a内具备n+型层3b和n型层3c的结构。n+型层3b的n型杂质浓度比n-型漂移层2高。n型层3c的n型杂质浓度比n+型层3b低。这些n+型层3b和n型层3c分别相当于第1层、第2层。n+型层3b将沟槽3a的底面及侧面覆盖而形成，n型层3c将n+型层3b的表面覆盖并且将沟槽3a内的n+型层3b以外的其余部分埋入而形成。
关于沟槽3a，例如宽度即Y方向尺寸设为0.25μm，深度设为1.5μm。关于沟槽3a的形成间隔即沟槽间距，能够与沟槽栅构造的形成间隔即单元间距无关地独立设定，但在本实施方式中设为对2个沟槽栅构造配置1个沟槽3a的间距。本实施方式的情况下，以使JFET部3的底面和电场阻挡层4的底面成为同一平面的方式，将沟槽3a的深度设为与电场阻挡层4的厚度量相同，使沟槽3a的底面由n-型漂移层2的表面构成。关于n+型层3b，例如n型杂质浓度设为5.0×1017～2.0×1018/cm3，厚度设为0.05μm。关于n型层3c，例如n型杂质浓度设为5.0×1015～2.0×1016/cm3，宽度设为0.15μm。
此外，本实施方式的电场阻挡层4由p型杂质不同的p-型层4a和p+型层4b构成。p-型层4a相当于下层部，与n-型漂移层2相接而形成。p+型层4b相当于上层部，形成在p-型层4a之上即从n-型漂移层2离开了的位置。关于p-型层4a，例如p型杂质浓度设为1.0×1016～5.0×1016/cm3，厚度设为0.5μm。关于p+型层4b，例如p型杂质浓度设为3.0×1017～1.0×1018/cm3，厚度设为1.0μm。本实施方式的情况下，p-型层4a及p+型层4b在深度方向上p型杂质浓度是一定的。此外，如上所述，本实施方式的情况下，沟槽3a的深度被设为与电场阻挡层4的厚度量相同，所以p-型层4a和p+型层4b的厚度合计设为1.5μm。
进而，在电场阻挡层4及JFET部3之上形成有n+型层5。n+型层5与n+型层3b一起形成，形成在p+型层4b的表面上，将在相邻的沟槽3a的相邻的侧面上形成的n+型层3b连结而形成。该n+型层5的n型杂质浓度及厚度与n+型层3b相同。但是，基于SiC的结晶生长的面方位依存性，n+型层5的厚度成为与n+型层3b中的位于沟槽3a底部的部分相同的膜厚、成为不同于位于沟槽3a侧面的部分的膜厚的情况也是有的。
另外，n+型层5没有埋入沟槽3a而形成。因此，在形成n型层3c时的外延生长时，能够通过没有形成n+型层5的部分，在沟槽3a内形成n型层3c。
关于这些JFET部3、电场阻挡层4以及n+型层5以外的各部分，与第1实施方式相同。
具有这样构成的纵型MOSFET的SiC半导体装置，也例如在将源极电压Vs设为0V且将漏极电压Vd设为1～1.5V的状态下通过对栅极电极12施加20V的栅极电压Vg而动作。即，通过施加栅极电压Vg，纵型MOSFET在与栅极沟槽10相接的部分的p型基体区域7形成沟道区域，进行在漏极－源极间流通电流的动作。
并且，在本实施方式的构造下，JFET部3及电场阻挡层4也作为饱和电流抑制层发挥功能，能够做成通过发挥饱和电流抑制效果而实现低导通电阻并且能够维持低饱和电流的构造。具体而言，将JFET部3和电场阻挡层4交替地重复形成，并且在JFET部3中的与电场阻挡层4相接的部分配置有高浓度的n+型层3b，所以n+型层3b作为耗尽层调整层发挥功能，从而进行如下所示的动作。
首先，在漏极电压Vd是例如1～1.5V那样当通常工作时施加的电压的情况下，从电场阻挡层4侧向n+型层3b延伸的耗尽层仅延伸比n+型层3b的厚度小的宽度。即，n+型层3b作为阻止耗尽层的延伸的层发挥功能。因此，能够抑制耗尽层向JFET部3内的延伸，能够抑制电流路径变窄，从而能够实现低导通电阻。
此外，n+型层3b中的耗尽层没有延伸的部分作为电流路径发挥功能。并且，n+型层3b的n型杂质浓度成为高浓度，成为低电阻，所以n+型层3b作为电流路径发挥功能，从而能够进一步实现低导通电阻化。
此外，如果由于负载短路等从而漏极电压Vd高于通常工作时的电压，则从电场阻挡层4侧向n+型层3b延伸的耗尽层比n+型层3b的厚度更多地延伸。于是，与n型电流分散层6相比，JFET部3先立刻被夹断。此时，漏极电压Vd与耗尽层的宽度的关系根据n+型层3b的厚度及n型杂质浓度来确定。因此，通过设定n+型层3b的厚度及n型杂质浓度以使得当成为了比通常工作时的漏极电压Vd稍高的电压时JFET部3夹断，从而即使是低漏极电压Vd也能够使JFET部3夹断。这样，通过使得当漏极电压Vd高于通常工作时的电压时JFET部3立刻夹断，能够维持低饱和电流，能够提高基于负载短路等的SiC半导体装置的耐量。
这样，JFET部3及电场阻挡层4作为饱和电流抑制层发挥功能，发挥饱和电流抑制效果，从而实现能够兼顾低导通电阻和低饱和电流的SiC半导体装置。
进而，不是使电场阻挡层4全部由p型杂质浓度高的p+型层4b构成，而是在与n-型漂移层2相接的部分具备p型杂质浓度低的p-型层4a。假使电场阻挡层4全部仅由p+型层4b构成，则从电场阻挡层4向n-型漂移层2侧的耗尽层的延伸量变大。此外，n-型漂移层2内的耗尽层不仅是在电场阻挡层4的下方，而且以从电场阻挡层4与JFET部3的边界位置向JFET部3的下方进入的方式延伸。即，在n-型漂移层2内二维延伸的二维耗尽层的延伸量变大。因此，有可能产生JFET部3中的电流出口的狭窄而导通电阻提高。
对此，如本实施方式那样，在使电场阻挡层4中的与n-型漂移层2相接的部分为p-型层4a的情况下，与p-型层4a的p型杂质浓度的降低相应地，能够得到使向n-型漂移层2内的二维耗尽层的延伸量减小的电场吸收效果。由此，JFET部3中的电流出口的狭窄得以抑制，能够维持低导通电阻。
另一方面，本实施方式的SiC半导体装置，在没有施加栅极电压Vg时，由于不形成沟道区域，所以成为在漏极－源极间不流通电流的常断型的半导体元件。但是，关于JFET部3，由于在没有施加栅极电压Vg时也只要漏极电压Vd不比通常工作时的电压高则不夹断，所以为常通型。
另外，这里也对纵型MOSFET的各构成要素的厚度、深度、杂质浓度的一例进行了说明，但这只不过示出了一例，只要进行上述那样的动作，也可以是其他厚度、深度、杂质浓度。
接着，关于本实施方式的具备n沟道型的反转型的沟槽栅构造的纵型MOSFET的SiC半导体装置的制造方法，参照图7A～图7H所示的制造工序中的剖面图来说明。
〔图7A所示的工序〕
首先，作为半导体基板，准备n+型基板1。并且，通过利用未图示的CVD装置的外延生长，在n+型基板1的主表面上形成由SiC构成的n-型漂移层2。此时，也可以使用在n+型基板1的主表面上预先生长有n-型漂移层2的所谓外延基板。并且，在n-型漂移层2之上形成由SiC构成的电场阻挡层4。具体而言，在n-型漂移层2的表面形成p-型层4a后，接着在p-型层4a之上形成p+型层4b。
另外，关于外延生长，除了SiC的原料气体以外，还通过导入n型掺杂剂、或导入成为p型掺杂剂的气体来进行，但难以接续于n型SiC连续地使p型SiC外延生长。因此，可以使n型SiC和p型SiC通过不同的CVD装置外延生长。此外，关于p-型层4a、p+型层4b，由于是相同导电型，所以仅通过使例如TMA的导入量变化就能够容易地连续形成。
〔图7B所示的工序〕
在电场阻挡层4之上形成使与JFET部3对应的位置开口的未图示的掩模。并且，利用该掩模进行RIE等各向异性蚀刻从而将电场阻挡层4去除而形成沟槽3a，在沟槽3a的底部使n-型漂移层2露出。然后，去除在蚀刻时使用的掩模。
〔图7C所示的工序〕
通过利用未图示的CVD装置的外延生长，与在沟槽3a内形成n+型层3b同时地在电场阻挡层4的表面形成n+型层5。
〔图7D所示的工序〕
接着，通过在n+型层3b及n+型层5之上使n型SiC外延生长，与形成n型层3c同时地形成n型电流分散层6。此时，n+型层3b及n+型层5与n型层3c及n型电流分散层6是相同的导电型。因此，在n+型层3b及n+型层5的外延生长中使用的CVD装置内，通过使成为n型掺杂剂的气体的导入量变化，能够容易地使n型层3c及n型电流分散层6连续外延生长。
然后，作为图7E～图7H所示的工序，进行与在第1实施方式中说明的图4D～图4G所示的工序同样的工序，并且进行之后的层间绝缘膜13、源极电极14及漏极电极15的形成工序。
通过以上说明的制造方法，能够制造本实施方式的SiC半导体装置。此时，如上述那样，在从形成n-型漂移层2起到形成p型基体区域7为止的期间，除了p-型层4a、p+型层4b以外，还形成n+型层3b及n+型层5、n型层3c及n型电流分散层6。虽然这样使多个层外延生长，但是p-型层4a的形成后的p+型层4b是相同导电型，并且n+型层3b及n+型层5与n型层3c及n型电流分散层6也是相同导电型。因此，能够使相同导电型彼此在相同CVD装置内容易地连续形成。因而，用于形成这些多个层的外延生长为两次即可，实现SiC半导体装置的制造工序的简化，能够削减制造成本。
(第3实施方式)
对第3实施方式进行说明。本实施方式相对于第2实施方式取消了n+型层5并进行了p型连结层9的结构变更等，其他与第2实施方式相同从而仅说明与第2实施方式不同的部分。
如图8所示，本实施方式中，没有第1实施方式的SiC半导体装置所具备的n+型层5，在JFET部3及电场阻挡层4之上直接形成了n型电流分散层6。
这样，能够做成没有n+型层5的构造。关于没有n+型层5的构造，能够在沟槽3a的外侧将与形成n+型层3b时同时形成的n+型层5、n型层3c在n型层3c的形成后利用CMP(ChemicalMechanical Polishing)等平坦化工序去除从而形成。该情况下，将n型层3c的形成和n型电流分散层6的形成不是连续进行而是分别进行，因此能够独立地设定n型层3c和n型电流分散层6的n型杂质浓度。因而，能够通过容易的浓度控制来进行将n型层3c的n型杂质浓度设定为最适于JFET部3的浓度、并且使n型电流分散层6的n型杂质浓度成为更高浓度等分别向更合适的浓度的调整，能够容易地制造它们。
此外，将p型连结层9仅形成在p型基体区域7的下方。并且，在比p型基体区域7靠上方，形成从n+型源极区域8的表面形成的p型插塞层20，使p型插塞层20与源极电极14电连接。这样，可以是，使p型连结层9仅形成在p型基体区域7的下方，通过p型插塞层20，使p型基体区域7、p型连结层9以及电场阻挡层4成为源极电位。
关于p型连结层9，能够在形成了第1实施方式所说明那样的深沟槽9a之后将p型SiC埋入而形成，还能够通过离子注入来形成。但是，对SiC进行离子注入的情况下，行程长的离子注入需要高加速的离子注入从而并不容易。因此，如本实施方式那样，采用将p型连结层9仅形成在p型基体区域7的下方的构造，则能够缩短离子注入的行程从而是优选的。
另外，p型插塞层20的上表面布局是任意的，只要成为p型插塞层20至少与p型基体区域7相接的构造，是怎样的构造都可以。本实施方式的情况下，p型插塞层20成为在沟槽栅构造的长度方向上排列多个的点状的布局。
此外，关于本实施方式那样的构造的SiC半导体装置的制造方法，除了在p型基体区域7的形成前形成p型连结层9、以及在n+型源极区域8的形成后形成p型插塞层20以外，与第1实施方式相同。关于p型连结层9，能够通过如上述那样进行在形成了深沟槽9a之后以将深沟槽9a埋入的方式形成p型SiC这样的工序、或对n型电流分散层6离子注入p型杂质这样的工序来形成。同样地，关于p型插塞层20，能够通过进行对n+型源极区域8形成沟槽并以将该沟槽内埋入的方式形成p型SiC这样的工序、或对n+型源极区域8离子注入p型杂质这样的工序来形成。通过离子注入形成p型连结层9、p型插塞层20的情况下，虽会增加制造成本，但工序稳定性高，能够使成品率良好。
(第4实施方式)
对第4实施方式进行说明。本实施方式相对于第1～第3实施方式，确定了电场阻挡层4与沟槽栅构造的形成位置关系，其他与第1～第3实施方式相同从而仅说明与第1～第3实施方式不同的部分。另外，这里说明对第1实施方式的结构应用本实施方式的情况，但也能够应用于第2、第3实施方式。
如图9所示，本实施方式中，使电场阻挡层4的间距与沟槽栅构造的间距一致，穿过各自的宽度方向的中心位置的中心线也一致。进而，使电场阻挡层4的宽度为沟槽栅构造中的栅极沟槽10的宽度以上。即，采用沟槽栅构造的整个宽度被配置在电场阻挡层4之上的构造，由于沟槽栅构造的宽度成为电场阻挡层4的宽度以下，所以从漏极电极15观察时成为沟槽栅构造被电场阻挡层4隐蔽的构造。
关于电场阻挡层4的间距、宽度，基本上能够与沟槽栅构造的间距、宽度无关地任意设定。但是，根据电场阻挡层4的布局，栅极－漏极电容Cgd、即栅极电极12与漏极电极15之间的电容变化。
如果漏极电压上升，则随之在从电场阻挡层4向JFET部3侧延伸的耗尽层的作用下，成为JFET部3的宽度实质上变窄的状态。并且，最终，在从相邻的电场阻挡层4延伸的耗尽层的作用下，JFET部3完全耗尽化而夹断。此时，在电场阻挡层4以及耗尽化了的区域的作用下，沟槽栅构造的底部被隐蔽从而产生屏蔽效应，隐蔽的面积越大则栅极－漏极电容Cgd越小。
例如，关于图10A的构造的情形I以及图10B的构造的情形II，如果分别使漏极电压Vd变化并求取栅极－漏极电容Cgd，则得到图11所示的结果。另外，图10A是使沟槽栅构造与电场阻挡层4的间距以及穿过宽度方向的中心位置的中心线相同、并且使电场阻挡层4的宽度为沟槽栅构造的宽度以上的构造。该情况下，从漏极电极15侧观察时，成为沟槽栅构造被电场阻挡层4完全隐蔽的状态。图10B是使沟槽栅构造与电场阻挡层4的间距相同、但使穿过彼此的宽度方向的中心位置的中心线错开1/2间距、并使电场阻挡层4的宽度与图10A相同的情况。该情况下，从漏极电极15侧观察时，成为沟槽栅构造的底部位于电场阻挡层4之间而未隐蔽的状态。另外，这里，情形I、情形II都是使电场阻挡层4的宽度为0.6μm、使沟槽栅构造的宽度为0.6μm、使电场阻挡层4及沟槽栅构造的间距为1.1μm。
由图11可知，如果漏极电压Vd变大，则随之栅极－漏极电容Cgd下降，如果JFET部3夹断则栅极－漏极电容Cgd进一步下降并大致成为一定值。但是，情形I比情形II在整体上栅极－漏极电容Cgd更低。这样，利用电场阻挡层4使沟槽栅构造的底部隐蔽而提高屏蔽效应，从而能够使栅极－漏极电容Cgd下降。
如以上说明的那样，本实施方式中，使电场阻挡层4的间距与沟槽栅构造的间距以及中心线位置一致，并且，使电场阻挡层4的宽度成为沟槽栅构造中的栅极沟槽10的宽度以上。由此，能够提高屏蔽效应，能够降低栅极－漏极电容Cgd。并且，通过栅极－漏极电容Cgd的降低，实现向栅极的充放电时间的缩短，能够实现MOSFET的开关速度的提高。
另外，这里，使电场阻挡层4与沟槽栅构造的宽度方向的中心线一致，但不需要必须一致，只要从漏极电极15侧观察时沟槽栅构造的底部被电场阻挡层4隐蔽即可。即，只要是沟槽栅构造的整个宽度被配置在电场阻挡层4之上的构造即可，换言之，从漏极电极15侧观察时，只要是投影出各电场阻挡层4的部分将投影出各沟槽栅构造的部分包围那样的构造即可。
(其他实施方式)
本发明依据上述实施方式而记载，但不限于该实施方式，还包含各种各样的变形例及均等范围内的变形。此外，各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入本发明的范畴及思想范围。
(1)例如，上述各实施方式中，各JFET部3中的条状的部分的宽度不需要是一定的。例如，关于各JFET部3中的条状的部分，也可以成为朝向漏极电极15侧宽度逐渐变窄那样的剖面锥形状。
(2)第2、第3实施方式中，也可以是JFET部3比电场阻挡层4深那样的构造。
此外，关于第1实施方式，能够在形成电场阻挡层4后，通过离子注入或沟槽形成后的n型SiC的埋入来形成JFET部3。采用这样的制造方法的情况下，能够使JFET部3成为与电场阻挡层4相同的深度，但优选使JFET部3比电场阻挡层4深。
这样，如果使JFET部3比电场阻挡层4深，则能够抑制从电场阻挡层4向n-型漂移层2侧二维延伸的二维耗尽层的延伸量。即，能够进一步抑制从电场阻挡层4侧向n-型漂移层2内延伸的耗尽层向JFET部3下方的进入。因此，能够抑制JFET部3中的电流出口的狭窄，实现低导通电阻。
(3)此外，上述各实施方式中示出的构成SiC半导体装置的各部的杂质浓度及厚度、宽度等各种尺寸只不过示出了一例。
例如，在上述各实施方式中，也可以做成对电场阻挡层4设置浓度梯度、n-型漂移层侧相比于其相反侧而言p型杂质浓度变低的构造。例如，在第2、第3实施方式的构造中，能够对电场阻挡层4中的p-型层4a的p型杂质浓度赋予梯度。具体而言，使p-型层4a的p型杂质浓度从下方朝向上方逐渐提高，即越是从n-型漂移层2侧起拉开距离越是逐渐提高，一直提高到成为与p+型层4b相同浓度为止。这样的构造通过在形成p-型层4a时使成为p型掺杂剂的气体的导入量逐渐增加并最终增加到形成p+型层4b时的导入量为止来实现。
(4)此外，上述各实施方式中，以第1导电型为n型、第2导电型为p型的n沟道型的纵型MOSFET为例进行了说明，但也可以设为使各构成要素的导电型反转了的p沟道型的纵型MOSFET。此外，上述说明中，作为半导体元件而以纵型MOSFET为例进行了说明，但对于同样的构造的IGBT也能够应用本发明。n沟道型的IGBT的情况下，相对于上述各实施方式，仅将n+型基板1的导电型从n型变更为p型，关于其他构造及制造方法，与上述各实施方式相同。
(5)此外，在上述各实施方式中，作为半导体装置而以SiC半导体装置为例进行了说明，但对于使用Si的半导体装置也能够应用本发明，对于其他宽带隙半导体装置例如使用GaN、金刚石、AlN等的半导体装置，也能够应用上述各实施方式。

Claims (17)

1.一种半导体装置，具备反转型的半导体元件，其特征在于，
具备上述半导体元件，该半导体元件包括：
第1或第2导电型的基板(1)，由半导体构成；
漂移层(2)，形成在上述基板之上，与上述基板相比为低杂质浓度，由第1导电型的半导体构成；
饱和电流抑制层(3，4)，形成在上述漂移层之上，具有电场阻挡层(4)及JFET部(3)，上述电场阻挡层(4)以一个方向为长度方向而以条状排列有多根，由第2导电型的半导体构成，上述JFET部(3)具有以上述一个方向为长度方向而与上述电场阻挡层交替地以条状排列有多根的部分，由第1导电型的半导体构成；
电流分散层(6)，形成在上述饱和电流抑制层之上，与上述漂移层相比第1导电型杂质浓度较高，由第1导电型的半导体构成；
基体区域(7)，形成在上述电流分散层之上，由第2导电型的半导体构成；
源极区域(8)，形成在上述基体区域之上，与上述漂移层相比第1导电型杂质浓度较高，由第1导电型的半导体构成；
第2导电型的连结层(9)，将上述基体区域和上述电场阻挡层连结，在与上述一个方向交叉的方向上延伸设置；
沟槽栅构造，在与上述基体区域相比距离上述源极区域的表面更深地形成的栅极沟槽(10)内具备将该栅极沟槽的内壁面覆盖的栅极绝缘膜(11)和配置在该栅极绝缘膜之上的栅极电极(12)，以与上述一个方向相同的方向为长度方向而以条状排列有多根；
层间绝缘膜(13)，将上述栅极电极及上述栅极绝缘膜覆盖并且形成有接触孔；
源极电极(14)，穿过上述接触孔而与上述源极区域电连接；以及
漏极电极(15)，形成在上述基板的背面侧，
通过对上述栅极电极施加栅极电压、并且作为对上述漏极电极施加的漏极电压而施加通常工作时的电压，从而在上述基体区域中的与上述沟槽栅构造相接的部分形成沟道区域，经由上述源极区域及上述JFET部，在上述源极电极以及上述漏极电极之间流通电流，
上述连结层形成为，从上述源极区域的表面将上述基体区域及上述电流分散层贯通并到达上述电场阻挡层。
2.如权利要求1所述的半导体装置，其特征在于，
上述连结层配置在从上述源极区域的表面将上述基体区域及上述电流分散层贯通并到达上述电场阻挡层的深沟槽(9a)内，将上述基体区域和上述电场阻挡层连结并且与上述源极电极连接。
3.如权利要求1所述的半导体装置，其特征在于，
具有从上述源极区域的表面到达上述基体区域、形成在与上述连结层对应的位置并且与上述源极电极连接的第2导电型的插塞层(20)，
上述连结层经由上述基体区域及上述插塞层而与上述源极电极连接。
4.如权利要求1所述的半导体装置，其特征在于，
上述JFET部，在将上述电场阻挡层贯通并具有使上述漂移层露出的底面的沟槽(3a)内，具有形成在该沟槽的底面及侧面上且与上述漂移层相比第1导电型杂质浓度较高的第1层(3b)、和形成在上述第1层之上且与上述第1层相比第1导电型杂质浓度较低的第2层(3c)，
通过对上述栅极电极施加栅极电压并且作为对上述漏极电极施加的漏极电压而施加通常工作时的电压，从而在上述基体区域中的与上述沟槽栅构造相接的部分形成沟道区域，经由上述源极区域及上述JFET部，在上述源极电极及上述漏极电极之间流通电流。
5.如权利要求4所述的半导体装置，其特征在于，
上述第1层构成如下那样的耗尽层调整层，即：当作为上述漏极电压而施加了上述通常工作时的电压时抑制从上述电场阻挡层向上述第2层延伸的耗尽层的延伸量，使电流穿过上述JFET部而流通，当作为上述漏极电压而施加比上述通常工作时的电压高的电压，则通过上述耗尽层使上述JFET部夹断。
6.如权利要求4所述的半导体装置，其特征在于，
上述电场阻挡层具有与上述漂移层相接而形成的下层部(4a)、和形成在该下层部之上并且与该下层部相比第2导电型杂质浓度较高的上层部(4b)。
7.如权利要求1所述的半导体装置，其特征在于，
上述连结层通过在上述一个方向上排列配置多根而成为条状，多根各自的宽度为0.4～1.0μm的范围内，并且是多根的该连结层各自之间的距离的1/30以下。
8.如权利要求7所述的半导体装置，其特征在于，
上述多根的连结层之间的距离为30～100μm。
9.如权利要求1所述的半导体装置，其特征在于，
上述沟槽栅彼此的间隔即单元间距为0.6～2.0μm。
10.如权利要求1所述的半导体装置，其特征在于，
上述JFET部中，该JFET部以多根排列的排列方向上的尺寸为0.6～2.0μm。
11.如权利要求1～10中任一项所述的半导体装置，其特征在于，
上述电场阻挡层和上述沟槽栅构造为相同的间距，并且，上述电场阻挡层的宽度为上述沟槽栅构造的宽度以上，上述沟槽栅构造的整个宽度配置在上述电场阻挡层之上。
12.一种半导体装置的制造方法，该半导体装置具备反转型的半导体元件，其特征在于，
包括以下工序：
准备由半导体构成的第1或第2导电型的基板(1)；
在上述基板之上形成与上述基板相比为低杂质浓度的由第1导电型的半导体构成的漂移层(2)；
在上述漂移层之上形成具有电场阻挡层(4)及JFET部(3)的饱和电流抑制层(3，4)，上述电场阻挡层(4)以一个方向为长度方向而以条状排列有多根且由第2导电型的半导体构成，上述JFET部(3)具有以上述一个方向为长度方向而与上述电场阻挡层交替地以条状排列有多根的部分且由第1导电型的半导体构成；
在上述饱和电流抑制层之上形成与上述漂移层相比第1导电型杂质浓度较高的由第1导电型的半导体构成的电流分散层(6)；
在上述电流分散层之上形成由第2导电型的半导体构成的基体区域(7)；
在上述基体区域之上形成与上述漂移层相比第1导电型杂质浓度较高的由第1导电型的半导体构成的源极区域(8)；
形成从上述源极区域的表面将上述基体区域及上述电流分散层贯通并到达上述电场阻挡层、以与上述一个方向交叉的方向为长度方向的深沟槽(9a)；
在上述深沟槽内形成将上述基体区域和上述电场阻挡层连结的第2导电型的连结层(9)；
以与上述一个方向相同的方向为长度方向而以条状形成了多根与上述基体区域相比距离上述源极区域及上述连结层的表面更深的栅极沟槽(10)之后，在上述栅极沟槽的内壁面形成栅极绝缘膜(11)，并且在上述栅极绝缘膜之上形成栅极电极(12)，由此形成沟槽栅构造；
形成与上述源极区域电连接的源极电极(14)；以及
在上述基板的背面侧形成漏极电极(15)。
13.如权利要求12所述的半导体装置的制造方法，其特征在于，
包括以下工序：
在上述饱和电流抑制层的形成中，作为上述JFET部，形成第1层(3b)和第2层(3c)，上述第1层(3b)配置在形成于上述电场阻挡层的沟槽(3a)的底面及侧面上并且与上述漂移层相比第1导电型杂质浓度较高，上述第2层(3c)配置在上述第1层之上并且与上述第1层相比第1导电型杂质浓度较低。
14.如权利要求13所述的半导体装置的制造方法，其特征在于，
包括以下工序：
在上述饱和电流抑制层的形成中，作为上述电场阻挡层，使与上述漂移层相接的下层部(4a)、和形成在该下层部之上并且与该下层部相比第2导电型杂质浓度较高的上层部(4b)连续地外延生长。
15.如权利要求13或14所述的半导体装置的制造方法，其特征在于，
连续地进行上述饱和电流抑制层的形成中的上述JFET部的形成、以及上述电流分散层的形成，作为上述JFET部而使上述第1层和上述第2层连续地外延生长，并且与上述第2层的外延生长同时地使上述电流分散层也外延生长。
16.如权利要求12所述的半导体装置的制造方法，其特征在于，
在上述沟槽栅构造的形成中，使上述沟槽栅构造成为与上述电场阻挡层相同的间距，并且使上述沟槽栅构造的宽度成为上述电场阻挡层的宽度以下，使上述沟槽栅构造的整个宽度配置在上述电场阻挡层之上。
17.一种半导体装置的制造方法，该半导体装置具备反转型的半导体元件，其特征在于，
包括以下步骤：
准备由半导体构成的第1或第2导电型的基板(1)；
在上述基板之上，形成与上述基板相比为低杂质浓度的由第1导电型的半导体构成的漂移层(2)；
在上述漂移层之上，形成具有电场阻挡层(4)及JFET部(3)的饱和电流抑制层(3，4)，上述电场阻挡层(4)以一个方向为长度方向而以条状排列有多根且由第2导电型的半导体构成，上述JFET部(3)具有以上述一个方向为长度方向而与上述电场阻挡层交替地以条状排列有多根的部分并且由第1导电型的半导体构成；
在上述饱和电流抑制层之上，形成与上述漂移层相比第1导电型杂质浓度较高的由第1导电型的半导体构成的电流分散层(6)；
通过对上述电流分散层进行第2导电型杂质的离子注入，从而形成到达上述电场阻挡层、以与上述一个方向交叉的方向为长度方向的第2导电型的连结层(9)；
在上述电流分散层及上述连结层之上，形成由第2导电型的半导体构成的基体区域(7)；
在上述基体区域之上，形成与上述漂移层相比第1导电型杂质浓度较高的由第1导电型的半导体构成的源极区域(8)；
对上述源极区域进行第2导电型杂质的离子注入，从而形成到达上述基体区域的第2导电型的插塞层(20)；
以与上述一个方向相同的方向为长度方向而以条状形成了多根与上述基体区域相比距离上述源极区域及上述连结层的表面更深的栅极沟槽(10)之后，在上述栅极沟槽的内壁面形成栅极绝缘膜(11)，并且在上述栅极绝缘膜之上形成栅极电极(12)，由此形成沟槽栅构造；
形成与上述源极区域电连接的源极电极(14)；以及
在上述基板的背面侧形成漏极电极(15)。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6913594B2 (ja) * 2017-10-05 2021-08-04 株式会社東芝 半導体装置
CN117276345A (zh) * 2019-02-27 2023-12-22 株式会社电装 碳化硅半导体装置的制造方法
JP7140148B2 (ja) * 2019-02-27 2022-09-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP7293750B2 (ja) * 2019-03-14 2023-06-20 富士電機株式会社 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
DE102019210681A1 (de) * 2019-05-31 2020-12-03 Robert Bosch Gmbh Leistungstransistorzelle und Leistungstransistor
JP7379882B2 (ja) * 2019-06-26 2023-11-15 富士電機株式会社 窒化物半導体装置
WO2021100206A1 (ja) * 2019-11-22 2021-05-27 株式会社デンソー スイッチング素子
JP7472477B2 (ja) * 2019-12-02 2024-04-23 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素基板の製造方法
JP7521401B2 (ja) 2020-12-11 2024-07-24 株式会社デンソー 炭化珪素半導体装置およびその製造方法
EP4391065A1 (en) * 2022-12-22 2024-06-26 Imec VZW Shielding structure for a vertical iii-nitride semiconductor device
JP2024135369A (ja) * 2023-03-22 2024-10-04 株式会社東芝 半導体装置
CN117790578B (zh) * 2024-01-05 2024-07-12 南京第三代半导体技术创新中心有限公司 一种SiC MOSFET器件及制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094096A (ja) * 1999-09-21 2001-04-06 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2008060152A (ja) * 2006-08-29 2008-03-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN102844867A (zh) * 2011-02-11 2012-12-26 株式会社电装 碳化硅半导体器件及其制造方法
CN105448959A (zh) * 2014-09-24 2016-03-30 住友电气工业株式会社 制造碳化硅半导体器件的方法和碳化硅半导体器件
JP2016066780A (ja) * 2014-09-16 2016-04-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
WO2017043607A1 (ja) * 2015-09-09 2017-03-16 住友電気工業株式会社 縦型炭化珪素半導体装置のトレンチのアニール処理装置、縦型炭化珪素半導体装置の製造方法および縦型炭化珪素半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551865B2 (en) * 2001-03-30 2003-04-22 Denso Corporation Silicon carbide semiconductor device and method of fabricating the same
JP4645069B2 (ja) * 2003-08-06 2011-03-09 株式会社デンソー 半導体装置
JP4189415B2 (ja) 2006-06-30 2008-12-03 株式会社東芝 半導体装置
JP2012169385A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置
JP6171678B2 (ja) * 2013-07-26 2017-08-02 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6409681B2 (ja) * 2015-05-29 2018-10-24 株式会社デンソー 半導体装置およびその製造方法
JP6683083B2 (ja) 2016-09-21 2020-04-15 株式会社デンソー 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094096A (ja) * 1999-09-21 2001-04-06 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2008060152A (ja) * 2006-08-29 2008-03-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN102844867A (zh) * 2011-02-11 2012-12-26 株式会社电装 碳化硅半导体器件及其制造方法
JP2016066780A (ja) * 2014-09-16 2016-04-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN105448959A (zh) * 2014-09-24 2016-03-30 住友电气工业株式会社 制造碳化硅半导体器件的方法和碳化硅半导体器件
WO2017043607A1 (ja) * 2015-09-09 2017-03-16 住友電気工業株式会社 縦型炭化珪素半導体装置のトレンチのアニール処理装置、縦型炭化珪素半導体装置の製造方法および縦型炭化珪素半導体装置

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