CN110556136B - 擦除nvm装置中的数据的方法和执行该方法的nvm装置 - Google Patents

Abstract

本申请提供了擦除非易失性存储器装置中的数据的方法和执行该方法的非易失性存储器装置。在擦除包括存储器块的非易失性存储器装置中的数据的方法中，针对各个预定循环确定用于存储器块的数据擦除特性是否变差。存储器块中具有多个存储器单元，所述多个存储器单元相对于底部衬底在竖直方向上堆叠。当确定数据擦除特性变差时，通过改变施加至用于选择存储器块作为擦除目标块的选择晶体管的电压的电平来执行数据擦除操作。

Description

擦除NVM装置中的数据的方法和执行该方法的NVM装置

相关申请的交叉引用

本申请要求于2018年6月1日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2018-0063474的优先权，该申请的内容以引用方式全文并入本文中。

技术领域

示例实施例整体涉及半导体存储器装置，并且更具体地说，涉及擦除非易失性存储器(NVM)装置中的数据的方法和执行该方法的非易失性存储器装置。

背景技术

半导体存储器装置通常可分为两类，这取决于它们与电源断开时是否保留存储的数据。这些类别包括易失性存储器设备(断开电源时会丢失存储的数据)和非易失性存储器设备(断开电源时会保留存储的数据)。易失性存储器设备可高速地执行读写操作，而存储在其中的内容可能在断电时丢失。即使在断电时，非易失性存储设备也可以保留其中存储的内容，这意味着它们可用来存储不管它们是否通电都必须保留的数据。最近，为了提高半导体存储器装置的容量和集成密度，研究了具有“垂直”(即三维(3D))堆叠的存储器单元的半导体存储器装置。

发明内容

本公开的至少一个示例实施例提供了一种擦除包括按照三维堆叠的存储器单元的非易失性存储器装置中的数据的方法，其能够提高数据擦除操作的特性和可靠性。

本公开的至少一个示例实施例提供了一种执行擦除数据的方法的非易失性存储器装置。

根据示例实施例，在一种擦除包括存储器块的非易失性存储器装置中的数据的方法中，针对数据擦除操作的各个预定循环确定用于存储器块的数据擦除特性是否变差。存储器块中具有多个存储器单元，所述多个存储器单元相对于底部衬底在竖直方向上堆叠。当确定数据擦除特性变差时，通过改变施加至用于选择存储器块作为擦除目标块的选择晶体管的电压的电平来执行数据擦除操作。

根据示例实施例，在一种擦除包括存储器块的非易失性存储器装置中的数据的方法中，针对数据擦除操作的各个预定循环确定用于存储器块的数据擦除特性是否变差。存储器块中具有多个存储器单元，所述多个存储器单元相对于底部衬底在竖直方向上堆叠。当确定数据擦除特性变差时，通过改变电压施加至用于选择存储器块作为擦除目标块的选择晶体管的时间量来执行数据擦除操作。

根据示例实施例，一种非易失性存储器装置包括存储器块和控制电路。存储器块包括在竖直方向上布置的多个存储器单元。控制电路针对数据擦除操作的各个预定循环确定用于存储器块的数据擦除特性是否变差，并且当确定数据擦除特性变差时，基于第一改变操作和第二改变操作中的至少一个执行数据擦除操作。第一改变操作表示改变施加至用于选择存储器块作为擦除目标块的选择晶体管的电压的电平的操作。第二改变操作表示改变电压施加至选择晶体管的时间量的操作。

在根据示例实施例的擦除数据的方法和根据示例实施例的非易失性存储器装置中，当确定数据擦除特性变差时，可基于第一改变操作和第二改变操作中的至少一个执行数据擦除操作。第一改变操作可表示改变施加至选择晶体管的电压的电平的操作，第二改变操作可表示改变电压施加至选择晶体管的时间的操作。因此，数据擦除操作的特性和可靠性可提高或增强，并且非易失性存储器装置可具有相对延长的寿命。

附图说明

将从下面结合附图的详细描述中更清楚地理解示出性而非限制性的示例实施例。

图1是示出根据示例实施例的擦除非易失性存储器装置中的数据的方法的流程图。

图2、图3A和图3B是用于描述根据示例实施例的擦除非易失性存储器装置中的数据的方法的图。

图4是示出根据示例实施例的非易失性存储器装置的框图。

图5是示出图4的非易失性存储器装置的存储器单元阵列中所包括的存储器块的示例的透视图。

图6是示出参照图5描述的存储器块的等效电路的电路图。

图7是示出根据示例实施例的存储器块的电路图。

图8是示出图1的执行数据擦除操作的示例的流程图。

图9A和图9B是用于描述图8的数据擦除操作的图。

图10是示出图1的执行数据擦除操作的另一示例的流程图。

图11A和图11B是用于描述图10的数据擦除操作的图。

图12是示出图1的执行数据擦除操作的又一示例的流程图。

图13A和图13B是用于描述图12的数据擦除操作的图。

图14、图15和图16是示出图1的执行数据擦除操作的其它示例的流程图。

图17是示出图1的确定数据擦除特性是否变差的示例的流程图。

图18是示出图17的确定数据擦除特性的变差程度的示例的流程图。

图19是示出图1的确定数据擦除特性是否变差的另一示例的流程图。

图20是示出图19的确定数据擦除特性的变差程度的示例的流程图。

图21和图22是示出图1的确定数据擦除特性是否变差的又一示例的流程图。

图23和图24是示出根据示例实施例的存储器块的电路图。

图25是示出根据示例实施例的擦除非易失性存储器装置中的数据的方法的流程图。

图26是示出图25的执行数据擦除操作的示例的流程图。

图27A和图27B是用于描述图26的数据擦除操作的图。

图28是示出图25的执行数据擦除操作的另一示例的流程图。

图29是示出根据示例实施例的擦除非易失性存储器装置中的数据的方法的流程图。

图30是示出根据示例实施例的包括非易失性存储器装置的存储器系统的框图。

图31是示出根据示例实施例的包括非易失性存储器装置的存储装置的框图。

具体实施方式

将参照其中示出了实施例的附图更完全地描述各个示例实施例。然而，本公开可按照许多不同形式实施，并且不应理解为限于本文阐述的实施例。相同标号在本申请中始终指代相同元件。

图1是示出根据示例实施例的擦除非易失性存储器装置中的数据的方法的流程图。图2、图3A和图3B是用于描述根据示例实施例的擦除非易失性存储器装置中的数据的方法的图。

参照图1、图2、图3A和图3B，通过包括一个或多个存储器块的非易失性存储器装置执行根据示例实施例的擦除数据的方法，并且多个存储器单元在竖直方向上布置在各个存储器块中。例如，各个存储器块包括相对于衬底的表面(即，上表面)在竖直方向上(即，基本垂直于所述表面)堆叠的多个存储器单元。将参照图4至图6详细描述非易失性存储器装置和存储器块的构造。

诸如“基本”、“约”或“大约”的术语可反映仅按照相对小的方式和/或按照不明显改变特定元件的操作、功能或结构的方式变化的量、大小、取向或布局。例如，“从约0.1至约1”的范围可涵盖诸如0.1左右的0％-5％偏离和1左右的0％至5％偏离的范围，尤其是当这种偏离与所列范围保持相同效果时。

在根据示例实施例的擦除非易失性存储器装置中的数据的方法中，针对各个预定循环确定用于存储器块的数据擦除特性是否变差(步骤S100)。当确定数据擦除特性变差时，通过改变施加至用于选择存储器块作为擦除目标块的选择晶体管的电压的电平来执行数据擦除操作(步骤S200)。

可基于栅极引漏极泄漏(Gate Induced Drain Leakage,GIDL)方案执行数据擦除操作。例如，可将相对高的电压施加至选择晶体管的第一电极(例如，漏电极)，并且可将相对低的电压施加至选择晶体管的控制电极(例如，栅电极)，从而针对数据擦除操作导致发生GIDL现象(例如，GIDL电流)。选择晶体管可被称作GIDL注入晶体管。

数据擦除特性的变差或劣化可指示GIDL注入晶体管的特性变差。例如，GIDL注入晶体管的特性变差或劣化可指示GIDL注入晶体管的阈电压降低。当GIDL注入晶体管的阈电压降低时，GIDL注入晶体管的I-V曲线可从CASEA改变为CASEB，如图2所示。在这种情况下，即使GIDL注入晶体管的栅电极处的电压Vg保持在相同电平(例如，电平Vgidl)，GIDL注入晶体管的漏电极处的电流Id(例如，GIDL电流)也可减小(例如，如图2所示的CASEB)。例如，当GIDL注入晶体管的阈电压减小时，GIDL电流的量可在相同电压条件下减小，因此可不正常地执行数据擦除操作。

在根据示例实施例的执行数据擦除操作的步骤S200中，可通过改变施加至选择晶体管的电压的电平而不进行结构改变来控制或调整GIDL电流的量(例如，可基于用于GIDL注入晶体管的电压的改变来控制或调整GIDL电流的量)，从而提高或改进数据擦除操作的特性和可靠性。

在一些示例实施例中，可通过调整选择晶体管(例如，GIDL注入晶体管)的漏电极与栅电极之间的电压差来控制GIDL电流的量。例如，GIDL电流的量可随着选择晶体管的漏电极与栅电极之间的电压差从预定阈值增大而增大。可替换地，GIDL电流的量可随着选择晶体管的漏电极与栅电极之间的电压差从预定阈值减小而减小。

例如，当GIDL注入晶体管的漏电极处的电压增大时，GIDL注入晶体管的I-V曲线可从CASEB改变为CASEC，如图3A所示。在该示例中，即使GIDL注入晶体管的栅电极处的电压Vg保持为相同电平(例如，电平Vgidl)，GIDL注入晶体管的漏电极处的电流Id也可增大，因此GIDL电流的量可增大。另外，当GIDL注入晶体管的栅电极处的电压减小时，例如，当GIDL注入晶体管的栅电极处的电压Vg如图3B所示从Vgidl减小为Vgidl'时，GIDL注入晶体管的漏电极处的电流Id可增大，因此，GIDL电流的量可增大。另外，当GIDL注入晶体管的漏电极处的电压增大，并且GIDL注入晶体管的栅电极处的电压一起减小时，GIDL电流的量可增大。将参照图7至图16描述控制GIDL注入晶体管的漏电极与栅电极之间的电压差的详细操作。

在一些示例实施例中，用于确定数据擦除特性是否变差的预定循环可与数据擦除操作的循环的数量(例如，执行的编程/擦除(P/E)循环的数量)关联。数据擦除特性可随着数据擦除操作的循环的数量增加更严重地变差(例如，GIDL注入晶体管的阈电压可进一步减小)，因此每当每I次(其中I是大于或等于二的自然数)执行数据擦除操作时可确定数据擦除特性是否变差。例如，如果I＝100，则每当每100、200、300……次执行数据擦除操作时，可确定数据擦除特性是否变差。

在其它示例实施例中，用于确定数据擦除特性是否变差的预定循环可与非易失性存储器装置的操作温度和/或操作时间关联。在其中操作温度低于第一参考温度的低温环境或者其中操作温度高于第二参考温度的高温环境中，数据擦除特性可更严重地变差(例如，GIDL注入晶体管的阈电压可进一步减小)，因此，每当低温环境或高温环境下的非易失性存储器装置的操作时间超过每J小时(其中J是正整数)时，可确定数据擦除特性是否变差。

在另一些示例实施例中，用于确定数据擦除特性是否变差的预定循环可与导致数据擦除特性变差的各种因素中的至少一个关联。

在一些示例实施例中，(例如，当接收到用于数据擦除操作的命令和地址时)可基于用于数据擦除操作的命令和地址执行擦除非易失性存储器装置中的数据的方法。

图4是示出根据示例实施例的非易失性存储器装置的框图。

参照图4，非易失性存储器装置100包括存储器单元阵列110、行解码器120、页缓冲器电路130、数据输入/输出(I/O)电路140、电压产生器150和控制电路160。

存储器单元阵列110经多条串选择线SSL、多条字线WL和多条地选择线GSL连接至行解码器120。存储器单元阵列110还经多条位线BL连接至页缓冲器电路130。存储器单元阵列110可包括连接至所述多条字线WL和所述多条位线BL的多个存储器单元(例如，多个非易失性存储器单元)。存储器单元阵列110可分为多个存储器块BLK1、BLK2、……、BLKz，它们中的每一个包括对应的存储器单元。

在一些示例实施例中，如将参照图5和图6的描述，存储器单元阵列110可为按照三维结构(或竖直结构)形成在衬底上的三维存储器单元阵列。在该示例中，存储器单元阵列110可包括竖直取向以使得至少一个存储器单元位于另一存储器单元上方的多个单元串(例如，多个竖直NAND串)。

控制电路160从存储器控制器(例如，图30中的存储器控制器600)接收命令CMD和地址ADDR，并且基于命令CMD和地址ADDR控制非易失性存储器装置100的擦除、编程和读操作。擦除操作可包括执行一系列擦除循环，并且编程操作可包括执行一系列程序循环。每个擦除循环可包括擦除操作和擦除验证操作。每个程序循环可包括编程操作和编程验证操作。读操作可包括正常读操作和数据恢复读操作。

例如，控制电路160可产生用于控制电压产生器150的控制信号CON，并且可基于命令CMD产生用于控制页缓冲器电路130的控制信号PBC，并且可基于地址ADDR产生行地址R_ADDR和列地址C_ADDR。控制电路160可将行地址R_ADDR提供至行解码器120，并且可将列地址C_ADDR提供至数据I/O电路140。

另外，控制电路160基于命令CMD和地址ADDR控制行解码器120、页缓冲器电路130、数据I/O电路140和电压产生器150，以执行根据示例实施例的擦除非易失性存储器装置100中的数据的方法(例如，图1的方法等)。

行解码器120可经所述多条串选择线SSL、所述多条字线WL和所述多条地选择线GSL连接至存储器单元阵列110。

例如，在数据擦/写/读操作中，行解码器120可基于行地址R_ADDR确定所述多条字线WL中的至少一条作为选择的字线，并且可确定所述多条字线WL中的除选择的字线之外的其余字线作为未选择的字线。

另外，在数据擦/写/读操作中，行解码器120可基于行地址R_ADDR确定所述多条串选择线SSL中的至少一条作为选择的串选择线，并且可确定所述多条串选择线SSL中的除选择的串选择线之外的其余串选择线作为未选择的串选择线。

此外，在数据擦/写/读操作中，行解码器120可基于行地址R_ADDR确定所述多条地选择线GSL中的至少一条作为选择的地选择线，并且可确定所述多条地选择线GSL中的除选择的地选择线之外的其余地选择线作为未选择的地选择线。

电压产生器150可基于功率PWR和控制信号CON产生操作非易失性存储器装置100所需的字线电压VWL。可经行解码器120将字线电压VWL施加至所述多条串选择线SSL、所述多条字线WL和所述多条地选择线GSL。另外，电压产生器150可基于功率PWR和控制信号CON产生数据擦除操作所需的擦除电压VERS。

例如，在擦除操作中，电压产生器150可将擦除电压VERS施加至存储器块(例如，选择的存储器块)的共源极线和/或位线BL，并且可经行解码器120将擦除允许电压(例如，地电压)施加至存储器块的所有字线或者一部分字线。另外，在擦除验证操作中，电压产生器150可将擦除验证电压同时施加至存储器块的所有字线或者按次序一个一个地施加至所述字线。

例如，在编程操作中，电压产生器150可将编程电压施加至选择的字线，并且可经行解码器120将编程通过电压施加至未选择的字线。另外，在编程验证操作中，电压产生器150可将编程验证电压施加至选择的字线，并且可经行解码器120将验证通过电压施加至未选择的字线。

另外，在正常读操作中，电压产生器150可将读电压施加至选择的字线，并且可经行解码器120将读通过电压施加至未选择的字线。在数据恢复读操作中，电压产生器150可将读电压施加至邻近于选择的字线的字线，并且可经行解码器120将恢复读电压施加至选择的字线。

页缓冲器电路130可经所述多条位线BL连接至存储器单元阵列110。页缓冲器电路130可包括多个页缓冲器。在一些示例实施例中，各个页缓冲器可连接至一条位线。在其它示例实施例中，各个页缓冲器可连接至两条或更多条位线。

页缓冲器电路130可存储将被编程至存储器单元阵列110中的数据DAT，或者可读取从存储器单元阵列110感测到的数据DAT。例如，页缓冲器电路130可根据非易失性存储器装置100的操作模式作为写驱动器或者读出放大器操作。

数据I/O电路140可经数据线DL连接至页缓冲器电路130。基于列地址C_ADDR，数据I/O电路140可经页缓冲器电路130将数据DAT从非易失性存储器装置100外部(例如，从图30中的存储器控制器600)提供至存储器单元阵列110，或者可将数据DAT从存储器单元阵列110提供至非易失性存储器装置100外部。

图5是示出图4的非易失性存储器装置的存储器单元阵列中所包括的存储器块的示例的透视图。

参照图5，存储器块BLKi包括按照三维结构(或竖直结构)形成在衬底上的NAND串。存储器块BLKi包括沿着第一方向D1、第二方向D2和第三方向D3延伸的结构。在一个实施例中，第一方向D1和第二方向D2在同一平面中彼此垂直，并且可被称作水平方向，第三方向D3垂直于第一方向D1和第二方向D2二者，并且可被称作竖直方向。

提供了一种衬底111。例如，衬底111中可具有第一类型的电荷载子(chargecarrier)杂质(例如，第一导电类型)的阱。例如，衬底111可具有通过注入(implant)诸如硼(B)的3族元素形成的p阱。具体地说，衬底111可具有设置在n阱中的袋式(pocket)p阱。在实施例中，衬底111具有p型阱(或p型袋式阱)。然而，衬底111的导电类型不限于p型。

沿着第一方向D1延伸的多个掺杂区311、312、313和314设置在衬底111中/上。这多个掺杂区311至314可具有与衬底111的第一类型不同的第二类型的电荷载子杂质(例如，第二导电类型)。在本发明的一个实施例中，第一掺杂区311至第四掺杂区314可具有n型。然而，第一掺杂区311至第四掺杂区314的导电类型不限于n型。

沿着第二方向D2延伸的多个绝缘材料112沿着第三方向D3按次序设置在衬底111的位于第一掺杂区311与第二掺杂区312之间的区上。例如，所述多个绝缘材料112沿着第三方向D3设置，间隔开特定距离。例如，绝缘材料112可包括诸如氧化层的绝缘材料。

沿着第三方向D3穿过绝缘材料的多个柱113沿着第二方向D2按次序布置在衬底111的位于第一掺杂区311与第二掺杂区312之间的区上。例如，所述多个柱113穿过绝缘材料112以接触衬底111。

在一些示例实施例中，各个柱113可包括多种材料。例如，各个柱113的沟道层114可包括具有第一导电类型的硅材料。例如，各个柱113的沟道层114可包括与衬底111具有相同导电类型的硅材料。在本发明的一个实施例中，各个柱113的沟道层114包括p型硅。然而，各个柱113的沟道层114不限于p型硅。

各个柱113的内部材料115包括绝缘材料。例如，各个柱113的内部材料115可包括诸如氧化硅的绝缘材料。在一些示例中，各个柱113的内部材料115可包括空气间隙。本文讨论的术语“空气”可指大气空气或在制造过程中可存在的其它气体。

绝缘层116沿着绝缘材料112、柱113和衬底111的暴露表面设置在第一掺杂区311与第二掺杂区312之间的区上。例如，设置在绝缘材料112的表面上的绝缘层116可介于柱113与多个堆叠的第一导电材料211、221、231、241、251、261、271、281和291之间，如图所示。在一些示例中，绝缘层116不需要设置在对应于地选择线GSL(例如，211)和串选择线SSL(例如，291)的第一导电材料211至291之间。在该示例中，地选择线GSL是第一导电材料211至291的堆叠件中的最下面一个，串选择线SSL是第一导电材料211至291的堆叠件中的最上面一个。

所述多个第一导电材料211至291在第一掺杂区311与第二掺杂区312之间的区中设置在绝缘层116的表面上。例如，沿着第二方向D2延伸的第一导电材料211设置在邻近于衬底111的绝缘材料112与衬底111之间。更详细地说，沿着第二方向D2延伸的第一导电材料211设置在位于邻近于衬底111的绝缘材料112的底部处的绝缘层116与衬底111之间。

沿着第二方向D2延伸的第一导电材料设置在位于绝缘材料112中的特定绝缘材料顶部处的绝缘层116与位于绝缘材料112中的特定绝缘材料底部处的绝缘层116之间。例如，沿着第二方向D2延伸的多个第一导电材料221至281设置在绝缘材料112之间，并且可以理解，绝缘层116设置在绝缘材料112与第一导电材料221至281之间。第一导电材料211至291可由导电金属形成，但是在本发明的其它实施例中，第一导电材料211至291可包括诸如多晶硅的导电材料。

可将与第一掺杂区311和第二掺杂区312上的结构相同的结构设置在第二掺杂区312与第三掺杂区313之间的区中。在第二掺杂区312与第三掺杂区313之间的区中，提供了沿着第二方向D2延伸的多个绝缘材料112。并且，多个柱113设置为沿着第二方向D2按次序布置并且沿着第三方向D3穿过所述多个绝缘材料112。绝缘层116设置在所述多个绝缘材料112和所述多个柱113的暴露的表面上，并且多个第一导电材料211至291沿着第二方向D2延伸。相似地，可将与第一掺杂区311和第二掺杂区312上的结构相同的结构设置在第三掺杂区313与第四掺杂区314之间的区中。

将多个漏极区320分别设置在所述多个柱113上。漏极区320可包括掺有第二类型的电荷载子杂质的硅材料。例如，漏极区320可包括掺有n型掺杂剂的硅材料。在本发明的一个实施例中，漏极区320包括n型硅材料。然而，漏极区320不限于n型硅材料。

在漏极区上，提供了沿着第一方向D1延伸的多个第二导电材料331、332和333。第二导电材料331至333沿着第二方向D2布置，彼此间隔开特定距离。第二导电材料331至333分别连接至对应的区中的漏极320。漏极320和沿着第一方向D1延伸的第二导电材料333可通过各个接触插塞连接。例如，各个接触插塞可为由诸如金属的导电材料形成的导电插塞。第二导电材料331至333可包括金属材料。第二导电材料331至333可包括诸如多晶硅的导电材料。

在图5的示例中，第一导电材料211至291可用于形成字线WL、串选择线SSL和地选择线GSL。例如，第一导电材料221至281可用于形成字线WL，其中属于同一层的导电材料可互连。第二导电材料331至333可用于形成位线BL。第一导电材料211至291的层数可根据处理和控制技术不同地改变。

图6是示出参照图5描述的存储器块的等效电路的电路图。

图6的存储器块BLKi可按照三维结构(或竖直结构)形成在衬底上。例如，包括在存储器块BLKi中的多个单元串或NAND串可在垂直于衬底的方向上形成。

参照图6，存储器块BLKi可包括连接在位线BL1、BL2和BL3与共源极线CSL之间的多个NAND串NS11、NS12、NS13、NS21、NS22、NS23、NS31、NS32和NS33，如图所示。NAND串NS11至NS33中的每一个可包括多个串选择晶体管SST1和SST2、多个存储器单元MC1、MC2、MC3、MC4、MC5和MC6以及多个地选择晶体管GST1和GST2。例如，位线BL1至BL3可对应于图5中的第二导电材料331至333，并且可通过将图5中的第一掺杂区311至第四掺杂区314互连形成共源极线CSL。

所述多个串选择晶体管SST1和SST2可分别连接至对应的串选择线SSL11、SSL12、SSL13、SSL21、SSL22和SSL23。所述多个存储器单元MC1至MC6可分别连接至对应的字线WL1、WL2、WL3、WL4、WL5和WL6。所述多个地选择晶体管GST1和GST2可分别连接至对应的地选择线GSL11、GSL21、GSL22和GSL23。最上面的串选择晶体管SST2可分别连接至对应的位线BL1至BL3，并且最下面的地选择晶体管GST1可连接至共源极线CSL。在图6的示例中，串选择晶体管中的一些连接至相同的位线，以经施加至合适的串选择线和地选择线的选择电压，基于合适的选择将对应的NAND串连接至相同的位线。

共同连接至一条位线的单元串可形成一列，并且连接至一条串选择线的单元串可形成一行。例如，连接至第一位线BL1的单元串NS11、NS21和NS31可对应于第一列，并且连接至第一串选择线SSL1的单元串NS11，NS12和NS13可形成第一行。

相同高度的字线(例如，WL1)可共同连接，地选择线GSL11可共同连接，并且地选择线GSL21、GSL22和GSL23以及串选择线SSL11、SSL12、SSL13、SSL21、SSL22和SSL23可分离。位于相同的半导体层的存储器单元共享字线。同一行的单元串共享串选择线。共源极线CSL共同连接至的所有单元串。

三维竖直阵列结构可包括竖直取向以使得至少一个存储器单元位于另一存储器单元上方的竖直NAND串。所述至少一个存储器单元可包括电荷俘获层。以引用方式全文并入本文中的以下专利文献描述了用于包括其中三维存储器阵列被构造为多层(各层之间共享字线和/或位线)的3D竖直阵列结构的存储器单元阵列的合适的构造：美国专利No.7,679,133、No.8,553,466、No.8,654,587、No.8,559,235和美国专利公开No.2011/0233648。

虽然基于NAND闪速存储器装置描述了包括在根据示例实施例的非易失性存储器装置中的存储器单元阵列，但是根据示例实施例的非易失性存储器装置可为任何非易失性存储器装置，例如，相位随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、晶闸管随机存取存储器(TRAM)等。

图7是示出根据示例实施例的存储器块的电路图。

图7为了方便示出仅示出了连接至单条位线BL的多个单元串STR1、STR2、STR3和STR4。如参照图5和图6的描述，在第一方向D1上延伸的多条位线可在第二方向D2上排列，并且分别连接至所述多条位线的单元串可连接至各个串选择线。

参照图7，存储器块可包括多个单元串STR1～STR4，并且各个单元串可包括在竖直方向或第三方向D3上布置的多个存储器单元。

可在多个栅极层中形成串选择线SSL0u、SSL1u、SSL2u、SSL3u、SSL0d、SSL1d、SSL2d和SSL3d，字线WL0、WL1、WL2、……、WL(K-1)和WLK以及地选择线GSLd、GSL0u、GSL1u、GSL2u和GSL3u。在一些示例实施例中，至少一条伪字线(例如，未电激活或连接以接收读和/或写电压或者其信息被控制器忽略或未被控制器读取的字线)可布置在两条邻近的字线之间和/或可省略下串选择线SSL0d～SSL3d与上地选择线GSL0u～GSL3u中的至少一个。

在一些示例实施例中，如将参照图8至图13B的描述，可将擦除电压VERS施加至共源极线CSL，并且直接连接至共源极线CSL和下地选择线GSLd的地选择晶体管可对应于图1的步骤S200中的选择晶体管。在其它示例实施例中，如将参照图14至图16的描述，可将擦除电压VERS施加至位线BL，并且直接连接至位线BL和上串选择线SSL0u～SSL3u的串选择晶体管可对应于图1的步骤S200中的选择晶体管。

图8是示出图1的执行数据擦除操作的示例的流程图。图9A和图9B是用于描述图8的数据擦除操作的图。

参照图7、图8、图9A和图9B，在执行数据擦除操作中，可将具有正常擦除电平VERSN的擦除电压VERS施加至存储器块的共源极线CSL(步骤S210)。正常擦除电平VERSN可对应于可施加以执行正常数据擦除操作的擦除电压VERS。例如，正常数据擦除操作可包括多个擦除循环，并且每个擦除循环可包括擦除执行间隔、延迟时间间隔和验证间隔。在正常数据擦除操作中，擦除操作条件(例如，在擦除操作等中延迟时间的长度、计数器脉冲和施加的字线电压的电平)不改变，并且当非易失性存储器出厂时设置的数据擦除操作条件可按原样保持。可基于非易失性存储器操作在室温下操作的条件设置施加至正常数据擦除操作的数据擦除操作条件。

例如，如图9A所示，施加至共源极线CSL的擦除电压VERS的电平在时间间隔T1中可具有正常GIDL擦除电平VGERSN，可在时间间隔T2中增大，并且在时间间隔T3中可具有正常擦除电平VERSN。对于另一示例，如图9B所示，施加至共源极线CSL的擦除电压VERS的电平可在时间间隔TA中增大，并且在时间间隔TB中可具有正常擦除电平VERSN。图9A中的时间间隔T3和图9B中的时间间隔TB可表示实际执行数据擦除操作的时间间隔。

在将擦除电压VERS施加至共源极线CSL的同时，可将具有第一栅极电平VGN-ΔVG的栅极电压施加至直接连接至共源极线CSL和下地选择线GSLd的地选择晶体管的栅电极(步骤S225)。例如，可将具有第一栅极电平VGN-ΔVG的栅极电压施加至下地选择线GSLd。第一栅极电平VGN-ΔVG可低于正常栅极电平VGN。当确定数据擦除特性未变差时，正常栅极电平VGN可对应于施加至地选择晶体管的栅电极的电压的电平。

例如，如图9A和图9B中的虚线所示，如果数据擦除特性未变差，则施加至下地选择线GSLd的栅极电压的电平可在时间间隔T2和时间间隔TA中增大，并且可在时间间隔T3和时间间隔TB中具有正常栅极电平VGN。如图9A和图9B中的实线所示，如果数据擦除特性变差，则施加至下地选择线GSLd的栅极电压的电平可在时间间隔T2和时间间隔TA中增大，并且在时间间隔T3和时间间隔TB中可具有第一栅极电平VGN-ΔVG。

在一些示例实施例中，如图9A和图9B所示，通过保持栅极电压的增量(例如，增大的斜率)和通过延迟栅极电压增大的时间点，栅极电压在时间间隔T3和时间间隔TB中可具有减小的电平。在其它示例实施例中，虽然图9A和图9B中未示出，但是通过保持栅极电压增大的时间点以及通过改变(例如，减小)栅极电压的增量，栅极电压可在时间间隔T3和时间间隔TB中具有减小的电平。

在一些示例实施例中，可基于数据擦除特性的变差程度确定栅极电压的电平的改变量ΔVG，并且改变量ΔVG可随着数据擦除特性更严重地变差而增大，如将参照图17至图22的描述。

在图8、图9A和图9B的示例中，可将具有正常擦除电平VERSN的擦除电压VERS施加至共源极线CSL，并且可在时间间隔T3和时间间隔TB中将具有第一栅极电平VGN-ΔVG的栅极电压施加至下地选择线GSLd。因此，地选择晶体管的漏电极与栅电极之间的电压差可增大，并且可有效地执行数据擦除操作。例如，图8、图9A和图9B的示例可对应于其中GIDL注入晶体管的栅电极处的电压减小因此GIDL电流的量增大的图3B的示例。

在执行数据擦除操作的同时，可将擦除允许电压VERSWL施加至字线WL，并且通道CH中的电压波形可与擦除电压VERS的电压波形相似。

在完成数据擦除操作之后，擦除电压VERS和栅极电压可在时间间隔T4和时间间隔TC中减小。

在一些示例实施例中，可以用相同电压条件对所有单元串STR1～STR4执行数据擦除操作，因为地选择晶体管共同连接至单个下地选择线GSLd，如图7所示。

图10是示出图1的执行数据擦除操作的另一示例的流程图。图11A和图11B是用于描述图10的数据擦除操作的图。可省略与图8、图9A和图9B重复的描述。

参照图7、图10、图11A和图11B，在执行数据擦除操作中，可将具有第一擦除电平VERSN+ΔVE的擦除电压VERS施加至存储器块的共源极线CSL(步骤S215)。第一擦除电平VERSN+ΔVE可高于正常擦除电平VERSN。

例如，如图11A中的虚线所示，如果数据擦除特性未变差，则施加至共源极线CSL的擦除电压VERS的电平可在时间间隔T1中具有正常GIDL擦除电平VGERSN，可在时间间隔T2中增大，并且可在时间间隔T3中具有正常擦除电平VERSN。如图11A中的实线所示，如果数据擦除特性变差，则施加至共源极线CSL的擦除电压VERS的电平可在时间间隔T1中具有第一GIDL擦除电平VGERSN+ΔVE，可在时间间隔T2中增大，并且可在时间间隔T3中具有第一擦除电平VERSN+ΔVE。第一GIDL擦除电平VGERSN+ΔVE可高于正常GIDL擦除电平VGERSN。

对于另一示例，如图11B中的虚线所示，如果数据擦除特性未变差，则施加至共源极线CSL的擦除电压VERS的电平可在时间间隔TA中增大，并且可在时间间隔TB中具有正常擦除电平VERSN。如图11B中的实线所示，如果数据擦除特性变差，则施加至共源极线CSL的擦除电压VERS的电平可在时间间隔TA中增大，并且可在时间间隔TB中具有第一擦除电平VERSN+ΔVE。

在一些示例实施例中，如图11A和图11B所示，通过保持擦除电压VERS的增量(例如，增大的斜率)以及通过向前移或前延擦除电压VERS增大的时间点，擦除电压VERS可在时间间隔T3和时间间隔TB中具有增大的电平。在其它示例实施例中，虽然图11A和图11B中未示出，但是通过保持擦除电压VERS增大的时间点和通过改变(例如，增大)擦除电压VERS的增量，擦除电压VERS可在时间间隔T3和时间间隔TB中具有增大的电平。

在一些示例实施例中，可基于数据擦除特性的变差程度确定擦除电压VERS的电平的改变量ΔVE，并且改变量ΔVE可随着数据擦除特性更严重地变差而增大，如将参照图17至图22的描述。

在将擦除电压VERS施加至共源极线CSL的同时，可将具有正常栅极电平VGN的栅极电压施加至直接连接至共源极线CSL和下地选择线GSLd的地选择晶体管的栅电极(步骤S220)。

例如，如图11A和图11B所示，施加至下地选择线GSLd的栅极电压的电平可在时间间隔T2中和时间间隔TA增大，并且可在时间间隔T3和时间间隔TB中具有正常栅极电平VGN。

在图10、图11A和图11B的示例中，可将具有第一擦除电平VERSN+ΔVE的擦除电压VERS施加至共源极线CSL，并且可在时间间隔T3和时间间隔TB中将具有正常栅极电平VGN的栅极电压施加至下地选择线GSLd。因此，地选择晶体管的漏电极与栅电极之间的电压差可增大，并且可有效地执行数据擦除操作。例如，图10、图11A和图11B的示例可对应于其中GIDL注入晶体管的漏电极处的电压增大并且因此GIDL电流的量增大的图3A的示例。

图12是示出图1的执行数据擦除操作的又一示例的流程图。图13A和图13B是用于描述图12的数据擦除操作的图。可省略与图8、图9A、图9B、图10、图11A和图11B重复的描述。

参照图7、图12、图13A和图13B，在执行数据擦除操作中，图12中的步骤S215可与图10中的步骤S215基本相同，因此，图13A和图13B中的共源极线CSL处的电压改变可与图11A和图11B中的共源极线CSL处的电压改变基本相同。另外，图12中的步骤S225可与图8中的步骤S225基本相同，因此图13A和图13B中的下地选择线GSLd处的电压改变可与图9A和图9B中的下地选择线GSLd处的电压改变基本相同。图12、图13A和图13B的示例可对应于图3A的示例与图3B的示例的组合，其中GIDL注入晶体管的漏电极处的电压增大并且GIDL注入晶体管的栅电极处的电压一起减小，因此GIDL电流的量增大。

图14、图15和图16是示出图1的执行数据擦除操作的另一示例的流程图。可省略与图8、图9A、图9B、图10、图11A、图11B、图12、图13A和图13B重复的描述。

参照图7和图14，在执行数据擦除操作中，可将具有正常擦除电平VERSN的擦除电压VERS施加至存储器块的位线BL(步骤S230)。在将擦除电压VERS施加至位线BL的同时，可将具有第一栅极电平VGN-ΔVG的栅极电压施加至直接连接至位线BL和上串选择线SSL0u～SSL3u的串选择晶体管的栅电极(步骤S245)。例如，可将具有第一栅极电平VGN-ΔVG的栅极电压施加至上串选择线SSL0u～SSL3u。第一栅极电平VGN-ΔVG可低于正常栅极电平VGN。

参照图7和图15，在执行数据擦除操作中，可将具有第一擦除电平VERSN+ΔVE的擦除电压VERS施加至存储器块的位线BL(步骤S235)。第一擦除电平VERSN+ΔVE可高于正常擦除电平VERSN。在将擦除电压VERS施加至位线BL的同时，可将具有正常栅极电平VGN的栅极电压施加至直接连接至位线BL和上串选择线SSL0u～SSL3u的串选择晶体管的栅电极(步骤S240)。

参照图7和图16，在执行数据擦除操作中，图16中的步骤S235可与图15中的步骤S235基本相同，并且图16中的步骤S245可与图14中的步骤S245基本相同。

图14、图15和图16的示例可分别与图8、图10和图12的示例基本相同，不同的是，图8、图10和图12中的共源极线CSL和地选择晶体管由图14、图15和图16中的位线BL和串选择晶体管替代。图14、图15和图16的示例的位线BL和上串选择线SSL0u～SSL3u处的电压改变可分别与图9A、图9B、图11A、图11B、图13A和图13B示出的共源极线CSL和下地选择线GSLd处的电压改变基本相同。

例如，图8、图10和图12的示例可表示GSL侧GIDL方案或底部GIDL方案，并且图14、图15和图16的示例可表示SSL侧GIDL方案或顶部GIDL方案。

虽然图8至图16中未示出，但是可基于底部GIDL方案和顶部GIDL方案的组合执行数据擦除操作。例如，可在存储器块的顶部(例如，SSL侧)和底部(例如，GSL侧)出现GIDL现象(例如，GIDL电流)，并且可控制或调整擦除电压VERS的电平和栅极电压的电平中的至少一个，以使得GIDL注入晶体管的漏电极和栅电极之间的电压差增大。

在一些示例实施例中，可以用不同电压条件对单元串STR1～STR4执行数据擦除操作，因为串选择晶体管分别连接至上串选择线SSL0u～SSL3u，如图7所示。例如，可通过针对串选择晶体管中的每一个设置不同的电压电平并且通过针对串选择线SSL0u～SSL3u或单元串STR1～STR4中的每一个单独和独立地控制电压来执行数据擦除操作。

图17是示出图1的确定数据擦除特性是否变差的示例的流程图。

参照图17，在确定数据擦除特性是否变差时，可测量选择晶体管(例如，GIDL注入晶体管)的阈电压的分布(步骤S110)。例如，可在图8、图10和图12的示例中测量地选择晶体管的阈电压的分布，并且可在图14、图15和图16的示例中测量串选择晶体管的阈电压的分布。

可对选择晶体管中的第一选择晶体管的数量计数(步骤S120)。可感测第一选择晶体管的阈电压低于第一参考电压。可基于第一选择晶体管的数量确定数据擦除特性的变差程度(步骤S130)。

图18是示出图17的确定数据擦除特性的变差程度的示例的流程图。

参照图17和图18，在确定数据擦除特性的变差程度时，阈电压低于第一参考电压的选择晶体管可指示选择晶体管变差或劣化，因此随着第一选择晶体管的数量增加，可确定数据擦除特性更严重地变差。为了在数据擦除操作中补偿数据擦除特性的变差，施加至选择晶体管的电压的电平的改变量(例如，选择晶体管的漏电极与栅电极之间的电压差)可随着第一选择晶体管的数量增加而增大。

例如，当第一选择晶体管的数n1小于或等于第一数N1时(步骤S131：否)，可确定数据擦除特性未变差，并且选择晶体管的漏电极与栅电极之间的电压差VDG可设为初始值VDG_INIT(步骤S132)。

当第一选择晶体管的数n1大于第一数N1时(步骤S131：是)，并且当第一选择晶体管的数n1小于或等于第二数N2时(步骤S133：否)，可确定数据擦除特性稍稍变差。由于数据擦除特性稍稍变差，因此选择晶体管的漏电极与栅电极之间的电压差VDG可从初始值VDG_INIT增大ΔV1(步骤S134)。

相似地，当第一选择晶体管的数n1大于第二数N2时(步骤S133：是)，并且当第一选择晶体管的数n1小于或等于第X数NX(其中X是大于或等于三的自然数)时(步骤S135：否)，可确定数据擦除特性更严重地变差。由于数据擦除特性更严重地变差，选择晶体管的漏电极与栅电极之间的电压差VDG可从初始值VDG_INIT增大ΔV(X-1)(步骤S136)。

当第一选择晶体管的数n1大于第X数NX时(步骤S135：是)，可确定数据擦除特性最严重地变差。由于数据擦除特性最严重地变差，选择晶体管的漏电极与栅电极之间的电压差VDG可从初始值VDG_INIT增大ΔVX(步骤S137)。

如上所述，选择晶体管的漏电极与栅电极之间的电压差VDG可随着第一选择晶体管的数n1增大而增大。因此，值可按照第一数N1、第二数N2、……、和第X数NX的次序增大(例如，N1＜N2＜……＜NX)，并且值可按照ΔV1、……、ΔV(X-1)和ΔVX的次序增大(例如，ΔV1＜ΔV(X-1)＜……＜ΔVX)。

在一些示例实施例中，当通过减小施加至选择晶体管的栅电极的栅极电压来补偿数据擦除特性的变差时(例如，在图8和图14的示例中)，选择晶体管的漏电极与栅电极之间的电压差VDG的改变量(例如，ΔV1～ΔVX)可对应于图9A和图9B所示的栅极电压的电平的改变量ΔVG。在其它示例实施例中，当通过增大施加至共源极线CSL和位线BL或选择晶体管的漏电极的擦除电压VERS来补偿数据擦除特性的变差时(例如，在图10和图15的示例中)，选择晶体管的漏电极与栅电极之间的电压差VDG的改变量(例如，ΔV1～ΔVX)可对应于图11A和图11B所示的擦除电压VERS的电平的改变量ΔVE。

图19是示出图1的确定数据擦除特性是否变差的另一示例的流程图。可省略与图17重复的描述。

参照图19，在确定数据擦除特性是否变差时，可测量选择晶体管的阈电压的分布(步骤S110)。

可对选择晶体管中的第二选择晶体管的数量计数(步骤S125)。可感测第二选择晶体管的阈电压高于第二参考电压。第二参考电压可与图17中的第一参考电压基本相同或不同。可基于第二选择晶体管的数量确定数据擦除特性的变差程度(步骤S140)。

图20是示出图19的确定数据擦除特性的变差程度的示例的流程图。可省略与图18重复的描述。

参照图19和图20，在确定数据擦除特性的变差程度时，阈电压高于第二参考电压的选择晶体管可指示选择晶体管未变差或未劣化，因此随着第二选择晶体管的数量减少，可确定数据擦除特性更严重地变差。为了在数据擦除操作中补偿数据擦除特性的变差，施加至选择晶体管的电压的电平的改变量可随着第二选择晶体管的数量减少而增加。

例如，当第二选择晶体管的数n2大于或等于第一数NA时(步骤S141：否)，可确定数据擦除特性未变差，并且选择晶体管的漏电极与栅电极之间的电压差VDG可设为初始值VDG_INIT(步骤S142)。

当第二选择晶体管的数n2小于第一数NA时(步骤S141：是)，并且当第二选择晶体管的数n2大于或等于第二数NB时(步骤S143：否)，可确定数据擦除特性稍稍变差，并且选择晶体管的漏电极与栅电极之间的电压差VDG可从初始值VDG_INIT增大ΔVA(步骤S144)。

当第二选择晶体管的数n2小于第二数NB时(步骤S143：是)，并且当第二选择晶体管的数n2大于或等于第Y数NY(其中Y是大于或等于三的自然数)时(步骤S145：否)，可确定数据擦除特性更严重地变差，并且选择晶体管的漏电极与栅电极之间的电压差VDG可从初始值VDG_INIT增大ΔV(Y-1)(步骤S146)。

当第二选择晶体管的数n2小于第Y数NY时(步骤S145：是)，可确定数据擦除特性最严重地变差，并且选择晶体管的漏电极与栅电极之间的电压差VDG可从初始值VDG_INIT增大ΔVY(步骤S147)。

如上所述，选择晶体管的漏电极与栅电极之间的电压差VDG可随着第二选择晶体管的数n2减小而增大。因此，值可按照第一数NA、第二数NB、……和第Y数NY的次序减小(例如，NA＞NB＞……＞NY)，并且值可按照ΔVA、……、ΔV(Y-1)和ΔVY的次序增大(例如，ΔVA＜ΔV(Y-1)＜……＜ΔVY)。图20中的值NA～NY和值ΔVA～ΔVY可与值N1～NX和值ΔV1～ΔVX基本相同或不同。

图21和图22是示出图1的确定数据擦除特性是否变差的其它示例的流程图。可省略与图17和图19重复的描述。

参照图21，在确定数据擦除特性是否变差时，可测量所述多个存储器单元中的擦除存储器单元的阈电压的分布(步骤S150)。擦除存储器单元可具有擦除状态。可利用图17和图19的示例中的选择晶体管确定数据擦除特性的变差程度，然而，可利用图21和图22的示例中的擦除存储器单元确定数据擦除特性的变差程度。

可对擦除存储器单元中的第一擦除存储器单元的数量计数(步骤S160)。可感测第一擦除存储器单元的阈电压高于第一参考电压。图21中的第一参考电压可与图17中的第一参考电压不同。可基于第一擦除存储器单元的数量确定数据擦除特性的变差程度(步骤S170)。

在确定数据擦除特性的变差程度时，阈电压高于第一参考电压的擦除存储器单元可指示擦除存储器单元不具有正常擦除状态，因此，随着第一擦除存储器单元的数量增大，可确定数据擦除特性更严重地变差。为了在数据擦除操作中补偿数据擦除特性的变差，施加至选择晶体管的电压的电平的改变量可随着第一擦除存储器单元的数量增大而增大。例如，图21中的步骤S170可与图17中的步骤S130和图18的示例相似地实施。

参照图22，在确定数据擦除特性是否变差时，可测量所述多个存储器单元中的擦除存储器单元的阈电压的分布(步骤S150)。可对擦除存储器单元中的第二擦除存储器单元的数量计数(步骤S165)。可感测第二擦除存储器单元的阈电压低于第二参考电压。图22中的第二参考电压可与图19中的第二参考电压不同。可基于第二擦除存储器单元的数量确定数据擦除特性的变差程度(步骤S180)。

在确定数据擦除特性的变差程度时，阈电压低于第二参考电压的擦除存储器单元可指示擦除存储器单元具有正常擦除状态，因此随着第二擦除存储器单元的数量减少，可确定数据擦除特性更严重地变差。为了在数据擦除操作中补偿数据擦除特性的变差，施加至选择晶体管的电压的电平的改变量可随着第二擦除存储器单元的数量减少而增大。例如，图22中的步骤S180可与图19中的步骤S140和图20的示例相似地实施。

图23和图24是示出根据示例实施例的存储器块的电路图。

参照图23，图23的存储器块可与图7的存储器块基本相同，不同的是，图7中的下地选择线GSLd换为图23中的两条分离的下地选择线GSL0d和GSL1d。与图7的示例不同，当基于GSL侧GIDL方案执行数据擦除操作时，可以用不同电压条件对图23的存储器块中的单元串STR1～STR4执行数据擦除操作。例如，可通过设置不同电压电平以及通过单独和独立地控制用于连接至下地选择线GSL0d的第一组单元串STR1和STR2和连接至下地选择线GSL1d的第二组单元串STR3和STR4的电压执行数据擦除操作。

参照图24，图24的存储器块可与图7的存储器块基本相同，不同的是图7的下地选择线GSLd换为图24中的四条分离的下地选择线GSL0d、GSL1d、GSL2d和GSL3d。当基于GSL侧GIDL方案执行数据擦除操作时，可以用不同电压条件对图24的存储器块中的单元串STR1～STR4执行数据擦除操作。例如，可通过设置不同电压电平和通过单独和独立地控制用于单元串STR1～STR4中的每一个的电压执行数据擦除操作。

虽然图7、图23和图24中未示出，但是与下地选择线相同，上串选择线可共同连接至两个或更多个单元串。

图25是示出根据示例实施例的擦除非易失性存储器装置中的数据的方法的流程图。可省略与图1重复的描述。

参照图25，在根据示例实施例的擦除非易失性存储器装置中的数据的方法中，针对各个预定循环确定用于存储器块的数据擦除特性是否变差(步骤S100)。当确定数据擦除特性变差时，通过改变电压施加至用于选择存储器块作为擦除目标块的选择晶体管的时间来执行数据擦除操作(步骤S300)。

在根据示例实施例的执行数据擦除操作的步骤S300中，可通过改变电压施加至选择晶体管的时间或时间间隔而不进行结构修改来控制或调整GIDL电流的量，从而提高或增强数据擦除操作的特性和可靠性。例如，GIDL电流的量可随着电压施加至选择晶体管的时间增加而增大。

图26是示出图25的执行数据擦除操作的示例的流程图。图27A和图27B是用于描述图26的数据擦除操作的图。可省略与图8、图9A和图9B重复的描述。

参照图7、图26、图27A和图27B，在执行数据擦除操作时，可在比正常时间更长的第一时间中将擦除电压VERS施加至存储器块的共源极线CSL(步骤S310)。正常时间可对应于图9A中的时间间隔T3和图9B中的时间间隔TB，并且第一时间可对应于图27A中的时间间隔T3'和图27B中的时间间隔TB'。因此，正常时间可对应于施加至共源极线CSL的擦除电压VERS的电平具有正常擦除电平VERSN的时间间隔。因此，正常时间可对应于实际执行数据擦除操作的时间间隔。在擦除电压VERS施加至共源极线CSL的同时，可在第一时间中将栅极电压施加至直接连接至共源极线CSL和下地选择线GSLd的地选择晶体管的栅电极(步骤S320)。

例如，施加至共源极线CSL的擦除电压VERS的电平可经正常GIDL擦除电平VGERSN增大至正常擦除电平VERSN，如图27A所示，或者可直接增大至正常擦除电平VERSN，如图27B所示。施加至下地选择线GSLd的栅极电压的电平可增大至正常栅极电平VGN。

在图26、图27A和图27B的示例中，在比正常时间(例如，图9A和图9B中的T3和TB)更长的第一时间(例如，图27A和图27B中的T3'和TB')中，可将擦除电压VERS施加至共源极线CSL，并且可将栅极电压施加至地选择晶体管的栅电极(例如，下地选择线GSLd)。因此，GIDL电流的量可增大，并且可有效地执行数据擦除操作。

图28是示出图25的执行数据擦除操作的另一示例的流程图。

参照图7和图28，在执行数据擦除操作时，在比正常时间更长的第一时间中，可将擦除电压VERS施加至存储器块的位线BL(步骤S330)。正常时间可对应于图9A和图9B中的时间间隔T3和时间间隔TB，并且第一时间可对应于图27A和图27B中的时间间隔T3'和时间间隔TB'。在将擦除电压VERS施加至位线BL的同时，在第一时间中，可将栅极电压施加至直接连接至位线BL和上串选择线SSL0u～SSL3u的串选择晶体管的栅电极(步骤S340)。

图28的示例可与图25的示例基本相同，不同的是，图25中的共源极线CSL和地选择晶体管换为图28中的位线BL和串选择晶体管。

图29是示出根据示例实施例的擦除非易失性存储器装置中的数据的方法的流程图。可省略与图1和图25重复的描述。

参照图29，在根据示例实施例的擦除非易失性存储器装置中的数据的方法中，针对各个预定循环确定用于存储器块的数据擦除特性是否变差(步骤S100)。当确定数据擦除特性变差时，通过改变施加至用于选择存储器块作为擦除目标块的选择晶体管的电压的电平以及改变电压施加至选择晶体管的时间来执行数据擦除操作(步骤S400)。改变电压的电平的操作可与参照图1和图7至图16描述的示例基本相同，改变施加电压的时间的操作可与参照图7和图25至图28描述的示例基本相同。

如上所述，当确定数据擦除特性变差时，可基于第一改变操作和第二改变操作中的至少一个执行数据擦除操作。第一改变操作可表示改变施加至选择晶体管的电压的电平的操作，并且第二改变操作可表示改变电压施加至选择晶体管的时间的操作。因此，数据擦除操作的特性和可靠性可提高或增强，并且非易失性存储器装置可具有相对延长的寿命。

图30是示出根据示例实施例的包括非易失性存储器装置的存储器系统的框图。

参照图30，存储器系统500包括存储器控制器600和至少一个非易失性存储器装置700。

非易失性存储器装置700可对应于根据示例实施例的非易失性存储器装置，并且可在存储器控制器600的控制下执行数据擦除、编程(或写)和/或读操作。例如，非易失性存储器装置700可执行根据示例实施例的擦除数据的方法。非易失性存储器装置700可通过I/O线从存储器控制器600接收命令CMD和地址ADDR以执行这种操作，并且可与存储器控制器600交换数据DAT以执行这种编程或读操作。另外，非易失性存储器装置700可通过控制线从存储器控制器600接收控制信号CTRL。另外，非易失性存储器装置700通过功率线从存储器控制器600接收功率PWR。

图31是示出根据示例实施例的包括非易失性存储器装置的存储装置的框图。

参照图31，存储装置1000包括多个非易失性存储器装置1100和控制器1200。例如，存储装置1000可为任何存储装置，诸如内置多媒体卡(eMMC)、通用闪速存储(UFS)、固态盘或固态驱动(SSD)等。

控制器1200可经多个通道CH1、CH2、CH3…CHi连接至非易失性存储器装置1100。控制器1200可包括一个或多个处理器1210、缓冲存储器1220、错误校正码(ECC)电路1230、主机接口1250和非易失性存储器接口1260。

缓冲存储器1220可存储用于驱动控制器1200的数据。ECC电路1230可计算在编程操作中待编程的数据的错误校正码值，并且可在读操作中利用错误校正码值校正读数据的错误。在数据恢复操作中，ECC电路1230可校正从非易失性存储器装置1100恢复的数据的错误。主机接口1250可提供与外部装置的接口。非易失性存储器接口1260可提供与非易失性存储器装置1100的接口。

非易失性存储器装置1100中的每一个可对应于根据示例实施例的非易失性存储器装置，并且可以可选地被供应有来自非易失性存储器装置1100外部的电压源(未示出)的外部高电压VPP。

本发明构思可应用于包括非易失性存储器装置的各种装置和系统。例如，本发明构思可应用于以下系统，诸如移动电话、智能电话、平板计算机、笔记本计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航装置、可佩戴装置、物联网(IoT)装置、万物网(IoE)装置、电子书阅读器、虚拟现实(VR)装置、增强现实(AR)装置、机器人装置等。

以上示出了示例实施例，并且不应理解为是其的限制。虽然描述了一些示例实施例，但是本领域技术人员应该清楚地理解，在不实质脱离本公开的新颖教导和优点的情况下，在示例实施例中，许多修改都是可以的。因此，所有这些修改旨在被包括在权利要求限定的本公开的范围内。因此，应该理解，以上示出了各个示例实施例，并且不应理解为限于公开的特定示例实施例，并且对公开的示例实施例以及其它示例实施例的修改旨在被包括在权利要求的范围内。

Claims (16)

1.一种擦除包括存储器块的非易失性存储器装置中的数据的方法，所述存储器块包括连接在位线与共源极线之间的多个NAND串，所述NAND串中的每一个包括多个串选择晶体管、多个存储器单元以及多个地选择晶体管，最上面的串选择晶体管分别连接至对应的位线，最下面的地选择晶体管连接至所述共源极线，该方法包括以下步骤：

针对数据擦除操作的各个预定循环确定用于所述存储器块的数据擦除特性是否变差，所述存储器块中具有所述多个存储器单元，所述多个存储器单元相对于底部衬底在竖直方向上堆叠；以及

当确定所述数据擦除特性变差时，通过改变施加至用于选择所述存储器块作为擦除目标块的选择晶体管的电压的电平来执行数据擦除操作，

其中，在所述数据擦除操作中，

(i)将擦除电压施加至所述存储器块的共源极线，将作为擦除允许电压的栅极电压施加至与所述共源极线连接的地选择晶体管的栅电极，并且当确定所述数据擦除特性变差时，改变所述地选择晶体管的与所述共源极线连接的漏电极与所述栅电极之间的电压差，或者

(ii)将擦除电压施加至所述存储器块的位线，并将作为擦除允许电压的栅极电压施加至与所述位线连接的串选择晶体管的栅电极，并且当确定所述数据擦除特性变差时，改变所述串选择晶体管的与所述位线连接的漏电极与所述栅电极之间的电压差，

其中，确定数据擦除特性是否变差的步骤包括：

测量所述选择晶体管的阈电压的分布；

对所述选择晶体管中的第一选择晶体管的数量计数，所述第一选择晶体管的阈电压被感测为低于第一参考电压；以及

基于所述第一选择晶体管的数量确定所述数据擦除特性的变差程度。

2.根据权利要求1所述的方法，其中，执行数据擦除操作的步骤包括：

将具有正常擦除电平的擦除电压施加至所述存储器块的共源极线；以及

在将所述擦除电压施加至所述共源极线的同时，将具有第一栅极电平的栅极电压施加至与所述共源极线连接的地选择晶体管的栅电极，所述第一栅极电平低于正常栅极电平。

3.根据权利要求1所述的方法，其中，执行数据擦除操作的步骤包括：

将具有第一擦除电平的擦除电压施加至所述存储器块的共源极线，所述第一擦除电平高于正常擦除电平；以及

在将所述擦除电压施加至所述共源极线的同时，将具有正常栅极电平的栅极电压施加至与所述共源极线连接的地选择晶体管的栅电极。

4.根据权利要求1所述的方法，其中，执行数据擦除操作的步骤包括：

将具有第一擦除电平的擦除电压施加至所述存储器块的共源极线，所述第一擦除电平高于正常擦除电平；以及

在将所述擦除电压施加至所述共源极线的同时，将具有第一栅极电平的栅极电压施加至与所述共源极线连接的地选择晶体管的栅电极，所述第一栅极电平低于正常栅极电平。

5.根据权利要求1所述的方法，其中，执行数据擦除操作的步骤包括：

将具有正常擦除电平的擦除电压施加至所述存储器块的位线；以及

在将所述擦除电压施加至所述位线的同时，将具有第一栅极电平的栅极电压施加至与所述位线连接的串选择晶体管的栅电极，所述第一栅极电平低于正常栅极电平。

6.根据权利要求1所述的方法，其中，执行数据擦除操作的步骤包括：

将具有第一擦除电平的擦除电压施加至所述存储器块的位线，所述第一擦除电平高于正常擦除电平；以及

在将所述擦除电压施加至所述位线的同时，将具有正常栅极电平的栅极电压施加至与所述位线连接的串选择晶体管的栅电极。

7.根据权利要求1所述的方法，其中，执行数据擦除操作的步骤包括：

将具有第一擦除电平的擦除电压施加至所述存储器块的位线，所述第一擦除电平高于正常擦除电平；以及

在将所述擦除电压施加至所述位线的同时，将具有第一栅极电平的栅极电压施加至与所述位线连接的串选择晶体管的栅电极，所述第一栅极电平低于正常栅极电平。

8.根据权利要求1所述的方法，其中：

随着所述第一选择晶体管的数量增加，所述数据擦除特性更严重地变差，并且

施加至所述选择晶体管的电压的电平的改变量随着所述第一选择晶体管的数量增加而增加。

9.根据权利要求1所述的方法，其中，确定数据擦除特性是否变差的步骤还包括：

对所述选择晶体管中的第二选择晶体管的数量计数，所述第二选择晶体管的阈电压被感测为高于第二参考电压；以及

基于所述第二选择晶体管的数量确定所述数据擦除特性的变差程度。

10.根据权利要求1所述的方法，其中，通过改变施加至所述选择晶体管的电压的电平以及所述电压施加至所述选择晶体管的时间二者来执行数据擦除操作。

11.根据权利要求1所述的方法，其中：

所述选择晶体管中的每一个连接至所述多个NAND串中的至少一个，并且

通过针对所述选择晶体管中的每一个设置不同电压电平来执行数据擦除操作。

12.根据权利要求1所述的方法，其中，用于确定所述数据擦除特性是否变差的所述预定循环与所述数据擦除操作的循环的数量关联。

13.一种擦除包括存储器块的非易失性存储器装置中的数据的方法，所述存储器块包括连接在位线与共源极线之间的多个NAND串，所述NAND串中的每一个包括多个串选择晶体管、多个存储器单元以及多个地选择晶体管，最上面的串选择晶体管分别连接至对应的位线，最下面的地选择晶体管连接至所述共源极线，所述方法包括以下步骤：

针对数据擦除操作的各个预定循环确定用于所述存储器块的数据擦除特性是否变差，所述存储器块中具有所述多个存储器单元，所述多个存储器单元相对于底部衬底在竖直方向上堆叠；以及

当确定所述数据擦除特性变差时，通过改变电压被施加至用于选择所述存储器块作为擦除目标块的选择晶体管的时间量来执行数据擦除操作，

其中，在所述数据擦除操作中，

(i)将擦除电压施加至所述存储器块的共源极线，将作为擦除允许电压的栅极电压施加至与所述共源极线连接的地选择晶体管的栅电极，并且当确定所述数据擦除特性变差时，改变电压被施加至所述共源极线和所述地选择晶体管的栅电极的时间量，或者

(ii)将擦除电压施加至所述存储器块的位线，并将作为擦除允许电压的栅极电压施加至与所述位线连接的串选择晶体管的栅电极，并且当确定所述数据擦除特性变差时，改变电压被施加至所述位线和所述串选择晶体管的栅电极的时间量，

其中，确定数据擦除特性是否变差的步骤包括：

测量所述选择晶体管的阈电压的分布；

对所述选择晶体管中的第一选择晶体管的数量计数，所述第一选择晶体管的阈电压被感测为低于第一参考电压；以及

基于所述第一选择晶体管的数量确定所述数据擦除特性的变差程度。

14.根据权利要求13所述的方法，其中，执行数据擦除操作的步骤包括：

在比正常时间更长的第一时间中，将擦除电压施加至所述存储器块的共源极线；以及

在将所述擦除电压施加至所述共源极线的同时，在所述第一时间中，将栅极电压施加至与所述共源极线连接的地选择晶体管的栅电极。

15.根据权利要求13所述的方法，其中，执行数据擦除操作的步骤包括：

在比正常时间更长的第一时间中，将擦除电压施加至所述存储器块的位线；以及

在将所述擦除电压施加至所述位线的同时，在所述第一时间中，将栅极电压施加至与所述位线连接的串选择晶体管的栅电极。

16.一种非易失性存储器装置，包括：

存储器块，其包括连接在位线与共源极线之间的多个NAND串，所述NAND串中的每一个包括多个串选择晶体管、多个存储器单元以及多个地选择晶体管，最上面的串选择晶体管分别连接至对应的位线，最下面的地选择晶体管连接至所述共源极线；以及

控制电路，其被构造为针对数据擦除操作的各个预定循环确定用于所述存储器块的数据擦除特性是否变差，以当确定所述数据擦除特性变差时，基于第一改变操作和第二改变操作中的至少一个执行数据擦除操作，所述第一改变操作表示改变施加至用于选择所述存储器块作为擦除目标块的选择晶体管的电压的电平的操作，所述第二改变操作表示改变所述电压被施加至所述选择晶体管的时间量的操作，

其中，在所述数据擦除操作中，

(i)将擦除电压施加至所述存储器块的共源极线，将作为擦除允许电压的栅极电压施加至与所述共源极线连接的地选择晶体管的栅电极，并且所述第一改变操作包括改变所述地选择晶体管的与所述共源极线连接的漏电极与所述栅电极之间的电压差，所述第二改变操作包括改变电压被施加至所述共源极线和所述地选择晶体管的栅电极的时间量，或者

(ii)将擦除电压施加至所述存储器块的位线，并将作为擦除允许电压的栅极电压施加至与所述位线连接的串选择晶体管的栅电极，并且所述第一改变操作包括改变所述串选择晶体管的与所述位线连接的漏电极与所述栅电极之间的电压差，所述第二改变操作包括改变电压被施加至所述位线和所述串选择晶体管的栅电极的时间量，

其中，确定数据擦除特性是否变差的步骤包括：

测量所述选择晶体管的阈电压的分布；

对所述选择晶体管中的第一选择晶体管的数量计数，所述第一选择晶体管的阈电压被感测为低于第一参考电压；以及

基于所述第一选择晶体管的数量确定所述数据擦除特性的变差程度。